KR20050035359A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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남기원
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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 셀 영역과 주변 영역을 갖는 반도체 기판 상에 배선용 텅스텐막과 하드마스크용 질화막 및 난반사막용 실리콘질산화막을 차례로 형성하는 단계와, 상기 실리콘질산화막을 폴리머가 많이 발생되도록 CF4: CHF3 = 1 : 5의 이상의 비율이 되는 조건으로 식각하는 단계와, 상기 질화막을 폴리머가 많이 발생되지 않도록 CF4: CHF3 = 1:3의 이하의 비율이 되는 조건으로 식각하는 단계 및 상기 금속막을 식각하는 단계를 포함한다.
본 발명에 따르면, 선폭이 줄어든 페리영역의 비트라인의 식각시 패턴 상부의 붕괴현상을 막기 위하여 CF4와 CHF3의 비율을 조절하여 상부에 다량의 폴리머를 방생시키고, 하부로 갈수록 폴리머를 억제함으로써, 상부의 패턴 붕괴를 억제하여 안정적인 패턴을 형성할 수 있다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로 금속배선 형성방법에 관한 것이다.
주지된 바와 같이, 금속배선은 도전물질을 소정의 가스를 이용하여 식각하는 건식식각 공정을 이용하여 형성하고 있다.
현재, 0.120㎛급 이하의 디바이스에서 비트 라인 형성시 발생하는 문제점은 다음과 같다.
디바이스가 축소(shrink)됨에 따라 비트라인 형성시 셀(Cell) 영역뿐만 아니라 주변(peri) 영역(S/A 및 SWD 영역) 역시 축소되어 주변 영역의 마스크 패턴이 얇아 짐으로써, 식각 과정에서 주변 영역의 비트라인이 끊어지는 현상이 발생하고 있다.
이를 개선하고자 주변 영역의 선폭을 레지스트 패턴상에서 증가시킬 경우 레지스트 패턴형성시 스컴(Scum)이 발생하여 각 비트라인의 레지스트 패턴간의 브릿지(Bridge) 현상이 발생하게 된다.
상기한 바와 같이, 선폭(CD: Critical dimension)의 축소는 레지스트 패턴의 축소를 가져오고 이는 주변영역의 노치(notch) 또는 비트라인 패턴의 붕괴를 유발하게 되었다.
그러나, 상기 현상을 방지하기 위하여 레지스트 패턴의 선폭 두께를 증가시킬 경우 레지스트 패턴간의 스페이싱(spacing) 부족으로 일종의 레지스트 스컴(Scum)이 발생하게 되어 브릿지(Bridge) 현상이 발생한다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해서 안출된 것으로, 축소된 비트라인 패턴을 식각 조건을 통하여 비트라인 패턴 붕괴를 방지하여 안정적인 비트라인을 형성할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 셀 영역과 주변 영역을 갖는 반도체 기판 상에 배선용 텅스텐막과 하드마스크용 질화막 및 난반사막용 실리콘질산화막을 차례로 형성하는 단계; 상기 실리콘질산화막을 폴리머가 많이 발생되도록 CF4: CHF3 = 1 : 5의 이상의 비율이 되는 조건으로 식각하는 단계; 상기 질화막을 폴리머가 많이 발생되지 않도록 CF4: CHF3 = 1:3의 이하의 비율이 되는 조건으로 식각하는 단계; 및 상기 금속막을 식각하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 난반사막의 식각은 45~55mT의 압력과 550~650W의 파워로 하고, 식각가스로 CF4, CHF3, O2 및 Ar을 이용하며, 그 비율은 CF4 : CHF3 : O2 : Ar = 5 : 40 : 7 : 100로 하여 수행한다.
또한, 상기 하드마스크막의 식각은 70~80mT의 압력과 750~850W의 파워로 하고, 식각가스로 CF4, CHF3, O2 및 Ar을 이용하며, 그 비율은 CF4 : CHF3 : O2 : Ar = 35 : 80 : 19 : 150로 하여 수행한다.
또한, 상기 금속막의 식각은 70~80mT의 압력과 750~850W의 파워로 하고, 식각가스로 CF4, CHF3 및 Ar을 이용하며, 그 비율은 CF4 : CHF3 : Ar = 35 : 80 : 150로 하여 수행한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 셀 영역과 주변 영역을 갖춘 반도체 기판(11) 상에 비트라인을 형성하기 위하여 Ti/TiN막(12a)과 텅스텐막(12b)을 차례로 증착하여 금속막(12)을 형성한다.
여기서, 상기 Ti/TiN막(12a)은 베리어금속막(Barrier Metal) 물질로서 텅스텐막(12b)의 증착시 하부 기판(11)을 보호하는 역할을 한다.
다음으로, 상기 금속막(12) 상에 하드마스크막(13) 물질로서 질화막을 증착한다. 이어서, 상기 하드마스크막(13) 상에 난반사막(14) 물질로서 Arc SiON막을 형성한다.
도 1b를 참조하면, 상기 난반사막 상에 비트 라인을 형성하기 위하여 레지스트를 도포하고, 이를 노광 및 현상하여 레지스트패턴을 형성한다.
그런다음, 상기 레지스트패턴을 식각장벽으로 하여 난반사막(14)을 식각한다. 이때, 상기 난반사막(14)의 식각은 50mT의 압력, 600W의 파워에서 식각가스로서 CF4, CHF3, O2 및 Ar를 이용하고, 그 비율을 CF4: CHF3: O2 : Ar = 5 : 40 : 7 : 100로 하여 수행한다.
다음으로, 레지스트패턴을 제거한다.
도 1c를 참조하면, 상기 식각된 난반사막(14)을 식각장벽으로하여 하드마스크막(13)을 식각한다. 이때, 상기 하드마스크막(13)의 식각은 75mT의 압력, 600W의 파워에서 식각가스로 CF4, CHF3, O2 및 Ar를 이용하고, 그 비율은 CF4: CHF3: O2 : Ar = 35 : 80 : 19 : 150로 하여 수행한다.
도 1d를 참조하면, 상기 식각된 난반사막(14) 및 하드마스크막(13)을 식각장벽으로 하여 금속막(12)을 식각한다. 이때, 상기 금속막(12)의 식각은 75mT의 압력 800W의 파워에서 식각가스로 CF4, CHF3 및 Ar를 이용하고, 그 비율은 CF4: CHF3: Ar = 35 : 80 : 150로 하여 수행한다.
여기까지에서, 상기 난반사막 및 하드마스크막의 식각시, CHF3 가스 비율을 증가시켜 폴리머를 다량 발생시킴으로써, 페리지역의 선폭을 인위적으로 증가시켜, 포토레지스트 쉬링크에 의한 비트라인 상부의 패턴 붕괴를 억제할 수 있다.
더 자세히 살펴보면, 첫번째 난반사막 식각시 이용되는 식각용액인 CF4와 CHF3의 비율을 1:5 이상으로 하여 폴리머를 다량 발생시켜, 주변 영역의 선폭을 증가시키고, 두번째로 질화막 식각시에는 그 비율을 1:3 이하로 하여 폴리머의 발생을 줄임으로 해서 주변 영역의 선폭이 비이상적으로 커지는 것을 방지한다.
또한, 압력을 50~100mT으로 조절하여 셀 영역의 좁은 패턴에서는 식각 이온들이 패턴 측벽으로 충돌하도록 하여 셀 영역의 선폭이 커지는 것을 방지한다.
본 발명에 따르면, 선폭이 줄어든 페리영역의 비트라인의 식각시 패턴 상부의 붕괴현상을 막기 위하여 CF4와 CHF3의 비율을 조절하여 상부에 다량의 폴리머를 방생시키고, 하부로 갈수록 폴리머를 억제함으로써, 상부의 패턴 붕괴를 억제하여 안정적인 패턴을 형성할 수 있다.
따라서, 본 발명은 안정적인 비트라인을 형성할 수 있어, 소자공정의 신뢰성을 가져간다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1a내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
11: 반도체 기판 12: 금속막
12a: Ti/TiN막 13b: 텅스텐막
13: 하드마스크막 14: 난반사막

Claims (4)

  1. 셀 영역과 주변 영역을 갖는 반도체 기판 상에 배선용 텅스텐막과 하드마스크용 질화막 및 난반사막용 실리콘질산화막을 차례로 형성하는 단계;
    상기 실리콘질산화막을 폴리머가 많이 발생되도록 CF4: CHF3 = 1 : 5의 이상의 비율이 되는 조건으로 식각하는 단계;
    상기 질화막을 폴리머가 많이 발생되지 않도록 CF4: CHF3 = 1:3의 이하의 비율이 되는 조건으로 식각하는 단계; 및
    상기 금속막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 의하여, 상기 난반사막의 식각은 45~55mT의 압력과 550~650W의 파워로 하고, 식각가스로 CF4, CHF3, O2 및 Ar을 이용하며, 그 비율은 CF4 : CHF3 : O2 : Ar = 5 : 40 : 7 : 100로 하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 의하여, 상기 하드마스크막의 식각은 70~80mT의 압력과 750~850W의 파워로 하고, 식각가스로 CF4, CHF3, O2 및 Ar을 이용하며, 그 비율은 CF4 : CHF3 : O2 : Ar = 35 : 80 : 19 : 150로 하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 의하여, 상기 금속막의 식각은 70~80mT의 압력과 750~850W의 파워로 하고, 식각가스로 CF4, CHF3 및 Ar을 이용하며, 그 비율은 CF4 : CHF3 : Ar = 35 : 80 : 150로 하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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KR100844029B1 (ko) * 2006-12-15 2008-07-04 에이피티씨 주식회사 플라즈마 식각방법

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