JP5073286B2 - 半導体素子の製造方法 - Google Patents
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Description
そこで、有機反射防止膜は下部層からの乱反射を防止し、感光膜自体の厚さの変化による定在波を除去し、感光膜パターンの均一度を増加させるメリットがあるが、下部層に対するハードマスク層の役割が果たせず、前記有機反射防止膜が容易に除去されるようにする反射防止膜用のポリマー及び架橋剤の開発が研究されている。
素子が次第に微細化しながらパターンの倒れを防止し、EL(Exposure Latitude)及びDOF(Depth Of Focus)を確保するため、感光膜の厚さが急速に減少するに伴い感光膜が食刻バリアの役割を果たせないという問題点が生じる。これを解決するため、非晶質の炭素層をハードマスクに用いているが、これは感光膜、反射防止膜、シリコン酸化窒化膜及び非晶質炭素層を形成する工程を行わなければならないので、工程が複雑になる。
最近、素子のデザインルールが減少するにつれ、ランディングプラグと格納電極を連結する格納電極コンタクト領域と格納電極領域との間のオーバーラップマージンが十分でなく、コンタクトの抵抗が高まるという問題が生じる。
それによるオーバーラップマージンを向上させるため、格納電極コンタクト(以下、第2格納電極コンタクト)を追加して形成する工程が用いられている。
さらに、前記第2格納電極コンタクト(SNC2)の形成工程により、層間絶縁膜の蒸着、第2格納電極コンタクトマスク、層間絶縁膜の食刻、ポリシリコン層の形成及びポリシリコン層の全面食刻工程が追加され、生産期間及びコストが増加するという問題点がある。
図2aに示されているように、ゲート(図示省略)、ビットラインハードマスク層(図示省略)及びビットライン(図示省略)が備えられた半導体基板5の上部に第1層間絶縁膜25を形成したあと第1層間絶縁膜25を食刻し、第1格納電極コンタクトホール(図示省略)を形成する。
前記第1格納電極コンタクトホール(図示省略)の側壁にスペーサ35を形成し、ポリシリコン層で第1格納電極コンタクトホール(図示省略)を埋め込み、第1格納電極コンタクト(SNC)30を形成する。
図2bに示されているように、前記構造物の全面に第2層間絶縁膜40を形成し、第2層間絶縁膜40の上部に前記第2格納電極コンタクト(SNC2)を画成する感光膜パターン45を形成する。
図2cに示されているように、感光膜パターン45をマスクに第2層間絶縁膜40を食刻して第2格納電極コンタクトホール(図示省略)を形成し、ポリシリコン層で前記第2格納電極コンタクトホール(図示省略)を埋め込んだ後、平坦化食刻して第2格納電極コンタクト(SNC2)50を形成する。
図2dに示されているように、前記構造物の上部に食刻静止膜55、格納電極用酸化膜60を形成した後、格納電極用酸化膜60を食刻して格納電極領域65を形成する。
ゲート及びビットラインが備えられた半導体基板の上部に層間絶縁膜を形成する段階と、
格納電極用コンタクトマスクを用いて前記層間絶縁膜を選択食刻して高さ「a」の第1層間絶縁膜パターンを形成する段階と、
前記第1層間絶縁膜パターンを含む全体表面の上部に反射率を調節することのできる多機能ハードマスク層を形成する段階と、
前記多機能ハードマスク層の上部に格納電極用マスクを用いて感光膜パターンを形成する段階と、
前記感光膜パターンをマスクに前記多機能ハードマスク層及び前記第1層間絶縁膜パターンを選択食刻し、前記第1層間絶縁膜パターンは上部から「b」(0<b≦a)の厚さほど食刻される段階と、
前記感光膜パターン及び前記多機能ハードマスク層を除去して第2層間絶縁膜パターンを得る段階と、
前記第2層間絶縁膜パターンの側壁にスペーサを形成する段階と、
この結果物上にポリシリコン層を形成して平坦化する段階と、
を含むことを特徴とする。
図3a〜図3eは、本発明に係る半導体素子の製造方法を示した断面図である。
そこで、層間絶縁膜140は酸化膜で形成し、従来より1000〜2000Å高い厚さである2000〜4000Åの厚さで形成するのが好ましい。
そこで、多機能ハードマスク層150はC、H、O成分を含むポリマーと、20〜40wt%のシリコン及びArF波長で吸光度のある物質を含み、屈折率(n)が1.0〜1.8であり、吸光係数(k)が0.4〜0.7である物質であるのが好ましい。
さらに、多機能ハードマスク層150は、下部物質の食刻時に食刻選択比を増進させるハードマスク層の役割とパターンの線幅を均一にする反射防止膜の役割を同時に果たす。
さらに、多機能ハードマスク層150は露光工程時に用いられるトラックでスピンオン(Spin-on)方式で形成されるので、CVD(Chemical Vapor Deposition)方式で形成されるハードマスク層と比べ、生産コストの面で有利である。
そして、多機能ハードマスク層150は第1層間絶縁膜パターン140aの上部から500〜700Åの厚さで形成するのが好ましく、一般の感光膜及び反射防止膜とは異なり、ギャップフィルの側面で優れた平坦化性質を有している。
そこで、多機能ハードマスク層150は反射率を調節することができるので、後続して反射防止膜を形成せず感光膜パターン160を形成し、感光膜パターン160を形成する露光工程時に第1格納電極コンタクト(SNC)用の露光マスクを用いず、格納電極(SN)用の露光マスクを用いる。
この際、第2格納電極コンタクトホール(図示省略)の線幅を前記格納電極(SN)用の露光マスクの臨界値より大きくするため過露光を行って形成し、前記格納電極(SN)の下部と前記第2格納電極コンタクト(SNC2)との間のオーバーラップの精度を確保し、前記第1格納電極コンタクト(SNC)と前記第2格納電極コンタクト(SNC2)との間のオーバーラップ問題を解消することができる。
そこで、多機能ハードマスク層150の食刻工程はCF4、O2及びこれらの組合せのうち選択されたいずれか1つを食刻ガスに用いて行い、多機能ハードマスク層150と感光膜パターン160の食刻選択比は1.0〜1.3程度なので、感光膜パターン160をマスクに1000Å以下の多機能ハードマスク層150が食刻される。
図3dに示されているように、感光膜パターン160及び多機能ハードマスク層150を除去し、高さ「b」と線幅「w」との段差を有する第2層間絶縁膜パターン140aを形成する。
この際、02を用いたアッシング(Ashing)で感光膜パターン160を除去し、フッ素(Fluorine)、アルカリ性物質(Alkaline)及びこれらの組合のうち選択されたいずれか1つを用いた湿式工程を行って多機能ハードマスク層150を除去する。
そこで、スペーサ180は窒化膜で形成し、ビットライン130と格納電極コンタクトホール(図示省略)との間のショートを防止するために形成するのが好ましい。
図3eに示されているように、前記構造物の上部に食刻静止膜200及び格納電極用の酸化膜(210)を形成した後、食刻して格納電極領域220を形成する。
そこで、食刻静止膜200は窒化膜で形成し、格納電極用の酸化膜210の食刻時に食刻バリアの役割を果たし、ビットライン130と格納電極コンタクト190との間のブリッジを防止するために形成する。
140 層間絶縁膜
140a 第1層間絶縁膜パターン
140b 第2層間絶縁膜パターン
150 多機能ハードマスク層
160 感光膜パターン
170 第2格納電極コンタクトホール
180 スペーサ
190 格納電極コンタクト
200 食刻静止膜
210 格納電極用酸化膜
220 格納電極領域
Claims (10)
- ゲート及びビットラインが備えられた半導体基板の上部に層間絶縁膜を形成する段階と、
格納電極用コンタクトマスクを用いて前記層間絶縁膜を選択食刻して高さ「a」の第1層間絶縁膜パターンを形成する段階と、
前記第1層間絶縁膜パターンを含む全体表面上部に反射率を調節することのできる多機能ハードマスク層を形成する段階と、
前記多機能ハードマスク層の上部に格納電極用マスクを用いて感光膜パターンを形成する段階と、
前記感光膜パターンをマスクに前記多機能ハードマスク層及び前記第1層間絶縁膜パターンを選択食刻し、前記第1層間絶縁膜パターンは上部から「b」(0<b≦a)の厚さほど食刻される段階と、
前記感光膜パターン及び前記多機能ハードマスク層を除去して第2層間絶縁膜パターンを得る段階と、
前記第2層間絶縁膜パターンの側壁にスペーサを形成する段階と、
この結果物上にポリシリコン層を形成して平坦化する段階と、
を含むことを特徴とする半導体素子の製造方法。 - 前記層間絶縁膜は酸化膜で形成することを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記層間絶縁膜は2000〜4000Åの厚さで形成することを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記多機能ハードマスク層はシリコンを含むことを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記多機能ハードマスク層の屈折率は1.0〜1.8であり、吸光係数が0.4〜0.7の物質で形成することを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記多機能ハードマスク層は、層間絶縁膜の上部から500〜700Åの厚さで形成されることを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記多機能ハードマスク層を食刻する工程は、CF4、O2及びこれらの組合せのうち選択されたいずれか1つを食刻ガスに用いて行うことを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記第1層間絶縁膜パターンを食刻する段階は、C4F6、02、Ar及びこれらの組合せのうち選択されたいずれか1つを食刻ガスに用いて行うことを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記第1層間絶縁膜パターンを食刻する段階で、前記「b」は「a」の20〜50%であることを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記多機能ハードマスク層の除去工程はフッ素(Fluorine)、アルカリ性物質(Alkaline)及びこれらの組合せのうち選択されたいずれか1つを用いた湿式工程で行うことを特徴とする請求項1に記載の半導体素子の製造方法。
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KR100299594B1 (ko) * | 1998-07-13 | 2001-09-22 | 윤종용 | 디램 장치의 제조 방법 |
JP2000077622A (ja) * | 1998-08-31 | 2000-03-14 | Texas Instr Inc <Ti> | 半導体記憶装置及びその製造方法 |
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KR100476690B1 (ko) * | 2003-01-17 | 2005-03-18 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
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