KR20060055796A - 반도체 소자의 비트라인 형성방법 - Google Patents

반도체 소자의 비트라인 형성방법 Download PDF

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Abstract

본 발명은 비트라인들간 브릿지 발생을 방지할 수 있는 반도체 소자의 비트라인 형성방법에 관한 것이다. 본 발명의 비트라인 형성방법은, 게이트 및 소오스/드레인 영역을 포함하는 트랜지스터가 형성되고, 이를 덮도록 층간절연막이 형성된 반도체 기판을 제공하는 단계; 상기 층간절연막을 식각하여 드레인 영역을 노출시킴과 아울러 수직 프로파일을 갖는 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 기판 전면 상에 베리어 금속막, 배선용 금속막, 하드마스크 질화막, SiON 반사방지막 및 유기 반사방지막을 차례로 형성하는 단계; 상기 유기 반사방지막, SiON 반사방지막, 하드마스크 질화막, 배선용 금속막 및 베리어 금속막을 차례로 식각하는 단계;를 포함한다.

Description

반도체 소자의 비트라인 형성방법{Method for forming bitline of semiconductor device}
도 1은 종래의 비트라인의 형상을 보여주는 단면도.
도 2는 본 발명의 실시예에 따른 비트라인의 형상을 보여주는 단면도.
도 3 내지 도 5는 본 발명의 실시예에 따른 비트라인 형성공정을 나타낸 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
20: 기판 21: 소자분리막
22: 게이트 23: 소오스/드레인 영역
24: 층간절연막 25: 콘택홀
26: 베리어 금속막 27: 배선용 금속막
28: 하드 마스크 질화막 29: SiON 반사방지막
30: 유기 반사방지막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 비트라인들간 브릿 지 발생을 방지할 수 있는 반도체 소자의 비트라인 형성방법에 관한 것이다.
디램소자의 축소에 따라 비트라인의 선폭은 80 ㎚ 이하로 줄어들고 있으며, 하드 마스크 식각시 감광막과의 마진(margin) 부족으로 하드 마스크 질화막과 SiON 반사방지막 위에 새로이 텅스텐막을 증착하여 패턴 어택을 방지하는 공정을 적용하고 있다. 그러나 텅스텐막을 사용하는 경우 추가 식각을 위한 공정 스텝 추가와 이에 따른 파티클 생성에 의한 패턴 브릿지를 유발할 수 있다.
도 1은 종래의 비트라인 콘택홀의 형상을 보여주는 단면도이다.
도시한 바와 같이, 비트라인 콘택홀이 형성된 기판 상에 베리어 금속막(16), 배선용 금속막(17), 하드마스크 질화막(18) 및 금속성 하드마스크막(19)을 증착한 다음 이들을 패터닝하여 비트라인을 형성한다. 여기서, 콘택홀의 상부로 갈수록 홀의 크기가 증가하는데, 이로인해 상기 막들을 증착할 때 콘택홀 형성영역에 단차가 발생하여 마스크 공정시 난반사로 인한 패턴 브릿지가 발생할 수 있다.
따라서, 본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 비트라인들간 브릿지 발생을 방지할 수 있는 반도체 소자의 비트라인 형성방법을 제공함에 있다.
상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 게이트 및 소오스/드레인 영역을 포함하는 트랜지스터가 형성되고, 이를 덮도록 층간절연막이 형성된 반도체 기판을 제공하는 단계; 상기 층간절연막을 식각하여 드레인 영역을 노출시키 는 수직 프로파일을 갖는 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 기판 전면 상에 베리어 금속막, 배선용 금속막, 하드마스크 질화막, SiON 반사방지막 및 유기 반사방지막을 차례로 형성하는 단계; 상기 유기 반사방지막, SiON 반사방지막, 하드마스크 질화막, 배선용 금속막 및 베리어 금속막을 차례로 식각하는 단계;를 포함하는 반도체 소자의 비트라인 형성방법이 제공된다.
본 발명의 다른 일면에 따라, 상기 비트라인을 형성하는 단계는 유기 반사방지막 식각 및 메인 식각의 2 단계로 나누어 수행한다.
본 발명의 다른 일면에 따라, 상기 유기 반사방지막 식각은 15∼25 mT의 압력, 1400∼1600 W의 작동파워, 900∼1100 W의 바이어스 파워, 75∼85 sccm의 CF4, 15∼25 sccm의 O2 및 145∼155 sccm의 Ar의 공정조건으로 수행한다.
본 발명의 또 다른 일면에 따라, 상기 메인식각은 10∼20 mT의 압력, 900∼1100 W의 작동파워, 1200∼1400 W의 바이어스 파워, 31∼33 sccm의 C4F6, 34∼36 sccm의 O2 및 790∼810 sccm의 Ar의 공정조건으로 수행한다.
(실시예)
이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 2는 본 발명의 실시예에 따른 비트라인의 형상을 보여주는 단면도이다.
도시한 바와 같이, 콘택홀이 수직 프로파일을 가지므로 콘택홀의 상부에서 홀의 크기가 증가하지 않는다. 따라서, 콘택홀 형성영역에 증착한 막들의 단차가 감소되어 패턴 브릿지의 발생을 감소시킬 수 있다.
도 3 내지 도 5는 본 발명의 실시예에 따른 비트라인 형성공정을 나타낸 공정 단면도이다.
도 3을 참조하면, 소자분리막(21)이 형성된 반도체 기판에 게이트(22) 및 소오스/드레인 영역(23)을 포함하는 트랜지스터를 형성한다. 이어서, 트랜지스터가 형성된 기판 상에 층간절연막(24)을 증착하고 드레인 영역의 상부를 식각하여 드레인 영역을 노출시키는 콘택홀(25)을 형성한다.
도 4를 참조하면, 콘택홀(25)을 포함한 기판 전면 상에 베리어 금속막(26)을 형성한 다음, 콘택홀을 매립하도록 베리어 금속막(26) 상에 배선용 금속막(27)을 형성하고, 배선용 금속막(27) 상에 하드 마스크 질화막(28)을 증착한다. 하드 마스크 질화막(28) 상에 마스크 공정시의 난반사를 방지하기 위해 SiON 반사막(29) 및 유기 반사막(30)을 형성한다. 여기서, 금속성 하드마스크를 사용하지 않음으로써, 공정을 단순화 할 수 있으며, 파티클 생성에 의한 패턴 브릿지 발생을 방지할 수 있다.
도 5를 참조하면, 유기 반사막(30), SiON 반사막(29), 하드 마스크 질화막(28), 배선용 금속막(27) 및 베리어 금속막(26)을 식각하여 비트라인 콘택을 형성한다. 금속성 하드마스크를 사용하지 않음으로 인한 감광막 마진의 부족은 식각 공정조건을 변경함으로써 해결할 수 있다. 식각공정은 유기 반사방지막 식각 및 메인 식각의 2 단계로 나누어 수행하는데, 감광막 마진을 증가시키기 위하여 공정조건을 변경한다. 유기 반사방지막 식각은 15∼25 mT의 압력, 1400∼1600 W의 작동파워, 900∼1100 W의 바이어스 파워, 75∼85 sccm의 CF4, 15∼25 sccm의 O2 및 145∼155 sccm의 Ar의 공정조건으로 수행한다. 그리고, 메인식각은 10∼20 mT의 압력, 900∼1100 W의 작동파워, 1200∼1400 W의 바이어스 파워, 31∼33 sccm의 C4F6, 34∼36 sccm의 O2 및 790∼810 sccm의 Ar의 공정조건으로 수행한다.
본 발명의 상기한 바와 같은 구성에 따라, 금속 하드마스크를 생략함으로써, 공정을 단순화 할 수 있으며, 파티클 생성에 의한 패턴 브릿지 발생을 방지할 수 있다. 그리고, 식각공정조건을 변경시킴으로써 식각시 감광막 마진을 증가시킬 수 있다. 또한, 비트라인 콘택을 수직 프로파일로 형성함으로써, 콘택 상부의 임계치수 증가를 방지하여 단차에 의한 패턴 브릿지 발생을 방지할 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 일탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims (4)

  1. 게이트 및 소오스/드레인 영역을 포함하는 트랜지스터가 형성되고, 이를 덮도록 층간절연막이 형성된 반도체 기판을 제공하는 단계;
    상기 층간절연막을 식각하여 드레인 영역을 노출시킴과 아울러 수직 프로파일을 갖는 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 기판 전면 상에 베리어 금속막, 배선용 금속막, 하드마스크 질화막, SiON 반사방지막 및 유기 반사방지막을 차례로 형성하는 단계;
    상기 유기 반사방지막, SiON 반사방지막, 하드마스크 질화막, 배선용 금속막 및 베리어 금속막을 차례로 식각하는 단계;를 포함하는 반도체 소자의 비트라인 형성방법.
  2. 제 1 항에 있어서,
    상기 식각하는 단계는 유기 반사방지막 식각 및 메인 식각의 2 단계로 나누어 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  3. 제 2 항에 있어서,
    상기 유기 반사방지막 식각은 15∼25 mT의 압력, 1400∼1600 W의 작동파워, 900∼1100 W의 바이어스 파워, 75∼85 sccm의 CF4, 15∼25 sccm의 O2 및 145∼155 sccm의 Ar의 공정조건으로 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  4. 제 2 항에 있어서,
    상기 메인식각은 10∼20 mT의 압력, 900∼1100 W의 작동파워, 1200∼1400 W의 바이어스 파워, 31∼33 sccm의 C4F6, 34∼36 sccm의 O2 및 790∼810 sccm의 Ar의 공정조건으로 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
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KR100763099B1 (ko) * 2006-09-21 2007-10-04 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법

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KR100763099B1 (ko) * 2006-09-21 2007-10-04 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법

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