JP2004356184A - 半導体装置の製造方法、ccd撮像素子、および撮像素子 - Google Patents
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Abstract
【課題】本発明は、多層ポリシリコン電極を製造する工程において、エッチング残存物による短絡を防止し、かつ第2ポリシリコン電極の細りを防止する。
【解決手段】多層ポリシリコン電極を下記工程で形成する。半導体基板の第1絶縁膜上に第1ポリシリコン電極を形成する。第1ポリシリコン電極を覆って第2絶縁膜を形成する。第2絶縁膜上に第2ポリシリコン膜を形成し、ドライエッチングにより第2ポリシリコン電極を形成する。ここで、第2ポリシリコン膜のエッチングは異方性および等方性エッチングの順に実施する。この異方性エッチングは、第2ポリシリコン電極に側壁生成物を生成し、第1ポリシリコン電極のひさし下のエッチング残存物に充分な側壁生成物が生成されない時点で完了する。次に、等方性エッチングでエッチング残存物を除去しつつ、第2ポリシリコン電極の細りを異方性エッチング時の副産物である側壁生成物で防止する。
【選択図】 図2
【解決手段】多層ポリシリコン電極を下記工程で形成する。半導体基板の第1絶縁膜上に第1ポリシリコン電極を形成する。第1ポリシリコン電極を覆って第2絶縁膜を形成する。第2絶縁膜上に第2ポリシリコン膜を形成し、ドライエッチングにより第2ポリシリコン電極を形成する。ここで、第2ポリシリコン膜のエッチングは異方性および等方性エッチングの順に実施する。この異方性エッチングは、第2ポリシリコン電極に側壁生成物を生成し、第1ポリシリコン電極のひさし下のエッチング残存物に充分な側壁生成物が生成されない時点で完了する。次に、等方性エッチングでエッチング残存物を除去しつつ、第2ポリシリコン電極の細りを異方性エッチング時の副産物である側壁生成物で防止する。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
本発明は、ポリシリコンの多層構造を備えた半導体装置の製造方法に関する。
また、本発明は、この製造方法を採用して製造されたCCD撮像素子および撮像素子に関する。
【0002】
【従来の技術】
近年、半導体装置が高機能化されるに従って、半導体上の回路パターンを多層化する技術が開発されている。
特許文献1には、2層のポリシリコン電極が開示されている。
また、特許文献1には、異方性エッチングの技術についても開示されている。この特許文献1では、異方性エッチングの副産物である側壁生成物を、ポリシリコン電極の電気絶縁性能を高める目的に使用している。
【0003】
【特許文献1】
特開平10−93065号公報(段落0017)
【0004】
【発明が解決しようとする課題】
図3[A]は、多層ポリシリコン電極を製造する際の途中の過程を示す図である。この段階において、半導体基板12上に、第1絶縁膜13を介して、下層側の第1ポリシリコン電極14が形成される。この第1ポリシリコン電極14を覆うように、第2絶縁膜15および第2ポリシリコン膜17が層状に形成される。
この状態から、第2ポリシリコン膜17をドライエッチングすることによって、上層側の第2ポリシリコン電極をパターン形成する。
【0005】
このような製造過程において、第1ポリシリコン電極14の端部付近にくびれ(図3[A]に示す『ひさし状空間16』)が発生する。
上述した第2ポリシリコン膜17をエッチングする工程では、このひさし状空間16の奥までエッチングが進みにくいため、図3[B]に示すように、ひさし状空間16の内部に、エッチング残存物20が残る。
【0006】
このエッチング残存物20は、図4に示すように、エッチングによって分離されるべき第2ポリシリコン電極19の間に残り、両電極を電気的に短絡するなどの問題が生じる。この短絡現象は、ひさし状空間16の随所で発生する可能性があるため、半導体装置の歩留まりを顕著に下げてしまう。
【0007】
このようなエッチング残存物20を完全に除去するためには、図3[C]に示すように、ひさし状空間16の奥までエッチングを超過的に実施しなければならない。しかし、超過的にエッチングを実施すると、第2レジストパターン18の端においてもエッチングが過剰に進むため、図5に示すように、第2ポリシリコン電極19が一回り小さくなってしまう。この第2ポリシリコン電極19の細りは、配線抵抗の増大や断線などの新たな間題を生じてしまう。
【0008】
なお、第2ポリシリコン電極19の細くなる分を予想して、第2レジストパターン18を予め太く設計する対処案も考えられる。しかしながら、この場合には電極配線間の間隔を余分に広げて設計しなければならず、半導体装置の高集積化を妨げてしまう。
【0009】
なお、ひさし状空間16を小さくするため、第1絶縁膜13をSi02/SiN/Si02の複層構造にする対処案も考えられる。しかしながら、この対処策では、第1絶縁膜13の製造工数が増え、製造コストが高くなるという問題点があった。
そこで、本発明では、多層ポリシリコン電極を製造する工程において、エッチング残存物による歩留まりを改善し、かつ第2ポリシリコン電極の細りを防止する技術を提供することを目的とする。
【0010】
【課題を解決するための手段】
以下、本発明について説明する。
【0011】
《請求項1》
請求項1に記載の発明は、多層ポリシリコン電極を備えた半導体装置の製造方法であって、次の工程を備える。
・半導体基板上に第1絶縁膜を形成する工程
・第1絶縁膜上に第1ポリシリコン膜を形成する工程
・第1ポリシリコン膜の上に第1レジストパターンを形成した後、エッチングして、第1ポリシリコン電極を形成する工程
・第1ポリシリコン電極を覆うように第2絶縁膜を形成する工程
・第2絶縁膜の上に第2ポリシリコン膜を形成する工程
・第2ポリシリコン膜の上に第2レジストパターンを形成した後、ドライエッチングして、第2ポリシリコン電極を形成する工程
特に、この第2ポリシリコン膜をドライエッチングする工程では、異方性エッチング,および等方性エッチングの順にエッチングを行う。
この場合の異方性エッチングは、次の条件(1)(2)を満足する時点でストップすることを特徴とする。
(1)第2ポリシリコン電極の側壁に、等方性エッチングから保護する側壁生成物を生成する、
(2)第1ポリシリコン電極の端付近のひさし状空間に潜り込んだ第2ポリシリコン膜のエッチング残存物に側壁生成物が生成されない、
その後、等方性エッチングを実施して、ひさし状空間に潜り込んだエッチング残存物を除去する。このとき、第2ポリシリコン電極の端の浸食は、異方性エッチングの副産物である側壁生成物によって保護される。
【0012】
《請求項2》
請求項2に記載の製造方法は、請求項1に記載の半導体装置の製造方法において、異方性エッチングの工程は、終点を自動検出して異方性エッチングを一旦完了するメインエッチングの工程と、ひさし状空間に潜り込んだエッチング残存物に側壁生成物が形成されない時点まで異方性エッチングを追加実施するオーバーエッチングの工程とを有する。
【0013】
《請求項3》
請求項3に記載の製造方法は、請求項1または請求項2に記載の半導体装置の製造方法において、第1絶縁膜は、シリコン酸化膜単層であることを特徴とする。
【0014】
《請求項4》
請求項4に記載のCCD撮像素子は、請求項1ないし請求項3のいずれか1項に記載の製造方法を用いて形成された、多層ポリシリコン電極からなる転送電極を備える。
【0015】
《請求項5》
請求項5に記載の撮像素子は、請求項1ないし請求項3のいずれか1項に記載の製造方法を用いて形成された多層ポリシリコン電極を備える。
【0016】
【発明の実施の形態】
以下、図面に基づいて本発明にかかる実施形態を説明する。
図1および図2は、本実施形態における半導体装置の製造方法を示す図である。ここでは、本発明の特徴である2層ポリシリコンの製造工程について重点的に説明する。なお、半導体装置の製造に当たっては、素子分離工程、不純物導入工程、平坦化工程、配線工程などそれぞれの素子に合わせた工程を経る必要があることは言うまでもない。
【0017】
まず、シリコンの半導体基板12を酸化して、厚さ100nm程度の第1絶縁膜13を形成する。その上に、LPCVD(Low Pressure CVD)によって厚さ500nm程度の第1ポリシリコン膜を堆積する。この第1ポリシリコン膜に、n型またはp型の不純物を拡散する熱処理を行い、配線や電極として使用できる程度まで抵抗値を下げる。
【0018】
この状態で、第1ポリシリコン膜の上に所望の第1レジストパターンを形成してエッチングを行い、第1ポリシリコン電極14を形成する。次に、不要なレジストパターンや側壁生成物を除去して、図1[A]の状態を得る。
続いて、第1ポリシリコン電極14をマスクとして、フッ酸とフッ化アンモニウムなどの混合液でエッチングを行い、余分な第1絶縁膜13を除去する。このエッチングにより、第1ポリシリコン電極14の直下には、ゲート絶縁膜として機能する第1絶縁膜13が残留し、その他の箇所には半導体基板12が露出する。このような処理により、図1[B]の状態を得る。
【0019】
次に、半導体基板12を950℃パイロ雰囲気中に置いて約25分の酸化を行い、半導体基板12および第1ポリシリコン電極14の表面を第2絶縁膜15で覆う。このとき、半導体基板12の表面には、厚さ100nm程度の第2絶縁膜15が形成される。一方、第1ポリシリコン電極14の表面には、厚さ200nm程度の第2絶縁膜15が形成される。
【0020】
この第2絶縁膜15は、後述する第2ポリシリコン電極19と半導体基板12とを絶縁するゲート絶縁膜として機能する。さらに、第2絶縁膜15は、第1ポリシリコン電極14と第2ポリシリコン電極19とを絶縁する絶縁膜としても機能する。
製造工程のこの時点において、第1ポリシリコン電極14の端部には、酸素導入量が不足するなどの理由からくびれが生じ、ひさし状空間16が発生する。ここまでの状態を図1[C]に示す。
【0021】
次に、第2絶縁膜15の上に、LPCVDによって厚さ500nm程度の第2ポリシリコン膜17を堆積する。この第2ポリシリコン膜17に、n型またはp型の不純物を拡散する熱処理を行い、第2ポリシリコン膜17の抵抗値を下げる。このような処理により、図1[D]の状態を得る。
この状態から、フォトリソグラフィー技術を用いて、第2ポリシリコン膜17の上に、所望の第2レジストパターン18を形成する。ここまでの状態を図2[E]に示す。
【0022】
次に、異方性のドライエッチングを、メインエッチングとオーバーエッチングに分けて段階的に実施する。
まず、異方性のメインエッチングにより、レジストパターンに沿って不要な第2ポリシリコン膜17の除去を進める。このメインエッチングは、光学的に終点を自動検出によって自動的に一旦ストップさせる。このとき、ひさし状空間16の奥へは異方性エッチングが進みにくいため、ひさし状空間16には、第2ポリシリコン膜17のエッチング残存物20が残る。
続いて、異方性のオーバーエッチングを追加的に実施する。このオーバーエッチングは、次の条件(1)(2)を両方満足する時点を見計らってストップさせる。
【0023】
(1)第2ポリシリコン電極19の側壁に、後述する等方性エッチングから保護するに充分な側壁生成物が形成される。
(2)エッチング残存物20に、後述する等方性エッチングから保護するに充分な側壁生成物が形成されない。
【0024】
具体的なエッチング条件としては、例えば、ICP−IRE(Inductively Coupled Plasma − Reactive Ion Etching)を次の条件で行えばよい。
【0025】
《メインエッチング》
ガス流量: HBr/Cl2/O2=50/50/2sccm
圧力 : 1.3Pa
パワー : 600W(13.56MHz)
《オーバーエッチング》
ガス流量: HBr/Cl2/O2=100/0/1.5sccm
圧力 : 8.0Pa
パワー : 600W(13.56MHz)
時間 : 30〜60秒(好ましくは45秒程度)
【0026】
このような条件の異方性エッチングにより、図2[F]に示すように、第2ポリシリコン電極19のパターンニングはほぼ完了し、第2ポリシリコン電極19の側壁には側壁生成物31が安定的に付着する。
【0027】
このとき、第2ポリシリコン電極19の表面は、第2レジストパターン18により予め保護されているため、パターンニングを完了した第2ポリシリコン電極19の全体は堅固に覆われた状態となる。そのため、さらにエッチングを行っても、第2ポリシリコン電極19は細線化せず、配線抵抗の増加や、断線トラブルなどは生じない。
【0028】
なお、本願発明者の実験によれば、エッチング残存物20には、異方性エッチングの副産物である側壁生成物が安定して付着しづらい。したがって、第2ポリシリコン電極19に付着する側壁生成物31の成長速度の方が早い。この速度差を利用することによって、後述する等方性エッチングから保護するに充分な厚みの側壁生成物がエッチング残存物20に付着する前の段階で、異方性エッチングをストップさせることができる。
【0029】
上述した異方性エッチングの後、続いて等方性エッチングを行う。この等方性エッチングは、横方向にもエッチングが進む。そのため、ひさし状空間16の奥まで等方性エッチングが着実に進む。このとき、側壁生成物31で保護されないエッチング残存物20は、ほぼ完全に除去される。
【0030】
一方、パターンニングを完了した第2ポリシリコン電極19は、側壁生成物31および第2レジストパターン18によって周囲が堅固に保護されるため、等方性エッチングによって端が浸食されることがない。
このような等方性エッチングにより、図2[G]の状態を得る。
例えば、このような等方性エッチングは、次の条件で行えばよい。
【0031】
《等方性エッチング》
ガス流量: HBr/Cl2/O2=15/100/3sccm
圧力 : 8.0Pa
パワー : 600W(13・56MHz)
時間 : 10〜40秒(好ましくは25秒程度)
【0032】
なお、ここでは異方性エッチングからガス流量比を変更することで等方性エッチングを実施しているため、製造設備や製造工程を合理的に簡略化することができる。ただし、SF6などの別のガスを用いて等方性エッチングを実施することも勿論可能である。
【0033】
次に、第2レジストパターン18を酸素プラズマによるアッシングで除去し、側壁生成物31をHF系の薬液で除去する。このような処理により、図2[H]の状態を得る。
【0034】
[本実施形態の効果など]
以上説明したように、本実施形態は、異方性エッチングと等方性エッチングの段階的実施と、異方性エッチングの副産物である側壁生成物をエッチング保護に有効活用する点を特徴とする。その結果、歩留まり低下の原因であったエッチング残存物20を適切に除去しつつ、第2ポリシリコン電極19の細りを確実に防止できる。
【0035】
なお、本実施形態では、第1絶縁膜13をシリコン酸化膜単層で形成する。一般に、シリコン酸化膜単層では、ひさし状空間16が大きくなる傾向にある。しかしながら、本実施形態ではエッチング残存物20が確実に除去されるため、シリコン酸化膜単層を採用しても高い歩留まり率を達成できる。この場合、第1絶縁膜13をSi02/SiN/Si02の複層構造にする必要がなくなるため、製造工数や製造コストを下げることが可能になる。
【0036】
ただし、第1絶縁膜13を複層構造にした場合であっても、ひさし状空間16は完全に無くならない。そのため、複層構造においても、本実施形態の製造方法を採用することによって、歩留まりを改善することができる。
【0037】
特に、本実施形態では、異方性エッチングの工程を、メインエッチングおよびオーバーエッチングの2段階に分けて実施する。この場合、メインエッチングにより、第2ポリシリコン電極19のパターンニングを確実に実現することができる。さらに、このメインエッチングを完了した一定状態からオーバーエッチングを追加的にスタートすることにより、異方性エッチングを一気に行うよりも、側壁生成物の生成状況などを一段と精密にコントロールすることができる。その結果、歩留まりの改善効果を更に高めることに成功している。
【0038】
なお、本実施形態の製造方法を採用して、CCD撮像素子の転送電極を製造することにより、CCD撮像素子の歩留まりを向上させることができる。さらに、第2ポリシリコン電極19の細りが無くなった分だけ、レジストパターンの余裕を無くして電極間隔などを一段と圧縮することにより、電極配線の高集積化や複雑化を実現することができる。その結果、より複雑で精緻な電極パターンを簡易に形成することが可能になり、CCD撮像素子のCCDラインを複線化するなど、多機能なCCD撮像素子を容易に製造できる。
【0039】
例えば、国際公開第02/085002号パンフレット(WO02/085002)の図2,図6,図12,図13,図15〜18,図20には、この種の複雑な電極パターンを有するCCD撮像素子が開示されている。本発明の製造方法を採用することにより、これらの撮像素子を高い歩留まり率でかつ一段と精密に製造することが可能になる。
【0040】
また、本実施形態の製造方法を採用して、CMOS撮像素子その他の撮像素子の配線パターンなどを製造することにより、撮像素子の歩留まり率を向上させたり、かつ配線パターンの間隔を一段と狭めることが可能になる。
【0041】
例えば、特開2000−59699号公報の図1には、この種の複雑な配線パターンを有するCMOS撮像素子が開示されている。本発明の製造方法を採用することにより、このような撮像素子を容易かつ精密に製造することが可能になる。
【0042】
なお、本実施形態は、2層ポリシリコンの製造工程について説明した。しかしながら、本発明はこれに限定されるものではない。本実施形態の製造工程を適宜繰り返すことによって、3層以上のポリシリコンを形成することも可能になる。
【0043】
【発明の効果】
以上説明したように、本発明では、多層ポリシリコンの形成に当たって、ひさし状空間のエッチング残存物をより確実に除去できる。その結果、エッチング残存物による第2ポリシリコン電極の短絡を防止することが可能になり、半導体装置の歩留まりを改善することができる。
【0044】
さらに、本実施形態では、異方性エッチングの副産物である側壁生成物をエッチング保護材として活用し、等方性エッチングにおける第2ポリシリコン電極の過剰な細線化を防ぐ。その結果、ポリシリコン電極の抵抗値の増大や、断線や、電極形状の不均一といった不具合の改善が容易になる。また、第2ポリシリコン電極のレジストパターンを細線化の分だけ太く設計する必要がなくなり、配線パターンの高集積化が容易になる。
【図面の簡単な説明】
【図1】本実施形態における半導体装置の製造方法(1/2)を示す図である。
【図2】本実施形態における半導体装置の製造方法(2/2)を示す図である。
【図3】従来の製造方法を説明する図である。
【図4】エッチング残存物20による電極19間の短絡を示す図である。
【図5】エッチング残存物20を除去する過程で、電極19の細線化された状態を示す図である。
【符号の説明】
12 半導体基板
13 第1絶縁膜
14 第1ポリシリコン電極
15 第2絶縁膜
16 ひさし状空間
17 第2ポリシリコン膜
18 第2レジストパターン
19 第2ポリシリコン電極
20 エッチング残存物
31 側壁生成物
【発明の属する技術分野】
本発明は、ポリシリコンの多層構造を備えた半導体装置の製造方法に関する。
また、本発明は、この製造方法を採用して製造されたCCD撮像素子および撮像素子に関する。
【0002】
【従来の技術】
近年、半導体装置が高機能化されるに従って、半導体上の回路パターンを多層化する技術が開発されている。
特許文献1には、2層のポリシリコン電極が開示されている。
また、特許文献1には、異方性エッチングの技術についても開示されている。この特許文献1では、異方性エッチングの副産物である側壁生成物を、ポリシリコン電極の電気絶縁性能を高める目的に使用している。
【0003】
【特許文献1】
特開平10−93065号公報(段落0017)
【0004】
【発明が解決しようとする課題】
図3[A]は、多層ポリシリコン電極を製造する際の途中の過程を示す図である。この段階において、半導体基板12上に、第1絶縁膜13を介して、下層側の第1ポリシリコン電極14が形成される。この第1ポリシリコン電極14を覆うように、第2絶縁膜15および第2ポリシリコン膜17が層状に形成される。
この状態から、第2ポリシリコン膜17をドライエッチングすることによって、上層側の第2ポリシリコン電極をパターン形成する。
【0005】
このような製造過程において、第1ポリシリコン電極14の端部付近にくびれ(図3[A]に示す『ひさし状空間16』)が発生する。
上述した第2ポリシリコン膜17をエッチングする工程では、このひさし状空間16の奥までエッチングが進みにくいため、図3[B]に示すように、ひさし状空間16の内部に、エッチング残存物20が残る。
【0006】
このエッチング残存物20は、図4に示すように、エッチングによって分離されるべき第2ポリシリコン電極19の間に残り、両電極を電気的に短絡するなどの問題が生じる。この短絡現象は、ひさし状空間16の随所で発生する可能性があるため、半導体装置の歩留まりを顕著に下げてしまう。
【0007】
このようなエッチング残存物20を完全に除去するためには、図3[C]に示すように、ひさし状空間16の奥までエッチングを超過的に実施しなければならない。しかし、超過的にエッチングを実施すると、第2レジストパターン18の端においてもエッチングが過剰に進むため、図5に示すように、第2ポリシリコン電極19が一回り小さくなってしまう。この第2ポリシリコン電極19の細りは、配線抵抗の増大や断線などの新たな間題を生じてしまう。
【0008】
なお、第2ポリシリコン電極19の細くなる分を予想して、第2レジストパターン18を予め太く設計する対処案も考えられる。しかしながら、この場合には電極配線間の間隔を余分に広げて設計しなければならず、半導体装置の高集積化を妨げてしまう。
【0009】
なお、ひさし状空間16を小さくするため、第1絶縁膜13をSi02/SiN/Si02の複層構造にする対処案も考えられる。しかしながら、この対処策では、第1絶縁膜13の製造工数が増え、製造コストが高くなるという問題点があった。
そこで、本発明では、多層ポリシリコン電極を製造する工程において、エッチング残存物による歩留まりを改善し、かつ第2ポリシリコン電極の細りを防止する技術を提供することを目的とする。
【0010】
【課題を解決するための手段】
以下、本発明について説明する。
【0011】
《請求項1》
請求項1に記載の発明は、多層ポリシリコン電極を備えた半導体装置の製造方法であって、次の工程を備える。
・半導体基板上に第1絶縁膜を形成する工程
・第1絶縁膜上に第1ポリシリコン膜を形成する工程
・第1ポリシリコン膜の上に第1レジストパターンを形成した後、エッチングして、第1ポリシリコン電極を形成する工程
・第1ポリシリコン電極を覆うように第2絶縁膜を形成する工程
・第2絶縁膜の上に第2ポリシリコン膜を形成する工程
・第2ポリシリコン膜の上に第2レジストパターンを形成した後、ドライエッチングして、第2ポリシリコン電極を形成する工程
特に、この第2ポリシリコン膜をドライエッチングする工程では、異方性エッチング,および等方性エッチングの順にエッチングを行う。
この場合の異方性エッチングは、次の条件(1)(2)を満足する時点でストップすることを特徴とする。
(1)第2ポリシリコン電極の側壁に、等方性エッチングから保護する側壁生成物を生成する、
(2)第1ポリシリコン電極の端付近のひさし状空間に潜り込んだ第2ポリシリコン膜のエッチング残存物に側壁生成物が生成されない、
その後、等方性エッチングを実施して、ひさし状空間に潜り込んだエッチング残存物を除去する。このとき、第2ポリシリコン電極の端の浸食は、異方性エッチングの副産物である側壁生成物によって保護される。
【0012】
《請求項2》
請求項2に記載の製造方法は、請求項1に記載の半導体装置の製造方法において、異方性エッチングの工程は、終点を自動検出して異方性エッチングを一旦完了するメインエッチングの工程と、ひさし状空間に潜り込んだエッチング残存物に側壁生成物が形成されない時点まで異方性エッチングを追加実施するオーバーエッチングの工程とを有する。
【0013】
《請求項3》
請求項3に記載の製造方法は、請求項1または請求項2に記載の半導体装置の製造方法において、第1絶縁膜は、シリコン酸化膜単層であることを特徴とする。
【0014】
《請求項4》
請求項4に記載のCCD撮像素子は、請求項1ないし請求項3のいずれか1項に記載の製造方法を用いて形成された、多層ポリシリコン電極からなる転送電極を備える。
【0015】
《請求項5》
請求項5に記載の撮像素子は、請求項1ないし請求項3のいずれか1項に記載の製造方法を用いて形成された多層ポリシリコン電極を備える。
【0016】
【発明の実施の形態】
以下、図面に基づいて本発明にかかる実施形態を説明する。
図1および図2は、本実施形態における半導体装置の製造方法を示す図である。ここでは、本発明の特徴である2層ポリシリコンの製造工程について重点的に説明する。なお、半導体装置の製造に当たっては、素子分離工程、不純物導入工程、平坦化工程、配線工程などそれぞれの素子に合わせた工程を経る必要があることは言うまでもない。
【0017】
まず、シリコンの半導体基板12を酸化して、厚さ100nm程度の第1絶縁膜13を形成する。その上に、LPCVD(Low Pressure CVD)によって厚さ500nm程度の第1ポリシリコン膜を堆積する。この第1ポリシリコン膜に、n型またはp型の不純物を拡散する熱処理を行い、配線や電極として使用できる程度まで抵抗値を下げる。
【0018】
この状態で、第1ポリシリコン膜の上に所望の第1レジストパターンを形成してエッチングを行い、第1ポリシリコン電極14を形成する。次に、不要なレジストパターンや側壁生成物を除去して、図1[A]の状態を得る。
続いて、第1ポリシリコン電極14をマスクとして、フッ酸とフッ化アンモニウムなどの混合液でエッチングを行い、余分な第1絶縁膜13を除去する。このエッチングにより、第1ポリシリコン電極14の直下には、ゲート絶縁膜として機能する第1絶縁膜13が残留し、その他の箇所には半導体基板12が露出する。このような処理により、図1[B]の状態を得る。
【0019】
次に、半導体基板12を950℃パイロ雰囲気中に置いて約25分の酸化を行い、半導体基板12および第1ポリシリコン電極14の表面を第2絶縁膜15で覆う。このとき、半導体基板12の表面には、厚さ100nm程度の第2絶縁膜15が形成される。一方、第1ポリシリコン電極14の表面には、厚さ200nm程度の第2絶縁膜15が形成される。
【0020】
この第2絶縁膜15は、後述する第2ポリシリコン電極19と半導体基板12とを絶縁するゲート絶縁膜として機能する。さらに、第2絶縁膜15は、第1ポリシリコン電極14と第2ポリシリコン電極19とを絶縁する絶縁膜としても機能する。
製造工程のこの時点において、第1ポリシリコン電極14の端部には、酸素導入量が不足するなどの理由からくびれが生じ、ひさし状空間16が発生する。ここまでの状態を図1[C]に示す。
【0021】
次に、第2絶縁膜15の上に、LPCVDによって厚さ500nm程度の第2ポリシリコン膜17を堆積する。この第2ポリシリコン膜17に、n型またはp型の不純物を拡散する熱処理を行い、第2ポリシリコン膜17の抵抗値を下げる。このような処理により、図1[D]の状態を得る。
この状態から、フォトリソグラフィー技術を用いて、第2ポリシリコン膜17の上に、所望の第2レジストパターン18を形成する。ここまでの状態を図2[E]に示す。
【0022】
次に、異方性のドライエッチングを、メインエッチングとオーバーエッチングに分けて段階的に実施する。
まず、異方性のメインエッチングにより、レジストパターンに沿って不要な第2ポリシリコン膜17の除去を進める。このメインエッチングは、光学的に終点を自動検出によって自動的に一旦ストップさせる。このとき、ひさし状空間16の奥へは異方性エッチングが進みにくいため、ひさし状空間16には、第2ポリシリコン膜17のエッチング残存物20が残る。
続いて、異方性のオーバーエッチングを追加的に実施する。このオーバーエッチングは、次の条件(1)(2)を両方満足する時点を見計らってストップさせる。
【0023】
(1)第2ポリシリコン電極19の側壁に、後述する等方性エッチングから保護するに充分な側壁生成物が形成される。
(2)エッチング残存物20に、後述する等方性エッチングから保護するに充分な側壁生成物が形成されない。
【0024】
具体的なエッチング条件としては、例えば、ICP−IRE(Inductively Coupled Plasma − Reactive Ion Etching)を次の条件で行えばよい。
【0025】
《メインエッチング》
ガス流量: HBr/Cl2/O2=50/50/2sccm
圧力 : 1.3Pa
パワー : 600W(13.56MHz)
《オーバーエッチング》
ガス流量: HBr/Cl2/O2=100/0/1.5sccm
圧力 : 8.0Pa
パワー : 600W(13.56MHz)
時間 : 30〜60秒(好ましくは45秒程度)
【0026】
このような条件の異方性エッチングにより、図2[F]に示すように、第2ポリシリコン電極19のパターンニングはほぼ完了し、第2ポリシリコン電極19の側壁には側壁生成物31が安定的に付着する。
【0027】
このとき、第2ポリシリコン電極19の表面は、第2レジストパターン18により予め保護されているため、パターンニングを完了した第2ポリシリコン電極19の全体は堅固に覆われた状態となる。そのため、さらにエッチングを行っても、第2ポリシリコン電極19は細線化せず、配線抵抗の増加や、断線トラブルなどは生じない。
【0028】
なお、本願発明者の実験によれば、エッチング残存物20には、異方性エッチングの副産物である側壁生成物が安定して付着しづらい。したがって、第2ポリシリコン電極19に付着する側壁生成物31の成長速度の方が早い。この速度差を利用することによって、後述する等方性エッチングから保護するに充分な厚みの側壁生成物がエッチング残存物20に付着する前の段階で、異方性エッチングをストップさせることができる。
【0029】
上述した異方性エッチングの後、続いて等方性エッチングを行う。この等方性エッチングは、横方向にもエッチングが進む。そのため、ひさし状空間16の奥まで等方性エッチングが着実に進む。このとき、側壁生成物31で保護されないエッチング残存物20は、ほぼ完全に除去される。
【0030】
一方、パターンニングを完了した第2ポリシリコン電極19は、側壁生成物31および第2レジストパターン18によって周囲が堅固に保護されるため、等方性エッチングによって端が浸食されることがない。
このような等方性エッチングにより、図2[G]の状態を得る。
例えば、このような等方性エッチングは、次の条件で行えばよい。
【0031】
《等方性エッチング》
ガス流量: HBr/Cl2/O2=15/100/3sccm
圧力 : 8.0Pa
パワー : 600W(13・56MHz)
時間 : 10〜40秒(好ましくは25秒程度)
【0032】
なお、ここでは異方性エッチングからガス流量比を変更することで等方性エッチングを実施しているため、製造設備や製造工程を合理的に簡略化することができる。ただし、SF6などの別のガスを用いて等方性エッチングを実施することも勿論可能である。
【0033】
次に、第2レジストパターン18を酸素プラズマによるアッシングで除去し、側壁生成物31をHF系の薬液で除去する。このような処理により、図2[H]の状態を得る。
【0034】
[本実施形態の効果など]
以上説明したように、本実施形態は、異方性エッチングと等方性エッチングの段階的実施と、異方性エッチングの副産物である側壁生成物をエッチング保護に有効活用する点を特徴とする。その結果、歩留まり低下の原因であったエッチング残存物20を適切に除去しつつ、第2ポリシリコン電極19の細りを確実に防止できる。
【0035】
なお、本実施形態では、第1絶縁膜13をシリコン酸化膜単層で形成する。一般に、シリコン酸化膜単層では、ひさし状空間16が大きくなる傾向にある。しかしながら、本実施形態ではエッチング残存物20が確実に除去されるため、シリコン酸化膜単層を採用しても高い歩留まり率を達成できる。この場合、第1絶縁膜13をSi02/SiN/Si02の複層構造にする必要がなくなるため、製造工数や製造コストを下げることが可能になる。
【0036】
ただし、第1絶縁膜13を複層構造にした場合であっても、ひさし状空間16は完全に無くならない。そのため、複層構造においても、本実施形態の製造方法を採用することによって、歩留まりを改善することができる。
【0037】
特に、本実施形態では、異方性エッチングの工程を、メインエッチングおよびオーバーエッチングの2段階に分けて実施する。この場合、メインエッチングにより、第2ポリシリコン電極19のパターンニングを確実に実現することができる。さらに、このメインエッチングを完了した一定状態からオーバーエッチングを追加的にスタートすることにより、異方性エッチングを一気に行うよりも、側壁生成物の生成状況などを一段と精密にコントロールすることができる。その結果、歩留まりの改善効果を更に高めることに成功している。
【0038】
なお、本実施形態の製造方法を採用して、CCD撮像素子の転送電極を製造することにより、CCD撮像素子の歩留まりを向上させることができる。さらに、第2ポリシリコン電極19の細りが無くなった分だけ、レジストパターンの余裕を無くして電極間隔などを一段と圧縮することにより、電極配線の高集積化や複雑化を実現することができる。その結果、より複雑で精緻な電極パターンを簡易に形成することが可能になり、CCD撮像素子のCCDラインを複線化するなど、多機能なCCD撮像素子を容易に製造できる。
【0039】
例えば、国際公開第02/085002号パンフレット(WO02/085002)の図2,図6,図12,図13,図15〜18,図20には、この種の複雑な電極パターンを有するCCD撮像素子が開示されている。本発明の製造方法を採用することにより、これらの撮像素子を高い歩留まり率でかつ一段と精密に製造することが可能になる。
【0040】
また、本実施形態の製造方法を採用して、CMOS撮像素子その他の撮像素子の配線パターンなどを製造することにより、撮像素子の歩留まり率を向上させたり、かつ配線パターンの間隔を一段と狭めることが可能になる。
【0041】
例えば、特開2000−59699号公報の図1には、この種の複雑な配線パターンを有するCMOS撮像素子が開示されている。本発明の製造方法を採用することにより、このような撮像素子を容易かつ精密に製造することが可能になる。
【0042】
なお、本実施形態は、2層ポリシリコンの製造工程について説明した。しかしながら、本発明はこれに限定されるものではない。本実施形態の製造工程を適宜繰り返すことによって、3層以上のポリシリコンを形成することも可能になる。
【0043】
【発明の効果】
以上説明したように、本発明では、多層ポリシリコンの形成に当たって、ひさし状空間のエッチング残存物をより確実に除去できる。その結果、エッチング残存物による第2ポリシリコン電極の短絡を防止することが可能になり、半導体装置の歩留まりを改善することができる。
【0044】
さらに、本実施形態では、異方性エッチングの副産物である側壁生成物をエッチング保護材として活用し、等方性エッチングにおける第2ポリシリコン電極の過剰な細線化を防ぐ。その結果、ポリシリコン電極の抵抗値の増大や、断線や、電極形状の不均一といった不具合の改善が容易になる。また、第2ポリシリコン電極のレジストパターンを細線化の分だけ太く設計する必要がなくなり、配線パターンの高集積化が容易になる。
【図面の簡単な説明】
【図1】本実施形態における半導体装置の製造方法(1/2)を示す図である。
【図2】本実施形態における半導体装置の製造方法(2/2)を示す図である。
【図3】従来の製造方法を説明する図である。
【図4】エッチング残存物20による電極19間の短絡を示す図である。
【図5】エッチング残存物20を除去する過程で、電極19の細線化された状態を示す図である。
【符号の説明】
12 半導体基板
13 第1絶縁膜
14 第1ポリシリコン電極
15 第2絶縁膜
16 ひさし状空間
17 第2ポリシリコン膜
18 第2レジストパターン
19 第2ポリシリコン電極
20 エッチング残存物
31 側壁生成物
Claims (5)
- 多層ポリシリコン電極を備えた半導体装置の製造方法であって、
半導体基板上に第1絶縁膜を形成する工程と、
前記第1絶縁膜上に第1ポリシリコン膜を形成する工程と、
前記第1ポリシリコン膜の上に第1レジストパターンを形成した後、エッチングして、第1ポリシリコン電極を形成する工程と、
前記第1ポリシリコン電極を覆うように第2絶縁膜を形成する工程と、
前記第2絶縁膜の上に第2ポリシリコン膜を形成する工程と、
前記第2ポリシリコン膜の上に第2レジストパターンを形成した後、ドライエッチングして、第2ポリシリコン電極を形成する工程とを有し、
前記第2ポリシリコン膜をドライエッチングする工程は、異方性エッチング、および等方性エッチングの順にエッチングを行う工程であり、
前記異方性エッチングは、次の条件(1)(2)の両方を満足する時点でストップすることを特徴とし、
(1)前記第2ポリシリコン電極の側壁に、前記等方性エッチングから保護する側壁生成物を生成する、
(2)前記第1ポリシリコン電極の端付近のひさし状空間に潜り込んだ前記第2ポリシリコン膜のエッチング残存物に前記側壁生成物が生成されない、
一方、前記等方性エッチングでは、前記第2ポリシリコン電極の端の浸食を前記側壁生成物で防止しつつ、前記ひさし状空間に潜り込んだ前記エッチング残存物を除去する
ことを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記異方性エッチングの工程は、
終点を自動検出して異方性エッチングを一旦完了するメインエッチングの工程と、
前記ひさし状空間に潜り込んだ前記エッチング残存物に側壁生成物が形成されない時点まで異方性エッチングを追加実施するオーバーエッチングの工程とを有する
ことを特徴とする半導体装置の製造方法。 - 請求項1または請求項2に記載の半導体装置の製造方法において、
前記第1絶縁膜は、シリコン酸化膜単層である
ことを特徴とする半導体装置の製造方法。 - 請求項1ないし請求項3のいずれか1項に記載の製造方法を用いて、
前記多層ポリシリコン電極からなる転送電極を形成した
ことを特徴とするCCD撮像素子。 - 請求項1ないし請求項3のいずれか1項に記載の製造方法を用いて形成された前記多層ポリシリコン電極を備えた
ことを特徴とする撮像素子。
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-
2003
- 2003-05-27 JP JP2003149137A patent/JP2004356184A/ja active Pending
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