JPH04122026A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04122026A JPH04122026A JP24319590A JP24319590A JPH04122026A JP H04122026 A JPH04122026 A JP H04122026A JP 24319590 A JP24319590 A JP 24319590A JP 24319590 A JP24319590 A JP 24319590A JP H04122026 A JPH04122026 A JP H04122026A
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Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に信頼性高い
パッシベーション膜を形成方法に間する。
パッシベーション膜を形成方法に間する。
従来、パッシベーション膜は、シリコン酸化膜（Ｓｉ０
２幕）、シリコン窒化膜（ＳｉＮ膜）。
２幕）、シリコン窒化膜（ＳｉＮ膜）。
リンケイ酸ガラス膜（ＰＳＧ膜）などで構成され、例え
ば、第３図に示すような構造をしている。すなわち、シ
リコン基板１上に半導体素子が形成され、次に層間膜の
ＳｉＯ２膜２．及びアルミニウム配線（Ａρ配線）３が
形成された後、パッシベーション膜として常圧ＣＶＤ法
にてＰＳＧ膜４を堆積し、次にプラズマＣＶＤ法にてＳ
ｉＮ膜６を堆積する。ＰＳＧ膜４はナトリウムなどのア
ルカリ金属のゲッタリングやストレスの緩和に有効であ
り、また、ＳｉＮ膜６は耐湿性に優れ、かつ機械的強度
も高い。したがって、第３図のパッシベーション膜は両
者の長所を生かした従来技術では最も信頼性に優れたパ
ッシベーション膜と考えられる。半導体装置によっては
、工程簡略化のため、シリコン窒化膜あるいはＰＳＧ膜
などの単層のパッシベーション膜を採用しているものも
ある。
ば、第３図に示すような構造をしている。すなわち、シ
リコン基板１上に半導体素子が形成され、次に層間膜の
ＳｉＯ２膜２．及びアルミニウム配線（Ａρ配線）３が
形成された後、パッシベーション膜として常圧ＣＶＤ法
にてＰＳＧ膜４を堆積し、次にプラズマＣＶＤ法にてＳ
ｉＮ膜６を堆積する。ＰＳＧ膜４はナトリウムなどのア
ルカリ金属のゲッタリングやストレスの緩和に有効であ
り、また、ＳｉＮ膜６は耐湿性に優れ、かつ機械的強度
も高い。したがって、第３図のパッシベーション膜は両
者の長所を生かした従来技術では最も信頼性に優れたパ
ッシベーション膜と考えられる。半導体装置によっては
、工程簡略化のため、シリコン窒化膜あるいはＰＳＧ膜
などの単層のパッシベーション膜を採用しているものも
ある。
この従来のパッシベーション膜では、ＰＳＧ膜のステッ
プカバレッジが悪いために、その上に形成されるＳｉＮ
膜のステップカバレッジが悪化し、Ａρ配線の側壁部の
膜厚が減少するだけでなく、ＳｉＮ膜の側壁部での膜質
も劣化する。そのなめ、Ａｐ配線の側壁部の耐湿性が劣
化するという信頼性の低下を招いていた。また、ＳｉＮ
膜のステップカバレッジを向上するために、直接Ａ（配
線上にＳ ｉ Ｎｌ！！Ａを形成すると、耐湿性は向上
するが、ＳｉＮ膜のストレスのために、Ａ！２配線に空
洞が生じ、Ａη配線を断線させるといった欠点があった
。
プカバレッジが悪いために、その上に形成されるＳｉＮ
膜のステップカバレッジが悪化し、Ａρ配線の側壁部の
膜厚が減少するだけでなく、ＳｉＮ膜の側壁部での膜質
も劣化する。そのなめ、Ａｐ配線の側壁部の耐湿性が劣
化するという信頼性の低下を招いていた。また、ＳｉＮ
膜のステップカバレッジを向上するために、直接Ａ（配
線上にＳ ｉ Ｎｌ！！Ａを形成すると、耐湿性は向上
するが、ＳｉＮ膜のストレスのために、Ａ！２配線に空
洞が生じ、Ａη配線を断線させるといった欠点があった
。
本発明の目的は、上記状況に鑑み、耐湿性に優れ、且つ
、Ａ（配線の空洞化が生じないパッシベーション膜の形
成工程を備えた半導体装置の製造方法を提供することで
ある。
、Ａ（配線の空洞化が生じないパッシベーション膜の形
成工程を備えた半導体装置の製造方法を提供することで
ある。
本発明の半導体装置の製造方法は、半導体素子及び配線
導体が形成された半導体基板上にパッシベーション膜を
形成する工程において、第１の絶縁膜を気相成長する工
程と、第１の絶縁膜上にシリカ膜を塗布する工程と、シ
リカ膜をアニーリングする工程と、シリカ膜をエッチバ
ックする工程と、エッチバックされたシリカ膜上及び第
１の絶縁股上に第２の絶縁膜を気相成長する工程を含ん
でいる。
導体が形成された半導体基板上にパッシベーション膜を
形成する工程において、第１の絶縁膜を気相成長する工
程と、第１の絶縁膜上にシリカ膜を塗布する工程と、シ
リカ膜をアニーリングする工程と、シリカ膜をエッチバ
ックする工程と、エッチバックされたシリカ膜上及び第
１の絶縁股上に第２の絶縁膜を気相成長する工程を含ん
でいる。
第１の絶縁膜は、常圧ＣＶＤ法によるＳｉＣ２膜、ある
いはＰＳＧ膜て構成され、第２の絶縁膜であるＳｉＮ膜
のストレスの緩和、及びシリカ塗布膜のアニーリング工
程でのＡｎ配線の膨張によるクラック発生の防止作用が
ある。またシリカ塗布膜はＡＡ配線などの段差の平滑化
ために形成されたもので、第２の絶縁膜であるＳｉＮ膜
のステップカバレッジを著しく改善させる作用がある。
いはＰＳＧ膜て構成され、第２の絶縁膜であるＳｉＮ膜
のストレスの緩和、及びシリカ塗布膜のアニーリング工
程でのＡｎ配線の膨張によるクラック発生の防止作用が
ある。またシリカ塗布膜はＡＡ配線などの段差の平滑化
ために形成されたもので、第２の絶縁膜であるＳｉＮ膜
のステップカバレッジを著しく改善させる作用がある。
したがって、ＳｉＮ膜のストレスによるＡＡ配線の空洞
形成による断線もおきることなく、且つ、ＳｉＮ膜でス
テップカバレッジも改善されるので、耐湿性の向上が可
能となる。
形成による断線もおきることなく、且つ、ＳｉＮ膜でス
テップカバレッジも改善されるので、耐湿性の向上が可
能となる。
次に本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）、（ｃ）、（ｄ）は本発明の第１
の実施例を示す工程順断面図である。
の実施例を示す工程順断面図である。
まず第１図（ａ）は、シリコン基板１上に半導体素子１
層問膜のＳ ｉ ０２膜２．及びＡＩ！配線３が形成さ
れた後、第１のパッシベーション膜としてＰＳＧ膜４が
常圧ＣＶＤ法にて形成された後の半導体装置の一断面図
である。
層問膜のＳ ｉ ０２膜２．及びＡＩ！配線３が形成さ
れた後、第１のパッシベーション膜としてＰＳＧ膜４が
常圧ＣＶＤ法にて形成された後の半導体装置の一断面図
である。
次に第１図（ｂ）に示すように、シリカ塗布膜５を塗布
する。次にシリカ塗布膜５中の溶剤を蒸発させるために
、例えば、３５０℃、Ｎ２雰囲気で６０分間アニーリン
グする。シリカ塗布Ｍ５は吸湿性が高く、膜中に大量の
水分を含んでいる。
する。次にシリカ塗布膜５中の溶剤を蒸発させるために
、例えば、３５０℃、Ｎ２雰囲気で６０分間アニーリン
グする。シリカ塗布Ｍ５は吸湿性が高く、膜中に大量の
水分を含んでいる。
そのため、シリカ塗布膜５上にＳ ｉ ＮＩＩＩなどの
水分の透過性の小さい膜が形成されると組立工程などで
行なわれる数百度の熱処理において、シリカ塗布膜５中
の水分の蒸気圧によりシリカ塗布膜５とＳｉＮ膜がはが
れるという問題がおきる。
水分の透過性の小さい膜が形成されると組立工程などで
行なわれる数百度の熱処理において、シリカ塗布膜５中
の水分の蒸気圧によりシリカ塗布膜５とＳｉＮ膜がはが
れるという問題がおきる。
そこで、第１図（Ｃ）に示すように、股上のシリカ塗布
膜５をエッチバックにより除去する。シリカ塗布膜５は
エラチンバックしてもＰＳＧ膜４のオーバーハング部に
残り、段差側壁部は滑らかな状態が維持される。
膜５をエッチバックにより除去する。シリカ塗布膜５は
エラチンバックしてもＰＳＧ膜４のオーバーハング部に
残り、段差側壁部は滑らかな状態が維持される。
次に第１図＜ｄ）に示すように、プラズマＣＶＤ法にて
ＳｉＮ膜６を成長する。
ＳｉＮ膜６を成長する。
シリカ塗布膜５により下地が滑らかなのでＳｉＮ膜６の
段差側壁部のステップカバレッジが改善され、半導体装
置の耐湿性が著しく向上する。さらにＡβ配置ｉ３に対
するＳｉＮ膜６のストレスは、ＰＳＧ膜４とシリカ塗布
膜５により緩和されるのて、Ａρ配線３の空洞化による
断線も著しく低減させることができる。
段差側壁部のステップカバレッジが改善され、半導体装
置の耐湿性が著しく向上する。さらにＡβ配置ｉ３に対
するＳｉＮ膜６のストレスは、ＰＳＧ膜４とシリカ塗布
膜５により緩和されるのて、Ａρ配線３の空洞化による
断線も著しく低減させることができる。
次に本発明の第２の実施例を図面を参照して説明する。
第２図＜ａ）、（ｂ）、（ｃ）、（ｄ）は本発明の第２
の実施例の工程順序図である。
の実施例の工程順序図である。
第２図（ａ）は第１図（ａ）と同様、シリコン基板１上
に半導体素子１層間膜の５ｉ０２膜２゜及びＡＪ配線３
が形成された後、ＰＳＧ膜４が常圧ＣＶＤ法にて形成さ
れた後の一断面図である。
に半導体素子１層間膜の５ｉ０２膜２゜及びＡＪ配線３
が形成された後、ＰＳＧ膜４が常圧ＣＶＤ法にて形成さ
れた後の一断面図である。
次に第２図（ｂ）に示すように、第１のシリカ塗布！１
ＩＩ５ ａを塗布する。次に例えば、３５０℃。
ＩＩ５ ａを塗布する。次に例えば、３５０℃。
Ｎ２雰囲気で６０分のアニーリングを行なった後、第２
のシリカ塗布膜５ｂと同様のアニーリングを行う。第２
のシリカ塗布膜５ｂを塗布したことにより、Ａｆ配線３
の段差の平滑化がいっそう促進される。
のシリカ塗布膜５ｂと同様のアニーリングを行う。第２
のシリカ塗布膜５ｂを塗布したことにより、Ａｆ配線３
の段差の平滑化がいっそう促進される。
次に第２図（ｃ）に示すように、股上の第１及び第２の
シリカ塗布ｉ５ａ、５ｂをエツチングして除去する。
シリカ塗布ｉ５ａ、５ｂをエツチングして除去する。
次に第２図（ｄ）に示すように、プラズマｃＶＤ法にて
ＳｉＮ膜６を成長する。ＳｉＮ膜６の段差部でのステッ
プカバレッジは、本発明の第１の実施例よりも第２のシ
リカ塗布膜５ｂにより、下地が平滑化されているので、
よりいっそう改善される。したがって耐湿性も本発明の
第１の実施例より著しく改善される。
ＳｉＮ膜６を成長する。ＳｉＮ膜６の段差部でのステッ
プカバレッジは、本発明の第１の実施例よりも第２のシ
リカ塗布膜５ｂにより、下地が平滑化されているので、
よりいっそう改善される。したがって耐湿性も本発明の
第１の実施例より著しく改善される。
以上説明したように本発明は、シリカ塗布膜を塗布する
ことにより、段部の平滑化を行い、ＳｉＮ膜の段部での
ステップカバレッジを改善したので、半導体装置の耐湿
性を著しく向上させる効果を有する。また、Ａ、ｆｆ配
線に対する５ｉＮｊｌｌのストレスを第１の絶縁膜及び
シリカ塗布膜で緩和させることができるので、Ａρ配線
の空洞化による断線を防止できる効果も有する。
ことにより、段部の平滑化を行い、ＳｉＮ膜の段部での
ステップカバレッジを改善したので、半導体装置の耐湿
性を著しく向上させる効果を有する。また、Ａ、ｆｆ配
線に対する５ｉＮｊｌｌのストレスを第１の絶縁膜及び
シリカ塗布膜で緩和させることができるので、Ａρ配線
の空洞化による断線を防止できる効果も有する。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための工程順断面図、第２図（ａ）〜（ｄ）は本発明
の第２の実施例を説明するための工程順断面図、第３図
は従来の半導体装置の断面図である。 １・・・シリコン基板、２・・・Ｓ ｉ ０２膜、３
、Ａ Ｊ配線、４−Ｐ Ｓ Ｇ ＩＩＩ、５．５ａ、５
ｂ−・−シ’）力塗布膜、６・・・ＳｉＮ膜。
るための工程順断面図、第２図（ａ）〜（ｄ）は本発明
の第２の実施例を説明するための工程順断面図、第３図
は従来の半導体装置の断面図である。 １・・・シリコン基板、２・・・Ｓ ｉ ０２膜、３
、Ａ Ｊ配線、４−Ｐ Ｓ Ｇ ＩＩＩ、５．５ａ、５
ｂ−・−シ’）力塗布膜、６・・・ＳｉＮ膜。
Claims (1)
- 【特許請求の範囲】 １、半導体素子及び配線導体が形成された半導体基板上
にパッシベーション膜を形成する工程において、第１の
絶縁膜を気相成長する工程と、前記第１の絶縁膜上にシ
リカ膜を塗布する工程と、前記シリカ膜をアニーリング
する工程と、前記シリカ膜のエッチバックする工程と、
前記エッチバックされたシリカ膜上及び前記第１の絶縁
膜上に第２の絶縁膜を気相成長する工程とを含むことを
特徴とする半導体装置の製造方法。 ２、前記第１の絶縁膜が燐珪酸ガラス膜であり、前記第
２の絶縁膜がシリコン窒化膜であることを特徴とする請
求項１記載の半導体装置の製造方法。 ３、前記第１の絶縁膜がシリコン酸化膜であり、前記第
２の絶縁膜がシリコン窒化膜であることを特徴とする請
求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24319590A JPH04122026A (ja) | 1990-09-13 | 1990-09-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24319590A JPH04122026A (ja) | 1990-09-13 | 1990-09-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04122026A true JPH04122026A (ja) | 1992-04-22 |
Family
ID=17100248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24319590A Pending JPH04122026A (ja) | 1990-09-13 | 1990-09-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04122026A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100716904B1 (ko) * | 2005-12-28 | 2007-05-10 | 동부일렉트로닉스 주식회사 | 반도체 장치의 보호막 및 그 제조 방법 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6197839A (ja) * | 1984-10-18 | 1986-05-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS63155625A (ja) * | 1986-12-18 | 1988-06-28 | Matsushita Electronics Corp | 半導体集積回路装置 |
| JPS6447053A (en) * | 1987-08-18 | 1989-02-21 | Oki Electric Ind Co Ltd | Formation of multilayer interconnection |
| JPH01207931A (ja) * | 1988-02-16 | 1989-08-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH02164097A (ja) * | 1988-12-19 | 1990-06-25 | Nec Corp | 多層配線層間絶縁膜の形成方法 |
| JPH02191363A (ja) * | 1989-01-19 | 1990-07-27 | Sanyo Electric Co Ltd | 半導体集積回路の多層配線構造 |
-
1990
- 1990-09-13 JP JP24319590A patent/JPH04122026A/ja active Pending
Patent Citations (6)
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