JPH04122026A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04122026A JPH04122026A JP24319590A JP24319590A JPH04122026A JP H04122026 A JPH04122026 A JP H04122026A JP 24319590 A JP24319590 A JP 24319590A JP 24319590 A JP24319590 A JP 24319590A JP H04122026 A JPH04122026 A JP H04122026A
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Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に信頼性高い
パッシベーション膜を形成方法に間する。
パッシベーション膜を形成方法に間する。
従来、パッシベーション膜は、シリコン酸化膜(Si0
2幕)、シリコン窒化膜(SiN膜)。
2幕)、シリコン窒化膜(SiN膜)。
リンケイ酸ガラス膜(PSG膜)などで構成され、例え
ば、第3図に示すような構造をしている。すなわち、シ
リコン基板1上に半導体素子が形成され、次に層間膜の
SiO2膜2.及びアルミニウム配線(Aρ配線)3が
形成された後、パッシベーション膜として常圧CVD法
にてPSG膜4を堆積し、次にプラズマCVD法にてS
iN膜6を堆積する。PSG膜4はナトリウムなどのア
ルカリ金属のゲッタリングやストレスの緩和に有効であ
り、また、SiN膜6は耐湿性に優れ、かつ機械的強度
も高い。したがって、第3図のパッシベーション膜は両
者の長所を生かした従来技術では最も信頼性に優れたパ
ッシベーション膜と考えられる。半導体装置によっては
、工程簡略化のため、シリコン窒化膜あるいはPSG膜
などの単層のパッシベーション膜を採用しているものも
ある。
ば、第3図に示すような構造をしている。すなわち、シ
リコン基板1上に半導体素子が形成され、次に層間膜の
SiO2膜2.及びアルミニウム配線(Aρ配線)3が
形成された後、パッシベーション膜として常圧CVD法
にてPSG膜4を堆積し、次にプラズマCVD法にてS
iN膜6を堆積する。PSG膜4はナトリウムなどのア
ルカリ金属のゲッタリングやストレスの緩和に有効であ
り、また、SiN膜6は耐湿性に優れ、かつ機械的強度
も高い。したがって、第3図のパッシベーション膜は両
者の長所を生かした従来技術では最も信頼性に優れたパ
ッシベーション膜と考えられる。半導体装置によっては
、工程簡略化のため、シリコン窒化膜あるいはPSG膜
などの単層のパッシベーション膜を採用しているものも
ある。
この従来のパッシベーション膜では、PSG膜のステッ
プカバレッジが悪いために、その上に形成されるSiN
膜のステップカバレッジが悪化し、Aρ配線の側壁部の
膜厚が減少するだけでなく、SiN膜の側壁部での膜質
も劣化する。そのなめ、Ap配線の側壁部の耐湿性が劣
化するという信頼性の低下を招いていた。また、SiN
膜のステップカバレッジを向上するために、直接A(配
線上にS i Nl!!Aを形成すると、耐湿性は向上
するが、SiN膜のストレスのために、A!2配線に空
洞が生じ、Aη配線を断線させるといった欠点があった
。
プカバレッジが悪いために、その上に形成されるSiN
膜のステップカバレッジが悪化し、Aρ配線の側壁部の
膜厚が減少するだけでなく、SiN膜の側壁部での膜質
も劣化する。そのなめ、Ap配線の側壁部の耐湿性が劣
化するという信頼性の低下を招いていた。また、SiN
膜のステップカバレッジを向上するために、直接A(配
線上にS i Nl!!Aを形成すると、耐湿性は向上
するが、SiN膜のストレスのために、A!2配線に空
洞が生じ、Aη配線を断線させるといった欠点があった
。
本発明の目的は、上記状況に鑑み、耐湿性に優れ、且つ
、A(配線の空洞化が生じないパッシベーション膜の形
成工程を備えた半導体装置の製造方法を提供することで
ある。
、A(配線の空洞化が生じないパッシベーション膜の形
成工程を備えた半導体装置の製造方法を提供することで
ある。
本発明の半導体装置の製造方法は、半導体素子及び配線
導体が形成された半導体基板上にパッシベーション膜を
形成する工程において、第1の絶縁膜を気相成長する工
程と、第1の絶縁膜上にシリカ膜を塗布する工程と、シ
リカ膜をアニーリングする工程と、シリカ膜をエッチバ
ックする工程と、エッチバックされたシリカ膜上及び第
1の絶縁股上に第2の絶縁膜を気相成長する工程を含ん
でいる。
導体が形成された半導体基板上にパッシベーション膜を
形成する工程において、第1の絶縁膜を気相成長する工
程と、第1の絶縁膜上にシリカ膜を塗布する工程と、シ
リカ膜をアニーリングする工程と、シリカ膜をエッチバ
ックする工程と、エッチバックされたシリカ膜上及び第
1の絶縁股上に第2の絶縁膜を気相成長する工程を含ん
でいる。
第1の絶縁膜は、常圧CVD法によるSiC2膜、ある
いはPSG膜て構成され、第2の絶縁膜であるSiN膜
のストレスの緩和、及びシリカ塗布膜のアニーリング工
程でのAn配線の膨張によるクラック発生の防止作用が
ある。またシリカ塗布膜はAA配線などの段差の平滑化
ために形成されたもので、第2の絶縁膜であるSiN膜
のステップカバレッジを著しく改善させる作用がある。
いはPSG膜て構成され、第2の絶縁膜であるSiN膜
のストレスの緩和、及びシリカ塗布膜のアニーリング工
程でのAn配線の膨張によるクラック発生の防止作用が
ある。またシリカ塗布膜はAA配線などの段差の平滑化
ために形成されたもので、第2の絶縁膜であるSiN膜
のステップカバレッジを著しく改善させる作用がある。
したがって、SiN膜のストレスによるAA配線の空洞
形成による断線もおきることなく、且つ、SiN膜でス
テップカバレッジも改善されるので、耐湿性の向上が可
能となる。
形成による断線もおきることなく、且つ、SiN膜でス
テップカバレッジも改善されるので、耐湿性の向上が可
能となる。
次に本発明について図面を参照して説明する。
第1図(a)、(b)、(c)、(d)は本発明の第1
の実施例を示す工程順断面図である。
の実施例を示す工程順断面図である。
まず第1図(a)は、シリコン基板1上に半導体素子1
層問膜のS i 02膜2.及びAI!配線3が形成さ
れた後、第1のパッシベーション膜としてPSG膜4が
常圧CVD法にて形成された後の半導体装置の一断面図
である。
層問膜のS i 02膜2.及びAI!配線3が形成さ
れた後、第1のパッシベーション膜としてPSG膜4が
常圧CVD法にて形成された後の半導体装置の一断面図
である。
次に第1図(b)に示すように、シリカ塗布膜5を塗布
する。次にシリカ塗布膜5中の溶剤を蒸発させるために
、例えば、350℃、N2雰囲気で60分間アニーリン
グする。シリカ塗布M5は吸湿性が高く、膜中に大量の
水分を含んでいる。
する。次にシリカ塗布膜5中の溶剤を蒸発させるために
、例えば、350℃、N2雰囲気で60分間アニーリン
グする。シリカ塗布M5は吸湿性が高く、膜中に大量の
水分を含んでいる。
そのため、シリカ塗布膜5上にS i NIIIなどの
水分の透過性の小さい膜が形成されると組立工程などで
行なわれる数百度の熱処理において、シリカ塗布膜5中
の水分の蒸気圧によりシリカ塗布膜5とSiN膜がはが
れるという問題がおきる。
水分の透過性の小さい膜が形成されると組立工程などで
行なわれる数百度の熱処理において、シリカ塗布膜5中
の水分の蒸気圧によりシリカ塗布膜5とSiN膜がはが
れるという問題がおきる。
そこで、第1図(C)に示すように、股上のシリカ塗布
膜5をエッチバックにより除去する。シリカ塗布膜5は
エラチンバックしてもPSG膜4のオーバーハング部に
残り、段差側壁部は滑らかな状態が維持される。
膜5をエッチバックにより除去する。シリカ塗布膜5は
エラチンバックしてもPSG膜4のオーバーハング部に
残り、段差側壁部は滑らかな状態が維持される。
次に第1図<d)に示すように、プラズマCVD法にて
SiN膜6を成長する。
SiN膜6を成長する。
シリカ塗布膜5により下地が滑らかなのでSiN膜6の
段差側壁部のステップカバレッジが改善され、半導体装
置の耐湿性が著しく向上する。さらにAβ配置i3に対
するSiN膜6のストレスは、PSG膜4とシリカ塗布
膜5により緩和されるのて、Aρ配線3の空洞化による
断線も著しく低減させることができる。
段差側壁部のステップカバレッジが改善され、半導体装
置の耐湿性が著しく向上する。さらにAβ配置i3に対
するSiN膜6のストレスは、PSG膜4とシリカ塗布
膜5により緩和されるのて、Aρ配線3の空洞化による
断線も著しく低減させることができる。
次に本発明の第2の実施例を図面を参照して説明する。
第2図<a)、(b)、(c)、(d)は本発明の第2
の実施例の工程順序図である。
の実施例の工程順序図である。
第2図(a)は第1図(a)と同様、シリコン基板1上
に半導体素子1層間膜の5i02膜2゜及びAJ配線3
が形成された後、PSG膜4が常圧CVD法にて形成さ
れた後の一断面図である。
に半導体素子1層間膜の5i02膜2゜及びAJ配線3
が形成された後、PSG膜4が常圧CVD法にて形成さ
れた後の一断面図である。
次に第2図(b)に示すように、第1のシリカ塗布!1
II5 aを塗布する。次に例えば、350℃。
II5 aを塗布する。次に例えば、350℃。
N2雰囲気で60分のアニーリングを行なった後、第2
のシリカ塗布膜5bと同様のアニーリングを行う。第2
のシリカ塗布膜5bを塗布したことにより、Af配線3
の段差の平滑化がいっそう促進される。
のシリカ塗布膜5bと同様のアニーリングを行う。第2
のシリカ塗布膜5bを塗布したことにより、Af配線3
の段差の平滑化がいっそう促進される。
次に第2図(c)に示すように、股上の第1及び第2の
シリカ塗布i5a、5bをエツチングして除去する。
シリカ塗布i5a、5bをエツチングして除去する。
次に第2図(d)に示すように、プラズマcVD法にて
SiN膜6を成長する。SiN膜6の段差部でのステッ
プカバレッジは、本発明の第1の実施例よりも第2のシ
リカ塗布膜5bにより、下地が平滑化されているので、
よりいっそう改善される。したがって耐湿性も本発明の
第1の実施例より著しく改善される。
SiN膜6を成長する。SiN膜6の段差部でのステッ
プカバレッジは、本発明の第1の実施例よりも第2のシ
リカ塗布膜5bにより、下地が平滑化されているので、
よりいっそう改善される。したがって耐湿性も本発明の
第1の実施例より著しく改善される。
以上説明したように本発明は、シリカ塗布膜を塗布する
ことにより、段部の平滑化を行い、SiN膜の段部での
ステップカバレッジを改善したので、半導体装置の耐湿
性を著しく向上させる効果を有する。また、A、ff配
線に対する5iNjllのストレスを第1の絶縁膜及び
シリカ塗布膜で緩和させることができるので、Aρ配線
の空洞化による断線を防止できる効果も有する。
ことにより、段部の平滑化を行い、SiN膜の段部での
ステップカバレッジを改善したので、半導体装置の耐湿
性を著しく向上させる効果を有する。また、A、ff配
線に対する5iNjllのストレスを第1の絶縁膜及び
シリカ塗布膜で緩和させることができるので、Aρ配線
の空洞化による断線を防止できる効果も有する。
第1図(a)〜(d)は本発明の第1の実施例を説明す
るための工程順断面図、第2図(a)〜(d)は本発明
の第2の実施例を説明するための工程順断面図、第3図
は従来の半導体装置の断面図である。 1・・・シリコン基板、2・・・S i 02膜、3
、A J配線、4−P S G III、5.5a、5
b−・−シ’)力塗布膜、6・・・SiN膜。
るための工程順断面図、第2図(a)〜(d)は本発明
の第2の実施例を説明するための工程順断面図、第3図
は従来の半導体装置の断面図である。 1・・・シリコン基板、2・・・S i 02膜、3
、A J配線、4−P S G III、5.5a、5
b−・−シ’)力塗布膜、6・・・SiN膜。
Claims (1)
- 【特許請求の範囲】 1、半導体素子及び配線導体が形成された半導体基板上
にパッシベーション膜を形成する工程において、第1の
絶縁膜を気相成長する工程と、前記第1の絶縁膜上にシ
リカ膜を塗布する工程と、前記シリカ膜をアニーリング
する工程と、前記シリカ膜のエッチバックする工程と、
前記エッチバックされたシリカ膜上及び前記第1の絶縁
膜上に第2の絶縁膜を気相成長する工程とを含むことを
特徴とする半導体装置の製造方法。 2、前記第1の絶縁膜が燐珪酸ガラス膜であり、前記第
2の絶縁膜がシリコン窒化膜であることを特徴とする請
求項1記載の半導体装置の製造方法。 3、前記第1の絶縁膜がシリコン酸化膜であり、前記第
2の絶縁膜がシリコン窒化膜であることを特徴とする請
求項1記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24319590A JPH04122026A (ja) | 1990-09-13 | 1990-09-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24319590A JPH04122026A (ja) | 1990-09-13 | 1990-09-13 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04122026A true JPH04122026A (ja) | 1992-04-22 |
Family
ID=17100248
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24319590A Pending JPH04122026A (ja) | 1990-09-13 | 1990-09-13 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04122026A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100716904B1 (ko) * | 2005-12-28 | 2007-05-10 | 동부일렉트로닉스 주식회사 | 반도체 장치의 보호막 및 그 제조 방법 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6197839A (ja) * | 1984-10-18 | 1986-05-16 | Fujitsu Ltd | 半導体装置の製造方法 |
JPS63155625A (ja) * | 1986-12-18 | 1988-06-28 | Matsushita Electronics Corp | 半導体集積回路装置 |
JPS6447053A (en) * | 1987-08-18 | 1989-02-21 | Oki Electric Ind Co Ltd | Formation of multilayer interconnection |
JPH01207931A (ja) * | 1988-02-16 | 1989-08-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JPH02164097A (ja) * | 1988-12-19 | 1990-06-25 | Nec Corp | 多層配線層間絶縁膜の形成方法 |
JPH02191363A (ja) * | 1989-01-19 | 1990-07-27 | Sanyo Electric Co Ltd | 半導体集積回路の多層配線構造 |
-
1990
- 1990-09-13 JP JP24319590A patent/JPH04122026A/ja active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
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Cited By (1)
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