KR100716904B1 - 반도체 장치의 보호막 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 장치의 보호막은 실리콘 산화막으로 이루어진 하부 보호막과 실리콘 질화막으로 이루어진 상부 보호막 사이에 실리콘 산화질화막으로 이루어진 중간 보호막을 더 포함하여, 상부 보호막과 하부 보호막 사이의 표면 스트레스의 차이를 완화하고, 상부 보호막과 하부 보호막 사이의 접촉력을 보완함으로써, 상부 보호막의 일부가 하부 보호막으로부터 뜯어져 나가는 것을 방지하여, 후속 공정에서 반도체 소자를 보호할 수 있다.
또한, 본 발명의 따른 반도체 장치의 보호막의 제조 방법은 실리콘 산화막으로 이루어진 하부 보호막과 실리콘 질화막으로 이루어진 상부 보호막 사이에 산소 계열의 이온을 주입하고, 어닐링하여 실리콘 산화질화막으로 이루어진 중간 보호막을 형성함으로써, 중간 보호막의 두께 및 형성 위치를 쉽게 조절할 수 있다.
보호막, 삼중막, 실리콘 산화질화막, 이온 주입, 어닐링

Description

반도체 장치의 보호막 및 그 제조 방법{PASSIVATION LAYER FOR SEMICONDUCTOR DEVICE AND MANUFACTURGING METHOD THEREOF}
도 1은 종래 기술에 따른 반도체 장치의 보호막의 단면도이다.
도 2는 본 발명의 한 실시예에 따른 반도체 장치의 보호막의 적층 구조를 나타내는 단면도이다.
도 3 내지 도 7은 본 발명의 한 실시예에 따른 반도체 장치의 보호막 제조 방법을제조 공정에 따라 도시한 단면도이다.
본 발명은 반도체 장치의 보호막 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 장치의 제조 공정은 일련의 반도체 소자를 제조하는 공정을 모두 수행하여 반도체 장치를 이루는 소자를 완성한 후에, 조립 공정에 들어가게 된다. 이러한 조립 공정에 들어가기 전에, 반도체 소자를 정전기, 습기, 충격 등으로부터 보호하기 위한 보호막을 형성하게 된다.
이러한 보호막(passivation layer)은 반도체 소자를 습기, 태양 광선, 충격또는 압력 등으로부터 보호하는 중요한 역할을 한다.
일반적으로 보호막은 도 1에 도시한 것과 같은 구조를 가지고 있다.
도 1을 참고하면, 보호막은 반도체 소자를 연결하는 금속 배선(110) 위에 형성되어 있는 실리콘 산화막(120)으로 이루어진 하부 보호막과 실리콘 질화막(130)으로 이루어진 상부 보호막의 이중막 구조를 가진다.
한편, 보호막 층을 적층한 후 어닐링 공정을 수행하는 경우, 보호막의 하부층으로부터 훈연 기체(fume gas)가 발생할 수 있는데, 일반적인 이중막 구조의 보호막의 경우, 이러한 훈연 기체의 압력을 견디지 못하는 경우 상부막인 실리콘 질화막이 쉽게 하부막인 실리콘 산화막으로부터 일부 뜯어져서, 도 1에 도시한 바와 같이, 불량(180)이 발생할 수 있다.
이러한 보호막의 불량은 후속 조립 공정에 사용되는 화학 물질에 의하여 반도체 소자가 손상을 입게할 수 있고, 와이어 본딩(wire bonding) 과정에서 불량을 발생할 수 있다.
따라서, 본 발명의 기술적 과제는 반도체 장치의 조립 공정에서 반도체 소자에 손상을 입히지 않는 반도체 장치의 보호막 및 그 제조 방법을 제공함으로써, 반도체 장치의 수율을 높이는 것이다.
본 발명의 한 실시예에 따른 반도체 장치의 보호막은 상기 보호막은 하부막, 중간막 및 상부막을 포함하는 3중막의 적층 구조를 가진다.
상기 중간 보호막은 실리콘 산화질화막일 수 있다.
상기 하부 보호막은 실리콘 산화막일 수 있다.
상기 상부 보호막은 실리콘 질화막일 수 있다.
본 발명의 한 실시예에 따른 반도체 장치 보호막의 제조 방법은 복수의 반도체 소자가 형성되어 있는 기판 위에 하부 보호막을 적층하는 단계, 상기 하부 보호막 위에 상부 보호막을 적층하는 단계, 상기 하부 보호막과 상기 상부 보호막 경계면에 이온을 주입하는 단계, 그리고 상기 이온이 주입된 경계면을 어닐링하여 중간 보호막을 형성하는 단계를 포함한다.
상기 이온 주입은 산소 또는 산소 계열의 이온을 주입할 수 있다.
상기 어닐링은 250℃ 내지 450℃의 온도에서 이루어질 수 있다.
상기 중간 보호막은 실리콘 산화질화막일 수 있다.
상기 하부 보호막은 실리콘 산화막일 수 있다.
상기 상부 보호막은 실리콘 질화막일 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 도 2를 참고로 하여, 본 발명의 한 실시예에 따른 반도체 장치의 보호막에 대하여 설명한다. 도 2는 본 발명의 한 실시예에 따른 반도체 장치의 보호막의 적층 구조를 나타내는 단면도이다.
도 2에 도시한 바와 같이, 복수의 반도체 소자(210)가 형성되어 있는 기판(200) 위에 하부막(220), 중간막(240) 및 상부막(230)이 순서대로 적층되어 있는 삼중막 구조인데, 하부 보호막(220)은 실리콘 산화막이고, 중간 보호막(240)은 실리콘 산화질화막이고, 상부 보호막(230)은 실리콘 질화막인 것이 바람직하다.
이처럼 본 발명의 실시예에 따른 반도체 장치의 보호막은 서로 다른 성분으로 이루어진 삼중막 구조이다. 특히, 실리콘 산화질화막으로 이루어진 중간 보호막(240)을 가지는 것이 주요한 특징일 수 있다.
앞서 설명하였듯이, 일반적인 보호막은 실리콘 산화막과 실리콘 질화막으로이루어진 이중막 구조이다. 이러한 이중막 구조인 보호막의 상부막과 하부막은 서로 표면 스트레스(stress) 차이가 크고, 서로 접착력 또한 안 좋을 수 있다. 이러한 후속 어닐링 공정 등의 고온 공정 등에서 상부 보호막이 하부 보호막으로부터 부분적으로 뜯어져 나갈 수 있다.
이처럼 상부 보호막이 손상되면, 후속의 패키징 공정에서 화학 물질에 의하여 반도체 소자가 손상될 수 있다.
그러나, 본 발명의 실시예에 따른 반도체 장치의 보호막은 실리콘 산화막으 로 이루어진 하부 보호막(220)과 실리콘 질화막으로 이루어진 상부 보호막(230) 사이에 형성되어 있는 실리콘 산화질화막으로 이루어진 중간 보호막(240)을 더 포함한다.
이러한 중간 보호막(240)은 상부 보호막(230)과 하부 보호막(220) 사이의 표면 스트레스 차이를 완화하는 완충제로서 역할을 하고, 상부 보호막과 하부 보호막 사이의 접촉력을 보완할 수 있다.
따라서, 본 발명의 실시예에 따른 반도체 장치의 보호막은 일반적인 이중막구조의 보호막의 상부 보호막이 하부 보호막으로부터 뜯겨져 나가는 것을 방지할 수 있고, 이에 의하여 후속 공정 동안 반도체 소자를 안전하게 보호할 수 있다.
그러면, 도 3 내지 도 7을 참고로 하여 본 발명의 한 실시예에 따른 반도체장치의 보호막 제조 방법에 대하여 설명한다. 도 3 내지 도 7은 본 발명의 한 실시예에 따른 반도체 장치의 보호막의 제조 방법을 제조 공정에 따라 도시한 단면도이다.
도 3을 참고하면, 복수의 반도체 소자(210)가 형성되어 있는 기판(200) 위에 하부 보호막(220)을 적층한다. 이때, 하부 보호막(220)은 실리콘 산화막으로 이루어지는 것이 바람직하다.
다음으로, 도 4에 도시한 바와 같이, 하부 보호막(220) 위에 상부 보호막(230)을 적층한다. 상부 보호막(230)은 실리콘 질화막으로 이루어지는 것이 바람직하다.
그 후, 도 5와 같이, 상부 보호막(230)과 하부 보호막(220) 사이에 이온을 주입한다. 이때 주입되는 이온은 산소 또는 산소 계열인 것이 바람직하다. 그러나, 이 때 주입되는 이온은 실리콘 질화막(230)과 화학 반응하여 실리콘 산화질화막을 형성할 수 있는 이온이면 어느 것이든 가능하다.
다음으로 도 6에 도시한 바와 같이 하부에 이온 주입된 상부 보호막(230)을 어닐링하여, 도 7에서와 같이, 상부 보호막(230) 바로 아래에 중간 보호막(240)을 형성한다.
이처럼 본 발명의 실시예에 따른 반도체 장치의 보호막 제조 방법은 실리콘 산화막으로 이루어진 하부 보호막(220)과 실리콘 질화막으로 이루어진 상부 보호막(230) 사이에 실리콘 산화질화막으로 이루어진 중간 보호막(240)을 더 형성함으로써, 상부 보호막(230)과 하부 보호막(220) 사이의 표면 스트레스의 차이를 완화하고, 상부 보호막(230)과 하부 보호막(220) 사이의 접촉력을 보완할 수 있다.
따라서, 본 발명의 실시예에 따른 반도체 장치의 보호막 제조 방법에 의할 경우, 상부 보호막(230)이 하부 보호막(220)으로부터 뜯어져 나가는 것을 효과적으로 방지하여, 후속 공정 동안 반도체 소자를 안전하게 보호할 수 있다.
또한, 본 발명의 실시예에 따른 보호막의 제조 방법은 상부 보호막(230)과 하부 보호막(220) 사이에 이온을 주입하고 어닐링 하여 중간 보호막(240)을 형성함으한다. 이때, 이온 주입시 주입되는 이온의 양을 조절할 수 있어서, 후에 형성되는 중간 보호막(240)의 두께를 임의대로 조절할 수 있다.
또한, 기판 위에 형성되어 있는 반도체 소자의 특성에 따라 일부 반도체 소자를 덮는 보호막에만 중간 보호막(240)을 형성하기 원하는 경우, 이온 주입 시 마 스크를 사용하여 원하는 위치에만 이온을 주입할 수 있고, 이에 의하여 원하는 위치에만 중간 보호막(240)을 형성할 수도 있다.
즉, 중간 보호막(240)을 증착하여 형성하는 경우와 달리, 본 발명의 실시예에 따른 보호막 제조 방법은 이온 주입 및 어닐링에 의하여 중간 보호막(240)을 형성함으로써, 중간 보호막(240)의 두께 조절이나, 위치 조절이 용이하다.
본 발명에 따른 반도체 장치의 보호막은 실리콘 산화막으로 이루어진 하부 보호막과 실리콘 질화막으로 이루어진 상부 보호막 사이에 실리콘 산화질화막으로 이루어진 중간 보호막을 더 포함하여, 상부 보호막과 하부 보호막 사이의 표면 스트레스의 차이를 완화하고, 상부 보호막과 하부 보호막 사이의 접촉력을 보완함으로써, 상부 보호막의 일부가 하부 보호막으로부터 뜯어져 나가는 것을 방지하여, 후속 공정에서 반도체 소자를 보호할 수 있다.
또한, 본 발명의 따른 반도체 장치의 보호막의 제조 방법은 실리콘 산화막으로 이루어진 하부 보호막과 실리콘 질화막으로 이루어진 상부 보호막 사이에 산소 계열의 이온을 주입하고, 어닐링하여 실리콘 산화질화막으로 이루어진 중간 보호막을 형성함으로써, 중간 보호막의 두께 및 형성 위치를 쉽게 조절할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 복수의 반도체 소자가 형성되어 있는 기판 위에 하부 보호막을 적층하는 단계,
    상기 하부 보호막 위에 상부 보호막을 적층하는 단계,
    상기 하부 보호막과 상기 상부 보호막 경계면에 이온을 주입하는 단계, 그리고
    상기 이온이 주입된 경계면을 어닐링하여 중간 보호막을 형성하는 단계를 포함하는 반도체 장치 보호막 제조 방법.
  6. 제5항에서,
    상기 이온 주입은 산소 또는 산소 계열의 이온을 주입하는 반도체 장치 보호막 제조 방법.
  7. 제5항에서,
    상기 어닐링은 250℃ 내지 450℃의 온도에서 이루어지는 반도체 장치 보호막 제조 방법.
  8. 제5항에서,
    상기 중간 보호막은 실리콘 산화질화막인 반도체 장치 보호막 제조 방법.
  9. 제5항에서,
    상기 하부 보호막은 실리콘 산화막인 반도체 장치 보호막 제조 방법.
  10. 제5항에서,
    상기 상부 보호막은 실리콘 질화막인 반도체 장치 보호막 제조 방법.
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