JPS60224231A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60224231A JPS60224231A JP59078506A JP7850684A JPS60224231A JP S60224231 A JPS60224231 A JP S60224231A JP 59078506 A JP59078506 A JP 59078506A JP 7850684 A JP7850684 A JP 7850684A JP S60224231 A JPS60224231 A JP S60224231A
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- Japan
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- layer
- silicon nitride
- passivation
- silica
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置、特に・高信頼性、低コスト化を要
求されている高耐圧のＩＣにおける。プラスチック封止
に伴う高信頼の第二パッシベーション膜に関する。
求されている高耐圧のＩＣにおける。プラスチック封止
に伴う高信頼の第二パッシベーション膜に関する。
Ｓ ｉＡ体Ｋ ８１（ｈｔ含ｔｒｆｔｇ−パッシベーシ
ョン膜及び電極を具備した高耐圧を要求されているＩＣ
上には、第二パッシベーション膜として・スパッタリン
グ法によるシリカ膜が用いられている。
ョン膜及び電極を具備した高耐圧を要求されているＩＣ
上には、第二パッシベーション膜として・スパッタリン
グ法によるシリカ膜が用いられている。
これら半導体装置は、セラミックパッケージによシ封止
され使用されている。
され使用されている。
近年、これらセラミックパッケージによる封止を・低コ
スト化のため、プラスチック封止することが要求されて
いる。
スト化のため、プラスチック封止することが要求されて
いる。
第１図に、従来の高耐圧ＩＣのパッシベーション構造を
示す。所定の拡散工程で形成されたＳｉ基体１には一８
ｉＯｚ ＰＳＧの第一パッシベーション膜２が形成され
、Ａｔ電極３で配線されている０さらに、第二パッシベ
ーション膜トシて。
示す。所定の拡散工程で形成されたＳｉ基体１には一８
ｉＯｚ ＰＳＧの第一パッシベーション膜２が形成され
、Ａｔ電極３で配線されている０さらに、第二パッシベ
ーション膜トシて。
不活性化絶縁膜（ＳｉＯｚ）４がおよそ４μｍ形成され
ている。この８ｉＱ２膜は１石英をターゲットに・スパ
ッタリング法によ膜形成される。膜形成には・堆積速度
が５５Ａ／ｍｉｎとおそいため・４μｍでは１２時間か
かる。
ている。この８ｉＱ２膜は１石英をターゲットに・スパ
ッタリング法によ膜形成される。膜形成には・堆積速度
が５５Ａ／ｍｉｎとおそいため・４μｍでは１２時間か
かる。
さて・このように最終の第二パッシベーション膜を施こ
した半導体装置は・電極取シ出し口を開口した後・チッ
プ化され・セラミックパッケージ中に封入される。これ
ら従来の方法で作られた半導体装置には、高価なセラミ
ックパッケージ中に封入しないと高信頼の特性が得られ
ないという欠点があった。もちろん・この半導体装賃金
安価なプラスチックで封止しては・高温高湿通電試験（
８５℃−８５チ印加電圧２００Ｖ）で２高温リーク電流
が数百時間で増大する現象がおき・歩留まりが悪くなる
。
した半導体装置は・電極取シ出し口を開口した後・チッ
プ化され・セラミックパッケージ中に封入される。これ
ら従来の方法で作られた半導体装置には、高価なセラミ
ックパッケージ中に封入しないと高信頼の特性が得られ
ないという欠点があった。もちろん・この半導体装賃金
安価なプラスチックで封止しては・高温高湿通電試験（
８５℃−８５チ印加電圧２００Ｖ）で２高温リーク電流
が数百時間で増大する現象がおき・歩留まりが悪くなる
。
この理由は、プラスチック中を通る水分、フレームとプ
ラスチックの間からの水分浸入により・Ａｔ電極腐食が
おこシ、第二パッシベーション膜であるスパッタ法によ
る８ｉ０２膜では、ブロックできないことが原因と思わ
れる。そこで４一般に、水分に対してブロック性のある
ことが知られている。シリコンナイトライド膜を第二パ
ッシベーション膜に用いた。第２図に示すように、常圧
ＣＶＤ法により下地にＰＳＧ膜５が０．２μｍ−シリコ
ンナイトライド膜６はプラズマＣＶＤ法で２．０μｍ形
成される。これらをプラスチック封止し・同様に・高温
高湿通電試験（８５′ｃ−８５％、印加電圧２００Ｖ）
に供し・信頼性を調べたところ、前者と同様に数百時間
で高温リーク電流が増大する現象が見られた。この不良
の原因を推定して見ると・縮小化が進んでいる、高耐圧
のＩＣの構造上、第一パッシベーションの不活性化絶縁
膜（Ｓｉ０２ Ｐ８Ｇ＋の厚さは、約４μｍと厚くしな
いと所定の耐圧が得られないという制約がある。
ラスチックの間からの水分浸入により・Ａｔ電極腐食が
おこシ、第二パッシベーション膜であるスパッタ法によ
る８ｉ０２膜では、ブロックできないことが原因と思わ
れる。そこで４一般に、水分に対してブロック性のある
ことが知られている。シリコンナイトライド膜を第二パ
ッシベーション膜に用いた。第２図に示すように、常圧
ＣＶＤ法により下地にＰＳＧ膜５が０．２μｍ−シリコ
ンナイトライド膜６はプラズマＣＶＤ法で２．０μｍ形
成される。これらをプラスチック封止し・同様に・高温
高湿通電試験（８５′ｃ−８５％、印加電圧２００Ｖ）
に供し・信頼性を調べたところ、前者と同様に数百時間
で高温リーク電流が増大する現象が見られた。この不良
の原因を推定して見ると・縮小化が進んでいる、高耐圧
のＩＣの構造上、第一パッシベーションの不活性化絶縁
膜（Ｓｉ０２ Ｐ８Ｇ＋の厚さは、約４μｍと厚くしな
いと所定の耐圧が得られないという制約がある。
さらに、Ａｔ電極は・約２μｍ以上ないと段切れが発生
するという制約もある。従って、第２図に示した第二パ
ッシベーションでは、膜厚２．２μｍと薄く段差被覆性
が悪いことや・シリコンナイトライド膜が２．０μｍと
厚いためにプラスチックモールド時に起こるストレスな
どによシ、クラックが発生し、水分によるＡｔ腐食や短
絡で信頼性試験に耐えることが出来なかったと考えられ
た。また、シリコンナイトライド膜は、現状の段階で、
シリコン基板上へ膜厚２μｍ以上形成すると・膜ストレ
ス（ヤング率８ Ｘ １０” ｄ）’Ｉｔ／ｃｍ” ）
が強く膜形成後にクラックが入シ易いという欠点がある
。
するという制約もある。従って、第２図に示した第二パ
ッシベーションでは、膜厚２．２μｍと薄く段差被覆性
が悪いことや・シリコンナイトライド膜が２．０μｍと
厚いためにプラスチックモールド時に起こるストレスな
どによシ、クラックが発生し、水分によるＡｔ腐食や短
絡で信頼性試験に耐えることが出来なかったと考えられ
た。また、シリコンナイトライド膜は、現状の段階で、
シリコン基板上へ膜厚２μｍ以上形成すると・膜ストレ
ス（ヤング率８ Ｘ １０” ｄ）’Ｉｔ／ｃｍ” ）
が強く膜形成後にクラックが入シ易いという欠点がある
。
又・ＰＳＧ膜で膜厚を厚くしようとしても・一般“に知
られているようにオーバーハング現象がおき段差被覆性
が悪いため、このましいことではない。
られているようにオーバーハング現象がおき段差被覆性
が悪いため、このましいことではない。
さらに・ＣＶＤシリカ膜とシリコンナイトライド膜の組
合せが考えられた。図には示さないが・第２図と同様に
、第二パッシベーショントシて。
合せが考えられた。図には示さないが・第２図と同様に
、第二パッシベーショントシて。
ＰＳＧのかわシに、スパッタ法でシリカ膜′ｔ−３μｍ
形成し・その上に１μｍのシリコンナイトライド膜をプ
ラズマＣＶＤ装置で形成した。その後プラスチック封止
後、同様に高温高温通電試験をしたところ、やはシ高信
頼性が得られなかった◎また・上記と同様の組合せでス
パッタ装置で４μｍのシリカ膜を形成し、その上に０．
１μｍのシリコンナイトライド膜を形成した◇同じくプ
ラスチック封止後には高信頼性が得られなかった・シリ
カ膜とシリコンナイトライド膜のヤング率の相違（シリ
カはＥ ＝ −Ｉ Ｘ １０” ｄＹｎ／ｃｍ” シリ
コンナイトライドＥ＝ ８ Ｘ １０ ｄｙｎ／ｃＷ１
２）によシ、プラスチック化した時、応力により、クラ
ックが入り、水分に対してブロックできず・Ａｔ腐食等
が起こったために・信頼性が悪かったと考えられた。
形成し・その上に１μｍのシリコンナイトライド膜をプ
ラズマＣＶＤ装置で形成した。その後プラスチック封止
後、同様に高温高温通電試験をしたところ、やはシ高信
頼性が得られなかった◎また・上記と同様の組合せでス
パッタ装置で４μｍのシリカ膜を形成し、その上に０．
１μｍのシリコンナイトライド膜を形成した◇同じくプ
ラスチック封止後には高信頼性が得られなかった・シリ
カ膜とシリコンナイトライド膜のヤング率の相違（シリ
カはＥ ＝ −Ｉ Ｘ １０” ｄＹｎ／ｃｍ” シリ
コンナイトライドＥ＝ ８ Ｘ １０ ｄｙｎ／ｃＷ１
２）によシ、プラスチック化した時、応力により、クラ
ックが入り、水分に対してブロックできず・Ａｔ腐食等
が起こったために・信頼性が悪かったと考えられた。
ｇニパツシベーション膜にプラズマＣＶＤ法によシ、シ
リカを２５μｍ、シリコンナイトライド膜′ｆ：ｉ、
ｓμｍ形成し、プラスチック化した後・同様に信頼性を
テストした・結果は・高信頼性が得られなかった。
リカを２５μｍ、シリコンナイトライド膜′ｆ：ｉ、
ｓμｍ形成し、プラスチック化した後・同様に信頼性を
テストした・結果は・高信頼性が得られなかった。
前述と同様に、ヤング率の相違（プラズマシリカＥ ＝
３ Ｘ １０ ” ｄ３’ｎ／Ｃｒｎ２−プラズマシ
リコンナイトライドＥ ＝ ８ Ｘ １０ ’ ｄ）’
ｎ／ｃｒ１１” ）や、プラズマシリカを２．．６μｍ
と厚く形成すると、装置の条件によつ工は、フレークが
発生することで、プラスチック化した時、広力によシ、
クラックが入シ。
３ Ｘ １０ ” ｄ３’ｎ／Ｃｒｎ２−プラズマシ
リコンナイトライドＥ ＝ ８ Ｘ １０ ’ ｄ）’
ｎ／ｃｒ１１” ）や、プラズマシリカを２．．６μｍ
と厚く形成すると、装置の条件によつ工は、フレークが
発生することで、プラスチック化した時、広力によシ、
クラックが入シ。
信頼性に影響を与えるものと考えられた。
それ故、およそ４μｍと厚い従来の第二ノくツシベーシ
ョン膜にはプラスチック封止すると、信頼性試験で・多
くの特性不良が発生し・安価にプラスチック封止化がで
きない。
ョン膜にはプラスチック封止すると、信頼性試験で・多
くの特性不良が発生し・安価にプラスチック封止化がで
きない。
本発明の第一の目的は、安価なプラスチック封止化を可
能とする。信頼性の高い半導体装置を提゛供することに
ある。また・他の目的は膜を低温で形成可能なＣＶＤ装
置で形成し、又、同一装置内で、三層の第二パッシベー
ション膜を形成することにある。
能とする。信頼性の高い半導体装置を提゛供することに
ある。また・他の目的は膜を低温で形成可能なＣＶＤ装
置で形成し、又、同一装置内で、三層の第二パッシベー
ション膜を形成することにある。
本発明の要点はプラスチック封止した高信頼性の半導体
装置を得るために、第一パッシベーション膜及び電極に
接する第二パッシベーション膜として・第一層目にシリ
カ膜、第二層目は・遷移層としてシリコン・オキシナイ
トライドを介在させ、第三層目にシリコンナイトライド
膜の三層膜構造にすることにある。
装置を得るために、第一パッシベーション膜及び電極に
接する第二パッシベーション膜として・第一層目にシリ
カ膜、第二層目は・遷移層としてシリコン・オキシナイ
トライドを介在させ、第三層目にシリコンナイトライド
膜の三層膜構造にすることにある。
さらに１本発明では・その製造に際して同一装置内でガ
ス比の変化だけで、他の成長パラメータを一定に保った
まま膜質を変化させることができる。すなわち、シリカ
膜は、 Ｓ ｉ Ｈ４＋ Ｎ ２０ ＋ Ｈｅ系で生成する。つ
づいて・ＳｉＨ４＋ＮａＯ＋ＮＨｓ系でシリコンオキシ
ナイトライド膜を形成し執シリコンナイトライド膜は・ Ｓ ｉ Ｈ４＋ Ｎ Ｈｓ ＋ Ｎｚ系で形成する。
ス比の変化だけで、他の成長パラメータを一定に保った
まま膜質を変化させることができる。すなわち、シリカ
膜は、 Ｓ ｉ Ｈ４＋ Ｎ ２０ ＋ Ｈｅ系で生成する。つ
づいて・ＳｉＨ４＋ＮａＯ＋ＮＨｓ系でシリコンオキシ
ナイトライド膜を形成し執シリコンナイトライド膜は・ Ｓ ｉ Ｈ４＋ Ｎ Ｈｓ ＋ Ｎｚ系で形成する。
このようにして形成することで、シリカ膜とシリコンナ
イトライド膜のヤング率の差を縮めストレス緩和を図る
。
イトライド膜のヤング率の差を縮めストレス緩和を図る
。
本発明者等は、第一層目にプラズマＣＶＤ法でシリカ膜
を形成することが有効であることを見い出している。す
なわち、このシリカ膜は、２．５μｍ以下であれば、フ
レークや、クラックが発生しないこと・段差被覆性も優
れていること、又。
を形成することが有効であることを見い出している。す
なわち、このシリカ膜は、２．５μｍ以下であれば、フ
レークや、クラックが発生しないこと・段差被覆性も優
れていること、又。
堆積速度もおよそ１７０Ａ／ｍｉｎと早いことも確認し
ている。
ている。
〈実施例１〉
本発明の半導体装置の実施例を第３図によシ説明する。
Ｓ＋基体１に通常の半導体プロセスにより・所定の拡散
抵抗１２．１３．１４が形成される。同時ニ、第一パッ
シベーションでアル５Ｉ０２−ＰＥＧ ２が形成され・
コンタクト孔が明けられＡｔ電極３が配線される。その
後、平行平板電極型のプラズマＣＶＤ装置を用いて、第
二パッシベーションとしてまず、８１Ｈ４（２０ｆｂ
） ８ｍｔ／”” ＊ Ｎ ｚ Ｏ８０”Ｚ／ ””
＊ Ｈｅ １０５ ”Ｚ／ ””の混合ガスを基板温度
３２０′ｃ−高周波出力３００ｗ、圧力０．２’ｌ”ｏ
ｒｒ、電極間隔４０ｍ＋の反応条件でプラズマシリカ膜
１９’に２．３μｍ形成した。
抵抗１２．１３．１４が形成される。同時ニ、第一パッ
シベーションでアル５Ｉ０２−ＰＥＧ ２が形成され・
コンタクト孔が明けられＡｔ電極３が配線される。その
後、平行平板電極型のプラズマＣＶＤ装置を用いて、第
二パッシベーションとしてまず、８１Ｈ４（２０ｆｂ
） ８ｍｔ／”” ＊ Ｎ ｚ Ｏ８０”Ｚ／ ””
＊ Ｈｅ １０５ ”Ｚ／ ””の混合ガスを基板温度
３２０′ｃ−高周波出力３００ｗ、圧力０．２’ｌ”ｏ
ｒｒ、電極間隔４０ｍ＋の反応条件でプラズマシリカ膜
１９’に２．３μｍ形成した。
（堆積速度は１５０．４／ｍ１ｎ） ツづいて、５ｊＨ
ａ（２０＊ ）１０ ｍＺ／ ｍ’ ｎ＋ Ｎ２０１６
０ ｍＬ／ ｍ’”＋Ｎ Ｈ３５０ｍ ７７ｍ ｔ ｎ
の混合ガスでプラズマオキシナイトライド膜２０を上述
と同じ反応条件で０．２μｍ形成した（堆積速度は２０
０ Ａ ／ ｒｒｕｎである）０さらに、ＳｉＨ４（２
０％）１２７ｔｌｌｔ／ｍｉｎ 。
ａ（２０＊ ）１０ ｍＺ／ ｍ’ ｎ＋ Ｎ２０１６
０ ｍＬ／ ｍ’”＋Ｎ Ｈ３５０ｍ ７７ｍ ｔ ｎ
の混合ガスでプラズマオキシナイトライド膜２０を上述
と同じ反応条件で０．２μｍ形成した（堆積速度は２０
０ Ａ ／ ｒｒｕｎである）０さらに、ＳｉＨ４（２
０％）１２７ｔｌｌｔ／ｍｉｎ 。
ＮＨｓ ６５ｍｔ／ｍｉｎ 、 Ｎ２４２ ｍｔ／ｍｉ
ｎ ｏ混合ガスで、上述と同じ反応条件でプラズマシリ
コンナイトライド膜２１ｔ−１，５μｍ形成した（堆積
速度は２００ Ａ／ ｍｔｎである）。以下・スルーホ
ールを形成したあと、ダイシングにより、チップ化され
、プラスチック封止によシ組み立てた。
ｎ ｏ混合ガスで、上述と同じ反応条件でプラズマシリ
コンナイトライド膜２１ｔ−１，５μｍ形成した（堆積
速度は２００ Ａ／ ｍｔｎである）。以下・スルーホ
ールを形成したあと、ダイシングにより、チップ化され
、プラスチック封止によシ組み立てた。
これらを高温高湿試験で信頼性を調べたところ１０００
時間経過しても・高温リーク電流の増大する半導体装置
は現われなかった。
時間経過しても・高温リーク電流の増大する半導体装置
は現われなかった。
従来例の場合・前述の第１図、第２図で説明したように
、グラスチック封止することにより、第二パッシベーシ
ョン膜が水分に弱いという欠点がある。この実施例では
、まず、第一層目のシリカ膜は段差被覆性がよく、膜厚
を厚くできるので。
、グラスチック封止することにより、第二パッシベーシ
ョン膜が水分に弱いという欠点がある。この実施例では
、まず、第一層目のシリカ膜は段差被覆性がよく、膜厚
を厚くできるので。
第三層目のシリコンナイトライド膜厚が少なくてすむよ
うに膜厚を厚く形成しておく・第二層目は遷移層として
シリコンオキシナイトライド膜で水分のブロックとシリ
カ膜とシリコンナイトライド膜のヤング率の差を小さく
し、プラスチック封止した時のストレス緩和の役目とし
て形成する。第三層目は、水分のブロックとして、シリ
コンナイトライド膜を形成する。
うに膜厚を厚く形成しておく・第二層目は遷移層として
シリコンオキシナイトライド膜で水分のブロックとシリ
カ膜とシリコンナイトライド膜のヤング率の差を小さく
し、プラスチック封止した時のストレス緩和の役目とし
て形成する。第三層目は、水分のブロックとして、シリ
コンナイトライド膜を形成する。
〈実施例２〉
実施例１と同様に、第二パッシベーションの第一層目に
プラズマによるシリカ膜を２μｍ形成し、その後同−装
置内でＳｉＨ４，ＮｓＯ，ＮＨｓ ＊ Ｎｓとそれぞれ
のガス量を順次変化させ・第二層目から第三層目に至る
遷移層の膜質を変えながら・最終的には、シリコンナイ
トライド膜となるよう。
プラズマによるシリカ膜を２μｍ形成し、その後同−装
置内でＳｉＨ４，ＮｓＯ，ＮＨｓ ＊ Ｎｓとそれぞれ
のガス量を順次変化させ・第二層目から第三層目に至る
遷移層の膜質を変えながら・最終的には、シリコンナイ
トライド膜となるよう。
トータル膜厚４μｍを形成した。その後、実施例１と同
様に・プラスチック封止した。その後の信頼性試験では
、実施例１と同様の結果が得られた。
様に・プラスチック封止した。その後の信頼性試験では
、実施例１と同様の結果が得られた。
本発明者等の実験によれば、前述の実施例のように・シ
リカ膜とシリコンナイトライド膜の中間に、酸素と窒素
の入った遷移層の８ｉＯＮｆｌｌを介在させることによ
り、従来技術では、信頼性のなかったプラスチック封止
金・高信頼性に改善できることが確認できた。
リカ膜とシリコンナイトライド膜の中間に、酸素と窒素
の入った遷移層の８ｉＯＮｆｌｌを介在させることによ
り、従来技術では、信頼性のなかったプラスチック封止
金・高信頼性に改善できることが確認できた。
なお本実施例では、プラズマＣＶＤ装置による方法によ
ったが、その他、光ＣＶＤ装置、スパッタリング装置等
で形成しても同じ性質の第二パッシベーション膜が形成
される。
ったが、その他、光ＣＶＤ装置、スパッタリング装置等
で形成しても同じ性質の第二パッシベーション膜が形成
される。
なお・図中１２は拡散抵抗である。
本発明によれば、膜厚を厚くでき２段差被覆性もよく・
ストレスによるクラックが入らず、水分に対してブロッ
クすることができる構造であり。
ストレスによるクラックが入らず、水分に対してブロッ
クすることができる構造であり。
安価で、プラスチック封止しても高信頼性の半導体装置
が得られる。
が得られる。
第１図及び第２図は従来の半導体装置の断面図、第３図
は本発明の半導体装置の断面図である。 １２．１３．１４・・・拡散抵抗、１９・・・シリカ膜
。 ２°０、ト・・シリコンオキシナイトライド膜・２１°
°°シリコンナイトライド膜。 第１頁の続き Ｏ発明者 菅 原 良 孝 日立市幸町３丁目所内
は本発明の半導体装置の断面図である。 １２．１３．１４・・・拡散抵抗、１９・・・シリカ膜
。 ２°０、ト・・シリコンオキシナイトライド膜・２１°
°°シリコンナイトライド膜。 第１頁の続き Ｏ発明者 菅 原 良 孝 日立市幸町３丁目所内
Claims (1)
- 【特許請求の範囲】 １、Ｓｊ基体に、第一パッシベーション膜及ヒ電極を設
けた半導体装置上に２第二パツシベーシヨン膜を設けた
半導体装置において。 前記・第一パッシベーション膜及び前記電極に接した部
分はシリカ膜であり、前記部分上に積層した膜は、シリ
コンオキシナイトライド層を介在させたシリコンナイト
ライド膜であることを特徴とする半導体装置。 λ 特許請求の範囲第１項において・前記シリコンオキ
シナイトライド層は・酸素と窒素の比を連続的に変えな
がら形成することを特徴とする半導体装置。 ３、特許請求の範囲第１項において・前記シリカ・前記
シリコンオキシナイトライド、前記シリコンナイトライ
ドは低温で形成できるＣＶＤによシ・形成することを特
徴とする半導体装置。 ４、特許請求の範囲第１項において・前記シリカ・前記
シリコンオキシナイトライド・前記シリコンナイトライ
ドは・同−ＣＶＤ装置内で連続的に形成することｔ−特
徴とする半導体装置。 ５、％許請求の範囲第３項において・前記ＣＶＤ装置は
プラズマＣＶＤ装置であることを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59078506A JPS60224231A (ja) | 1984-04-20 | 1984-04-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59078506A JPS60224231A (ja) | 1984-04-20 | 1984-04-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60224231A true JPS60224231A (ja) | 1985-11-08 |
Family
ID=13663829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59078506A Pending JPS60224231A (ja) | 1984-04-20 | 1984-04-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60224231A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62287627A (ja) * | 1986-06-05 | 1987-12-14 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS6325932A (ja) * | 1986-07-17 | 1988-02-03 | Nec Corp | 樹脂封止型半導体装置 |
| JPS63244651A (ja) * | 1987-03-30 | 1988-10-12 | Nec Corp | 半導体装置 |
| JPS6449234A (en) * | 1987-08-20 | 1989-02-23 | Nec Corp | Semiconductor device |
| JPH02135759A (ja) * | 1988-09-30 | 1990-05-24 | Samsung Electron Co Ltd | 半導体装置およびその製造方法 |
| JPH07201848A (ja) * | 1993-11-30 | 1995-08-04 | Sgs Thomson Microelettronica Spa | 集積回路不活性化のための自己平面化方法 |
| KR100716904B1 (ko) | 2005-12-28 | 2007-05-10 | 동부일렉트로닉스 주식회사 | 반도체 장치의 보호막 및 그 제조 방법 |
| EP2107603A1 (en) | 2008-03-31 | 2009-10-07 | Kabushiki Kaisha Toshiba | Semiconductor device and fabrication method for the semiconductor device |
| EP2107605A1 (en) * | 2008-03-31 | 2009-10-07 | Kabushiki Kaisha Toshiba | Semiconductor device and fabrication method for the semiconductor device |
-
1984
- 1984-04-20 JP JP59078506A patent/JPS60224231A/ja active Pending
Cited By (11)
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