JP3033376B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
G膜及び窒化シリコン膜からなる2層膜でパッシベーシ
ョンする構造を有する半導体装置の製造方法に関する。
ウム電極とその上の硬質のプラズマ窒化シリコン膜(P
−SiN膜)との間に、保護用下側絶縁膜を介設するこ
とが行われている。この保護用下側絶縁膜としては、ス
トレス緩和に有益な軟質のPSG膜が多用されている。
RFプラズマCVD法により形成する場合、シリコン基
板表面部のダメージ回復のために後で熱アニールするこ
とが必要となるので、従来ではフィールド酸化膜上にア
ルミ配線を形成し、その上にP−SiN膜/PSG膜か
らなる二層パッシベーション膜を形成する場合、この二
層パッシベーション膜形成後、通常400〜450℃程
度のアニール温度でアニールを行っている。
ベーション膜として、P−SiN膜/PSG膜からなる
二層パッシベーション膜を用い、アルミニウム膜とその
下のシリコン基板とを両電極とし、その間にシリコン酸
化膜を挟んでMOSコンデンサを作成する場合、容量増
大又は面積縮小のためにシリコン酸化膜を耐圧許容範囲
で薄くすることが行われる。
シリコン酸化膜(以下、下地シリコン酸化膜という)を
薄くすると、アルミニウム膜にボイドが急増することが
わかった(図4参照)。このボイドの発生原因として
は、水分の存在下においてPSGのリンがリン酸を生成
し、これがアルミニウム膜を腐食するのではないかと思
われる。また、MOSコンデンサの誘電体用のシリコン
酸化膜上のアルミニウム膜においてボイドが増加する原
因については不明であるが、本発明者らは、フィールド
酸化膜のような厚い酸化膜上のアルミニウム膜は、P−
SiN膜/PSG膜から受けるストレスをアルミニウム
膜の直下のシリコン酸化膜(ここでは厚いフィールド酸
化膜)により緩和されており、そのためにアルミニウム
膜直下のシリコン酸化膜が薄くなると、この緩和効果が
減少するためではないかと想像している。
アニールを低温(400〜420℃)で行えばよいこと
が知られている。しかしながらこのような低温アニール
では、プラズマCVDによるシリコン基板のダメージ回
復が充分でなく、実施が困難である。一方、上記したよ
うにアニールを更に高温(たとえば440〜480℃)
で行えばプラズマCVDによるシリコン基板のダメージ
を一層良好に回復できる。しかし、フィールド酸化膜の
ような厚い下地シリコン酸化膜上にアルミ配線を形成
し、その上にP−SiN膜/PSG膜を設けた場合で
も、450度を超えるような温度でアニールを行うと、
急激にボイドが増加するので、その実現は困難であっ
た。
あり、その第一の目的は、アルミニウム膜のボイド発生
率が小さいP−SiN膜/PSG膜パッシベーション構
造の半導体装置の製造方法を提供することにある。本発
明の第二の目的は、アルミニウム膜のボイド発生を抑止
しつつプラズマ窒化シリコン膜形成後の高温アニールが
可能な半導体装置の製造方法を提供することにある。
ン基板上に下地シリコン酸化膜を介してアルミニウム膜
を形成するアルミニウム膜形成工程と、 前記アルミニウ
ム膜上にPSG膜を、通常CVD法で300〜1000
オングストローム/分の範囲で堆積形成するPSG膜形
成工程と、 前記PSG膜上にプラズマCVD法により窒
化シリコン膜を形成する窒化シリコン膜形成工程と、 4
40〜480℃の範囲で5〜60分、アニールして前記
プラズマCVDによる特性劣化を回復するアニール工程
とを備え、 前記PSG膜と前記窒化シリコン膜とからな
る二層パッシベーション膜の前記アニール前の室温残留
応力を−100(圧縮)〜+200(引っ張り)メガパ
スカルとしたことを特徴とする半導体装置の製造方法を
その要旨とする。
基板上に下地シリコン酸化膜を介して形成されたアルミ
ニウム膜と、前記アルミニウム膜上に形成されたPSG
膜と、前記PSG膜上に形成されたプラズマ窒化シリコ
ン膜とを備え、前記PSG膜と前記窒化シリコン膜とか
らなる2層パッシベーション膜は、−1〜+2×100
メガパスカルの室温残留応力を有している。
よるシリコン酸化膜が好適であるが、CVDシリコン酸
化膜やBPSG膜でもよい。下地シリコン酸化膜の厚さ
は0.02〜2μm、好ましくは0.2〜1.25μm
が好適である。膜厚が薄くなるとボイド発生が増大する
傾向が強くなり、逆に膜厚が厚くなると使用及び製造に
適切でなくなるので、上記範囲内とするのが好適であ
る。
他、Al−Si(Si含有率10wt%以下)合金やA
l−Si−Cu合金(Si含有率10wt%以下、Cu
含有率10wt%以下)を採用することができる。アル
ミニウム膜の厚さは0.3〜5μmが好適である。アル
ミニウム膜の厚さは、必要電流密度などの要求により決
定される。アルミニウム膜の中心位置から最も近接する
辺縁までの距離は1000μm以下とされることが好ま
しい。上記距離が増大するとボイドが増加する傾向が強
くなるので、上記距離以下とすることが好ましい。
5〜8wt%、PSG膜の厚さは0.1〜1μmが好適
である。P濃度が上記範囲を下回ると不純物のゲッタリ
ング効果の低下という問題を生じ、上回るとAl腐食と
いう問題を生じる。PSG膜の厚さが上記範囲を下回る
とレーザトリム不良という問題を生じ、上回るとプラズ
マ窒化シリコン膜のステップカバー悪化という問題を生
じる。
の厚さは0.3〜2μmが好適である。P−SiN膜の
厚さが上記範囲を下回ると耐汚染ブロック性不良という
問題を生じ、上回ると圧縮応力の増加によるボイド発生
という問題を生じる。これら二層パッシベーション膜の
形成時における基板温度は、350〜500℃、好まし
くは400〜450℃とされる。基板温度が上記範囲を
下回るとパッシベーション膜の膜質悪化によるAlボイ
ド発生という問題を生じ、上回るとAl膜質変化という
問題を生じる。
000オングストローム/分とされる。デポジット速度
が上記範囲を下回ると生産性低下という問題を生じ、上
回るとAlボイド発生という問題を生じる。P−SiN
膜は、従来と同様に、RFプラズマによるSiH4 とN
H3 との反応プロセスが好適であるが、他のプラズマC
VD法の採用も可能である。
〜3000オングストローム/分とされる。デポジット
速度が上記範囲を下回ると生産性低下という問題を生
じ、上回ると耐汚染ブロック性悪化という問題を生じ
る。P−SiN膜のデポジット速度は、原料ガスの圧力
を調節することにより調整される。原料ガスの圧力は、
1.0〜4.0Torrとすることが好ましい。これら
原料ガス圧力の調節に伴って原料ガス流量やRF電力を
適宜変更できることは当然である。
パッシベーション膜の室温残留応力は−1(圧縮)〜+
2(引っ張り)×100メガパスカルとされる。この室
温残留応力はアニール実施後に測定可能であるがアニー
ル実施前に測定することも可能である。ただ、二層パッ
シベーション膜の室温残留応力は温度変化にたいしてヒ
ステリシスを有し、膜形成後、アニールなどの加温を行
うと、室温残留応力が+(引っ張り側)に変化する。室
温残留応力が−1(圧縮)×100メガパスカルより圧
縮側に超過するとボイドが急増し、逆に+2×100メ
ガパスカルより引っ張り側に超過するとP−SiN膜に
クラックが生じ易くなる。
しくは450〜470℃で行われ、アニール時間は5〜
60分、好ましくは15〜45分行われる。アニール温
度又はアニール時間が上記範囲を下回ると特性回復不良
という問題を生じ、上回るとボイド増加という問題を生
じる。
地シリコン酸化膜を介してアルミニウム膜、PSG膜、
P−SiN膜を重ねる場合、PSG膜と窒化シリコン膜
とからなる二層パッシベーション膜に−1(圧縮)〜+
2(引っ張り)×100メガパスカルの室温残留応力を
与えることにより、アニールなどの高温処理を行っても
アルミニウム膜にボイドが発生しないか、又はその発生
を大幅に低減できることを発見した。
者らは、アニール(熱処理)時のアルミニウム膜のボイ
ド生成が二層パッシベーション膜からアルミニウム膜に
加えられるストレスに強く依存しており、二層パッシベ
ーション膜の室温残留応力を従来(−1(圧縮)×10
0メガパスカルより高圧縮応力範囲)より弱い圧縮応力
又は引っ張り応力の範囲とすることにより、二層パッシ
ベーション膜からアルミニウム膜に加わるストレスが変
化してアニール時のボイド発生が抑圧されるためと想像
している。
膜として好適な0.2μm以上の下地シリコン酸化膜を
用いる場合、450〜470℃でアニールしてもボイド
を抑止できることがわかった。なお、実際に多用されて
いるP−SiN膜/PSG膜で被覆されたアルミニウム
膜直下に0.2μm厚の下地シリコン酸化膜を形成する
場合、この二層パッシベーション膜の室温残留応力が−
200MPaより圧縮側であると、420℃以上になる
と急激にボイドが増加する。
N膜/PSG膜からなるパッシベーション膜の厚さや性
状にかかわらず、ボイドがあるアニール温度(クリティ
カルポイント)から急激に増加することが判明した。そ
して、下地シリコン酸化膜を厚くしていくとストレス緩
和の影響からか、ボイドが発生し始める最低アニール温
度(クリティカルポイント)が上昇することがわかっ
た。その理由については不明である。
ベーション膜の室温での残留圧縮応力が所定の圧縮応力
値(クリティカルポイント)を超えると急激にボイドが
増加することが判明した。そして、下地シリコン酸化膜
を厚くしていくとストレス緩和の影響からか、ボイドが
発生し始める最低圧縮応力値(クリティカルポイント)
が上昇することがわかった。
ンサを有する半導体装置の断面構造を図1に示す。この
装置は、P型シリコン基板1上に形成されたフィールド
酸化膜2及び誘電体用の熱酸化シリコン酸化膜(本発明
でいう下地シリコン酸化膜)3と、シリコン酸化膜3上
に形成されたアルミニウム膜4と、フィールド酸化膜2
を開口したコンタクトホールを覆うコンタクト用アルミ
電極5と、これらアルミニウム膜4及びアルミ電極5上
に形成されたPSG膜6及びP−SiN膜7とからな
る。
シャル層8が形成され、その上にN + コンデンサ電極領
域9が形成されている。以下、その製造方法の一例を説
明する。まず、P型シリコン基板1の表面に、N- エピ
タキシャル層8を形成し、その上にN+ コンデンサ電極
領域9をドープし、それらの側面をP+ 拡散層(図示せ
ず)により分離する。
シリコン酸化膜をフィールド酸化膜2として形成し、こ
のフィールド酸化膜2の所定領域を開口した後、露出し
たN+ コンデンサ電極9の表面に厚さ0.2μmの熱酸
化シリコン膜3を通常の熱酸化プロセスで形成する。次
に、フィールド酸化膜2を開口してコンタクトホールを
設け、その後、この熱酸化シリコン膜3上にアルミニウ
ム膜4を、コンタクトホールにアルミ電極5を設ける。
アルミニウム膜4及びアルミ電極5は真空蒸着法又はス
パッタリング法で厚さ約1.1μmに形成され、ホトリ
ソグラフィエッチングにより所定形状とされ、その後、
450℃で約30分シンタリングを行う。これにより、
MOSコンデンサの上側電極として機能するアルミニウ
ム膜4と、下側電極として機能するN+ コンデンサ電極
9に接続されるアルミ電極5が形成された。
420℃)により厚さ約0.4μmのPSG膜6が形成
され、更にその上に通常のRFプラズマCVD法(基板
温度350℃)により厚さ約0.5μmのP−SiN膜
7を形成した。なお、プラズマCVDのガス組成は、S
i3 N 4(100%)が0.27SLM、N 2(100
%)が1.0SLM、NH3 (100%)が1.74S
LMとした。また、RF印加電力は13.56MHz成
分が350W、250Hz成分が450Wとした。ま
た、PSG膜6のガス組成及び全圧、流量はSiH4 が
0.8SLM、PH3 が0.96SLM、O2 が2SL
M、N2 が32SLM、デポジット速度は700Å/分
とした。
することにより、P−SiN膜/PSG膜の室温におけ
る総合残留応力を−240〜+200MPaと変化させ
た。ただし、総合残留応力を−240MPaとするには
プロセス条件としてのP−CVD時のガス圧力をP=
2.0Torrとし、総合残留応力を−60MPaとす
るにはプロセス条件としてのP−CVD時のガス圧力を
P=2.5Torrとし、総合残留応力を80(引っ張
り応力)MPaとするにはプロセス条件としてのP−C
VD時のガス圧力をP=3.0Torrとし、総合残留
応力を200(引っ張り応力)MPaとするにはプロセ
ス条件としてのP−CVD時のガス圧力をP=4Tor
rとすればよい。
合残留応力(室温残留応力ともいう)は実測値であり、
その測定には(株)ニデック社製フラットネスラスター
Model FT−3C測定機を用い、TVモニタモニ
ターでウエハ面内の干渉縞の数を数える方法で行った。
このようにして形成したウエハを450℃、470℃で
10分間、アニールした後、チップサイズ(4.56m
m×2.78mmの範囲を目視検査し、ボイドの数を調
べた。
ル温度450℃では−100メガパスカルより引っ張り
側でボイドが殆ど発生せず、アニール温度470℃では
0メガパスカルより引っ張り側でボイドが殆ど発生して
いないことがわかった。 (他の実験例1)次に、二層パッシベーション膜の室温
残留応力を0.6×100メガパスカルの試料につい
て、アニール温度を種々変えてボイド発生の様子を調べ
た。
例品は約470℃以下でボイド発生を抑止できるが、図
3に従来品として示す、従来のP−SiN膜/PSG膜
は410℃を超えると顕著にボイドが増加する。なお、
この従来品は室温残留応力が−2×100メガパスカル
(P−SiN膜7は常圧で形成される)であるのを除い
て他の条件は実施例品2に等しい。
室温残留応力を−100〜+200メガパスカルとする
ことにより、従来より格段にボイド低減を実現できるこ
とがわかる。なお、二層パッシベーション膜の室温残留
応力を+200メガパスカルより引っ張り側とすると、
窒化シリコン膜7にクラックが生じやすくなり、パッシ
ベーション効果が低下するので好ましくない。
N膜/PSG膜の残留圧縮応力を−100MPa以下と
するのがよい理由について、例えば以下のことが考えら
れる。アニール時にはアルミニウム膜4が大きく熱膨張
するために、アルミニウム膜4にアニール時にかかる圧
縮応力は、室温での圧縮応力が大きいほど大きくなり、
これがクリティカルポイントを超えるとボイド発生を生
じる可能性が考えられる。そのために、P−SiN膜7
/PSG膜6からなる二層パッシベーション膜をアルミ
ニウム膜4のパッシベーション膜とする場合に、P−S
iN膜/PSG膜の室温残留応力を引っ張り応力側にし
ておくことにより、アニール時にアルミニウム膜4にか
かる圧縮応力を低減できるためではないかと想像され
る。
ム膜4のストレスに関係しており、下地シリコン酸化膜
3が厚い程、アルミニウム膜4にアニール時に掛かるス
トレスが緩和され、ボイドが減少する。
図である。
シベーション膜(P−SiN膜/PSG膜)の室温残留
応力とアニール温度とボイド数との関係を示す特性図で
ある。
シベーション膜(P−SiN膜/PSG膜)の室温残留
応力とアニール温度とボイド数との関係を示す特性図で
ある。
図。
アルミニウム膜、6はPSG膜、7はP−SiN膜。
Claims (2)
- 【請求項1】 単結晶シリコン基板上に下地シリコン酸
化膜を介してアルミニウム膜を形成するアルミニウム膜
形成工程と、 前記アルミニウム膜上にPSG膜を、通常CVD法で3
00〜1000オングストローム/分の範囲で堆積形成
するPSG膜形成工程と、 前記PSG膜上にプラズマCVD法により窒化シリコン
膜を形成する窒化シリコン膜形成工程と、 440〜480℃の範囲で5〜60分、アニールして前
記プラズマCVDによる特性劣化を回復するアニール工
程とを備え、 前記PSG膜と前記窒化シリコン膜とからなる二層パッ
シベーション膜の前記アニール前の室温残留応力を−1
00(圧縮)〜+200(引張)メガパスカルとするこ
とを特徴とする半導体装置の製造方法。 - 【請求項2】 前記アニール工程は450〜470℃の
範囲で実施される請求項1記載の半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5009194A JP3033376B2 (ja) | 1993-01-22 | 1993-01-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5009194A JP3033376B2 (ja) | 1993-01-22 | 1993-01-22 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06224312A JPH06224312A (ja) | 1994-08-12 |
JP3033376B2 true JP3033376B2 (ja) | 2000-04-17 |
Family
ID=11713707
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5009194A Expired - Lifetime JP3033376B2 (ja) | 1993-01-22 | 1993-01-22 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3033376B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1174480A (ja) * | 1997-08-29 | 1999-03-16 | Oki Electric Ind Co Ltd | 半導体メモリ及びその製造方法 |
US6888247B2 (en) * | 1999-09-03 | 2005-05-03 | United Microelectronics Corp. | Interconnect structure with an enlarged air gaps disposed between conductive structures or surrounding a conductive structure within the same |
JP6540650B2 (ja) * | 2016-10-19 | 2019-07-10 | 株式会社村田製作所 | 半導体装置およびその製造方法 |
-
1993
- 1993-01-22 JP JP5009194A patent/JP3033376B2/ja not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
JPH06224312A (ja) | 1994-08-12 |
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