JPH06224312A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH06224312A JPH06224312A JP919493A JP919493A JPH06224312A JP H06224312 A JPH06224312 A JP H06224312A JP 919493 A JP919493 A JP 919493A JP 919493 A JP919493 A JP 919493A JP H06224312 A JPH06224312 A JP H06224312A
- Authority
- JP
- Japan
- Prior art keywords
- film
- psg
- aluminum
- annealing
- room temperature
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】高温アニールに対してボイド発生を抑止可能な
Ｐ−ＳｉＮ膜／ＰＳＧ膜膜でアルミニウム膜をパッシベ
ーションした半導体装置及びその製造方法を提供する。 【構成】単結晶シリコン基板１上に下地シリコン酸化膜
３を介してアルミニウム膜４、ＰＳＧ膜６、Ｐ−ＳｉＮ
膜７を重ねる場合、ＰＳＧ膜６と窒化シリコン膜７とか
らなる二層パッシベーション膜に−１（圧縮）〜＋２
（引っ張り）×１００メガパスカルの室温残留応力を与
えることにより、アニールなどの高温処理を行ってもア
ルミニウム膜４にボイドが発生しないか、又はその発生
を大幅に低減できることを発見した。
Ｐ−ＳｉＮ膜／ＰＳＧ膜膜でアルミニウム膜をパッシベ
ーションした半導体装置及びその製造方法を提供する。 【構成】単結晶シリコン基板１上に下地シリコン酸化膜
３を介してアルミニウム膜４、ＰＳＧ膜６、Ｐ−ＳｉＮ
膜７を重ねる場合、ＰＳＧ膜６と窒化シリコン膜７とか
らなる二層パッシベーション膜に−１（圧縮）〜＋２
（引っ張り）×１００メガパスカルの室温残留応力を与
えることにより、アニールなどの高温処理を行ってもア
ルミニウム膜４にボイドが発生しないか、又はその発生
を大幅に低減できることを発見した。
Description
【０００１】
【産業上の利用分野】本発明は、アルミニウム膜をＰＳ
Ｇ膜及び窒化シリコン膜からなる２層膜でパッシベーシ
ョンする構造を有する半導体装置及びその製造方法に関
する。
Ｇ膜及び窒化シリコン膜からなる２層膜でパッシベーシ
ョンする構造を有する半導体装置及びその製造方法に関
する。
【０００２】
【従来の技術】従来、大きな熱膨張係数をもつアルミニ
ウム電極とその上の硬質のプラズマ窒化シリコン膜（Ｐ
−ＳｉＮ膜）との間に、保護用下側絶縁膜を介設するこ
とが行われている。この保護用下側絶縁膜としては、ス
トレス緩和に有益な軟質のＰＳＧ膜が多用されている。
ウム電極とその上の硬質のプラズマ窒化シリコン膜（Ｐ
−ＳｉＮ膜）との間に、保護用下側絶縁膜を介設するこ
とが行われている。この保護用下側絶縁膜としては、ス
トレス緩和に有益な軟質のＰＳＧ膜が多用されている。
【０００３】一方、上記したプラズマ窒化シリコン膜を
ＲＦプラズマＣＶＤ法により形成する場合、シリコン基
板表面部のダメージ回復のために後で熱アニールするこ
とが必要となるので、従来ではフィールド酸化膜上にア
ルミ配線を形成し、その上にＰ−ＳｉＮ膜／ＰＳＧ膜か
らなる二層パッシベーション膜を形成する場合、この二
層パッシベーション膜形成後、通常４００〜４５０℃程
度のアニール温度でアニールを行っている。
ＲＦプラズマＣＶＤ法により形成する場合、シリコン基
板表面部のダメージ回復のために後で熱アニールするこ
とが必要となるので、従来ではフィールド酸化膜上にア
ルミ配線を形成し、その上にＰ−ＳｉＮ膜／ＰＳＧ膜か
らなる二層パッシベーション膜を形成する場合、この二
層パッシベーション膜形成後、通常４００〜４５０℃程
度のアニール温度でアニールを行っている。
【０００４】
【発明が解決しようとする課題】しかしながら、パッシ
ベーション膜として、Ｐ−ＳｉＮ膜／ＰＳＧ膜からなる
二層パッシベーション膜を用い、アルミニウム膜とその
下のシリコン基板とを両電極とし、その間にシリコン酸
化膜を挟んでＭＯＳコンデンサを作成する場合、容量増
大又は面積縮小のためにシリコン酸化膜を耐圧許容範囲
で薄くすることが行われる。
ベーション膜として、Ｐ−ＳｉＮ膜／ＰＳＧ膜からなる
二層パッシベーション膜を用い、アルミニウム膜とその
下のシリコン基板とを両電極とし、その間にシリコン酸
化膜を挟んでＭＯＳコンデンサを作成する場合、容量増
大又は面積縮小のためにシリコン酸化膜を耐圧許容範囲
で薄くすることが行われる。
【０００５】しかし、このようにアルミニウム膜直下の
シリコン酸化膜（以下、下地シリコン酸化膜という）を
薄くすると、アルミニウム膜にボイドが急増することが
わかった（図４参照）。このボイドの発生原因として
は、水分の存在下においてＰＳＧのリンがリン酸を生成
し、これがアルミニウム膜を腐食するのではないかと思
われる。また、ＭＯＳコンデンサの誘電体用のシリコン
酸化膜上のアルミニウム膜においてボイドが増加する原
因については不明であるが、本発明者らは、フィールド
酸化膜のような厚い酸化膜上のアルミニウム膜は、Ｐ−
ＳｉＮ膜／ＰＳＧ膜から受けるストレスをアルミニウム
膜の直下のシリコン酸化膜（ここでは厚いフィールド酸
化膜）により緩和されており、そのためにアルミニウム
膜直下のシリコン酸化膜が薄くなると、この緩和効果が
減少するためではないかと想像している。
シリコン酸化膜（以下、下地シリコン酸化膜という）を
薄くすると、アルミニウム膜にボイドが急増することが
わかった（図４参照）。このボイドの発生原因として
は、水分の存在下においてＰＳＧのリンがリン酸を生成
し、これがアルミニウム膜を腐食するのではないかと思
われる。また、ＭＯＳコンデンサの誘電体用のシリコン
酸化膜上のアルミニウム膜においてボイドが増加する原
因については不明であるが、本発明者らは、フィールド
酸化膜のような厚い酸化膜上のアルミニウム膜は、Ｐ−
ＳｉＮ膜／ＰＳＧ膜から受けるストレスをアルミニウム
膜の直下のシリコン酸化膜（ここでは厚いフィールド酸
化膜）により緩和されており、そのためにアルミニウム
膜直下のシリコン酸化膜が薄くなると、この緩和効果が
減少するためではないかと想像している。
【０００６】このようなボイドの発生を回避するには、
アニールを低温（４００〜４２０℃）で行えばよいこと
が知られている。しかしながらこのような低温アニール
では、プラズマＣＶＤによるシリコン基板のダメージ回
復が充分でなく、実施が困難である。一方、上記したよ
うにアニールを更に高温（たとえば４４０〜４８０℃）
で行えばプラズマＣＶＤによるシリコン基板のダメージ
を一層良好に回復できる。しかし、フィールド酸化膜の
ような厚い下地シリコン酸化膜上にアルミ配線を形成
し、その上にＰ−ＳｉＮ膜／ＰＳＧ膜を設けた場合で
も、４５０度を超えるような温度でアニールを行うと、
急激にボイドが増加するので、その実現は困難であっ
た。
アニールを低温（４００〜４２０℃）で行えばよいこと
が知られている。しかしながらこのような低温アニール
では、プラズマＣＶＤによるシリコン基板のダメージ回
復が充分でなく、実施が困難である。一方、上記したよ
うにアニールを更に高温（たとえば４４０〜４８０℃）
で行えばプラズマＣＶＤによるシリコン基板のダメージ
を一層良好に回復できる。しかし、フィールド酸化膜の
ような厚い下地シリコン酸化膜上にアルミ配線を形成
し、その上にＰ−ＳｉＮ膜／ＰＳＧ膜を設けた場合で
も、４５０度を超えるような温度でアニールを行うと、
急激にボイドが増加するので、その実現は困難であっ
た。
【０００７】本発明は上記問題点に鑑みなされたもので
あり、その第一の目的は、アルミニウム膜のボイド発生
率が小さいＰ−ＳｉＮ膜／ＰＳＧ膜パッシベーション構
造の半導体装置及びその製造方法を提供することにあ
る。本発明の第二の目的は、アルミニウム膜のボイド発
生を抑止しつつプラズマ窒化シリコン膜形成後の高温ア
ニールが可能な半導体装置及びその製造方法を提供する
ことにある。
あり、その第一の目的は、アルミニウム膜のボイド発生
率が小さいＰ−ＳｉＮ膜／ＰＳＧ膜パッシベーション構
造の半導体装置及びその製造方法を提供することにあ
る。本発明の第二の目的は、アルミニウム膜のボイド発
生を抑止しつつプラズマ窒化シリコン膜形成後の高温ア
ニールが可能な半導体装置及びその製造方法を提供する
ことにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
単結晶シリコン基板上に下地シリコン酸化膜を介して形
成されたアルミニウム膜と、前記アルミニウム膜上に形
成されたＰＳＧ膜と、前記ＰＳＧ膜上に形成されたプラ
ズマ窒化シリコン膜とを備える半導体装置において、前
記ＰＳＧ膜と前記窒化シリコン膜とからなる２層パッシ
ベーション膜は、−１〜＋２×１００メガパスカルの室
温残留応力を有することを特徴としている。
単結晶シリコン基板上に下地シリコン酸化膜を介して形
成されたアルミニウム膜と、前記アルミニウム膜上に形
成されたＰＳＧ膜と、前記ＰＳＧ膜上に形成されたプラ
ズマ窒化シリコン膜とを備える半導体装置において、前
記ＰＳＧ膜と前記窒化シリコン膜とからなる２層パッシ
ベーション膜は、−１〜＋２×１００メガパスカルの室
温残留応力を有することを特徴としている。
【０００９】本発明の半導体装置の製造方法は、単結晶
シリコン基板上に下地シリコン酸化膜を介してアルミニ
ウム膜を形成するアルミニウム膜形成工程と、前記アル
ミニウム膜上にＰＳＧ膜を形成するＰＳＧ膜形成工程
と、前記ＰＳＧ膜上にプラズマＣＶＤ法により窒化シリ
コン膜を形成する窒化シリコン膜形成工程と、４４０〜
４８０℃の範囲で５〜６０分、アニールして前記プラズ
マＣＶＤによる特性劣化を回復するアニール工程とを備
え、前記ＰＳＧ膜と前記窒化シリコン膜とからなる二層
パッシベーション膜の前記アニール前の室温残留応力を
−１（圧縮）〜＋２（引っ張り）×１００メガパスカル
とすることを特徴としている。
シリコン基板上に下地シリコン酸化膜を介してアルミニ
ウム膜を形成するアルミニウム膜形成工程と、前記アル
ミニウム膜上にＰＳＧ膜を形成するＰＳＧ膜形成工程
と、前記ＰＳＧ膜上にプラズマＣＶＤ法により窒化シリ
コン膜を形成する窒化シリコン膜形成工程と、４４０〜
４８０℃の範囲で５〜６０分、アニールして前記プラズ
マＣＶＤによる特性劣化を回復するアニール工程とを備
え、前記ＰＳＧ膜と前記窒化シリコン膜とからなる二層
パッシベーション膜の前記アニール前の室温残留応力を
−１（圧縮）〜＋２（引っ張り）×１００メガパスカル
とすることを特徴としている。
【００１０】下地シリコン酸化膜としては、熱酸化法に
よるシリコン酸化膜が好適であるが、ＣＶＤシリコン酸
化膜やＢＰＳＧ膜でもよい。下地シリコン酸化膜の厚さ
は０．０２〜２μｍ、好ましくは０．２〜１．２５μｍ
が好適である。膜厚が薄くなるとボイド発生が増大する
傾向が強くなり、逆に膜厚が厚くなると使用及び製造に
適切でなくなるので、上記範囲内とするのが好適であ
る。
よるシリコン酸化膜が好適であるが、ＣＶＤシリコン酸
化膜やＢＰＳＧ膜でもよい。下地シリコン酸化膜の厚さ
は０．０２〜２μｍ、好ましくは０．２〜１．２５μｍ
が好適である。膜厚が薄くなるとボイド発生が増大する
傾向が強くなり、逆に膜厚が厚くなると使用及び製造に
適切でなくなるので、上記範囲内とするのが好適であ
る。
【００１１】アルミニウム膜としては純アルミニウムの
他、Ａｌ−Ｓｉ（Ｓｉ含有率１０ｗｔ％以下）合金やＡ
ｌ−Ｓｉ−Ｃｕ合金（Ｓｉ含有率１０ｗｔ％以下、Ｃｕ
含有率１０ｗｔ％以下）を採用することができる。アル
ミニウム膜の厚さは０．３〜５μｍが好適である。アル
ミニウム膜の厚さは、必要電流密度などの要求により決
定される。アルミニウム膜の中心位置から最も近接する
辺縁までの距離は１０００μｍ以下とされることが好ま
しい。上記距離が増大するとボイドが増加する傾向が強
くなるので、上記距離以下とすることが好ましい。
他、Ａｌ−Ｓｉ（Ｓｉ含有率１０ｗｔ％以下）合金やＡ
ｌ−Ｓｉ−Ｃｕ合金（Ｓｉ含有率１０ｗｔ％以下、Ｃｕ
含有率１０ｗｔ％以下）を採用することができる。アル
ミニウム膜の厚さは０．３〜５μｍが好適である。アル
ミニウム膜の厚さは、必要電流密度などの要求により決
定される。アルミニウム膜の中心位置から最も近接する
辺縁までの距離は１０００μｍ以下とされることが好ま
しい。上記距離が増大するとボイドが増加する傾向が強
くなるので、上記距離以下とすることが好ましい。
【００１２】ＰＳＧ膜中のＰ（リン）の混合比率は０．
５〜８ｗｔ％、ＰＳＧ膜の厚さは０．１〜１μｍが好適
である。Ｐ濃度が上記範囲を下回ると不純物のゲッタリ
ング効果の低下という問題を生じ、上回るとＡｌ腐食と
いう問題を生じる。ＰＳＧ膜の厚さが上記範囲を下回る
とレーザトリム不良という問題を生じ、上回るとプラズ
マ窒化シリコン膜のステップカバー悪化という問題を生
じる。
５〜８ｗｔ％、ＰＳＧ膜の厚さは０．１〜１μｍが好適
である。Ｐ濃度が上記範囲を下回ると不純物のゲッタリ
ング効果の低下という問題を生じ、上回るとＡｌ腐食と
いう問題を生じる。ＰＳＧ膜の厚さが上記範囲を下回る
とレーザトリム不良という問題を生じ、上回るとプラズ
マ窒化シリコン膜のステップカバー悪化という問題を生
じる。
【００１３】プラズマ窒化シリコン膜（Ｐ−ＳｉＮ膜）
の厚さは０．３〜２μｍが好適である。Ｐ−ＳｉＮ膜の
厚さが上記範囲を下回ると耐汚染ブロック性不良という
問題を生じ、上回ると圧縮応力の増加によるボイド発生
という問題を生じる。これら二層パッシベーション膜の
形成時における基板温度は、３５０〜５００℃、好まし
くは４００〜４５０℃とされる。基板温度が上記範囲を
下回るとパッシベーション膜の膜質悪化によるＡｌボイ
ド発生という問題を生じ、上回るとＡｌ膜質変化という
問題を生じる。
の厚さは０．３〜２μｍが好適である。Ｐ−ＳｉＮ膜の
厚さが上記範囲を下回ると耐汚染ブロック性不良という
問題を生じ、上回ると圧縮応力の増加によるボイド発生
という問題を生じる。これら二層パッシベーション膜の
形成時における基板温度は、３５０〜５００℃、好まし
くは４００〜４５０℃とされる。基板温度が上記範囲を
下回るとパッシベーション膜の膜質悪化によるＡｌボイ
ド発生という問題を生じ、上回るとＡｌ膜質変化という
問題を生じる。
【００１４】ＰＳＧ膜のデポジット速度は、３００〜１
０００オングストローム／分とされる。デポジット速度
が上記範囲を下回ると生産性低下という問題を生じ、上
回るとＡｌボイド発生という問題を生じる。Ｐ−ＳｉＮ
膜は、従来と同様に、ＲＦプラズマによるＳｉＨ4 とＮ
Ｈ3 との反応プロセスが好適であるが、他のプラズマＣ
ＶＤ法の採用も可能である。
０００オングストローム／分とされる。デポジット速度
が上記範囲を下回ると生産性低下という問題を生じ、上
回るとＡｌボイド発生という問題を生じる。Ｐ−ＳｉＮ
膜は、従来と同様に、ＲＦプラズマによるＳｉＨ4 とＮ
Ｈ3 との反応プロセスが好適であるが、他のプラズマＣ
ＶＤ法の採用も可能である。
【００１５】Ｐ−ＳｉＮ膜のデポジット速度は、５００
〜３０００オングストローム／分とされる。デポジット
速度が上記範囲を下回ると生産性低下という問題を生
じ、上回ると耐汚染ブロック性悪化という問題を生じ
る。Ｐ−ＳｉＮ膜のデポジット速度は、原料ガスの圧力
を調節することにより調整される。原料ガスの圧力は、
１．０〜４．０Ｔｏｒｒとすることが好ましい。これら
原料ガス圧力の調節に伴って原料ガス流量やＲＦ電力を
適宜変更できることは当然である。
〜３０００オングストローム／分とされる。デポジット
速度が上記範囲を下回ると生産性低下という問題を生
じ、上回ると耐汚染ブロック性悪化という問題を生じ
る。Ｐ−ＳｉＮ膜のデポジット速度は、原料ガスの圧力
を調節することにより調整される。原料ガスの圧力は、
１．０〜４．０Ｔｏｒｒとすることが好ましい。これら
原料ガス圧力の調節に伴って原料ガス流量やＲＦ電力を
適宜変更できることは当然である。
【００１６】ＰＳＧ膜と窒化シリコン膜とからなる二層
パッシベーション膜の室温残留応力は−１（圧縮）〜＋
２（引っ張り）×１００メガパスカルとされる。この室
温残留応力はアニール実施後に測定可能であるがアニー
ル実施前に測定することも可能である。ただ、二層パッ
シベーション膜の室温残留応力は温度変化にたいしてヒ
ステリシスを有し、膜形成後、アニールなどの加温を行
うと、室温残留応力が＋（引っ張り側）に変化する。室
温残留応力が−１（圧縮）×１００メガパスカルより圧
縮側に超過するとボイドが急増し、逆に＋２×１００メ
ガパスカルより引っ張り側に超過するとＰ−ＳｉＮ膜に
クラックが生じ易くなる。
パッシベーション膜の室温残留応力は−１（圧縮）〜＋
２（引っ張り）×１００メガパスカルとされる。この室
温残留応力はアニール実施後に測定可能であるがアニー
ル実施前に測定することも可能である。ただ、二層パッ
シベーション膜の室温残留応力は温度変化にたいしてヒ
ステリシスを有し、膜形成後、アニールなどの加温を行
うと、室温残留応力が＋（引っ張り側）に変化する。室
温残留応力が−１（圧縮）×１００メガパスカルより圧
縮側に超過するとボイドが急増し、逆に＋２×１００メ
ガパスカルより引っ張り側に超過するとＰ−ＳｉＮ膜に
クラックが生じ易くなる。
【００１７】アニール温度は、４４０〜４８０℃、好ま
しくは４５０〜４７０℃で行われ、アニール時間は５〜
６０分、好ましくは１５〜４５分行われる。アニール温
度又はアニール時間が上記範囲を下回ると特性回復不良
という問題を生じ、上回るとボイド増加という問題を生
じる。
しくは４５０〜４７０℃で行われ、アニール時間は５〜
６０分、好ましくは１５〜４５分行われる。アニール温
度又はアニール時間が上記範囲を下回ると特性回復不良
という問題を生じ、上回るとボイド増加という問題を生
じる。
【００１８】
【作用及び発明の効果】本発明者らは、単結晶シリコン
基板上に下地シリコン酸化膜を介してアルミニウム膜、
ＰＳＧ膜、Ｐ−ＳｉＮ膜を重ねる場合、ＰＳＧ膜と窒化
シリコン膜とからなる二層パッシベーション膜に−１
（圧縮）〜＋２（引っ張り）×１００メガパスカルの室
温残留応力を与えることにより、アニールなどの高温処
理を行ってもアルミニウム膜にボイドが発生しないか、
又はその発生を大幅に低減できることを発見した。
基板上に下地シリコン酸化膜を介してアルミニウム膜、
ＰＳＧ膜、Ｐ−ＳｉＮ膜を重ねる場合、ＰＳＧ膜と窒化
シリコン膜とからなる二層パッシベーション膜に−１
（圧縮）〜＋２（引っ張り）×１００メガパスカルの室
温残留応力を与えることにより、アニールなどの高温処
理を行ってもアルミニウム膜にボイドが発生しないか、
又はその発生を大幅に低減できることを発見した。
【００１９】この理由については不明であるが、本発明
者らは、アニール（熱処理）時のアルミニウム膜のボイ
ド生成が二層パッシベーション膜からアルミニウム膜に
加えられるストレスに強く依存しており、二層パッシベ
ーション膜の室温残留応力を従来（−１（圧縮）より高
圧縮応力範囲）より弱い圧縮応力又は引っ張り応力の範
囲とすることにより、二層パッシベーション膜からアル
ミニウム膜に加わるストレスが変化してアニール時のボ
イド発生が抑圧されるためと想像している。
者らは、アニール（熱処理）時のアルミニウム膜のボイ
ド生成が二層パッシベーション膜からアルミニウム膜に
加えられるストレスに強く依存しており、二層パッシベ
ーション膜の室温残留応力を従来（−１（圧縮）より高
圧縮応力範囲）より弱い圧縮応力又は引っ張り応力の範
囲とすることにより、二層パッシベーション膜からアル
ミニウム膜に加わるストレスが変化してアニール時のボ
イド発生が抑圧されるためと想像している。
【００２０】実験によれば、ＭＯＳコンデンサの誘電体
膜として好適な０．２μｍ以上の下地シリコン酸化膜を
用いる場合、４５０〜４７０℃でアニールしてもボイド
を抑止できることがわかった。なお、実際に多用されて
いるＰ−ＳｉＮ膜／ＰＳＧ膜で被覆されたアルミニウム
膜直下に０．２μｍ厚の下地シリコン酸化膜を形成する
場合、この二層パッシベーション膜の室温残留応力が−
２００ＭＰａより圧縮側であると、４２０℃以上になる
と急激にボイドが増加する。
膜として好適な０．２μｍ以上の下地シリコン酸化膜を
用いる場合、４５０〜４７０℃でアニールしてもボイド
を抑止できることがわかった。なお、実際に多用されて
いるＰ−ＳｉＮ膜／ＰＳＧ膜で被覆されたアルミニウム
膜直下に０．２μｍ厚の下地シリコン酸化膜を形成する
場合、この二層パッシベーション膜の室温残留応力が−
２００ＭＰａより圧縮側であると、４２０℃以上になる
と急激にボイドが増加する。
【００２１】また、本発明者らは実験により、Ｐ−Ｓｉ
Ｎ膜／ＰＳＧ膜からなるパッシベーション膜の厚さや性
状にかかわらず、ボイドがあるアニール温度（クリティ
カルポイント）から急激に増加することが判明した。そ
して、下地シリコン酸化膜を厚くしていくとストレス緩
和の影響からか、ボイドが発生し始める最低アニール温
度（クリティカルポイント）が上昇することがわかっ
た。その理由については不明である。
Ｎ膜／ＰＳＧ膜からなるパッシベーション膜の厚さや性
状にかかわらず、ボイドがあるアニール温度（クリティ
カルポイント）から急激に増加することが判明した。そ
して、下地シリコン酸化膜を厚くしていくとストレス緩
和の影響からか、ボイドが発生し始める最低アニール温
度（クリティカルポイント）が上昇することがわかっ
た。その理由については不明である。
【００２２】更に上記説明したように、上記二層パッシ
ベーション膜の室温での残留圧縮応力が所定の圧縮応力
値（クリティカルポイント）を超えると急激にボイドが
増加することが判明した。そして、下地シリコン酸化膜
を厚くしていくとストレス緩和の影響からか、ボイドが
発生し始める最低圧縮応力値（クリティカルポイント）
が上昇することがわかった。
ベーション膜の室温での残留圧縮応力が所定の圧縮応力
値（クリティカルポイント）を超えると急激にボイドが
増加することが判明した。そして、下地シリコン酸化膜
を厚くしていくとストレス緩和の影響からか、ボイドが
発生し始める最低圧縮応力値（クリティカルポイント）
が上昇することがわかった。
【００２３】
【実施例】本発明を適用したＭＯＳコンデンサを有する
半導体装置の断面構造を図１に示す。この装置は、Ｐ型
シリコン基板１上に形成されたフィールド酸化膜２及び
誘電体用の熱酸化シリコン酸化膜（本発明でいう下地シ
リコン酸化膜）３と、シリコン酸化膜３上に形成された
アルミニウム膜４と、フィールド酸化膜２を開口したコ
ンタクトホールを覆うコンタクト用アルミ電極５と、こ
れらアルミニウム膜４及びアルミ電極５上に形成された
ＰＳＧ膜６及びＰ−ＳｉＮ膜７とからなる。
半導体装置の断面構造を図１に示す。この装置は、Ｐ型
シリコン基板１上に形成されたフィールド酸化膜２及び
誘電体用の熱酸化シリコン酸化膜（本発明でいう下地シ
リコン酸化膜）３と、シリコン酸化膜３上に形成された
アルミニウム膜４と、フィールド酸化膜２を開口したコ
ンタクトホールを覆うコンタクト用アルミ電極５と、こ
れらアルミニウム膜４及びアルミ電極５上に形成された
ＰＳＧ膜６及びＰ−ＳｉＮ膜７とからなる。
【００２４】シリコン基板１の表面部にはＮ- エピタキ
シャル層８が形成され、その上にＮ + コンデンサ電極領
域９が形成されている。以下、その製造方法の一例を説
明する。まず、Ｐ型シリコン基板１の表面に、Ｎ- エピ
タキシャル層８を形成し、その上にＮ+ コンデンサ電極
領域９をドープし、それらの側面をＰ+ 拡散層（図示せ
ず）により分離する。
シャル層８が形成され、その上にＮ + コンデンサ電極領
域９が形成されている。以下、その製造方法の一例を説
明する。まず、Ｐ型シリコン基板１の表面に、Ｎ- エピ
タキシャル層８を形成し、その上にＮ+ コンデンサ電極
領域９をドープし、それらの側面をＰ+ 拡散層（図示せ
ず）により分離する。
【００２５】次に、ＣＶＤ法などで厚さ約１．２μｍの
シリコン酸化膜をフィールド酸化膜２として形成し、こ
のフィールド酸化膜２の所定領域を開口した後、露出し
たＮ + コンデンサ電極９の表面に厚さ０．２μｍの熱酸
化シリコン膜３を通常の熱酸化プロセスで形成する。次
に、フィールド酸化膜２を開口してコンタクトホールを
設け、その後、この熱酸化シリコン膜３上にアルミニウ
ム膜４を、コンタクトホールにアルミ電極５を設ける。
アルミニウム膜４及びアルミ電極５は真空蒸着法又はス
パッタリング法で厚さ約１．１μｍに形成され、ホトリ
ソグラィエッチングにより所定形状とされ、その後、４
５０℃で約３０分シンタリングを行う。これにより、Ｍ
ＯＳコンデンサの上側電極として機能するアルミニウム
膜４と、下側電極として機能するＮ+ コンデンサ電極９
に接続されるアルミ電極５が形成された。
シリコン酸化膜をフィールド酸化膜２として形成し、こ
のフィールド酸化膜２の所定領域を開口した後、露出し
たＮ + コンデンサ電極９の表面に厚さ０．２μｍの熱酸
化シリコン膜３を通常の熱酸化プロセスで形成する。次
に、フィールド酸化膜２を開口してコンタクトホールを
設け、その後、この熱酸化シリコン膜３上にアルミニウ
ム膜４を、コンタクトホールにアルミ電極５を設ける。
アルミニウム膜４及びアルミ電極５は真空蒸着法又はス
パッタリング法で厚さ約１．１μｍに形成され、ホトリ
ソグラィエッチングにより所定形状とされ、その後、４
５０℃で約３０分シンタリングを行う。これにより、Ｍ
ＯＳコンデンサの上側電極として機能するアルミニウム
膜４と、下側電極として機能するＮ+ コンデンサ電極９
に接続されるアルミ電極５が形成された。
【００２６】次に、その上に通常のＣＶＤ法（基板温度
４２０℃）により厚さ約０．４μｍのＰＳＧ膜６が形成
され、更にその上に通常のＲＦプラズマＣＶＤ法（基板
温度３５０℃）により厚さ約０．５μｍのＰ−ＳｉＮ膜
７を形成した。なお、プラズマＣＶＤのガス組成は、Ｓ
ｉ3 Ｎ 4（１００％）が０．２７ＳＬＭ、Ｎ 2（１００
％）が１．０ＳＬＭ、ＮＨ3 （１００％）が１．７４Ｓ
ＬＭとした。また、ＲＦ印加電力は１３．５６ＭＨｚ成
分が３５０Ｗ、２５０Ｈｚ成分が４５０Ｗとした。ま
た、ＰＳＧ膜６のガス組成及び全圧、流量はＳｉＨ4 が
０．８ＳＬＭ、ＰＨ3 が０．９６ＳＬＭ、Ｏ2 が２ＳＬ
Ｍ、Ｎ2 が３２ＳＬＭ、デポジット速度は７００Å／分
とした。
４２０℃）により厚さ約０．４μｍのＰＳＧ膜６が形成
され、更にその上に通常のＲＦプラズマＣＶＤ法（基板
温度３５０℃）により厚さ約０．５μｍのＰ−ＳｉＮ膜
７を形成した。なお、プラズマＣＶＤのガス組成は、Ｓ
ｉ3 Ｎ 4（１００％）が０．２７ＳＬＭ、Ｎ 2（１００
％）が１．０ＳＬＭ、ＮＨ3 （１００％）が１．７４Ｓ
ＬＭとした。また、ＲＦ印加電力は１３．５６ＭＨｚ成
分が３５０Ｗ、２５０Ｈｚ成分が４５０Ｗとした。ま
た、ＰＳＧ膜６のガス組成及び全圧、流量はＳｉＨ4 が
０．８ＳＬＭ、ＰＨ3 が０．９６ＳＬＭ、Ｏ2 が２ＳＬ
Ｍ、Ｎ2 が３２ＳＬＭ、デポジット速度は７００Å／分
とした。
【００２７】ここで、Ｐ−ＳｉＮ膜７の形成条件を変更
することにより、Ｐ−ＳｉＮ膜／ＰＳＧ膜の室温におけ
る総合残留応力を−２４０〜＋２００ＭＰａと変化させ
た。ただし、総合残留応力を−２４０ＭＰａとするには
プロセス条件としてのＰ−ＣＶＤ時のガス圧力をＰ＝
２．０Ｔｏｒｒとし、総合残留応力を−６０ＭＰａとす
るにはプロセス条件としてのＰ−ＣＶＤ時のガス圧力を
Ｐ＝２．５Ｔｏｒｒとし、総合残留応力を８０（引っ張
り応力）ＭＰａとするにはプロセス条件としてのＰ−Ｃ
ＶＤ時のガス圧力をＰ＝３．０Ｔｏｒｒとし、総合残留
応力を２００（引っ張り応力）ＭＰａとするにはプロセ
ス条件としてのＰ−ＣＶＤ時のガス圧力をＰ＝４Ｔｏｒ
ｒとすればよい。
することにより、Ｐ−ＳｉＮ膜／ＰＳＧ膜の室温におけ
る総合残留応力を−２４０〜＋２００ＭＰａと変化させ
た。ただし、総合残留応力を−２４０ＭＰａとするには
プロセス条件としてのＰ−ＣＶＤ時のガス圧力をＰ＝
２．０Ｔｏｒｒとし、総合残留応力を−６０ＭＰａとす
るにはプロセス条件としてのＰ−ＣＶＤ時のガス圧力を
Ｐ＝２．５Ｔｏｒｒとし、総合残留応力を８０（引っ張
り応力）ＭＰａとするにはプロセス条件としてのＰ−Ｃ
ＶＤ時のガス圧力をＰ＝３．０Ｔｏｒｒとし、総合残留
応力を２００（引っ張り応力）ＭＰａとするにはプロセ
ス条件としてのＰ−ＣＶＤ時のガス圧力をＰ＝４Ｔｏｒ
ｒとすればよい。
【００２８】なお上記した二層パッシベーション膜の総
合残留応力（室温残留応力ともいう）は実測値であり、
その測定には（株）ニデック社製フラットネスラスター
Ｍｏｄｅｌ ＦＴ−３Ｃ測定機を用い、ＴＶモニタモニ
ターでウエハ面内の干渉縞の数を数える方法で行った。
このようにして形成したウエハを４５０℃、４７０℃で
１０分間、アニールした後、チップサイズ（４．５６ｍ
ｍ×２．７８ｍｍの範囲を目視検査し、ボイドの数を調
べた。
合残留応力（室温残留応力ともいう）は実測値であり、
その測定には（株）ニデック社製フラットネスラスター
Ｍｏｄｅｌ ＦＴ−３Ｃ測定機を用い、ＴＶモニタモニ
ターでウエハ面内の干渉縞の数を数える方法で行った。
このようにして形成したウエハを４５０℃、４７０℃で
１０分間、アニールした後、チップサイズ（４．５６ｍ
ｍ×２．７８ｍｍの範囲を目視検査し、ボイドの数を調
べた。
【００２９】その結果を図２に示す。図２から、アニー
ル温度４５０℃では−１００メガパスカルより引っ張り
側でボイドが殆ど発生せず、アニール温度４７０℃では
０メガパスカルより引っ張り側でボイドが殆ど発生して
いないことがわかった。 （他の実験例１）次に、二層パッシベーション膜の室温
残留応力を０．６×１００メガパスカルの試料につい
て、アニール温度を種々変えてボイド発生の様子を調べ
た。
ル温度４５０℃では−１００メガパスカルより引っ張り
側でボイドが殆ど発生せず、アニール温度４７０℃では
０メガパスカルより引っ張り側でボイドが殆ど発生して
いないことがわかった。 （他の実験例１）次に、二層パッシベーション膜の室温
残留応力を０．６×１００メガパスカルの試料につい
て、アニール温度を種々変えてボイド発生の様子を調べ
た。
【００３０】その結果を図３に示す。図３から、本実施
例品は約４７０℃以下でボイド発生を抑止できるが、図
３に従来品として示す、従来のＰ−ＳｉＮ膜／ＰＳＧ膜
は４１０℃を超えると顕著にボイドが増加する。なお、
この従来品は室温残留応力が−２００×１００メガパス
カル（Ｐ−ＳｉＮ膜７は常圧で形成される）であるのを
除いて他の条件は実施例品２に等しい。
例品は約４７０℃以下でボイド発生を抑止できるが、図
３に従来品として示す、従来のＰ−ＳｉＮ膜／ＰＳＧ膜
は４１０℃を超えると顕著にボイドが増加する。なお、
この従来品は室温残留応力が−２００×１００メガパス
カル（Ｐ−ＳｉＮ膜７は常圧で形成される）であるのを
除いて他の条件は実施例品２に等しい。
【００３１】上記説明から、二層パッシベーション膜の
室温残留応力を−１００〜＋２００メガパスカルとする
ことにより、従来より格段にボイド低減を実現できるこ
とがわかる。なお、二層パッシベーション膜の室温残留
応力を＋２００メガパスカルより引っ張り側とすると、
窒化シリコン膜７にクラックが生じやすくなり、パッシ
ベーション効果が低下するので好ましくない。
室温残留応力を−１００〜＋２００メガパスカルとする
ことにより、従来より格段にボイド低減を実現できるこ
とがわかる。なお、二層パッシベーション膜の室温残留
応力を＋２００メガパスカルより引っ張り側とすると、
窒化シリコン膜７にクラックが生じやすくなり、パッシ
ベーション効果が低下するので好ましくない。
【００３２】上記の知見から、室温時におけるＰ−Ｓｉ
Ｎ膜／Ｓｉ０2 膜の残留圧縮応力を−１００ＭＰａ以下
とするのがよい理由について、例えば以下のことが考え
られる。アニール時にはアルミニウム膜４が大きく熱膨
張するために、アルミニウム膜４にアニール時にかかる
圧縮応力は、室温での圧縮応力が大きいほど大きくな
り、これがクリティカルポイントを超えるとボイド発生
を生じる可能性が考えられる。そのために、Ｐ−ＳｉＮ
膜７／ＰＳＧ膜６からなる二層パッシベーション膜をア
ルミニウム膜４のパッシベーション膜とする場合に、Ｐ
−ＳｉＮ膜／ＰＳＧ膜の室温残留応力を引っ張り応力側
にしておくことにより、アニール時にアルミニウム膜４
にかかる圧縮応力を低減できるためではないかと想像さ
れる。
Ｎ膜／Ｓｉ０2 膜の残留圧縮応力を−１００ＭＰａ以下
とするのがよい理由について、例えば以下のことが考え
られる。アニール時にはアルミニウム膜４が大きく熱膨
張するために、アルミニウム膜４にアニール時にかかる
圧縮応力は、室温での圧縮応力が大きいほど大きくな
り、これがクリティカルポイントを超えるとボイド発生
を生じる可能性が考えられる。そのために、Ｐ−ＳｉＮ
膜７／ＰＳＧ膜６からなる二層パッシベーション膜をア
ルミニウム膜４のパッシベーション膜とする場合に、Ｐ
−ＳｉＮ膜／ＰＳＧ膜の室温残留応力を引っ張り応力側
にしておくことにより、アニール時にアルミニウム膜４
にかかる圧縮応力を低減できるためではないかと想像さ
れる。
【００３３】なお、下地シリコン酸化膜３もアルミニウ
ム膜４のストレスに関係しており、下地シリコン酸化膜
３が厚い程、アルミニウム膜４にアニール時に掛かるス
トレスが緩和され、ボイドが減少する
ム膜４のストレスに関係しており、下地シリコン酸化膜
３が厚い程、アルミニウム膜４にアニール時に掛かるス
トレスが緩和され、ボイドが減少する
【図１】本発明装置の一実施例を示す断面図である。
【図２】図１の装置の製造プロセスにおいて、二層パッ
シベーション膜（Ｐ−ＳｉＮ膜／ＰＳＧ膜）の室温残留
応力とアニール温度とボイド数との関係を示す特性図で
ある。
シベーション膜（Ｐ−ＳｉＮ膜／ＰＳＧ膜）の室温残留
応力とアニール温度とボイド数との関係を示す特性図で
ある。
【図３】図１の装置の製造プロセスにおいて、二層パッ
シベーション膜（Ｐ−ＳｉＮ膜／ＰＳＧ膜）の室温残留
応力とアニール温度とボイド数との関係を示す特性図で
ある。
シベーション膜（Ｐ−ＳｉＮ膜／ＰＳＧ膜）の室温残留
応力とアニール温度とボイド数との関係を示す特性図で
ある。
【図４】従来の装置におけるボイド発生状態を示す断面
図。
図。
１はシリコン基板、３は下地シリコン酸化膜、４，５は
アルミニウム膜、６はＰＳＧ膜、７はＰ−ＳｉＮ膜。
アルミニウム膜、６はＰＳＧ膜、７はＰ−ＳｉＮ膜。
Claims (3)
- 【請求項１】 単結晶シリコン基板上に下地シリコン酸
化膜を介して形成されたアルミニウム膜と、前記アルミ
ニウム膜上に形成されたＰＳＧ膜と、前記ＰＳＧ膜上に
形成されたプラズマ窒化シリコン膜とを備える半導体装
置において、 前記ＰＳＧ膜と前記窒化シリコン膜とからなる２層パッ
シベーション膜は、−１〜＋２×１００メガパスカルの
室温残留応力を有することを特徴とする半導体装置。 - 【請求項２】 単結晶シリコン基板上に下地シリコン酸
化膜を介してアルミニウム膜を形成するアルミニウム膜
形成工程と、 前記アルミニウム膜上にＰＳＧ膜を形成するＰＳＧ膜形
成工程と、 前記ＰＳＧ膜上にプラズマＣＶＤ法により窒化シリコン
膜を形成する窒化シリコン膜形成工程と、 ４４０〜４８０℃の範囲で５〜６０分、アニールして前
記プラズマＣＶＤによる特性劣化を回復するアニール工
程とを備え、 前記ＰＳＧ膜と前記窒化シリコン膜とからなる二層パッ
シベーション膜の前記アニール前の室温残留応力を−１
〜＋２×１００メガパスカルとすることを特徴とする半
導体装置の製造方法。 - 【請求項３】 前記アニール工程は４５０〜４７０℃の
範囲で実施される請求項２記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5009194A JP3033376B2 (ja) | 1993-01-22 | 1993-01-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5009194A JP3033376B2 (ja) | 1993-01-22 | 1993-01-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06224312A true JPH06224312A (ja) | 1994-08-12 |
| JP3033376B2 JP3033376B2 (ja) | 2000-04-17 |
Family
ID=11713707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5009194A Expired - Lifetime JP3033376B2 (ja) | 1993-01-22 | 1993-01-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3033376B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6049102A (en) * | 1997-08-29 | 2000-04-11 | Oki Electric Industry Co., Ltd. | Semiconductor memory |
| US6888247B2 (en) * | 1999-09-03 | 2005-05-03 | United Microelectronics Corp. | Interconnect structure with an enlarged air gaps disposed between conductive structures or surrounding a conductive structure within the same |
| JP2018067633A (ja) * | 2016-10-19 | 2018-04-26 | 株式会社村田製作所 | 半導体装置およびその製造方法 |
-
1993
- 1993-01-22 JP JP5009194A patent/JP3033376B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6049102A (en) * | 1997-08-29 | 2000-04-11 | Oki Electric Industry Co., Ltd. | Semiconductor memory |
| US6888247B2 (en) * | 1999-09-03 | 2005-05-03 | United Microelectronics Corp. | Interconnect structure with an enlarged air gaps disposed between conductive structures or surrounding a conductive structure within the same |
| JP2018067633A (ja) * | 2016-10-19 | 2018-04-26 | 株式会社村田製作所 | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3033376B2 (ja) | 2000-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3027941B2 (ja) | 誘電体容量素子を用いた記憶装置及び製造方法 | |
| JP3098474B2 (ja) | 半導体装置の製造方法 | |
| JP3128811B2 (ja) | 半導体装置の製造方法 | |
| EP0887864B1 (en) | Semiconductor device with capacitor and method for fabricating the same | |
| JP2917916B2 (ja) | 強誘電体を用いた半導体集積回路とその製造方法 | |
| JPH05226334A (ja) | 半導体装置，およびその製造方法 | |
| JP3148982B2 (ja) | 半導体装置及びその製造方法 | |
| JPH06224312A (ja) | 半導体装置及びその製造方法 | |
| KR100266426B1 (ko) | 반도체장치및그제조방법 | |
| US5966624A (en) | Method of manufacturing a semiconductor structure having a crystalline layer | |
| JP3612144B2 (ja) | 半導体装置の製造方法 | |
| JP3372528B2 (ja) | 半導体装置の製造方法 | |
| US6827835B2 (en) | Method for electroplated metal annealing process | |
| US5788767A (en) | Method for forming single sin layer as passivation film | |
| JPH06196477A (ja) | 半導体装置の製造方法 | |
| JP2000340769A (ja) | キャパシタの電極構造 | |
| JPH09172150A (ja) | 半導体装置の製造方法 | |
| JPH02122653A (ja) | 半導体素子用層間膜 | |
| JP3499769B2 (ja) | 酸化膜の形成方法、キャパシタ | |
| JPH0629282A (ja) | 半導体装置の製造方法 | |
| JP3149169B2 (ja) | 半導体装置の製造方法 | |
| JPS5821827A (ja) | 半導体装置の製造方法 | |
| JP2907765B6 (ja) | 半導体装置 | |
| JPH09139383A (ja) | 半導体装置 | |
| JPH06120358A (ja) | 高集積半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990810 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000118 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090218 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100218 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110218 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120218 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130218 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term |