KR100395029B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 층간절연막에 대한 불순물 또는 수분의 침입을 저지함으로써 반도체 장치의 특성 열화를 방지하는 동시에 신뢰성을 향상시키기 위한 것으로, 반도체 기판(101) 상에 형성된 산화실리콘막으로 이루어지는 층간절연막(102) 위에 알루미늄 합금으로 이루어지는 금속배선(103) 및 금속 전극(104)이 형성된다. 금속 배선(103) 및 금속 전극(104) 위에는 전체면에 걸쳐서 산화실리콘막(105) 및 질화실리콘막(106)이 차례로 형성되어 이 산화실리콘막(105) 및 질화실리콘막(106)에 의해 패시베이션막(107)이 구성된다. 패시베이션막(107)을 구성하는 산화실리콘막(105)에서의 금속 배선(103) 또는 금속 전극(104)과 층간절연막(102)의 접합부 근방의 영역에는 산화실리콘막(105)이 질화되어 이루어지는 산질화실리콘층(108)이 형성되어 있다.
Description
본 발명은 VLSI 등의 반도체 장치에 있어서의 패시베이션(passivation)막의 구조 및 그 제조 방법에 관한 것이다.
종래의 VLSI 등의 반도체 장치에 있어서는, 층간절연막 위에 트랜지스터 등의 반도체 소자 및 금속 배선이 형성되고, 이 금속 배선의 위에, 금속 배선 및 절연막에 수분, 중금속 또는 알칼리 금속 등의 불순물이 침입하는 것을 방지하기 위해서 패시베이션막이 형성된다.
이하, 종래의 반도체 장치에 대하여 도 19를 참조하여 설명하기로 한다. 도 19에 도시된 바와 같이, 반도체 기판(11) 위에 산화실리콘으로 이루어지는 층간절연막(12)이 형성되고, 이 층간절연막(12)의 위에 알루미늄 혹은 알루미늄을 주성분으로 하는 알루미늄 합금으로 이루어지는 금속 배선(13) 및 금속 전극(14)이 각각 형성된다. 또한, 층간절연막(l2) 위에는 트랜지스터 등의 반도체 소자가 형성되어 있지만, 반도체 소자에 대해서는 도시의 편의상 생략한다.
금속 배선(l3) 및 금속 전극(14) 위에는, 예컨대 CVD 법에 의해 산화실리콘막(15) 및 질화실리콘막(16)이 형성되어 있고, 산화실리콘막(15)과 질화실리콘막(16)에 의해 패시베이션막(17)이 구성되어 있다. 또, 금속 전극(14) 표면의 패시베이션막(17)에 있어서의 와이어 본딩을 하는 영역에는 개구부(17a)가 형성되어 있다.
그런데, 종래의 VLSI 등의 반도체 장치에 있어서는, VLSI 등의 미세화에 따라, 금속 배선(13)과 금속 배선(13) 및 금속 배선(13)과 금속 전극(14)과의 간격이 작아지므로 다음과 같은 문제가 발생한다.
패시베이션막(17)을 CVD 법으로 퇴적하면, 금속 배선(13) 및 금속 전극(14)에 있어서의 위쪽의 코너부에서는 다른 부분에 비교해서 패시베이션막(17)이 두텁게 퇴적되어 오버행(overhang) 형상이 된다. 이 때문에, 층간절연막(12)의 상면에서의 금속 배선(13)과 금속 배선(13) 사이 및 금속 배선(13)과 금속 전극(14) 사이의 영역에서는 패시베이션막(17)의 막두께가 엷게 되어 버리거나, 핀 홀이 생기게 된다.
패시베이션막(17)의 막두께가 엷게 되거나, 패시베이션막(17)에 핀 홀이 생기면 이 패시베이션막(17)의 형성 후에 행하여지는 열처리 등의 스트레스에 의해 패시베이션막(17)에서의 금속 배선(13) 또는 금속 전극(14)과 층간절연막(12)과의 접합부 근방에서 크랙(18)이 발생하는 일이 있다. 패시베이션막(17)에 크랙(18)이 발생하면, 이 크랙(18)으로 불순물 또는 수분이 침입하기 때문에 금속 배선(13) 및 금속 전극(14)이 부식하거나 층간절연막(12)의 비유전율이 커지거나 층간절연막(12)의 절연성이 저하하여 반도체 장치의 특성 및 신뢰성이 열화하는 문제점이 있다.
또한, 패시베이션막(17)에 있어서의 금속 배선(13) 또는 금속 전극(14)과 층간절연막(12)의 접합부 근방에서는 층간절연막(12)의 상면에 퇴적되는 막과 금속 배선(13) 및 금속 전극(14)의 측면에 퇴적되는 막의 경계면으로 되기 때문에 다른 부분에 비해 밀도가 저하한다. 이 때문에 패시베이션막(17)에 있어서의 금속 배선(13) 또는 금속 전극(14)과 층간절연막(12)과의 접합부 근방, 요컨대 밀도가 작은 부분을 통하여 금속 배선(13) 및 금속 전극(14)에 불순물 또는 수분이 침입하기 때문에 반도체 장치의 특성 및 신뢰성이 열화하는 문제가 발생한다.
이러한 문제에 대하여, 현재 시점에서 패시베이션막(17)을 구성하는 질화실리콘막(16)의 막두께를 두텁게 하여 대처하고 있지만, 금속 배선(13) 및 금속 전극(14)에 있어서의 위쪽의 코너부에 형성되는 패시베이션막(17)의 오버행부끼리 접촉하기 때문에 패시베이션막(l7)에 있어서의 금속 배선(13) 또는 금속 전극(14)과 층간절연막(12)의 접합부에서의 막두께는 그다지 두껍게 되지 않는다는 문제가 남는 동시에, 패시베이션막(17)의 막두께를 두껍게 하면 정전 용량이 커지는 새로운 문제도 발생한다.
본 발명은 상술한 문제점을 감안하여 이루어진 것으로, 층간절연막에 불순물 또는 수분이 침입하는 것을 저지하고, 이로써 금속 배선 또는 금속 전극의 부식, 층간절연막의 비유전율의 상승 및 절연막의 절연성 저하에 따르는 반도체 장치의 특성 열화를 방지하는 동시에, 신뢰성을 향상시키는 것을 목적으로 한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치의 구조를 도시한 단면도
도 2의 (a)∼(c)는 상기 제 1 실시예에 따른 반도체 장치의 제조 방법의 각 공정을 도시한 단면도
도 3의 (a), (b)는 상기 제 1 실시예에 따른 반도체 장치의 제조 방법의 각 공정을 도시한 단면도
도 4는 상기 제 1 실시예에 따른 반도체 장치의 제조 방법에서 사용하는 질화 처리를 설명하는 도면
도 5는 상기 제 1 실시예에 따른 반도체 장치의 제조 방법에서 사용하는 질화 처리를 설명하는 도면
도 6은 본 발명의 제 2 실시예에 따른 반도체 장치의 구조를 도시한 단면도
도 7의 (a), (b)는 상기 제 2 실시예에 따른 반도체 장치의 제조 방법의 각 공정을 도시한 단면도
도 8의 (a), (b)는 상기 제 2 실시예에 따른 반도체 장치의 제조 방법의 각 공정을 도시한 단면도
도 9는 본 발명의 제 3 실시예에 따른 반도체 장치의 구조를 도시한 단면도
도 10의 (a)∼(c)는 상기 제 3 실시예에 따른 반도체 장치의 제조 방법의 각 공정을 도시한 단면도
도 11의 (a), (b)는 상기 제 3 실시예에 따른 반도체 장치의 제조 방법의 각 공정을 도시한 단면도
도 12는 본 발명의 제 4 실시예에 따른 반도체 장치의 구조를 도시한 단면도
도 13의 (a), (b)는 상기 제 4 실시예에 따른 반도체 장치의 제조 방법의 각 공정을 도시한 단면도
도 14의 (a), (b)는 상기 제 4 실시예에 따른 반도체 장치의 제조 방법의 각 공정을 도시한 단면도
도 15는 본 발명의 제 5 실시예에 따른 반도체 장치의 구조를 도시한 단면도
도 16의 (a)∼(c)는 상기 제 5 실시예에 따른 반도체 장치의 제조 방법의 각 공정을 도시한 단면도
도 17의 (a), (b)는 상기 제 5 실시예에 따른 반도체 장치의 제조 방법의 각 공정을 도시한 단면도
도 18의 (a), (b)는 상기 제 1 실시예에 따른 반도체 장치의 제조 방법에서 사용하는 질화 처리를 설명하는 도면
도 19는 종래의 반도체 장치의 구조를 도시한 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
101, 201, 301, 401, 501 : 반도체 기판
102, 202, 302, 402, 502 : 층간절연막
103, 203, 303, 403, 503 : 금속 배선
104, 204, 304, 404, 504 : 금속 전극
105, 305 : 산화실리콘막
106, 206, 306, 406, 506 : 질화실리콘막
107, 207, 307, 407, 507 : 패시베이션막
107a, 207a, 307a, 407a, 507a : 개구부
108, 208, 308, 408, 508 : 산질화실리콘층
본 발명에 따른 제 l 반도체 장치는 반도체 기판 상에 형성된 층간절연막과, 층간절연막 위에 형성된 금속 배선과, 금속 배선을 덮도록 차례로 형성된 산화실리콘막 및 질화실리콘막으로 이루어지는 패시베이션막과, 산화실리콘막에서의 금속 배선의 측면과 층간절연막의 상면과의 접합부 근방의 영역에 선택적으로 형성된 산질화실리콘층을 구비하고 있다.
패시베이션막의 산화실리콘막에 있어서의 금속 배선의 측면과 층간절연막의 상면과의 접합부 근방의 영역은 일반적으로 크랙이 발생하기 쉬우며 저밀도이기 때문에 산화실리콘막 아래의 층간절연막에는 불순물 또는 수분이 침입하기 쉬운데, 제 1 반도체 장치에 의하면 산화실리콘막에 있어서의 금속 배선의 측면과 층간절연막의 상면과의 접합부 근방의 영역에 산질화실리콘층이 형성되어 있어, 이 산질화실리콘층은 층간절연막에 불순물 또는 수분이 침입하는 것을 저지한다.
본 발명에 따른 제 2 반도체 장치는 반도체 기판 상에 형성된 산화실리콘막으로 이루어지는 층간절연막과, 층간절연막 위에 형성된 금속 배선과, 금속 배선을 덮도록 형성된 패시베이션막과, 층간절연막에서의 금속 배선의 측면과의 접합부 근방의 영역에 선택적으로 형성된 산질화실리콘층을 구비하고 있다.
패시베이션막에 있어서의 금속 배선의 측면과 층간절연막의 상면과의 접합부 근방의 영역은 일반적으로 크랙이 발생하기 쉬우며 저밀도이기 때문에 패시베이션막 아래의 층간절연막에는 불순물 또는 수분이 침입하기 쉬운데, 제 2 반도체 장치에 의하면 층간절연막에 있어서의 금속 배선의 측면과의 접합부 근방의 영역에 산질화실리콘층이 형성되어 있고, 이 산질화실리콘층은 층간절연막에 불순물 또는 수분이 침입하는 것을 저지한다.
본 발명에 따른 제 3 반도체 장치는 반도체 기판 상에 형성된 산화실리콘막으로 이루어지는 층간절연막과, 층간절연막 위에 형성된 금속 배선과, 금속 배선 및 층간절연막을 덮도록 형성된 패시베이션막과, 층간절연막의 표면부에서의 금속 배선과 금속 배선 사이의 영역에 선택적으로 형성된 산질화실리콘층을 구비하고 있다.
패시베이션막에 있어서의 금속 배선과 금속 배선 사이의 영역은 일반적으로 막두께가 엷기때문에, 패시베이션막 아래의 층간절연막에는 불순물 또는 수분이 침입하기 쉬운데, 제 3 반도체 장치에 의하면 층간절연막의 표면부에서의 금속 배선과 금속 배선 사이의 영역에 산질화실리콘층이 형성되어 있어, 이 산질화실리콘층은 층간절연막에 불순물 또는 수분이 침입하는 것을 저지한다.
본 발명에 따른 제 4 반도체 장치는 반도체 기판 상에 형성된 금속 전극과, 금속 전극을 덮도록 차례로 형성된 산화실리콘막 및 질화실리콘막으로 이루어지고 상기 금속 전극 위에 개구부를 갖는 패시베이션막과, 산화실리콘막에서의 개구부에 노출된 영역에 선택적으로 형성된 산질화실리콘층을 구비하고 있다.
패시베이션막의 산화실리콘막에 있어서의 금속 전극 상의 개구부에 노출된 영역에는 일반적으로 불순물 또는 수분이 침입하기 쉬운데, 산화실리콘막에 있어서의 개구부에 노출된 영역에 산질화실리콘층이 형성되어 있어, 이 산질화실리콘층은 산화실리콘막에 있어서의 개구부에 노출된 영역에 불순물 또는 수분이 침입하는 것을 저지한다.
본 발명에 따른 제 5 반도체 장치는 반도체 기판 상에 형성된 층간절연막과, 층간절연막 위에 형성된 금속 배선 및 금속 전극과, 금속 배선 및 금속 전극을 덮도록 차례로 형성된 산화실리콘막 및 질화실리콘막으로 이루어지고 상기 금속 전극 위에 개구부를 갖는 패시베이션막과, 산화실리콘막에서의 금속 배선의 측면과 층간절연막의 상면과의 접합부 근방의 영역 및 산화실리콘막에서의 개구부에 노출된 영역에 선택적으로 형성된 산질화실리콘층을 구비하고 있다.
패시베이션막의 산화실리콘막의 아래의 층간절연막 및 패시베이션막의 산화실리콘막에 있어서의 금속 전극상의 개구부에 노출된 영역에는 일반적으로 불순물 또는 수분이 침입하기 쉬운데, 제 5 반도체 장치에 의하면 산화실리콘막에 있어서의 금속 배선의 측면과 층간절연막의 상면과의 접합부 근방의 영역 및 산화실리콘막에 있어서의 개구부에 노출된 영역에 산질화실리콘층이 형성되어 있어, 이 산질화실리콘층은 층간절연막 및 산화실리콘막에 있어서의 개구부에 노출된 영역에 불순물 또는 수분이 침입하는 것을 저지한다.
본 발명에 따른 제 1 반도체 장치의 제조 방법은 반도체 기판 상에 층간절연막을 형성하는 공정과, 층간절연막 위에 금속 배선을 형성하는 공정과, 금속 배선 위에 산화실리콘막 및 질화실리콘막을 차례로 퇴적하여 패시베이션막을 형성하는 공정과, 패시베이션막에 대하여 질화 처리를 함으로써 산화실리콘막에서의 금속 배선의 측면과 층간절연막의 상면과의 접합부 근방의 영역에 산질화실리콘층을 자기정합적으로 형성하는 공정을 구비하고 있다.
제 l 반도체 장치의 제조 방법에 의하면, 금속 배선 위에 형성된 산화실리콘막 및 질화실리콘막으로 이루어지는 패시베이션막에 대하여 질화 처리를 하기 때문에 산화실리콘막에 있어서의 금속 배선의 측면과 층간절연막의 상면과의 접합부 근방의 영역, 즉 산화실리콘막에서 크랙이 발생하기 쉬운 영역 또는 밀도가 낮은 영역에 자기정합적으로 산질화실리콘층이 형성된다.
본 발명에 따른 제 2 반도체 장치의 제조 방법은, 반도체 기판 상에 산화실리콘막으로 이루어지는 층간절연막을 형성하는 공정과, 층간절연막 위에 금속 배선을 형성하는 공정과, 금속 배선 및 층간절연막 위에 패시베이션막을 형성하는 공정과, 층간절연막에 대하여 질화 처리를 함으로써 층간절연막에서의 금속 배선의 측면과의 접합부 근방의 영역에 산질화실리콘층을 자기정합적으로 형성하는 공정을 구비하고 있다.
제 2 반도체 장치의 제조 방법에 의하면, 금속 배선 및 층간절연막 위에 패시베이션막을 형성한 후, 층간절연막에 대하여 질화 처리를 하기 때문에 층간절연막에 있어서의 금속 배선의 측면과의 접합부 근방의 영역, 즉 불순물 또는 수분이 침입하여 쉬운 영역에 산질화실리콘층이 자기정합적으로 형성된다.
본 발명에 따른 제 3 반도체 장치의 제조 방법은, 반도체 기판 상에 산화실리콘막으로 이루어지는 층간절연막을 형성하는 공정과, 층간절연막 위에 금속 배선을 형성하는 공정과, 층간절연막에 대하여 질화 처리를 함으로써 층간절연막의 표면부에서의 금속 배선과 금속 배선 사이의 영역에 산질화실리콘층을 자기정합적으로 형성하는 공정과, 금속 배선 및 층간절연막 위에 패시베이션막을 형성하는 공정을 구비하고 있다.
제 3 반도체 장치의 제조 방법에 의하면, 층간절연막 위에 금속 배선을 형성한 후, 이 층간절연막에 대하여 질화 처리를 하기 때문에 층간절연막의 표면부에서의 금속 배선과 금속 배선 사이의 영역, 즉 불순물 또는 수분이 침입하기 쉬운 영역에 산질화실리콘층이 자기정합적으로 형성된다.
본 발명에 따른 제 4 반도체 장치의 제조 방법은, 반도체 기판 상에 층간절연막을 형성하는 공정과, 층간절연막 위에 금속 배선을 형성하는 공정과, 금속 배선 및 층간절연막 위에 산화실리콘막을 퇴적하는 공정과, 산화실리콘막에 대하여 질화 처리를 함으로써 산화실리콘막의 표면부에 산질화실리콘층을 형성하는 공정과, 산질화실리콘층 위에 질화실리콘막을 퇴적하여, 산화실리콘막, 산질화실리콘층 및 질화실리콘막으로 이루어지는 패시베이션막을 형성하는 공정을 구비하고 있다.
제 4 반도체 장치의 제조 방법에 의하면, 산화실리콘막에 대하여 질화 처리를 하여 표면부에 산질화실리콘층을 형성한 후, 질화실리콘막을 퇴적하기 때문에 산화실리콘막, 산질화실리콘층 및 질화실리콘막으로 이루어지는 3층의 패시베이션막이 형성된다.
본 발명에 따른 제 5 반도체 장치의 제조 방법은, 반도체 기판 상에 금속 전극을 형성하는 공정과, 금속 전극 위에 산화실리콘막 및 질화실리콘막을 순차 퇴적하여, 산화실리콘막 및 질화실리콘막으로 이루어지는 패시베이션막을 형성하는 공정과, 패시베이션막에서의 금속 전극 위에 개구부를 형성하는 공정과, 패시베이션막에 대하여 질화 처리를 함으로써, 산화실리콘막에서의 상기 금속 배선의 측면과 상기 층간절연막의 상면과의 접합부 근방의 영역 및 상기 산화실리콘막에서의 상기 개구부에 노출된 영역에 산질화실리콘층을 자기정합적으로 형성하는 공정을 구비하고 있다.
제 5 반도체 장치의 제조 방법에 의하면, 금속 전극 상의 패시베이션막에 대하여 질화 처리를 하기 때문에 패시베이션막의 산화실리콘막에 있어서의 금속 전극상의 개구부에 노출된 영역, 즉 불순물 또는 수분이 침입하기 쉬운 영역에 자기정합적으로 산질화실리콘층이 형성된다.
본 발명에 따른 제 6 반도체 장치의 제조 방법은, 반도체 기판 상에 층간절연막을 형성하는 공정과, 층간절연막 위에 금속 배선 및 금속 전극을 형성하는 공정과, 금속 배선 및 금속 전극 위에 산화실리콘막 및 질화실리콘막을 차례로 퇴적하여 산화실리콘막 및 질화실리콘막으로 이루어지는 패시베이션막을 형성하는 공정과, 패시베이션막에서의 금속 전극 위에 개구부를 형성하는 공정과, 패시베이션막에 대하여 질화 처리를 함으로써 산화실리콘막에서의 금속 배선의 측면과 층간절연막의 상면과의 접합부 근방의 영역 및 산화실리콘막에서의 개구부에 노출된 영역에 산질화실리콘층을 자기정합적으로 형성하는 공정을 구비하고 있다.
제 6 반도체 장치의 제조 방법에 의하면, 금속 배선 및 금속 전극 위에 형성된 산화실리콘막 및 질화실리콘막으로 이루어지는 패시베이션막에 대하여 질화 처리를 하기 때문에 산화실리콘막에 있어서의 금속 배선의 측면과 층간절연막의 상면과의 접합부 근방의 영역, 즉 산화실리콘막에서 크랙이 발생하기 쉬운 영역 또는 밀도가 낮은 영역 및 산화실리콘막에 있어서의 금속 전극 상의 개구부에 노출된 영역, 즉 불순물 또는 수분의 침입하기 쉬운 영역에 자기정합적으로 산질화실리콘층이 형성된다.
제 1∼제 6 반도체 장치의 제조 방법에 있어서, 질화 처리는 아산화질소 플라즈마 처리, 질소 플라즈마 처리 또는 암모니아 플라즈마 처리 중 어느 하나인 것이 바람직하다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
( 실시예 )
이하, 본 발명의 각 실시예에 따른 반도체 장치 및 그 제조 방법에 대하여 도면을 참조하여 설명하기로 한다.
( 제 1 실시예 )
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치의 단면 구조를 도시하고 있고, 도 1에 도시된 바와 같이 반도체 기판(101) 위에는 전체면에 걸쳐서 산화실리콘막으로 이루어지는 층간절연막(102)이 형성되어 있다. 반도체 기판(101) 상에는, 예컨대 MOS 트랜지스터나 M0S 다이오드 등의 반도체 소자가 형성되어 있고, 층간절연막(102)에는 반도체 소자와 층간절연막(102)상에 형성되는 금속 배선(103)과의 전기적 접속을 하기 위한 개구부가 형성되어 있지만, 도 1에서는 반도체 소자 및 개구부는 생략하고 있다.
층간절연막(102) 위에는, 알루미늄 합금으로 이루어지고 반도체 기판(10l)에 형성된 반도체 소자와 전기적으로 접속되는 금속 배선(103) 및 와이어 본딩을 하기 위한 금속 전극(104)이 형성되어 있다. 금속 배선(103) 및 금속 전극(104) 위에는 전체면에 걸쳐서 산화실리콘막(105) 및 질화실리콘막(106)이 차례로 형성되어 있고, 이 산화실리콘막(105) 및 질화실리콘막(106)에 의해 패시베이션막(107)이 구성되어 있다. 또한, 패시베이션막(107)에 있어서의 와이어 본딩을 하는 영역에는 개구부(l07a)가 형성되어 있다.
제 1 실시예의 특징으로서 패시베이션막(107)을 구성하는 산화실리콘막(105)에 있어서, 금속 배선(103) 및 금속 전극(104)과 층간절연막(102)의 접합부의 근방의 영역에는 산화실리콘막(105)이 질화되어 이루어지는 산질화실리콘층(108)이 형성되어 있다.
도 18의 (a)는 산화실리콘막(105)의 분자 구조를 도시하고, 도 18의 (b)는 산질화실리콘층(108)의 분자 구조를 도시한다. 산화실리콘막(105), 특히 실란가스를 이용하여 행하는 저온의 CVD에 의해 형성된 산화실리콘막(105)에서는 Si 원자의 결합 손 중, H원자가 결합하고 있거나 또는 어느 원자도 결합하고 있지 않은 미결합 손이 존재한다. 그런데 산질화실리콘층(108)에서는 H원자가 N원자로 치환되거나 또는 Si원자에서의 미결합 손에 N원자가 결합한다. 이로써 산질화실리콘층(108)은 산화실리콘막(105)에 비하여 밀도가 커지기 때문에 불순물 또는 수분은 산질화실리콘층(108)에 의해 저지되어 층간절연막(102)에서의 금속 배선(103) 또는 금속 전극(104)의 측변과의 접합부 근방에 침입하지 못한다. 이 때문에 금속 배선(103)이나 금속 전극(104)의 부식 방지, 층간절연막(102)의 비유전율의 상승 및 층간절연막(102)의 절연성의 저하를 방지할 수 있으므로 반도체 장치의 특성 열화를 방지할 수 있는 동시에, 반도체 장치의 신뢰성을 향상시킬 수 있다.
이하 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법의 각 공정에 대하여 설명하기로 한다.
우선, 도 2의 (a)에 도시된 바와 같이 예를 들면 MOS 트랜지스터나 MOS 다이오드 등의 반도체 소자가 형성되어 있는 반도체 기판(101) 위에 전체면에 걸쳐서 CVD법에 의해 산화실리콘막으로 이루어지는 층간절연막(102)을 퇴적한 후, 도시는 생략하고 있으나, 층간절연막(102)에 반도체 소자와 층간절연막(102) 위에 형성되는 금속 배선(103)의 전기적 접속을 하기 위한 개구부를 주지의 리소그래피 공정 및 드라이 에칭 공정으로 형성한다. 그 후, 층간절연막(102) 위에 알루미늄 합금으로 이루어지는 금속 배선(103) 및 금속 전극(104)을 주지의 스퍼터링 공정, 리소그래피 공정 및 드라이 에칭 공정으로 형성한다.
다음에 도 2의 (b)에 도시된 바와 같이 금속 배선(103) 및 금속 전극(104) 위에 산화실리콘막(105)을 CVD법으로 전체면에 걸쳐서 퇴적한 후, 도 2의 (c)에 도시된 바와 같이 산화실리콘막(105) 위에 질화실리콘막(106)을 CVD법으로 전체면에 걸쳐서 퇴적한다. 이로써 산화실리콘막(105) 및 질화실리콘막(106)으로 이루어지는 패시베이션막(107)이 형성된다.
다음에 질화실리콘막(106) 위로부터 산화실리콘막(105)에 대하여 질화 처리를 하여 도 3의 (a)에 도시된 바와 같이 산화실리콘막(105)에서의 금속 배선(103) 또는 금속 전극(104)과 층간절연막(102)의 접합부 근방 영역에 산화실리콘막(105)이 질화되어 이루어지는 산질화실리콘층(108)을 형성한다. 산질화실리콘층(108)을 형성하는 질화 처리로서는, 예를 들면 아산화질소(이하 N2O라 기재함) 가스를 가스 유량:9500sccm, 온도:400℃, RF 전력:1100W, 압력:2.4Torr의 조건에서 공급하여 N2O의 플라즈마 처리를 한다.
다음에, 도 3의 (b)에 도시된 바와 같이 패시베이션막(107)에서의 금속 전극(104)에 와이어 본딩을 하는 영역에 주지의 리소그래피 공정 및 드라이에칭 공정으로 개구부(107a)를 형성한다.
도 4는 산화실리콘막(105)에 대하여 N2O의 플라즈마 처리를 한 경우와 하지 않은 경우의 N농도의 깊이 방향의 분포를 나타내고 있고, 도 4에서 가는 실선은 N2O의 플라즈마 처리를 하지 않은 경우를 나타내고, 굵은 실선은 산화실리콘막(105)에서의 저밀도 영역, 예를 들면 산화실리콘막(105)에서의 금속 배선(103) 또는 금속 전극(104)과 층간절연막(102)과의 접합부 근방의 영역을 나타내고, 점선은 산화실리콘막(105)에서의 고밀도 영역, 예를 들면 산화실리콘막(105)에서의 금속 배선(103) 또는 금속 전극(104)의 상측의 영역을 나타내고 있다. 도 4에서 알 수 있는 바와 같이, 산화실리콘막(105)에서의 저밀도 영역에서는 표면으로부터 0.5㎛보다 깊은 영역까지 거의 균일하게 N원자가 분포하고 있다.
도 5는 산화실리콘막(105)에 대하여 N2O의 플라즈마 처리를 한 경우와 하지 않은 경우의 H농도의 깊이 방향의 분포를 나타내고 있고, 도 5에서 점선은 N2O의 플라즈마 처리를 한 경우를 나타내고, 실선은 N2O의 플라즈마 처리를 하지 않은 경우를 나타낸다. 도 5에서 알 수 있는 바와 같이 N2O의 플라즈마 처리를 한 경우는 하지 않은 경우에 비하여 표면으로부터 0.5㎛보다 깊은 영역에 걸쳐서 H원자의 농도가 낮다. 이것은 Si원자의 결합 손에 부착되어 있는 것이 H원자로부터 N원자로 치환되었기 때문이라고 생각된다.
제 1 실시예에 관한 반도체 장치의 제조 방법에 의하면 산화실리콘막(105)에서 수분이 침입하기 쉬운 부분, 즉 산화실리콘막(105)에서 밀도가 작은 부분이나 응력에 의해 패시베이션막(107)에 크랙이 발생한 부분에 자기정합적으로 산질화실리콘층(108)을 형성할 수 있다.
또, 제 1 실시예에서는 금속 배선(103) 및 금속 전극(104)을 구성하는 금속으로서 알루미늄 합금을 이용하였으나, 그 대신 알루미늄, 동, 동합금 등의 금속을 적절히 이용할 수 있다.
또, 제 1 실시예에서는 층간절연막(102) 및 패시베이션막(107)을 구성하는 산화실리콘막(105)으로서 불순물이 첨가되지 않은 산화실리콘막을 이용하였으나, 그 대신 인, 붕소, 불소 등의 불순물이 첨가된 산화실리콘막을 이용해도 된다.
또, 제 1 실시예에 따른 반도체 장치의 제조 방법에서는 질화 처리로서 N2O 플라즈마 처리를 이용하였으나, 그 대신 질소 플라즈마 처리, 암모니아 플라즈마 처리 등을 적절히 이용할 수 있다.
( 제 2 실시예 )
도 6은 본 발명의 제 2 실시예에 따른 반도체 장치의 단면 구조를 도시하고, 도 6에 도시된 바와 같이 반도체 기판(201) 위에는 전체면에 걸쳐서 산화실리콘막으로 이루어지는 층간절연막(202)이 형성되어 있다. 반도체 기판(201) 위에는 반도체 소자가 형성되어 있고, 층간절연막(202)에는 반도체 소자와 층간절연막(202) 위에 형성되는 금속 배선(203)과의 전기적 접속을 하기 위한 개구부가 형성되어 있으나, 도 6에서는 반도체 소자 및 개구부는 생략하여 나타내고 있다.
층간절연막(202) 위에는 반도체 기판(201)에 형성된 반도체 소자와 전기적으로 접속되는 금속 배선(203) 및 와이어 본딩을 하기 위한 금속 전극(204)이 형성되고, 금속 배선(203) 및 금속 전극(204) 위에는 전체면에 걸쳐서 질화실리콘막(206)으로 이루어지는 패시베이션막(207)이 형성되어 있다. 또, 패시베이션막(207)에서의 금속 전극(204)에 대하여 와이어 본딩을 하는 영역에는 개구부(207a)가 형성되어 있다.
제 2 실시예의 특징으로서 층간절연막(202)에서의 금속 배선(203) 또는 금속 전극(204)의 접합부 근방의 영역에는 층간절연막(202)을 구성하는 산화실리콘막이 질화되어 이루어지는 산질화실리콘층(208)이 형성되어 있다.
제 1 실시예와 마찬가지로 산질화실리콘층(208)은 산화실리콘막에 비하여 밀도가 크기 때문에 불순물 또는 수분은 산질화실리콘층(208)에 의해 저지되어 층간절연막(202)에서의 금속 배선(203) 또는 금속 전극(204)의 측면과의 접합부 근방에는 침입하지 않는다. 이 때문에 금속 배선(203)이나 금속 전극(204)의 부식 방지, 층간절연막(202)의 비유전율의 상승 및 층간절연막(202)의 절연성 저하를 방지할 수 있으므로 반도체 장치의 특성 열화를 방지할 수 있는 동시에, 반도체 장치의 신뢰성을 향상시킬 수 있다.
이하 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법의 각 공정에 대하여 설명하기로 한다.
우선 도 7의 (a)에 도시된 바와 같이, 예를 들면 MOS 트랜지스터나 MOS 다이오드 등의 반도체 소자가 형성되어 있는 반도체 기판(201) 위에 전체면에 걸쳐서 CVD법으로 산화실리콘막으로 이루어지는 층간절연막(202)을 퇴적한 후, 도시는 생략되어 있으나, 층간절연막(202)에 반도체 소자와 층간절연막(202) 위에 형성되는 금속 배선(203)과의 전기적 접속을 하기 위한 개구부를 주지의 리소그래피 공정 및 드라이에칭 공정으로 형성한다. 그 후, 층간절연막(202) 위에 알루미늄 합금으로 이루어지는 금속 배선(203) 및 금속 전극(204)을 주지의 스퍼터링 공정, 리소그래피 공정 및 드라이에칭 공정으로 형성한다.
다음에, 도 7의 (b)에 도시된 바와 같이 금속 배선(203) 및 금속 전극(204) 위에 질화실리콘막(206)을 CVD법으로 전체면에 걸쳐서 퇴적한다. 이로써 질화실리콘막(206)으로 이루어지는 패시베이션막(207)이 형성된다.
다음에 질화실리콘막(206) 위에서부터 층간절연막(202)에 대하여 질화 처리를 하여 도 8의 (a)에 도시된 바와 같이 층간절연막(202)에서의 금속 배선(203) 또는 금속 전극(204)의 접합부 근방의 영역에 층간절연막(202)을 구성하는 산화실리콘막이 질화되어 이루어지는 산질화실리콘층(208)을 형성한다. 산질화실리콘층(208)을 형성하는 질화 처리로서는, 예를 들면 아산화질소(이하 N2O라 기재함)가스를 가스 유량:9500sccm, 온도:400℃, RF 전력:1100W, 압력:2.4Torr의 조건에서 공급하여 N2O의 플라즈마 처리를 한다.
다음에, 도 8의 (b)에 도시된 바와 같이 패시베이션막(207)에서의 금속 전극(204)에 와이어 본딩을 하는 영역에 주지의 리소그래피 공정 및 드라이에칭 공정으로 개구부(207a)를 형성한다.
제 2 실시예에 따른 반도체 장치의 제조 방법에 의하면 층간절연막(202)에서의 불순물 또는 수분이 침입하기 쉬운 부분, 즉 층간절연막(202)에서의 금속 배선(203) 또는 금속 전극(204)의 측면과의 접합부 근방에 자기정합적으로 산질화실리콘층(208)을 형성할 수 있다.
또, 제 2 실시예에서는 금속 배선(203) 및 금속 전극(204)을 구성하는 금속으로서 알루미늄 합금을 이용하였으나, 그 대신 알루미늄, 동, 동합금 등의 금속을 적절히 이용할 수 있다.
또, 제 2 실시예에서는 층간절연막(202)을 구성하는 산화실리콘막으로서 불순물이 첨가되지 않은 산화실리콘막을 이용하였으나, 그 대신 인, 붕소, 불소 등의 불순물이 첨가된 산화실리콘막을 이용해도 된다.
( 제 3 실시예 )
도 9는 본 발명의 제 3 실시예에 따른 반도체 장치의 단면 구조를 도시하고, 도 9에 도시된 바와 같이 반도체 기판(301) 위에는 전체면에 걸쳐서 산화실리콘막으로 이루어지는 층간절연막(302)이 형성되어 있다. 반도체 기판(301) 위에는 반도체 소자가 형성되고, 층간절연막(302)에는 반도체 소자와 층간절연막(302) 위에 형성되는 금속 배선(303)과의 전기적 접속을 하기 위한 개구부가 형성되어 있으나, 도 9에서는 반도체 소자 및 개구부는 생략하여 나타내고 있다.
층간절연막(302) 위에는 알루미늄 합금으로 이루어지고 반도체 기판(301)에 형성된 반도체 소자와 전기적으로 접속되는 금속 배선(303) 및 와이어 본딩을 하기 위한 금속 전극(304)이 형성되어 있다. 금속 배선(303) 및 금속 전극(304) 위에는 전체면에 걸쳐서 산화실리콘막(305) 및 질화실리콘막(306)이 차례로 형성되어 있고, 이 산화실리콘막(305) 및 질화실리콘막(306)에 의해 패시베이션막(307)이 구성되어 있다. 또, 패시베이션막(307)에서의 와이어 본딩을 하는 영역에는 개구부(307a)가 형성되어 있다.
제 3 실시예의 특징으로서 패시베이션막(307)을 구성하는 산화실리콘막(305)에서의 금속 배선(303) 또는 금속 전극(304)과 층간절연막(302)의 접합부 근방의 영역 및 개구부(307a)에 노출된 영역에는 산화실리콘막(305)이 질화되어 이루어지는 산질화실리콘층(308)이 형성되어 있다.
제 1 실시예와 마찬가지로, 산질화실리콘층(308)은 산화실리콘막(305)에 비하여 밀도가 크기 때문에 불순물 또는 수분은 산질화실리콘층(308)에 의해 저지되어 층간절연막(302)에서의 금속 배선(303) 또는 금속 전극(304) 측면과의 접합부 근방의 영역 및 개구부(308a)에 노출된 영역에는 침입하지 않는다. 이 때문에 금속 배선(303)이나 금속 전극(304)의 부식 방지, 층간절연막(302)의 비유전율의 상승 및 층간절연막(302)의 절연성 저하를 방지할 수 있으므로 반도체 장치의 특성 열화를 방지할 수 있는 동시에, 반도체 장치의 신뢰성을 향상시킬 수 있다.
이하 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법의 각 공정에 대하여 설명하기로 한다.
우선 도 10의 (a)에 도시된 바와 같이, 반도체 소자가 형성되어 있는 반도체 기판(301) 위에 전체면에 걸쳐서 CVD법으로 산화실리콘막으로 이루어지는 층간절연막(302)을 퇴적한 후, 도시는 생략되어 있으나, 층간절연막(302)에 반도체 소자와 층간절연막(302) 위에 형성되는 금속 배선(303)과의 전기적 접속을 하기 위한 개구부를 주지의 리소그래피 공정 및 드라이에칭 공정으로 형성한다. 그 후, 층간절연막(302) 위에 알루미늄 합금으로 이루어지는 금속 배선(303) 및 금속 전극(304)을 주지의 스퍼터링 공정, 리소그래피 공정 및 드라이에칭 공정으로 형성한다.
다음에, 도 10의 (b)에 도시된 바와 같이 금속 배선(303) 및 금속 전극(304) 위에 산화실리콘막(305)을 CVD법으로 전체면에 걸쳐서 퇴적한 후, 도 10의 (c)에 도시된 바와 같이 산화실리콘막(305) 위에 질화실리콘막(306)을 CVD법으로 전체면에 걸쳐서 퇴적한다. 이로써 산화실리콘막(305) 및 질화실리콘막(306)으로 이루어지는 패시베이션막(307)이 형성된다.
다음에 도 11의 (a)에 도시된 바와 같이, 패시베이션막(307)에서의 금속 전극(304)에 와이어 본딩을 하는 영역에 주지의 리소그래피공정 및 드라이에칭 공정으로 개구부(307a)를 형성한다.
다음에, 질화실리콘막(306) 위에서부터 산화실리콘막(305)에 대하여 질화 처리를 하여, 도 11의 (b)에 도시된 바와 같이, 산화실리콘막(305)에서의 금속 배선(303) 및 금속 전극(304)과 층간절연막(302)과의 접합부 근방의 영역 및 개구부(307a)에 노출된 영역에, 산화실리콘막(305)이 질화되어 이루어지는 산질화실리콘층(308)을 형성한다. 산질화실리콘층(308)을 형성하는 질화 처리로서는, 예를 들면 N2O 가스를 가스 유량:9500sccm, 온도:400℃, RF 전력:1100W, 압력:2.4Torr의 조건에서 공급하여 N2O의 플라즈마 처리를 한다.
제 3 실시예에 따른 반도체 장치의 제조 방법에 의하면 산화실리콘막(305)에서 수분이 침입하기 쉬운 부분, 즉 산화실리콘막(305)에서 밀도가 작은 부분, 응력에 의해 패시베이션막(307)에 크랙이 발생한 부분 및 개구부(307a)에 노출되어 있는 부분에 자기정합적으로 산질화실리콘층(308)을 형성할 수 있다.
또, 제 3 실시예에서는 금속 배선(303) 및 금속 전극(304)을 구성하는 금속으로서 알루미늄 합금을 이용하였으나, 그 대신 알루미늄, 동, 동합금 등의 금속을 적절히 이용할 수 있다.
또, 제 3 실시예에서는 층간절연막(302) 및 패시베이션막(307)을 구성하는 산화실리콘막으로서 불순물이 첨가되지 않은 산화실리콘막을 이용하였으나, 그 대신 인, 붕소, 불소 등의 불순물이 첨가된 산화실리콘막을 이용해도 된다.
또, 제 3 실시예에 따른 반도체 장치의 제조 방법에서는 질화 처리로서 N2O 플라즈마 처리를 이용하였으나 그 대신 질소 플라즈마 처리, 암모니아 플라즈마 처리 등을 적절히 이용할 수 있다.
( 제 4 실시예 )
도 12는 본 발명의 제 4 실시예에 따른 반도체 장치의 단면 구조를 도시하고, 도 12에 도시된 바와 같이 반도체 기판(401) 위에는 전체면에 걸쳐서 산화실리콘막으로 이루어지는 층간절연막(402)이 형성되어 있다. 반도체 기판(401) 위에는 반도체 소자가 형성되고, 층간절연막(402)에는 반도체 소자와 층간절연막(402) 위에 형성되는 금속 배선(403)과의 전기적 접속을 하기 위한 개구부가 형성되어 있으나, 도 12에서는 반도체 소자 및 개구부는 생략하여 나타내고 있다.
층간절연막(402) 위에는 알루미늄 합금으로 이루어지고 반도체 기판(401)에 형성된 반도체 소자와 전기적으로 접속되는 금속 배선(403) 및 와이어 본딩을 하기 위한 금속 전극(404)이 형성되어 있다. 금속 배선(403) 및 금속 전극(404) 위에는 전체면에 걸쳐서 질화실리콘막(406)으로 이루어지는 패시베이션막(407)이 형성되어 있다. 또, 패시베이션막(407)에서의 와이어 본딩을 하는 영역에는 개구부(407a)가 형성되어 있다.
제 4 실시예의 특징으로서 층간절연막(402)에서의 금속 배선(403)과 금속 배선(403) 사이의 영역 및 금속 배선(403)과 금속 전극(404) 사이의 영역에는 층간절연막(402)을 구성하는 산화실리콘막이 질화되어 이루어지는 산질화실리콘층(408)이 형성되어 있다.
제 1 실시예와 마찬가지로, 산질화실리콘층(408)은 산화실리콘막에 비하여 밀도가 크기 때문에 불순물 또는 수분은 산질화실리콘층(408)에 의해 저지되어 층간절연막(402)에는 침입하지 않는다. 이 경우, 층간절연막(402)에서의 표면부의 전체면에 걸쳐서 산질화실리콘층을 형성할 수도 있으나, 산질화실리콘층은 산화실리콘막에 비하여 비유전율이 높으므로 층간절연막(402)의 비유전율이 상승한다는 문제점이 있다. 이에 대하여 제 4 실시예와 같이 층간절연막(402)에서의 금속 배선(403)과 금속 배선(403) 사이의 영역 및 금속 배선(403)과 금속 전극(404) 사이의 영역에만 산질화실리콘층(408)을 형성하면 비유전율의 상승을 억제하면서 층간절연막(402)에 수분이 침입하는 문제점을 방지할 수 있다.
이하 본 발명의 제 4 실시예에 따른 반도체 장치의 제조 방법의 각 공정에 대하여 설명하기로 한다.
우선 도 13의 (a)에 도시된 바와 같이, 반도체 소자가 형성되어 있는 반도체 기판(401) 위에 전체면에 걸쳐서 CVD법으로 산화실리콘막으로 이루어지는 층간절연막(402)을 퇴적한 후, 도시는 생략되어 있으나, 층간절연막(402)에 반도체 소자와 층간절연막(402) 위에 형성되는 금속 배선(403)과의 전기적 접속을 하기 위한 개구부를 주지의 리소그래피 공정 및 드라이에칭 공정으로 형성한다. 그 후, 층간절연막(402) 위에 알루미늄 합금으로 이루어지는 금속 배선(403) 및 금속 전극(404)을 주지의 스퍼터링 공정, 리소그래피 공정 및 드라이에칭 공정으로 형성한다.
다음에, 층간절연막(402)을 구성하는 산화실리콘막에 대하여 질화 처리를 하여 도 13의 (b)에 도시된 바와 같이 층간절연막(402)에서의 금속 배선(403)과 금속 배선(403) 사이의 영역 및 금속 배선(403)과 금속 전극(404) 사이의 영역에, 산화실리콘막이 질화되어 이루어지는 산질화실리콘층(408)을 형성한다. 산질화실리콘층(408)을 형성하는 질화 처리로서는, 예를 들면 N2O 가스를 가스 유량:9500sccm, 온도:400℃, RF 전력:1100W, 압력:2.4Torr의 조건에서 공급하여 N2O의 플라즈마 처리를 한다.
다음에 도 14의 (a)에 도시된 바와 같이 금속 배선(403) 및 금속 전극(404) 위에 질화실리콘막(406)을 CVD법으로 전체면에 걸쳐서 퇴적한다. 이로써 질화실리콘막(406)으로 이루어지는 패시베이션막(407)이 형성된다.
다음에 도 14의 (b)에 도시된 바와 같이 패시베이션막(407)에서의 금속 전극(404)에 와이어 본딩을 하는 영역에 주지의 리소그래피 공정 및 드라이에칭 공정에 의해 개구부(407a)를 형성한다.
제 4 실시예에 따른 반도체 장치의 제조 방법에 의하면 층간절연막(402)에서 수분이 침입하기 쉬운 부분, 즉 층간절연막(402)에서 패시베이션막(407)에 접하고 있는 부분에 자기정합적으로 산질화실리콘층(408)을 형성할 수 있다.
또, 제 4 실시예에서는 금속 배선(403) 및 금속 전극(404)을 구성하는 금속으로서 알루미늄 합금을 이용하였으나, 그 대신 알루미늄, 동, 동합금 등의 금속을 적절히 이용할 수 있다.
또, 제 4 실시예에서는 층간절연막(402)을 구성하는 산화실리콘막으로서 불순물이 첨가되지 않은 산화실리콘막을 이용하였으나, 그 대신 인, 붕소, 불소 등의 불순물이 첨가된 산화실리콘막을 이용해도 된다.
또, 제 4 실시예에 따른 반도체 장치의 제조 방법에서는 질화 처리로서 N2O 플라즈마 처리를 이용하였으나 그 대신 질소 플라즈마 처리, 암모니아 플라즈마 처리 등을 적절히 이용할 수 있다.
( 제 5 실시예 )
도 15는 본 발명의 제 5 실시예에 따른 반도체 장치의 단면 구조를 도시하고, 도 15에 도시된 바와 같이 반도체 기판(501) 위에는 전체면에 걸쳐서 산화실리콘막으로 이루어지는 층간절연막(502)이 형성되어 있다. 반도체 기판(501) 위에는 반도체 소자가 형성되고, 층간절연막(502)에는 반도체 소자와 층간절연막(502) 위에 형성되는 금속 배선(503)과의 전기적 접속을 하기 위한 개구부가 형성되어 있으나, 도 15에서는 반도체 소자 및 개구부는 생략하여 나타내고 있다.
층간절연막(502) 위에는 알루미늄 합금으로 이루어지고, 반도체 기판(501)에 형성된 반도체 소자와 전기적으로 접속되는 금속 배선(503) 및 와이어 본딩을 하기 위한 금속 전극(504)이 형성되어 있다. 금속 배선(503) 및 금속 전극(504) 위에는 전체면에 걸쳐서 산화실리콘막(505), 산질화실리콘층(508) 및 질화실리콘막(506)이 형성되어 있고, 이 산화실리콘막(505), 산질화실리콘층(508) 및 질화실리콘막(506)에 의해 패시베이션막(507)이 구성되어 있다. 또, 패시베이션막(507)에서의 금속 전극(504)에 대하여 와이어 본딩을 하는 영역에는 개구부(507a)가 형성되어 있다.
제 5 실시예의 특징으로서 산화실리콘막(505)과 질화실리콘막(506) 사이에 산질화실리콘층(508)이 형성되어 있고, 이 산질화실리콘층(508)은 산화실리콘막(505)에 비하여 밀도가 크므로 불순물 또는 수분은 산질화실리콘층(508)에 의해 저지되어 산화실리콘막(505) 나아가서는 층간절연막(502)에는 침입하지 않는다. 이 때문에 금속 배선(503)이나 금속 전극(504)의 부식 방지, 층간절연막(502)의 비유전율의 상승 및 층간절연막(502)의 절연성 저하를 방지할 수 있고, 이로써 반도체 장치의 특성 열화를 방지할 수 있는 동시에, 신뢰성을 향상시킬 수 있다.
이하 본 발명의 제 5 실시예에 따른 반도체 장치의 제조 방법의 각 공정에 대하여 설명하기로 한다.
우선 도 16의 (a)에 도시된 바와 같이, 반도체 소자가 형성되어 있는 반도체 기판(501) 위에 전체면에 걸쳐서 CVD법으로 산화실리콘막으로 이루어지는 층간절연막(502)을 퇴적한 후, 도시는 생략되어 있으나, 층간절연막(502)에 반도체 소자와 층간절연막(502) 위에 형성되는 금속 배선(503)과의 전기적 접속을 하기 위한 개구부를 주지의 리소그래피 공정 및 드라이에칭 공정으로 형성한다. 그 후, 층간절연막(502) 위에 알루미늄 합금으로 이루어지는 금속 배선(503) 및 금속 전극(504)을 주지의 스퍼터링 공정, 리소그래피 공정 및 드라이에칭 공정으로 형성한다.
다음에, 도 16의 (b)에 도시된 바와 같이 금속 배선(503) 및 금속 전극(504) 위에 산화실리콘막(505)을 CVD법으로 전체면에 걸쳐서 퇴적한다.
다음에 산화실리콘막(505)에 대하여 질화 처리를 하여 도 16의 (c)에 도시된 바와 같이 산화실리콘막(505)의 표면부에 이 산화실리콘막(505)이 질화되어 이루어지는 산질화실리콘층(508)을 형성한다. 산질화실리콘층(508)을 형성하는 질화 처리로서는, 예를 들면 N2O 가스를 가스 유량:9500sccm, 온도:400℃, RF 전력: 1100W, 압력:2.4Torr의 조건에서 공급하여 N2O의 플라즈마 처리를 한다.
다음에 도 17의 (a)에 도시된 바와 같이 산질화실리콘층(508) 위에 질화실리콘막(506)을 전체면에 걸쳐서 CVD법으로 형성한다.
다음에 도 17의 (b)에 도시된 바와 같이 패시베이션막(507)에서의 금속 전극(504)에 와이어 본딩을 하는 영역에 주지의 리소그래피 공정 및 드라이에칭 공정으로 개구부(507a)를 형성한다.
제 5 실시예에 따른 반도체 장치의 제조 방법에 의하면 산화실리콘막(505)에 대하여 질화 처리를 함으로써 산화실리콘막(505)의 표면부에 산질화실리콘층(508)을 형성할 수 있다.
또, 산화실리콘막(505)을 형성할 때 만일 핀 홀이 발생되어 있어도 질화 처리에 의해 핀 홀이 회복되므로 반도체 장치의 제품 수율 향상에 기여할 수 있다.
또, 제 5 실시예에서는 금속 배선(503) 및 금속 전극(504)을 구성하는 금속으로서 알루미늄 합금을 이용하였으나, 그 대신 알루미늄, 동, 동합금 등의 금속을 적절히 이용할 수 있다.
또, 제 5 실시예에서는 층간절연막(502)을 구성하는 산화실리콘막 및 산화실리콘막(505)으로서 불순물이 첨가되지 않은 산화실리콘막을 이용하였으나, 그 대신 인, 붕소, 불소 등의 불순물이 첨가된 산화실리콘막을 이용해도 된다.
또, 제 5 실시예에 따른 반도체 장치의 제조 방법에서는 질화 처리로서 N2O 플라즈마 처리를 이용하였으나 그 대신 질소 플라즈마 처리, 암모니아 플라즈마 처리 등을 적절히 이용할 수 있다.
본 발명의 제 1 반도체 장치에 의하면, 패시베이션막을 구성하는 산화실리콘막에서의 금속 배선의 측면과 층간절연막의 상면과의 접합부 근방의 영역에 산질화실리콘층이 형성되어 있기 때문에 층간절연막에서의 금속 배선과의 접합부에 불순물 또는 수분이 침입하는 것을 저지할 수 있으므로 금속 배선의 부식, 층간절연막의 비유전율의 상승 및 절연막의 절연성 저하를 방지할 수 있다. 이로써 반도체 장치의 특성 열화를 방지할 수 있는 동시에, 반도체 장치의 신뢰성을 향상시킬 수 있다.
제 2 반도체 장치에 의하면, 층간절연막에서의 금속 배선의 측면과의 접합부 근방의 영역에 산질화실리콘층이 형성되어 있기 때문에 층간절연막에서의 금속 배선과의 접합부에 불순물 또는 수분이 침입하는 것을 저지할 수 있으므로 금속 배선의 부식, 층간절연막의 비유전율 상승 및 절연막의 절연성 저하를 방지할 수 있다. 이로써 반도체 장치의 특성 열화를 방지할 수 있는 동시에, 반도체 장치의 신뢰성을 향상시킬 수 있다.
제 3 반도체 장치에 의하면, 층간절연막의 표면에서의 금속 배선과 금속 배선 사이의 영역에만 선택적으로 산질화실리콘층이 형성되어 있으므로 비유전율의 상승을 억제하면서 층간절연막에 불순물 또는 수분이 침입하는 것을 방지할 수 있다. 이로써 반도체 장치의 특성 열화를 방지할 수 있는 동시에, 반도체 장치의 신뢰성을 향상시킬 수 있다.
제 4 반도체 장치에 의하면, 패시베이션막을 구성하는 산화실리콘막에서의 금속 전극 상의 개구부에 노출된 영역에 산질화실리콘층이 형성되어 있기 때문에 산화실리콘막에서의 개구부에 노출된 영역에 불순물 또는 수분이 침입하는 것을 저지할 수 있으므로 금속 전극의 부식을 방지할 수 있다. 이로써 반도체 장치의 특성 열화를 방지할 수 있는 동시에, 반도체 장치의 신뢰성을 향상시킬 수 있다.
제 5 반도체 장치에 의하면, 패시베이션막을 구성하는 산화실리콘막에서의 금속 배선의 측면과 층간절연막의 상면과의 접합부 근방의 영역 및 산화실리콘막에서의 개구부에 노출된 영역에 산질화실리콘층이 형성되어 있기 때문에 층간절연막 및 산화실리콘막에서의 개구부에 노출된 영역에 불순물 또는 수분이 침입하는 것을 저지할 수 있으므로 금속 배선 및 금속 전극의 부식, 층간절연막의 비유전율 상승 및 절연막의 절연성 저하를 방지할 수 있다. 이로써 반도체 장치의 특성 열화를 방지할 수 있는 동시에, 반도체 장치의 신뢰성을 향상시킬 수 있다.
본 발명의 제 1 반도체 장치의 제조 방법에 의하면 패시베이션막을 구성하는 산화실리콘막에서 크랙이 발생하기 쉬운 영역 또는 밀도가 낮은 영역에 자기정합적으로 산질화실리콘층을 형성할 수 있으므로 제 1 반도체 장치를 확실하게 제조할 수 있다.
제 2 반도체 장치의 제조 방법에 의하면 패시베이션막의 하측의 층간절연막에서 불순물 또는 수분이 침입하기 쉬운 영역에 자기정합적으로 산질화실리콘층을 형성할 수 있으므로 제 2 반도체 장치를 확실하게 제조할 수 있다.
제 3 반도체 장치의 제조 방법에 의하면 패시베이션막의 하측의 층간절연막에서 금속 배선과 금속 배선 사이의 영역에만 자기정합적으로 산질화실리콘층을 형성할 수 있으므로 제 3 반도체 장치를 확실하게 제조할 수 있다.
제 4 반도체 장치의 제조 방법에 의하면 산화실리콘막과 질화실리콘막 사이에 산질화실리콘층을 형성할 수 있으므로 불순물 또는 수분이 산질화실리콘층에 저지되어 산화실리콘막 나아가서는 이 산화실리콘막의 하측의 층간절연막에 침입하지 않는 반도체 장치를 제조할 수 있다.
제 5 반도체 장치의 제조 방법에 의하면 패시베이션막을 구성하는 산화실리콘막에서 금속 전극 상의 개구부에 노출된 영역에 자기정합적으로 산질화실리콘층을 형성할 수 있으므로 제 4 반도체 장치를 확실하게 제조할 수 있다.
제 6 반도체 장치의 제조 방법에 의하면 패시베이션막을 구성하는 산화실리콘막에서의 금속 배선의 측면과 층간절연막의 상면과의 접합부 근방의 영역 및 산화실리콘막에서의 금속 전극상의 개구부에 노출된 영역에 자기정합적으로 산질화실리콘층을 형성할 수 있으므로 제 5 반도체 장치를 확실하게 제조할 수 있다.
제 1∼제 6 반도체 장치의 제조 방법에 있어서, 질화 처리로서 아산화질소 플라즈마 처리, 질소 플라즈마 처리 또는 암모니아 플라즈마 처리 중 어느 하나를 이용하면 질화 처리를 확실하게 할 수 있다.
상술한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.
Claims (17)
- 반도체 기판 상에 형성된 층간절연막과, 상기 층간절연막 위에 형성된 금속 배선과, 상기 금속 배선을 덮도록 차례로 형성된 산화실리콘막 및 질화실리콘막으로 이루어지는 패시베이션막과, 상기 산화실리콘막에서의 상기 금속 배선의 측면과 상기 층간절연막의 상면과의 접합부 근방의 영역에 선택적으로 형성된 산질화실리콘층을 포함하는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 상에 형성된 산화실리콘막으로 이루어지는 층간절연막과, 상기 층간절연막 위에 형성된 금속 배선과, 상기 금속 배선을 덮도록 형성된 패시베이션막과, 상기 층간절연막에서의 상기 금속 배선의 측면과의 접합부 근방의 영역에 선택적으로 형성된 산질화실리콘층을 포함하는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 상에 형성된 산화실리콘막으로 이루어지는 층간절연막과, 상기 층간절연막 위에 형성된 금속 배선과, 상기 금속 배선 및 층간절연막을 덮도록 형성된 패시베이션막과, 상기 층간절연막의 표면부에서의 상기 금속 배선과 금속 배선 사이의 영역에 선택적으로 형성된 산질화실리콘층을 포함하는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 상에 형성된 금속 전극과, 상기 금속 전극을 덮도록 차례로 형성된 산화실리콘막 및 질화실리콘막으로 이루어지고 상기 금속 전극 위에 개구부를 갖는 패시베이션막과, 상기 산화실리콘막에서의 상기 개구부에 노출된 영역에 선택적으로 형성된 산질화실리콘층을 포함하는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 상에 형성된 층간절연막과, 상기 층간절연막 위에 형성된 금속 배선 및 금속 전극과, 상기 금속 배선 및 금속 전극을 덮도록 차례로 형성된 산화실리콘막 및 질화실리콘막으로 이루어지고 상기 금속 전극 위에 개구부를 갖는 패시베이션막과, 상기 산화실리콘막에서의 상기 금속 배선의 측면과 상기 층간절연막의 상면과의 접합부 근방의 영역 및 상기 산화실리콘막에서의 상기 개구부에 노출된 영역에 선택적으로 형성된 산질화실리콘층을 포함하는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 상에 층간절연막을 형성하는 공정과,상기 층간절연막 위에 금속 배선을 형성하는 공정과,상기 금속 배선 위에 산화실리콘막 및 질화실리콘막을 차례로 퇴적하여 패시베이션막을 형성하는 공정과,상기 패시베이션막에 대하여 질화 처리를 함으로써, 상기 산화실리콘막에서의 상기 금속 배선의 측면과 상기 층간절연막의 상면과의 접합부 근방의 영역에 산질화실리콘층을 자기정합적으로 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판 상에 산화실리콘막으로 이루어지는 층간절연막을 형성하는 공정과,상기 층간절연막 위에 금속 배선을 형성하는 공정과,상기 금속 배선 및 층간절연막 위에 패시베이션막을 형성하는 공정과,상기 층간절연막에 대하여 질화 처리를 함으로써, 상기 층간절연막에서의 상기 금속 배선의 측면과의 접합부 근방의 영역에 산질화실리콘층을 자기정합적으로 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판 상에 산화실리콘막으로 이루어지는 층간절연막을 형성하는 공정과,상기 층간절연막 위에 금속 배선을 형성하는 공정과,상기 층간절연막에 대하여 질화 처리를 함으로써, 상기 층간절연막의 표면부에서의 상기 금속 배선과 금속 배선 사이의 영역에 산질화실리콘층을 자기정합적으로 형성하는 공정과,상기 금속 배선 및 층간절연막 위에 패시베이션막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판 상에 층간절연막을 형성하는 공정과,상기 층간절연막 위에 금속 배선을 형성하는 공정과,상기 금속 배선 및 층간절연막 위에 산화실리콘막을 퇴적하는 공정과,상기 산화실리콘막에 대하여 질화 처리를 함으로써, 상기 산화실리콘막의 표면부에 산질화실리콘층을 형성하는 공정과,상기 산질화실리콘층 위에 질화실리콘막을 퇴적하여, 상기 산화실리콘막, 산질화실리콘층 및 질화실리콘막으로 이루어지는 패시베이션막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판 상에 금속 전극을 형성하는 공정과,상기 금속 전극 위에 산화실리콘막 및 질화실리콘막을 차례로 퇴적하여, 상기 산화실리콘막 및 질화실리콘막으로 이루어지는 패시베이션막을 형성하는 공정과,상기 패시베이션막에서의 상기 금속 전극 위에 개구부를 형성하는 공정과,상기 패시베이션막에 대하여 질화 처리를 함으로써, 상기 산화실리콘막에서의 상기 금속 배선의 측면과 상기 층간절연막의 상면과의 접합부 근방의 영역 및 상기 산화실리콘막에서의 상기 개구부에 노출된 영역에 산질화실리콘층을 자기정합적으로 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판 상에 층간절연막을 형성하는 공정과,상기 층간절연막 위에 금속 배선 및 금속 전극을 형성하는 공정과,상기 금속 배선 및 금속 전극 위에 산화실리콘막 및 질화실리콘막을 차례로 퇴적하여, 상기 산화실리콘막 및 질화실리콘막으로 이루어지는 패시베이션막을 형성하는 공정과,상기 패시베이션막에서의 상기 금속 전극 위에 개구부를 형성하는 공정과,상기 패시베이션막에 대하여 질화 처리를 함으로써, 상기 산화실리콘막에서의 상기 금속 배선의 측면과 상기 층간절연막의 상면과의 접합부 근방의 영역 및 상기 산화실리콘막에서의 상기 개구부에 노출된 영역에 산질화실리콘층을 자기정합적으로 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 6 항에 있어서,상기 질화 처리는, 아산화질소 플라즈마 처리, 질소 플라즈마 처리 또는 암모니아 플라즈마 처리인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 7 항에 있어서,상기 질화 처리는, 아산화질소 플라즈마 처리, 질소 플라즈마 처리 또는 암모니아 플라즈마 처리인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서,상기 질화 처리는, 아산화질소 플라즈마 처리, 질소 플라즈마 처리 또는 암모니아 플라즈마 처리인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 9 항에 있어서,상기 질화 처리는, 아산화질소 플라즈마 처리, 질소 플라즈마 처리 또는 암모니아 플라즈마 처리인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 10 항에 있어서,상기 질화 처리는, 아산화질소 플라즈마 처리, 질소 플라즈마 처리 또는 암모니아 플라즈마 처리인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 11 항에 있어서,상기 질화 처리는, 아산화질소 플라즈마 처리, 질소 플라즈마 처리 또는 암모니아 플라즈마 처리인 것을 특징으로 하는 반도체 장치의 제조 방법.
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