KR20070088927A

KR20070088927A - 반도체 소자 제조 방법

Info

Publication number: KR20070088927A
Application number: KR1020060018804A
Authority: KR
Inventors: 황선환
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-02-27
Filing date: 2006-02-27
Publication date: 2007-08-30

Abstract

본 발명은 NMOS 트랜지스터의 문턱 전압 및 양산성 개선을 위한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 게이트 패턴을 형성하는 단계; 클러스터 이온을 주입하여 LDD 영역을 형성하는 단계; 및 소스/드레인 이온 주입을 실시하는 단계를 포함하며, 이에 따라 본 발명은 모노머(Monomer) 이온인 비소(75As+) 또는 인(31Ph+) 소스 대신에 클러스터(Cluster) 이온인 비소(300As₄ ⁺) 또는 인(124Ph₄ ⁺)을 주입하여 빔 퍼짐 현상의 감소를 통하여 이온의 쿨롱 스캐터링에 의한 빔 퍼진 효과 감소에 따라 NMOS 문턱 전압의 산포를 개선시킬 수 있다.

NMOS, LDD, 클러스터 이온, 모노머 이온, 숏 채널 이펙트

Description

반도체 소자 제조 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}

도 1은 종래 기술에서 사용하는 이온 빔 퍼짐(Blow up) 문제를 나타낸 도면.

도 2는 종래 기술에 따른 이온 빔 퍼짐 현상을 나타낸 도면.

도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도.

* 도면의 주요 부분에 대한 부호의 설명

31 : 반도체 기판 32 : 소자분리막

33 : 게이트 절연막 34 : 폴리실리콘막

35 : 텅스텐실리사이드 36 : 게이트 하드마스크

37 : 라이트 산화막 38 : LDD 영역

39 : 스페이서 물질막 40 : 소스/드레인 영역

본 발명은 반도체 제조 기술에 관한 것으로, 특히 클러스터 이온 적용을 통한 NMOS LDD 구조를 갖는 반도체 소자 제조 방법에 관한 것이다.

최근에, 주변회로영역의 NMOS의 디자인 룰이 감소함에 따라서 핫 캐리어 이펙트(Hot Carrier Effect)가 심각한 문제가 되고 있다. 인가 전압을 상대적으로 높게 유지하면서도 핫 캐리어의 주입을 최소로 하는 방법은 드레인(Drain) 근처의 불순물 분포를 조절하여 접합의 전계를 낮추어 주는 것이다. 이러한 방법이 저 도핑 드레인(Light Doped Drain; LDD) 이다.

종래 기술에서 LDD 영역을 형성하기 위해 주입되는 도즈양은 약 5E13∼1E14 atoms/cm² 정도의 도펀트를 주입하게 된다. 이럴 경우, 이온의 쿨롱 스캐터링(Coulomb Scattering)에 의하여 빔 퍼짐(Beam Blow-Up) 현상이 발생한다.

도 1은 종래 기술에서 사용하는 이온 빔 퍼짐(Blow up) 문제를 나타낸 도면이다.

도 1을 참조하면, 질량분류계(Analyzer, 11)를 통해 이온 소스를 공급하고, 질량분류계를 가속(Acceleration) 또는 감속(Deceleration)시켜, 고에너지로 가속된 이온빔을 일정 폭(W_wid)을 갖는 웨이퍼(W)로 주입한다. 이 때, 일부 이온들은 고에너지로 가속된 이온빔의 각도와는 달리 퍼짐 각도(Divergence angle, θ)를 가짐 으로써, 쿨롱 스캐터링 현상에 의하여 이온 빔 퍼짐 현상이 발생한다.

도 2는 종래 기술에 따른 이온 빔 퍼짐 현상을 나타낸 도면이다.

도 2를 참조하면, 이온 빔 퍼짐 현상에 의해 이온 빔이 게이트 전극(G)에 대해 퍼짐 각도(θ°)를 갖으며 주입한다.

예컨대, 반도체 기판(21) 상에 100㎚ 높이의 게이트 전극(G)이 형성되어 있고, 게이트 전극(G)에 대해 θ=5°각도를 갖는 상태에서 LDD 이온 주입을 실시하면, SDE 영역(23)과 같은 모양의 LDD 영역(22)이 형성되어야 하는데, 이온 빔 퍼짐 현상이 발생하여 SDE 영역(23)에 대해 비껴난 LDD 영역(22)이 형성된다. 즉, LDD 영역(22)은 이온 빔 퍼짐에 따른 길이(ΔX) 즉, 게이트 전극(G)의 높이×Tan θ 로 계산하여 8.7 ㎚ 길이 만큼 SDE 영역(23)에서 비껴난 모양으로 형성된다.

상술한 종래 기술에서, LDD 이온 주입 에너지는 5∼10KeV 정도로 낮은 에너지 대역대를 사용하고 있으며, 디자인 룰이 더욱더 슈링크(Shrink) 되게 되면, 임플란트 에너지도 더욱더 감소하게 되며 NMOS 문턱 전압의 열화가 발생하게 되고, 이에 따라 양산성이 감소하는 문제가 발생한다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, NMOS 트랜지스터의 문턱 전압 및 양산성 개선을 위한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 게이트 패턴을 형성하는 단계, 클러스터 이온을 주입하여 LDD 영역을 형성하는 단계, 및 소스/드레인 이온 주입을 실시하는 단계를 포함한다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도이다.

도 3a에 도시된 바와 같이, 반도체 기판(31) 상에 STI(Shallow Trench Isolation) 방법으로 소자분리막(32)을 형성하여 액티브 영역을 정의한다.

계속해서, 반도체 기판(31)의 액티브 영역 상에 게이트 절연막(33), 게이트 전도막으로 도프드(Doped) 폴리실리콘막(34), 텅스텐실리사이드(35)를 차례로 증착하고, 텅스텐실리사이드(35) 상에 게이트 하드마스크(36)가 차례로 적층된 게이트 패턴(G)을 형성한다.

여기서, 게이트 절연막(33)은 10∼60Å, 도프드 폴리실리콘막(34)은 300∼1200Å, 텅스텐실리사이드(35)는 1000∼2200Å, 게이트 하드마스크(36)는 절연막 계열의 물질막을 사용하며 1000∼2500Å의 두께로 형성한다.

도 3b에 도시된 바와 같이, 게이트 패터닝 시 발생한 반도체 기판(31)의 손 실을 보상하고 게이트 절연막(32)의 양 엣지부의 두께를 두껍게 하여 게이트 누설(Gate Leakage)을 방지하기 위해 반도체 기판(31) 전면에 대해 라이트 산화(Light Oxidation)을 실시하여 10∼200Å 두께의 라이트 산화막(37)을 형성한다.

도 3c에 도시된 바와 같이, 게이트 패턴(G)의 양측의 반도체 기판(31) 내부에 NMOS LDD 영역(38)을 형성하기 위해 질량이 무거운 이온 소스 즉, 클러스터 이온(Cluster Ion)을 사용하여 LDD 이온 주입을 실시한다. 클러스터 이온은 비소(300As₄ ⁺) 또는 인(124Ph₄ ⁺)을 사용한다.

비소(300As₄ ⁺)를 클러스터 이온 소스로 사용하여 LDD 영역을 형성할 때 이온 주입 에너지는 5∼100KeV, 임플란트 도즈는 1E12∼5E14 atoms/cm²으로 하고, 인(124Ph₄ ⁺)을 클러스터 이온 소스로 사용하여 LDD 영역(38)을 형성할 때, 이온 주입 에너지는 7∼80KeV, 임플란트 도즈는 1E12∼5E14 atoms/cm²으로 한다.

클러스터 이온을 사용하여 LDD 영역을 형성하면, 1/4 이온 빔 커런트와 종래 사용하였던 이온들에 대비하여 약 4배 무거운 질량에 의해 빔 퍼짐(Beam Blow Up) 현상을 억제하여 매우 얕은(Ultra Shllow) LDD 영역(38)을 형성할 수 있다.

또한, 기존에 사용하였던 LDD 이온들에 비하여 실시예에서 사용하는 LDD 이온의 질량이 크기 때문에 반도체 기판(31)의 자기 비정질화(Self Amorphous) 되는 두께가 증가하게 되며, 이러한 현상에 의해서 이온 프로파일의 꼬리 부분의 확산이 억제되면서 숏 채널 이펙트(Short Channel Effect)가 개선된다.

도 3d에 도시된 바와 같이, LDD 영역(38)을 형성한 후, 반도체 기판(31) 및 게이트 패턴(G)의 프로파일을 따라 스페이서 물질막(39)을 증착한다.

계속해서, NMOS 소스/드레인 이온 주입을 실시하여 게이트 패턴(G)의 양측 하부의 반도체 기판(31) 내부에 소스/드레인 영역(40)을 형성한다.

상술한 바와 같이, LDD 이온으로 클러스터 이온인 비소(300As₄ ⁺) 또는 인(124Ph₄ ⁺)을 사용하여 종래에 문제가 되었던 쿨롱 스캐터링에 의한 빔 퍼짐 효과를 개선할 수 있고, 빔 퍼짐 효과를 개선함에 따라 NMOS의 문턱 전압의 감소를 방지할 수 있다.

또한, 비소(300As₄ ⁺) 또는 인(124Ph₄ ⁺)은 종래 사용하던 LDD 이온에 비해 질량이 약 4배 정도 크기 때문에, 울트라 쉘로우 LDD를 형성하기 쉽고, 동일 빔 커런트를 얻을 경우 약 4 배 정도의 양산성 증가 효과를 얻을 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 모노머(Monomer) 이온인 비소(75As+) 또는 인(31Ph+) 소스 대신에 클러스터(Cluster) 이온인 비소(300As₄ ⁺) 또는 인(124Ph₄ ⁺)을 주입하여 빔 퍼짐 현상의 감소를 통하여 이온의 쿨롱 스캐터링에 의한 빔 퍼진 효과 감소에 따라 NMOS 문턱 전압의 산포를 개선시킬 수 있다.

또한, 모노머 이온에 비하여 클러스터 이온은 질량도 4배 정도 증가되어지기 때문에 매우 얕은 접합의 LDD 형성할 수 있다.

또한, 동일 빔 전류를 얻을 경우 4배 정도의 양산성 증가 효과를 얻을 수 있다.

Claims

반도체 기판 상에 게이트 패턴을 형성하는 단계;

클러스터 이온을 주입하여 LDD 영역을 형성하는 단계; 및

소스/드레인 이온 주입을 실시하는 단계

를 포함하는 반도체 소자 제조 방법.
제1항에 있어서,

상기 클러스터 이온은 비소(300As₄ ⁺)를 사용하는 반도체 소자 제조 방법.
제2항에 있어서,

상기 비소(300As₄ ⁺)는 5∼100KeV의 이온 주입 에너지, 1E12∼5E14 atoms/cm²의 임플란트 도즈로 주입하는 반도체 소자 제조 방법.
제1항에 있어서,

상기 클러스터 이온은 인(124Ph₄ ⁺)을 사용하는 반도체 소자 제조 방법.
제4항에 있어서,

상기 인(124Ph₄ ⁺)은 7∼80KeV의 이온 주입 에너지, 1E12∼5E14 atoms/cm²의 임플란트 도즈로 주입하는 반도체 소자 제조 방법.
제3항에 있어서,

상기 반도체 기판 상에 게이트 패턴을 형성하는 단계는,

라이트 산화를 실시하는 단계를 더 포함하는 반도체 소자 제조 방법.
제6항에 있어서,

상기 라이트 산화를 실시하여 20∼200Å 의 산화막을 형성하는 반도체 소자 제조 방법.