KR101026377B1 - Ｐｍｏｓｆｅｔ 문턱전압의 ｉｎｗｅ 억제방법 - Google Patents

Ｐｍｏｓｆｅｔ 문턱전압의 ｉｎｗｅ 억제방법 Download PDF

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Abstract

본 발명은 종래 기술에 따른 통상의 트랜지스터 형성의 순서를 바꾸지 않은 상태에서 질소이온을 경사 주입하여 PMOSFET 가장자리 영역의 문턱 전압을 크게 하도록 하는 PMOSFET 문턱 전압의 INWE(Inverse Narrow Width Effect) 억제 방법에 관한 것이다.
본 발명에 따른 PMOSFET 문턱전압의 INWE 억제방법은 소자 분리막이 형성된 반도체 기판 위에 PMOS 형성 영역을 오픈하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 이온 주입 마스크로 오픈된 PMOS 형성영역의 기판 내에 필드스탑용 이온과 펀치쓰루방지용 이온 및 문턱전압조절용 이온을 주입하는 단계; 상기 PMOS 형성영역에 질소 이온을 주입하되, 채널폭 방향으로 소정의 경사각을 가지고 양방향 주입하는 단계; 상기 질소 이온이 주입된 기판 위에 게이트 산화막을 형성하는 단계 및 상기 게이트 산화막 위에 게이트 전극을 형성하는 단계를 포함한다.
MOSFET, 문턱전압, INWE, 질소

Description

ＰＭＯＳＦＥＴ 문턱전압의 ＩＮＷＥ 억제방법{INWE supression method of PMOSFET threshold voltage}
도 1a 내지 도 1c는 종래 기술에 따른 PMOSFET의 게이트를 형성하기 위한 방법을 설명하기 위해 순차적으로 나타낸 공정단면도이다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 PMOSFET의 게이트를 형성하기 위한 방법을 설명하기 위해 순차적으로 나타낸 공정단면도이다.
도 3은 본 발명에 이용된 2단계 메카니즘을 설명하해 나타낸 도면이다.
-- 도면의 주요부분에 대한 부호의 설명 --
102 : 반도체 기판 104 : 소자 분리막
106 : 완충 산화막 108 : 감광막
110 : 채널 가장자리 영역 112 : 게이트 산화막
114 : 게이트 전극
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 PMOSFET 가장자리 영역의 문턱 전압을 크게 하여 PMOSFET 문턱 전압의 INWE(Inverse Narrow Width Effect) 억제하도록 하는 PMOSFET 문턱전압의 INWE 억제방법에 관한 것이다.
잘 알려진 바와 같이, 매몰채널 PMOSFET의 문제점 중 하나는 채널 폭이 좁아짐에 따라 문턱 전압의 감소량이 커지게 되는 것이며, 이러한 현상은 INWE라 칭한다.
도 1a 내지 도 1c는 종래 기술에 따른 PMOSFET의 게이트를 형성하기 위한 방법을 설명하기 위해 순차적으로 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(12)에 트랜지스터 간의 절연을 위한 소자 분리막(14)이 형성되어 있으며, 소자 분리막(14)이 형성되어 있는 반도체 기판(12) 전면에는 후술하는 각종 이온주입 공정 시, 기판(12)이 손상되는 것을 최소화하기 위한 완충 산화막(16)을 형성한다.
그리고, 상기 완충 산화막(16) 위에는 PMOS 형성 영역을 오픈한 소정 형상의 감광막(18)을 형성한 다음, 이를 이온 주입 마스크로 이용하여 오픈된 PMOS 형성 영역에 각종 이온 예를 들어, 필드 스탑용, 펀치 쓰루 방지용 및 문턱 전압 조절용 이온 등을 주입한다.
이어서, 상기 감광막(18) 및 완충 산화막(16)을 제거한 다음, 도 1b에 도시한 바와 같이, 산화 공정을 수행함으로써, 게이트 산화막(20)을 형성한다.
도 1c에 도시한 바와 같이, 상기 게이트 산화막(20) 위에 폴리 실리콘(poly-Si)을 증착하여 게이트 전극(24)을 형성한다.
이러한 종래의 PMOSFET의 게이트 형성 방법은 INWE를 발생시키는데, 이러한 원인으로는 소자 분리막과 맞닿은 채널 가장자리 영역의 특이한 형태로 인해 전기장 크기가 중앙부 영역에 비해 큰 점과 중앙부 영역과는 다른 채널 이온 분포를 들 수 있다. 즉, 중앙보다 가장자리 영역의 채널 이온 농도가 높은데 이러한 원인은 PMOSFET의 웰 형성시, 큰 에너지로 주입된 As 및 Ph 이온에 의해 다량 발생한 실리콘 결정사이 즉, 실리콘 인터스티셜(interstitial : 이온 주입으로 주입된 원자와의 충돌에 의해 본래의 위치를 벗어나게 된 실리콘 원자)의 분포가 가장자리 영역의 붕소 농도를 크게 하는 방향으로 붕소 재분포를 일으키는 것으로 알려져 있다.
이러한 문제로 인해 좁은 채널폭을 사용하는 PMOSFET의 경우 문턱 전압의 큰 감소로 인해 기대치보다 큰 누설 전류가 흐르게 되며, 이러한 현상을 억제하기 위해서는 가장자리 영역의 문턱 전압을 크게 할 필요가 있게 된다. 이렇게 가장자리 영역의 문턱 전압을 높이기 위하여 사용할 수 있는 방법 중의 하나는 가장자리 영역의 채널이온 분포를 변화시키는 것이다.
하지만, 채널이온 분포를 변화시키기 위해서 PMOSFET의 채널을 형성한 직후 RTA(Rapid Thermal Annealing)를 실시할 수 있는데 이를 위해서는 현재의 트랜지스터 채널형성 순서를 셀, NMOSFET 및 PMOSFET에서 PMOSFET를 제일 먼저 형성하는 순서로 변경하여야 하는데 이는 개발초기가 아니면 중대한 문제점이 된다.
따라서, 본 발명의 주목적은 종래의 트랜지스터 형성의 순서를 바꾸지 않은 상태에서 PMOSFET 가장자리 영역의 문턱 전압을 크게 하기 위해 질소이온 주입을 실시하여 PMOSFET 문턱 전압의 INWE(Inverse Narrow Width Effect) 억제 방법을 제공하는데 있다.
상기와 같은 목적을 실현하기 위한 본 발명은 소자 분리막이 형성된 반도체 기판 위에 PMOS 형성 영역을 오픈하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 이온 주입 마스크로 오픈된 PMOS 형성영역의 기판 내에 필드스탑용 이온과 펀치쓰루방지용 이온 및 문턱전압조절용 이온을 주입하는 단계; 상기 PMOS 형성영역에 질소 이온을 주입하되, 채널폭 방향으로 소정의 경사각을 가지고 양방향 주입하는 단계; 상기 질소 이온이 주입된 기판 위에 게이트 산화막을 형성하는 단계 및 상기 게이트 산화막 위에 게이트 전극을 형성하는 단계를 포함하는 PMOSFET 문턱전압의 INWE 억제방법을 제공한다.
여기서, 상기 질소 이온은 상기 반도체 기판의 표면에 수직한 방향에 대하여 10~89°의 경사각을 가지는 경사 이온 주입하는 것이 바람직하며, 이는 PMOS 형성영역의 중앙부 영역에는 많은 양의 질소 이온을 주입하는 반면 가장자리 영역에는 중앙부 영역에 비해 상대적으로 작은 양의 질소 이온을 주입하기 위함이다.
또한, 상기 질소 이온은 1KeV~50KeV의 주입에너지와 1E13~5E15의 도즈량으로 주입하는 것이 바람직하다.
또한, 상기 소자 분리막이 형성된 반도체 기판 전면에 PMOS 형성영역을 오픈 하는 감광막 패턴을 형성하기 이전에 완충 산화막을 형성하는 단계를 더 포함하여, 상기 PMOS 형성영역에 이온 주입 공정 시, 주입되는 이온에 의해 기판이 손상되는 것을 최소화 할 수 있다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 PMOSFET의 게이트를 형성하기 위한 방법을 설명하기 위해 순차적으로 나타낸 공정단면도이고, 도 3은 본 발명에 이용된 2단계 메카니즘을 설명하해 나타낸 도면이다.
먼저, 도 2a에 도시한 바와 같이, 반도체 기판(102) 내에 STI 공정 등을 이용하여 소자 분리막(104)을 형성하여 활성 영역과 비활성 영역을 정의한다.
이어서, 상기 소자 분리막(104)이 형성된 기판(102) 위에 후술하는 이온 주입 공정 시, 주입되는 이온에 의해 기판(102)의 표면이 손상되는 것을 최소화하기 위한 완충 산화막(106)을 형성한다.
계속하여, PMOSFET의 웰을 형성하기 위해 마스크로 사용하기 위한 소정 형상의 감광막(108)을 완충 산화막(106) 상에 형성하여 PMOS 형성영역만을 오픈시키고, 상기 오픈된 PMOS 형성영역에 필드스탑용(Field Stop), 펀치쓰루방지용 및 문턱전압조절용 이온주입을 실시한다.
그 다음, 도 2b에 도시한 바와 같이, 상기 감광막(108)을 이온 주입 마스크로 오픈된 PMOS 형성영역에 소정의 경사각을 주어서 질소(Nitrogen) 이온을 주입한다. 이때, 질소 이온은 1KeV~50KeV의 주입에너지, 1E13~5E15의 도즈량으로 반도체 기판(102)의 표면에 수직한 방향에서 대하여 10~89°의 경사각을 가지고 채널폭 방향으로 양방향 주입한다. 이에 따라, 본 발명은 PMOS 형성영역의 중앙부 영역에는 많은 양의 질소 이온이 주입되는 반면 가장자리 영역에는 중앙부 영역에 비해 상대적으로 작은 양의 질소 이온이 주입된다.
그리고 나서, 도 2c에 도시한 바와 같이, 상기 감광막(108) 및 완충 산화막(106)을 제거한다.
계속하여, 도 2d에 도시한 바와 같이, 상기 반도체 기판(102)을 산화시켜 PMOS 형성영역의 반도체 기판(102)과 소자 분리막(104) 위에 게이트 산화막(112)을 형성한다. 이때, 본 발명은 PMOS 형성영역 즉, 채널 영역의 가장자리 영역(110)에는 주입된 질소 이온 양이 중앙부 영역에 주입된 질소 이온 양보다 적기 때문에 산화시, 전기적 및 물리적으로 산화막 두께가 다른 영역보다 두껍게 형성된다.
도 3은 본 발명에 이용된 2단계 메카니즘을 설명하기 위한 도면으로서, 중앙부 영역보다 전기적 및 물리적으로 두꺼운 산화막이 형성된 부분을 원으로 표시하였으며 질소에 의하여 붕소(B)가 확산억제 되는 것을 설명하고 있다.
앞서 설명한 바와 같이, 본 발명의 바람직한 실시예에 따른 PMOSFET 문턱전 압의 INWE 억제방법은 종래의 트랜지스터 형성의 순서를 바꾸지 않은 상태에서 질소이온 주입을 실시하여 PMOS 형성영역 가장자리 영역의 문턱 전압을 크게 한다. 특히, 질소이온 주입이 PMOS 형성영역에만 실시되게 하기 위해서는 채널이온 주입시 병행하여 실시하는 것이 바람직하다.
또한, 상기 본 발명의 실시예에 따른 질소이온은 PMOS 형성영역의 중앙부 영역에는 많이 주입되는 반면 가장자리 영역에는 중앙부 영역에 비하여 상대적으로 적은 양이 주입되기 때문에 이후 진행하는 산화 공정에 의해 형성되는 게이트 산화막의 성장속도가 느려지기 때문에 가장자리 영역은 다른 영역보다 두껍게 형성되고 문턱전압도 다른 영역보다 상대적으로 크게 된다.
또한, 붕소의 채널 가장자리로의 이동이 가장자리에 주입된 질소가 중앙부 영역보다 주입된 양은 적으므로 인해 억제되어 가장자리의 채널이온 농도가 종래 기술보다 감소하게 되어 또 하나의 문턱전압 증가요인으로 작용하는 것이 가능하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기한 바와 같이 본 발명은 채널 폭의 감소에 따른 PMOSFET 문턱전압의 감 소 폭이 적어지게 됨으로써, 좁은 채널 폭을 가지는 PMOSFET 사용시 우려되는 급격한 누설전류의 증가를 억제시킬 수 있으며, 상대적으로 더 좁은 채널폭을 가지는 PMOSFET의 사용가능성도 높일 수 있는 효과가 있다.

Claims (4)

  1. 소자 분리막이 형성된 반도체 기판 위에 PMOS 형성영역을 오픈하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 이온 주입 마스크로 오픈된 PMOS 형성영역의 기판 내에 필드스탑용 이온과 펀치쓰루방지용 이온 및 문턱전압조절용 이온을 주입하는 단계;
    상기 PMOS 형성영역에 질소 이온을 주입하되, 채널폭 방향으로 소정의 경사각을 가지고 양방향 주입하여 상기 PMOS 형성영역의 양측 가장자리 영역에 주입된 상기 질소 이온의 양이 상기 PMOS 형성영역의 중앙부 영역에 주입된 상기 질소 이온의 양 보다 적게 상기 질소 이온을 주입하는 단계;
    상기 질소 이온이 주입된 기판 위에 상기 질소 이온의 주입에 의해 상기 PMOS 형성영역의 양측 가장자리 영역에 상기 중앙부 영역에서 보다 두꺼운 두께를 가지는 게이트 산화막을 형성하는 단계 및
    상기 게이트 산화막 위에 게이트 전극을 형성하되 상기 게이트 전극 아래의 상기 PMOS 형성영역인 채널 영역이 상기 게이트 산화막의 두꺼운 두께를 가지는 부분들이 양측 가장자리에 각각 위치하게 상기 게이트 전극을 형성하는 단계를 포함하는 PMOSFET 문턱전압의 INWE 억제방법.
  2. 제1항에 있어서,
    상기 질소 이온은 상기 반도체 기판의 표면에 수직한 방향에 대하여 10~89°의 경사각을 가지고 주입하는 PMOSFET 문턱전압의 INWE 억제방법.
  3. 제1항 또는 제2항에 있어서,
    상기 질소 이온은 1KeV~50KeV의 주입에너지와 1E13~5E15의 도즈량으로 주입 하는 PMOSFET 문턱전압의 INWE 억제방법.
  4. 제 1 항에 있어서,
    상기 소자 분리막이 형성된 반도체 기판 전면에 감광막 패턴을 형성하기 이전에 완충 산화막을 형성하는 단계를 더 포함하는 PMOSFET 문턱전압의 INWE 억제방법.
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* Cited by examiner, † Cited by third party
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