CN106486424B - 半导体器件的形成方法 - Google Patents

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Abstract

一种半导体器件的形成方法，包括：在第三区域的基底上、第一区域的层间介质层顶部表面、第一伪栅顶部表面、第二区域的层间介质层顶部表面以及第二金属栅极顶部表面形成第一掩膜层；在第二金属栅极上方的第一掩膜层表面形成第二掩膜层，且第二掩膜层的材料与第一掩膜层的材料不同；在第三区域的基底上形成图形层；以图形层为掩膜，刻蚀去除位于第一区域的第一掩膜层以及第一伪栅，在第一区域的层间介质层内形成第一开口，在形成第一开口的过程中第二区域的第二掩膜层被刻蚀、且第二金属栅极顶部表面被第一掩膜层覆盖；去除位于第二金属栅极顶部表面的第一掩膜层；形成填充满第一开口的第一金属栅极。本发明提高了半导体器件的电学性能和可靠性。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体器件的形成方法。
背景技术
目前，在半导体器件的制造工艺中，P型金属氧化物半导体(PMOS，P type MetalOxide Semiconductor)管、N型金属氧化物半导体(NMOS，N type Metal OxideSemiconductor)管、或者由PMOS管和NMOS管共同构成的互补型金属氧化物半导体(CMOS，Complementary Metal Oxide Semiconductor)管是构成芯片的主要器件。
随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，器件的几何尺寸遵循摩尔定律不断缩小。当器件尺寸减小到一定程度时，各种因为器件的物理极限所带来的二级效应相继出现，器件的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决器件漏电流大的问题。器件的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了器件的漏电流。
然而，尽管引入的高k金属栅工艺，现有技术形成的半导体器件的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，改善半导体器件的电学性能和可靠性。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供包括第一区域、第二区域和第三区域的基底，所述第一区域部分基底上形成有第一伪栅，所述第二区域部分基底上形成有第二金属栅极，所述第一区域和第二区域基底表面形成有层间介质层，且所述层间介质层还覆盖于第一伪栅侧壁表面和第二金属栅极侧壁表面；在所述第三区域的基底上、第一区域的层间介质层顶部表面、第一伪栅顶部表面、第二区域的层间介质层顶部表面以及第二金属栅极顶部表面形成第一掩膜层；在所述第二金属栅极上方的第一掩膜层表面形成第二掩膜层，且所述第二掩膜层的材料与第一掩膜层的材料不同；在所述第三区域的基底上形成图形层；以所述图形层为掩膜，刻蚀去除位于第一区域的第一掩膜层以及第一伪栅，在所述第一区域的层间介质层内形成第一开口，在形成第一开口的过程中所述第二区域的第二掩膜层被刻蚀、且所述第二金属栅极顶部表面被第一掩膜层覆盖；去除所述位于第二金属栅极顶部表面的第一掩膜层；形成填充满所述第一开口的第一金属栅极。
可选的，所述第二掩膜层的材料为非金属氮化物。
可选的，所述第二掩膜层的材料为氮化硼或氮化硅。
可选的，所述第二掩膜层还位于第二区域的层间介质层上方。
可选的，形成所述第二掩膜层的工艺步骤包括：在所述第一掩膜层表面形成第二初始掩膜层；在所述第二区域的第二初始掩膜层表面形成光刻胶层；以所述光刻胶层为掩膜，刻蚀去除位于第一区域的第二初始掩膜层，形成所述第二掩膜层；去除所述光刻胶层。
可选的，所述第二初始掩膜层的材料为氮化硼；采用化学气相沉积工艺形成所述第二初始掩膜层，化学气相沉积工艺的工艺参数包括：腔室压强为标准大气压，腔室温度为500摄氏度至1500摄氏度，BCl3流量为100sccm至5000sccm，还向腔室内通入N2、NH3和H2，其中，N2、NH3和H2的流量比为1:1:2。
可选的，所述第一掩膜层的材料与层间介质层的材料相同。
可选的，所述第一掩膜层的材料为氧化硅；所述层间介质层的材料为氧化硅。
可选的，所述第一掩膜层的厚度为10埃至200埃；所述第二掩膜层的厚度为10埃至400埃。
可选的，形成所述第一开口的工艺步骤包括：以所述图形层为掩膜，采用第一刻蚀工艺刻蚀去除位于第一区域的第一掩膜层；接着，采用第二刻蚀工艺刻蚀去除所述第一伪栅。
可选的，所述第一刻蚀工艺的工艺参数包括：腔室压强为1毫托至500毫托，源功率为100瓦至1000瓦，偏置电压为0伏至300伏，CF4流量为0sccm至500sccm，O2流量为0sccm至100sccm，Cl2流量为0sccm至200sccm。
可选的，所述第二刻蚀工艺的工艺参数包括：腔室压强为1毫托至500毫托，源功率为100瓦至1000瓦，偏置电压为0伏至300伏，HBr流量为0sccm至500sccm，O2流量为0sccm至100sccm，H2流量为0sccm至200sccm。
可选的，在形成所述第一开口的过程中，第二区域的第二掩膜层被完全刻蚀去除；或者，在形成所述第一开口的过程中，第二区域的部分厚度的第二掩膜层被刻蚀去除。
可选的，所述图形层的材料包括光刻胶材料。
可选的，所述层间介质层还位于第三区域的基底上；所述图形层位于第三区域的层间介质层顶部表面。
可选的，采用湿法刻蚀工艺，去除所述位于第二金属栅极顶部表面的第一掩膜层。
可选的，所述第一金属栅极包括：位于第一开口底部和侧壁表面的第一功函数层；位于第一功函数层表面且填充满所述第一开口的第一金属体层，且所述第一金属体层顶部与第一区域层间介质层顶部齐平。
可选的，形成所述第一金属栅极的工艺步骤包括：在所述第一开口底部和侧壁表面形成第一功函数层，且所述第一功函数层还覆盖于层间介质层顶部表面以及第二金属栅极顶部表面；在所述第一功函数层表面形成第一金属体层，所述第一金属体层填充满第一开口；研磨去除高于层间介质层顶部表面的第一金属体层以及第一功函数层。
可选的，所述第一区域为NMOS区域或PMOS区域；所述第二区域为NMOS区域或PMOS区域，且所述第二区域和第一区域的区域类型不同。
可选的，所述第一金属栅极与基底之间形成有第一栅介质层；所述第二金属栅极与基底之间形成有第二栅介质层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体器件的形成方法的技术方案中，在第三区域的基底上形成图形层之前，在第三区域的基底上、第一区域的层间介质层顶部表面、第一伪栅顶部表面、第二区域的层间介质层顶部表面以及第二金属栅极顶部表面形成第一掩膜层；在第二金属栅极上方的第一掩膜层表面形成第二掩膜层，且所述第二掩膜层的材料与第一掩膜层的材料不同。然后以图形层为掩膜，刻蚀去除第一区域的第一掩膜层以及第一伪栅，在所述第一区域的层间介质层内形成第一开口，在形成第一开口的过程中所述第二区域的第二掩膜层被刻蚀、且第二金属栅极顶部表面被第一掩膜层覆盖。由于本发明的刻蚀去除第一伪栅的过程中，第二金属栅极顶部表面被第一掩膜层覆盖，因此避免了第二金属栅极暴露在刻蚀环境中，从而防止第二金属栅极受到等离子体诱导损伤，避免第二金属栅极发生电化学腐蚀，使得第二金属栅极始终保持良好的性能，从而改善半导体器件的电学性能和可靠性。
进一步，本发明中第一掩膜层的材料与层间介质层的材料相同，由于刻蚀去除第一伪栅的刻蚀工艺对第一伪栅与层间介质层之间具有较大的刻蚀选择性，相应的，刻蚀去除第一伪栅的刻蚀工艺对第一伪栅与第一掩膜层也具有较大的刻蚀选择性；即使在第一开口形成之前第二区域的第二掩膜层已经被刻蚀去除，即第二区域的第一掩膜层暴露在刻蚀去除第一伪栅的刻蚀工艺环境中，由于刻蚀去除第一伪栅的刻蚀工艺对第一掩膜层的刻蚀速率很小，使得第二金属栅极顶部表面始终被第一掩膜层覆盖，从而进一步提高第一掩膜层对第二金属栅极顶部表面的保护作用，进一步改善半导体器件的电学性能。
附图说明
图1至图4为本发明一实施例提供的半导体器件形成过程的剖面结构示意图；
图5至图14为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体器件的电学性能仍有待提高。
经研究发现，为了同时满足NMOS管和PMOS管改善阈值电压(Threshold Voltage)的要求，通常采用不同的金属材料作为NMOS管和PMOS管的金属栅极中功函数(WF，WorkFunction)层材料，因此NMOS管和PMOS管的金属栅极是先后形成的，而非同时形成NMOS管和PMOS管金属栅极。
在一个实施例中，参考图1，提供基底100，所述基底100包括PMOS区域、NMOS区域以及其他器件区域；所述NMOS区域基底100上形成有第一伪栅111，所述PMOS区域基底100上形成有第二伪栅121，所述PMOS区域、NMOS区域以及其他器件区域基底100上形成有层间介质层101，且所述层间介质层101覆盖于第一伪栅111侧壁以及第二伪栅121侧壁。
第一伪栅111与基底100之间还形成有第一金属阻挡层，所述第一金属阻挡层与基底100之间还形成有第一栅介质层(未标示)；后续在刻蚀去除第一伪栅111时，所述第一金属阻挡层起到刻蚀阻挡作用，避免对第一栅介质层造成刻蚀损伤。第二伪栅121与基底100之间还形成有第二金属阻挡层，所述第二金属阻挡层与基底100之间还形成有第二栅介质层(未标示)；后续在刻蚀去除第二伪栅121时，第二金属阻挡层起到保护第二栅介质层的作用。
参考图2，刻蚀去除所述第一伪栅111(参考图1)，在NMOS区域层间介质层101内形成第一开口；形成填充满所述第一开口的第一金属栅极112，且所述第一金属栅极112材料具有第一功函数。
参考图3，形成覆盖于层间介质层101表面、第一金属栅极112表面以及第二伪栅121表面的初始硬掩膜层102。
参考图4，刻蚀所述初始硬掩膜层102(参考图3)形成覆盖于其他器件区域层间介质层101表面的硬掩膜层103，所述硬掩膜层103暴露出第一金属栅极112、第二伪栅121、以及NMOS区域和PMOS区域的层间介质层101表面。
然后，以所述硬掩膜层103为掩膜，刻蚀去除第二伪栅121，在所述PMOS区域层间介质层101内形成第二开口；形成填充满所述第二开口的第二金属栅极，且所述第二金属栅极材料具有第二功函数。
采用上述方法，能够使得PMOS管和NMOS管的金属栅极的功函数不同，分别满足PMOS管和NMOS管对金属栅极功函数的要求。然而，采用上述方法形成的半导体器件中，NMOS管的性能低下从而造成半导体器件的电学性能整体低下。
研究发现，在刻蚀初始掩膜层102以形成硬掩膜层103的过程中，第一金属栅极112顶部表面会暴露在刻蚀环境中，因此刻蚀初始掩膜层102的工艺会对导致第一金属栅极112受到等离子体诱导损伤(PID，Plasma Induced Damage)。进一步研究发现，刻蚀去除第二伪栅121的刻蚀气体包括H2或Cl2，且在刻蚀去除第二伪栅121过程中第一金属栅极111顶部表面会暴露在刻蚀环境中，H2或Cl2形成的等离子体会对第一金属栅极112进行轰击，导致第一金属栅极112进一步受到等离子体诱导损伤。另一方面，氢离子或氯离子会进入第一金属栅极112内，当第一金属栅极112顶部表面具有水分时，氢离子或氯离子会与第一金属栅极112的材料发生电化学反应，进而导致第一金属栅极112发生腐蚀，造成NMOS管的电学性能低下。
为解决上述问题，本发明提供一种半导体器件的形成方法，在第三区域的基底上形成图形层之前，在第三区域的基底上、第一区域的层间介质层顶部表面、第一伪栅顶部表面、第二区域的层间介质层顶部表面以及第二金属栅极顶部表面形成第一掩膜层；在第二金属栅极上方的第一掩膜层表面形成第二掩膜层，且所述第二掩膜层的材料与第一掩膜层的材料不同。然后以图形层为掩膜，刻蚀去除第一区域的第一掩膜层以及第一伪栅，在所述第一区域的层间介质层内形成第一开口，在形成第一开口的过程中所述第二区域的第二掩膜层被刻蚀、且第二金属栅极顶部表面被第一掩膜层覆盖。由于本发明的刻蚀去除第一伪栅的过程中，第二金属栅极顶部表面被第一掩膜层覆盖，因此避免了第二金属栅极暴露在刻蚀环境中，从而防止第二金属栅极受到等离子体诱导损伤，避免第二金属栅极发生电化学腐蚀，使得第二金属栅极始终保持良好的性能，从而改善半导体器件的电学性能和可靠性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图14为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。
参考图5，提供基底200，所述基底200包括第一区域I、第二区域II和第三区域III，所述第一区域I部分基底200上形成有第一伪栅212，所述第二区域II部分基底100上形成有第二伪栅222，所述第一区域I和第二区域II基底200表面形成有层间介质层201，且所述层间介质层201还覆盖于第一伪栅212侧壁表面和第二伪栅222的侧壁表面。
所述基底200的材料为硅、锗、锗化硅、砷化镓、碳化硅或镓化铟；所述基底200还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，所述基底200的材料为硅。
所述第一区域I为NMOS区域或PMOS区域，所述第二区域II为NMOS区域或PMOS区域；所述第一区域I和第二区域I可以为相邻或间隔。所述第一区域I和第二区域II的区域类型不同，当所述第一区域I为NMOS区域时，所述第二区域II为PMOS区域，当所述第一区域I为PMOS区域时，所述第二区域II为NMOS区域。在本发明的实施例中，以所述第一区域I为NMOS区域，第二区域II为PMOS区域做示范性说明，后续在NMOS区域形成NMOS管，在PMOS区域形成PMOS管。
所述第三区域III为形成有其他器件的区域、或者为待形成其他器件的区域。本实施例中，所述层间介质层201还位于第三区域III基底200表面
本实施例以第三区域III基底200表面形成有层间介质层201覆盖作为示例。
所述基底200内还可以形成有浅沟槽隔离结构，所述浅沟槽隔离结构的填充材料为氧化硅、氮化硅或氮氧化硅。
所述第一伪栅212的材料为多晶硅、氮化硅或非晶碳；所述第二伪栅222的材料为多晶硅、氮化硅或非晶碳。本实施例中，所述第一伪栅212的材料为多晶硅，第二伪栅222的材料为多晶硅。
本实施例中，第一伪栅212与基底200之间还形成有第一栅介质层211，第二伪栅222与基底200之间还形成有第二栅介质层221，其中，第一栅介质层211和第二栅介质层221的材料均为高k栅介质材料，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，例如，高k栅介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
为了防止后续刻蚀第一伪栅212的工艺对第一栅介质层211造成损伤，还可以在第一栅介质层211与第一伪栅212之间形成刻蚀停止层，在第二栅介质层221与第二伪栅222之间形成刻蚀停止层，所述刻蚀停止层的材料可以为TiN或TaN。
在其他实施例中，所述第一栅介质层和第二栅介质层也可以为伪栅介质层，后续在刻蚀去除第一伪栅的同时刻蚀去除第一栅介质层，在刻蚀去除第二伪栅的同时刻蚀去除第二栅介质层；然后，在形成第一金属栅极之前，重新形成第一高k栅介质层，在形成第二金属栅极之前，重新形成第二高k栅介质层。
本实施例中，所述层间介质层201的材料为氧化硅。所述层间介质层201、第一伪栅212与第二伪栅222顶部表面齐平。
在一个具体实施例中，形成第一栅介质层211、第一伪栅212、第二栅介质层221、第二伪栅222以及层间介质层201的工艺步骤包括：在所述基底200表面形成栅介质膜、以及位于栅介质膜表面的伪栅膜；图形化所述伪栅膜，形成位于第一区域I部分基底200表面的第一栅介质层211、以及位于第一栅介质层211表面的第一伪栅212，形成位于第二区域II部分基底200表面的第二栅介质层221、以及位于第二栅介质层221表面的第二伪栅222；然后，在第一区域I、第二区域II和第三区域III基底200表面形成层间介质层201，所述层间介质层201覆盖于第一伪栅212侧壁表面以及第二伪栅222侧壁表面；平坦化所述层间介质层201，直至层间介质层201顶部与第一伪栅212、第二伪栅222顶部齐平。
参考图6，刻蚀去除所述第二伪栅222(参考图5)，在第二区域II层间介质层201内形成第二开口；形成填充满所述第二开口的第二金属栅极。
采用干法刻蚀工艺刻蚀去除所述第二伪栅222，干法刻蚀工艺的刻蚀气体包括CF4、HBr、Cl2、HCl、O2、CHF3、NF3或SF6中的一种或几种。
本实施例中，刻蚀去除第二伪栅222的工艺参数为：刻蚀气体为HBr、O2和Cl2，还向刻蚀腔室内通入He，刻蚀腔室压强为2毫托至50毫托，刻蚀的源功率为200瓦至2000瓦，刻蚀加偏压功率为10瓦至100瓦，HBr流量为50sccm至500sccm，O2流量为2sccm至20sccm，Cl2流量为10sccm至300sccm，He流量为50sccm至500sccm。
为了改善第二金属栅极的功函数以提高PMOS管的驱动性能，所述第二金属栅极包括：位于第二开口底部和侧壁表面的第二功函数层223、位于第二功函数层223表面且填充满第二开口的第二金属体层224。所述第二金属体层224顶部与第二区域II层间介质层201表面齐平。
其中，第二功函数层223的材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev。第二功函数层223的材料为TiN、TaN、TaSiN、TiSiN、TaAlN或TiAlN中的一种或几种；所述第二金属体层224的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。
本实施例中，第二功函数层223的材料为TiN，第二金属体层224的材料为Al。第二金属栅极与基底200之间还形成有第二栅介质层221。
本实施例中，所述层间介质层201覆盖于第二金属栅极侧壁表面，且所述层间介质层201顶部与第二金属栅极顶部齐平。
在其他实施例中，第二伪栅和基底之间形成的第二栅介质层为伪栅介质层时，则在刻蚀去除第二伪栅之后还刻蚀去除第二栅介质层，在形成第二金属栅极之前，在第二开口底部和侧壁表面形成高k栅介质层，所述高k栅介质层的材料为高k介质材料。
参考图7，在所述第三区域III的基底200上、第一区域I的层间介质层201顶部表面、第一伪栅212顶部表面、第二区域II的层间介质层201顶部表面以及第二金属栅极顶部表面形成第一掩膜层202。
本实施例中，所述第三区域III基底200被层间介质层201覆盖，因此所述第三区域III的基底200上的第一掩膜层202位于第三区域III的层间介质层201表面。
后续第一区域I的第一掩膜层202会被刻蚀去除，且第二区域II的第一掩膜层202起到保护第二金属栅极的作用，防止第二金属栅极暴露在刻蚀去除第一伪栅212的刻蚀工艺中，从而防止第二金属栅极受到等离子体诱导损伤。
所述第一掩膜层202的材料与层间介质层201的材料相同。其好处在于：后续刻蚀去除第一伪栅212的刻蚀工艺对层间介质层201的刻蚀速率很小，同样的，刻蚀去除第一伪栅212的刻蚀工艺对第一掩膜层202的刻蚀速率很小，因此刻蚀去除第一伪栅212的过程中，第二金属栅极顶部表面的第一掩膜层202受到的刻蚀速率很小，使得第二金属栅极顶部表面能够被第一掩膜层202保护，从而避免第二金属栅极顶部暴露在刻蚀去除第一伪栅212的刻蚀环境中。
本实施例中，所述第一掩膜层202的材料为氧化硅。
若第一掩膜层202的厚度过薄，则后续在刻蚀去除第一伪栅212的过程中，位于第二金属栅极顶部表面的第一掩膜层202容易被刻蚀去除，造成第二金属栅极暴露在刻蚀第一伪栅212的刻蚀环境中；若第一掩膜层202的厚度过厚，则后续刻蚀去除位于第一伪栅212顶部表面的第一掩膜层202所需的刻蚀时间过长。
为此，本实施例中，所述第一掩膜层202的厚度为10埃至200埃。
参考图8，在所述第一掩膜层202表面形成第二初始掩膜层203。
本实施例中，所述第二初始掩膜层203位于第一区域I、第二区域II和第三区域III的第一掩膜层202表面。
后续会刻蚀去除位于第一区域I基底200上方的第二初始掩膜层203，保留位于第二金属栅极上方的第二初始掩膜层203，以形成位于第二金属栅极顶部表面的第二掩膜层。
所述第二初始掩膜层203的材料与所述第一掩膜层202的材料不同，从而使得后续能够刻蚀去除第一区域I的第二初始掩膜层203，且保留第一区域I的第一掩膜层202。所述第二初始掩膜层203的材料为非金属氮化物。
本实施例中，所述第二初始掩膜层203的材料为氮化硼，采用化学气相沉积工艺形成所述第二初始掩膜层203，化学气相沉积工艺的工艺参数包括：腔室压强为标准大气压，腔室温度为500摄氏度至1500摄氏度，BCl3流量为100sccm至5000sccm，还向腔室内通入N2、NH3和H2，其中，N2、NH3和H2的流量比为1:1:2。
在另一实施例中，所述第二初始掩膜层的材料还能够为氮化硅。
若第二初始掩膜层203的厚度过薄，则后续相应形成的第二掩膜层的厚度也较薄，后续在刻蚀去除第一伪栅212的刻蚀过程中第二掩膜层会过早的被刻蚀去除，进而造成位于第二掩膜层下方的第一掩膜层202被刻蚀去除，导致第二金属栅极暴露在刻蚀去除第一伪栅212的刻蚀环境中。若第二初始掩膜层203的厚度过厚，则后续刻蚀去除第一区域I上方的第二初始掩膜层203所需的时间过长。
综合上述因素考虑，本实施例中，所述第二初始掩膜层203的厚度为10埃至400埃。
参考图9，在所述第二区域II的第二初始掩膜层203表面形成光刻胶层204。
所述光刻胶层204为后续刻蚀去除第一区域I的第二初始掩膜层203的掩膜。本实施例中，为了减小形成光刻胶层204的工艺难度，所述光刻胶层204还位于第三区域III的第二初始掩膜层203表面。
形成所述光刻胶层204的工艺步骤包括：在所述第二初始掩膜层203表面旋转涂覆光刻胶膜；对所述光刻胶膜进行曝光处理以及显影处理，去除位于第一区域I的第二初始掩膜层203表面的光刻胶膜，形成位于第二区域II和第三区域III的第二初始掩膜层203表面的光刻胶层204。
在其他实施例中，在形成所述光刻胶层之前，还能够在第二初始掩膜层表面形成底部抗反射涂层。
参考图10，以所述光刻胶层204(参考图9)为掩膜，刻蚀去除位于第一区域I的第二初始掩膜层203(参考图9)，在所述第二金属栅极上方的第一掩膜层202表面形成第二掩膜层205。
本实施例中，所述第二掩膜层205还位于第二区域II的层间介质层201上方，即所述第二掩膜层205还位于第二区域II的层间介质层201上方的第一掩膜层202表面；所述第二掩膜层205还位于第三区域III的层间介质层201上方。
采用干法刻蚀工艺，刻蚀去除所述位于第一区域I的第二初始掩膜层203。
形成的第二掩膜层205的材料为非金属氮化物。本实施例中，所述第二掩膜层205的材料为氮化硼，第二掩膜层205的厚度为10埃至400埃。
在另一实施例中，所述第二掩膜层的材料还能够为氮化硅。
在形成所述第二掩膜层205之后，采用灰化工艺或湿法去胶工艺去除所述光刻胶层204。
参考图11，在所述第三区域III的基底200上形成图形层206。
本实施例中，由于第三区域III的基底200表面形成有层间介质层201、位于层间介质层201表面的第一掩膜层202以及位于第一掩膜层202表面的第二掩膜层205，因此所述图形层206位于第三区域III的第二掩膜层205表面。
所述图形层206为后续刻蚀第一伪栅212的掩膜。所述图形层206的材料包括光刻胶材料。
本实施例中，所述图形层206的材料为光刻胶材料。在其他实施例中，所述图形层还能够为底部有机抗反射涂层以及位于底部有机抗反射涂层表面的光刻胶层。
参考图12，以所述图形层206为掩膜，刻蚀去除位于第一区域I的第一掩膜层202以及第一伪栅212(参考图11)，且刻蚀去除位于第二金属栅极上方的第二掩膜层205，在所述第一区域I的层间介质层201内形成第一开口207。
本实施例中，在刻蚀去除第一伪栅212之前，采用第一刻蚀工艺刻蚀去除位于第一区域I的第一掩膜层202，直至第一伪栅212顶部表面被暴露出来。接着，采用第二刻蚀工艺刻蚀去除第一伪栅212，在第一区域I的层间介质层201内形成第一开口207。
所述第二掩膜层205的材料为非金属氮化物。本实施例中，所述第二掩膜层205的材料为氮化硼。在其他实施例中，所述第二掩膜层的材料还能够为氮化硅。
由于第一掩膜层202和第二掩膜层205的材料不同，所述第一刻蚀工艺对第一掩膜层202与第二掩膜层205具有较大的刻蚀选择性，且第一掩膜层202的厚度较薄，因此在第一刻蚀工艺过程中，位于第二区域II的第二掩膜层205受到的损失小，从而防止第二区域II的第一掩膜层202暴露在第一刻蚀工艺环境中。
在一个具体实施例中，所述第一刻蚀工艺的工艺参数包括：腔室压强为1毫托至500毫托，源功率为100瓦至1000瓦，偏置电压为0伏至300伏，CF4流量为0sccm至500sccm，O2流量为0sccm至100sccm，Cl2流量为0sccm至200sccm。
接着，对所述第一伪栅212进行第二刻蚀工艺。由于与第二掩膜层205的厚度相比较而言，所述第一伪栅212的厚度厚的多，因此在刻蚀形成第一开口207的过程中，位于第二区域II的第二掩膜层205会被刻蚀。本实施例中，在形成所述第一开口207的过程中，第二刻蚀工艺能够将第二区域II的第二掩膜层205完全刻蚀去除。在其他实施例中，第二刻蚀工艺还能够将第二区域的部分厚度的第二掩膜层刻蚀去除。
在一个具体实施例中，所述第二刻蚀工艺的工艺参数包括：腔室压强为1毫托至500毫托，源功率为100瓦至1000瓦，偏置电压为0伏至300伏，HBr流量为0sccm至500sccm，O2流量为0sccm至100sccm，H2流量为0sccm至200sccm。
本实施例中，所述第一掩膜层202的材料与层间介质层201的材料相同，由于第二刻蚀工艺对第一伪栅212与层间介质层201之间具有较大的刻蚀选择性，相应的，第二刻蚀工艺对第一伪栅212与第一掩膜层202具有较大的刻蚀选择性。
因此，所述第二刻蚀工艺对第二区域II的第一掩膜层202的刻蚀速率很小，使得在第二刻蚀工艺过程中第二金属栅极顶部表面始终被第一掩膜层202覆盖，防止第一金属栅极顶部暴露在第二刻蚀工艺环境中，进而避免第二刻蚀工艺中的等离子体对第二金属栅极造成等离子体诱导损伤，防止第二金属栅极内发生电化学反应。因此，本实施例中，所述第二金属栅极始终保持良好的性能。
参考图13，去除所述图形层206(参考图12)。
本实施例中，所述图形层206的材料为光刻胶材料，采用湿法去胶或灰化工艺去除所述图形层206。
参考图14，去除剩余的第一掩膜层202(参考图13)以及剩余的第二掩膜层205(参考图13)；形成填充满所述第一开口207(参考图13)的第一金属栅极。
本实施例中，第一区域I为NMOS区域，为了改善NMOS管的第一金属栅极的功函数，所述第一金属栅极包括：位于第一开口207底部和侧壁表面的第一功函数层213；位于第一功函数层213表面且填充满所述第一开口207的第一金属体层214，且所述第一金属体层214顶部与第一区域I层间介质层201顶部齐平。
所述第一功函数层213的材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev。所述第一功函数层213的材料为TiN、Mo、MoN或AlN；所述第一金属体层214的材料为Al、Cu、Ag、Au、Pt、Ni或Ti。
本实施例中，所述第一功函数层213的材料为MoN，第一金属体层214的材料为Al，第一金属体层214与基底200之间形成有第一栅介质层211。
在一个实施例中，在形成第一金属栅极之前，采用湿法刻蚀工艺刻蚀去除剩余的第一掩膜层202以及剩余的第二掩膜层205。其中，所述湿法刻蚀工艺采用的刻蚀液体为氢氟酸溶液或双氧水溶液。相应的，形成所述第一金属栅极的工艺步骤包括：在所述第一开口207底部和侧壁表面形成第一功函数层213，且所述第一功函数层213还覆盖于层间介质层201顶部表面以及第二金属栅极顶部表面；在所述第一功函数层213表面形成第一金属体层214，且所述第一金属体层214填充满第一开口207；研磨去除高于第一区域I层间介质层201顶部表面的第一金属体层214以及第一功函数层213。
本实施例中，为简化半导体工艺步骤，在形成第一金属栅极的工艺过程中，研磨去除所述剩余的第一掩膜层202以及剩余的第二掩膜层205。具体的，形成所述第一金属栅极的工艺步骤包括：在所述第一开口207的底部和侧壁表面形成第一功函数层213，且所述第一功函数层213还覆盖于层间介质层201表面、剩余的第一掩膜层202表面以及剩余的第二掩膜层205表面；在所述第一功函数层213表面形成第一金属体层214，所述第一金属体层214填充满所述第一开口207；研磨去除高于第一区域I层间介质层201顶部表面的第一金属体层214以及第一功函数层213，且研磨去除剩余的第一掩膜层202以及剩余的第二掩膜层205。
本实施例中，由于在刻蚀去除第一伪栅212的刻蚀工艺过程中，第二金属栅极顶部表面始终被第一掩膜层202覆盖，因此避免第二金属栅极顶部表面暴露在刻蚀工艺环境中，从而防止第二金属栅极受到等离子体诱导损伤，且防止第二金属栅极中产生电化学反应而造成腐蚀，使得第二金属栅极保持良好的性能，进而提高了形成的半导体器件的电学性能和可靠性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体器件的形成方法，其特征在于，包括：
提供包括第一区域、第二区域和第三区域的基底，所述第一区域部分基底上形成有第一伪栅，所述第二区域部分基底上形成有第二金属栅极，所述第一区域和第二区域基底表面形成有层间介质层，且所述层间介质层还覆盖于第一伪栅侧壁表面和第二金属栅极侧壁表面；
在所述第三区域的基底上、第一区域的层间介质层顶部表面、第一伪栅顶部表面、第二区域的层间介质层顶部表面以及第二金属栅极顶部表面形成第一掩膜层；
在所述第二金属栅极上方的第一掩膜层表面形成第二掩膜层，且所述第二掩膜层的材料与第一掩膜层的材料不同；
在所述第三区域的基底上形成图形层；
以所述图形层为掩膜，刻蚀去除位于第一区域的第一掩膜层以及第一伪栅，在所述第一区域的层间介质层内形成第一开口，在形成第一开口的过程中所述第二区域的第二掩膜层被完全刻蚀、且所述第二金属栅极顶部表面被第一掩膜层覆盖；
去除所述位于第二金属栅极顶部表面的第一掩膜层；
形成填充满所述第一开口的第一金属栅极；
其中，所述第二掩膜层的材料为非金属氮化物。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二掩膜层的材料为氮化硼或氮化硅。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二掩膜层还位于第二区域的层间介质层上方。
4.如权利要求3所述的半导体器件的形成方法，其特征在于，形成所述第二掩膜层的工艺步骤包括：在所述第一掩膜层表面形成第二初始掩膜层；在所述第二区域的第二初始掩膜层表面形成光刻胶层；以所述光刻胶层为掩膜，刻蚀去除位于第一区域的第二初始掩膜层，形成所述第二掩膜层；去除所述光刻胶层。
5.如权利要求4所述的半导体器件的形成方法，其特征在于，所述第二初始掩膜层的材料为氮化硼；采用化学气相沉积工艺形成所述第二初始掩膜层，化学气相沉积工艺的工艺参数包括：腔室压强为标准大气压，腔室温度为500摄氏度至1500摄氏度，BCl3流量为100sccm至5000sccm，还向腔室内通入N2、NH3和H2，其中，N2、NH3和H2的流量比为1:1:2。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一掩膜层的材料与层间介质层的材料相同。
7.如权利要求6所述的半导体器件的形成方法，其特征在于，所述第一掩膜层的材料为氧化硅；所述层间介质层的材料为氧化硅。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一掩膜层的厚度为10埃至200埃；所述第二掩膜层的厚度为10埃至400埃。
9.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第一开口的工艺步骤包括：以所述图形层为掩膜，采用第一刻蚀工艺刻蚀去除位于第一区域的第一掩膜层；接着，采用第二刻蚀工艺刻蚀去除所述第一伪栅。
10.如权利要求9所述的半导体器件的形成方法，其特征在于，所述第一刻蚀工艺的工艺参数包括：腔室压强为1毫托至500毫托，源功率为100瓦至1000瓦，偏置电压为0伏至300伏，CF4流量为0sccm至500sccm，O2流量为0sccm至100sccm，Cl2流量为0sccm至200sccm。
11.如权利要求9所述的半导体器件的形成方法，其特征在于，所述第二刻蚀工艺的工艺参数包括：腔室压强为1毫托至500毫托，源功率为100瓦至1000瓦，偏置电压为0伏至300伏，HBr流量为0sccm至500sccm，O2流量为0sccm至100sccm，H2流量为0sccm至200sccm。
12.如权利要求1所述的半导体器件的形成方法，其特征在于，所述图形层的材料包括光刻胶材料。
13.如权利要求1所述的半导体器件的形成方法，其特征在于，所述层间介质层还位于第三区域的基底上；所述图形层位于第三区域的层间介质层顶部表面。
14.如权利要求1所述的半导体器件的形成方法，其特征在于，采用湿法刻蚀工艺，去除所述位于第二金属栅极顶部表面的第一掩膜层。
15.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一金属栅极包括：位于第一开口底部和侧壁表面的第一功函数层；位于第一功函数层表面且填充满所述第一开口的第一金属体层，且所述第一金属体层顶部与第一区域层间介质层顶部齐平。
16.如权利要求15所述的半导体器件的形成方法，其特征在于，形成所述第一金属栅极的工艺步骤包括：在所述第一开口底部和侧壁表面形成第一功函数层，且所述第一功函数层还覆盖于层间介质层顶部表面以及第二金属栅极顶部表面；在所述第一功函数层表面形成第一金属体层，所述第一金属体层填充满第一开口；研磨去除高于层间介质层顶部表面的第一金属体层以及第一功函数层。
17.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一区域为NMOS区域或PMOS区域；所述第二区域为NMOS区域或PMOS区域，且所述第二区域和第一区域的区域类型不同。
18.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一金属栅极与基底之间形成有第一栅介质层；所述第二金属栅极与基底之间形成有第二栅介质层。
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