CN105513964A - 晶体管的形成方法 - Google Patents

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Abstract

一种晶体管的形成方法，包括：提供衬底，所述衬底上具有伪栅；形成覆盖于衬底表面、伪栅侧壁表面的层间介质层，且层间介质层顶部与伪栅顶部表面；在所述层间介质层表面形成掩膜层，且所述掩膜层暴露出伪栅顶部表面；以所述掩膜层为掩膜刻蚀去除伪栅，在层间介质层内形成凹槽，且凹槽底部侧壁表面形成有根部缺陷；采用干法刻蚀工艺刻蚀去除所述根部缺陷。本发明在去除伪栅后，采用干法刻蚀工艺刻蚀去除根部缺陷，从而提高后续在凹槽内形成的栅极的形貌，优化形成的晶体管的电学性能。

Description

晶体管的形成方法
技术领域
本发明涉及半导体制作领域技术，特别涉及一种晶体管的形成方法。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，晶体管的几何尺寸遵循摩尔定律不断缩小。当晶体管尺寸减小到一定程度时，各种因为晶体管的物理极限所带来的二级效应相继出现，晶体管的特征尺寸按比例缩小变得越来越困难。其中，在晶体管以及半导体制作领域，最具挑战性的是如何解决晶体管漏电流大的问题。晶体管的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。
当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了晶体管的漏电流。
尽管高k金属栅极的引入一定程度上能够减小晶体管的漏电流，但是，由于晶体管的形成工艺难以控制，现有技术形成的晶体管的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种晶体管的形成方法，在去除伪栅后去除根部缺陷，提高形成的栅极的质量，从而提高晶体管的电学性能。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供衬底，所述衬底上具有伪栅；形成覆盖于衬底表面以及伪栅侧壁表面的层间介质层，所述层间介质层顶部与伪栅顶部齐平；在所述层间介质层表面形成掩膜层，且所述掩膜层暴露出伪栅顶部表面；以所述掩膜层为掩膜刻蚀去除伪栅，在所述层间介质层内形成凹槽，且凹槽底部侧壁表面形成有根部缺陷；采用干法刻蚀工艺刻蚀去除所述根部缺陷。
可选的，所述干法刻蚀工艺为同步脉冲刻蚀工艺，所述同步脉冲刻蚀工艺提供第二源功率以及第二偏置功率，且第二源功率以及第二偏置功率均为脉冲模式。
可选的，所述干法刻蚀工艺的刻蚀气体包括H2。
可选的，所述干法刻蚀工艺的刻蚀气体还包括Ar。
可选的，所述同步脉冲刻蚀工艺的工艺参数为：所述第二源功率的高电平功率为1000瓦至2500瓦，第二源功率的低电平功率为500瓦至1500瓦，第二源功率的占空比为10％至80％；所述第二偏置功率的高电平功率为250瓦至500瓦，第二偏置功率的低电平功率为0瓦至200瓦，第二偏置功率的占空比为10％至80％；刻蚀腔室压强为10毫托至200毫托，H2流量为10sccm至500sccm，Ar流量为50sccm至500sccm。
可选的，所述第二源功率以及第二偏置功率的脉冲模式为同频率且同相位。
可选的，所述根部缺陷包括剩余伪栅以及覆盖在剩余伪栅表面的聚合物层。
可选的，采用同步脉冲刻蚀工艺刻蚀去除所述伪栅，同步脉冲刻蚀工艺提供第一源功率以及第一偏置功率，且第一源功率以及第一偏置功率均为脉冲模式。
可选的，所述同步脉冲刻蚀工艺的工艺参数为：所述第一源功率的高电平功率为1000瓦至2500瓦，第一源功率的低电平功率为500瓦至1500瓦，第一源功率的占空比为10％至80％；所述第一偏置功率的高电平功率为250瓦至500瓦，第一偏置功率的低电平功率为0瓦至200瓦，第一偏置功率的占空比为10％至80％；刻蚀腔室压强为10毫托至200毫托，刻蚀气体包括HBr和O2，刻蚀气体还包括Ar，其中，HBr流量为50sccm至500sccm，O2流量为5sccm至100sccm，Ar流量为50sccm至500sccm。
可选的，所述掩膜层为单层结构或叠层结构；所述掩膜层为单层结构时，所述掩膜层为光刻胶层；所述掩膜层为叠层结构时，所述掩膜层包括第一掩膜层以及位于第一掩膜层表面的第二掩膜层，所述第二掩膜层为光刻胶层。
可选的，所述第一掩膜层为单层结构或多层结构；所述第一掩膜层为单层结构时，所述第一掩膜层的材料为金属材料或底部抗反射材料层；所述第一掩膜层为叠层结构时，所述第一掩膜层包括底部掩膜层以及位于底部掩膜层表面的顶部掩膜层，其中，底部掩膜层的材料为金属材料，顶部掩膜层的材料为底部抗反射材料。
可选的，在所述衬底和伪栅之间还形成有栅介质层。
可选的，所述栅介质层的材料包括氧化硅、氮化硅、氮氧化硅、TiN、TaN或高k介质材料。
可选的，所述伪栅的材料为多晶硅、氮化硅或非晶碳。
可选的，在去除所述根部缺陷后，还包括步骤：对所述凹槽底部进行氧空位去除处理。
可选的，所述氧空位去除处理提供的工作气体包括He、CF4、NF3和SF6中的一种或几种。
可选的，所述工作气体还包括N2。
可选的，在去除所述根部缺陷后，还包括步骤：形成填充满所述凹槽的栅极，且栅极顶部与层间介质层顶部齐平。
可选的，所述栅极的材料包括：Al、Cu、Ag、Au、Pt、Ni、Ti、Ta、TaC、W、WN、WSi或TiN、TaN、TaSiN、TiSiN、TaAlN或TiAlN中一种或几种。
可选的，待形成的晶体管为NMOS晶体管、PMOS晶体管或CMOS晶体管。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的晶体管的形成方法中，在层间介质层表面形成掩膜层，且所述掩膜层暴露出伪栅顶部表面；以所述掩膜层为掩膜刻蚀去除伪栅，在层间介质层内形成凹槽；在刻蚀过程中刻蚀气体会对掩膜层造成一定程度的刻蚀，刻蚀气体与掩膜层材料发生反应形成聚合物，部分聚合物被带出刻蚀腔室，而部分聚合物落在伪栅表面；而由于在刻蚀去除伪栅过程中，层间介质层内会形成深度越来越深的凹槽，刻蚀气体撞击凹槽侧壁表面后具有向凹槽中间区域运动的动量，因此与凹槽边缘区域相比，凹槽中间区域的刻蚀速率相对较高；因此当位于凹槽中间区域的聚合物被刻蚀去除时，位于凹槽边缘区域的聚合物仍未被完全刻蚀去除；随着刻蚀时间的推移，当凹槽中间区域的伪栅被完全刻蚀去除时，凹槽边缘区域形成了根部缺陷，所述根部缺陷为剩余伪栅以及覆盖于剩余伪栅表面的聚合物层。采用干法刻蚀工艺刻蚀去除所述根部缺陷，使得凹槽侧壁完全垂直于衬底表面，使得后续在凹槽内形成的栅极的形貌良好，从而提高晶体管的电学性能。
进一步，所述干法刻蚀工艺的刻蚀气体包括H2，H2对根部缺陷具有较高的刻蚀速率，而对位于凹槽底部的衬底或栅介质层的刻蚀速率小，在刻蚀去除根部缺陷的同时，避免对凹槽底部的衬底或栅介质层造成不必要的刻蚀。
进一步，所述干法刻蚀工艺的刻蚀气体还包括Ar，所述Ar用于降低刻蚀工艺中的等离子体的电子温度，降低等离子体对凹槽底部的衬底或栅介质层造成的轰击损伤，使得凹槽底部的衬底或栅介质层保持较高的性能，进一步提高晶体管的电学性能。
进一步，所述干法刻蚀工艺为同步脉冲刻蚀工艺，同步脉冲刻蚀工艺提供第二源功率以及第二偏置功率，且第二源功率以及第二偏置功率均为脉冲模式；采用同步脉冲刻蚀工艺时，干法刻蚀工艺对掩膜层与根部缺陷的刻蚀选择比较高，避免干法刻蚀工艺对掩膜层造成不必要的刻蚀；并且，同步脉冲刻蚀工艺刻蚀去除根部缺陷时，干法刻蚀工艺对位于凹槽底部的衬底或栅介质层的刻蚀损伤更小，更有利于提高晶体管的电学性能。
进一步，所述第二源功率的高电平功率为1000瓦至2500瓦，第二源功率的低电平功率为500瓦至1500瓦，第二源功率的占空比为10％至80％；第二偏置功率的高电平功率为250瓦至500瓦，第二偏置功率的低电平功率为0瓦至200瓦，第二偏置功率的占空比为10％至80％，使得同步脉冲刻蚀工艺对根部缺陷的刻蚀速率较高，且对位于凹槽底部的衬底或栅介质层的刻蚀速率很低，在刻蚀去除根部缺陷的同时，避免对位于凹槽底部的衬底或栅介质层造成损伤。
更进一步，在去除根部缺陷后，对凹槽底部进行氧空位去除处理，以减少位于凹槽底部的衬底或栅介质层内的氧空位缺陷，从而降低晶体管的阈值电压，进一步优化晶体管的电学性能。
附图说明
图1至图2为一实施例提供的晶体管形成过程的剖面结构示意图；
图3至图12、图14为本发明另一实施例提供的晶体管形成过程的剖面结构示意图；
图13为第二源功率和第二偏置功率随时间变化示意图。
具体实施方式
由背景技术可知，现有技术形成的晶体管的性能有待提高。
针对晶体管的形成方法进行研究，在一个实施例中，以待形成的晶体管为CMOS晶体管为例，晶体管的形成方法包括以下步骤：
如图1所示，提供衬底100，所述衬底100包括第一区域10和第二区域20，第一区域10衬底100表面形成有第一伪栅结构，所述第一伪栅结构包括：第一栅介质层111以及位于第一栅介质层111表面的第一伪栅112，所述第二区域20衬底100表面形成有第二伪栅结构，所述第二伪栅结构包括：第二栅介质层121以及位于第二栅介质层121表面的第二伪栅122；在所述衬底100表面、第一伪栅结构侧壁表面以及第二伪栅结构侧壁表面形成层间介质层101，且所述层间介质层101顶部与第一伪栅结构顶部、第二伪栅结构顶部齐平。
请继续参考图1，在所述第一伪栅结构顶部表面以及第一区域10的层间介质层101表面形成光刻胶层102。
所述光刻胶层102作为后续刻蚀去除第二伪栅122的掩膜。
请参考图2，以所述光刻胶层102为掩膜，刻蚀去除第二伪栅122(请参考图1)，在第二区域20的层间介质层101内形成凹槽。
所述刻蚀工艺的刻蚀气体多为含氟气体，在刻蚀过程中，刻蚀气体中的氟会与光刻胶层102的材料发生反应生成有机聚合物(polymer)，所述有机聚合物沿刻蚀方向沉积在待刻蚀的第二伪栅122上。随着第二伪栅122被刻蚀去除的厚度越厚，形成的凹槽深度越深，刻蚀气体与凹槽两侧的层间介质层101碰撞后，具有向凹槽中间区域(中间区域指的相对于凹槽两侧的层间介质层101而言的)移动的动量，使得凹槽中间区域的刻蚀气体浓度相对较高；因此中间区域的第二伪栅上的有机聚合物能够被刻蚀去除，而靠近层间介质层101区域的有机聚合物难以刻蚀去除。随着刻蚀时间的推移，当位于凹槽中心区域的第二伪栅122被刻蚀去除时，位于凹槽边缘区域的第二伪栅122由于被聚集的聚合物所覆盖，造成凹槽边缘区域的第二伪栅122难以被去除，导致凹槽底部侧壁表面形成了根部缺陷103(footing)，所述根部缺陷103包括：剩余第二伪栅122以及覆盖于剩余第二伪栅122表面的聚合物。
所述根部缺陷的存在导致后续形成的第二栅极结构的性能低下，进而影响形成的晶体管的性能。
为此，本发明提供一种晶体管的形成方法，刻蚀去除伪栅，在层间介质层内形成凹槽，且凹槽底部侧壁表面形成有根部缺陷；采用干法刻蚀工艺刻蚀去除所述根部缺陷，提高后续形成的栅极结构的质量，从而提高形成的晶体管的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图12、图14为本发明另一实施例提供的晶体管形成过程的剖面结构示意图。
本实施例待形成的晶体管为NMOS晶体管、PMOS晶体管或CMOS晶体管，本实施例以待形成的晶体管为CMOS晶体管为例做示范性说明。
请参考图3，提供衬底200，所述衬底200包括第一区域21和第二区域22。
具体地，所述衬底200为单晶硅、多晶硅、非晶硅或绝缘体上的硅中的一种；所述衬底200也可以为Si衬底、Ge衬底、GeSi衬底或GaAs衬底；所述衬底200表面还可以形成若干外延界面层或应变层以提高CMOS晶体管的电学性能。在本发明的实施例中，所述衬底200为Si衬底。
所述第一区域21为NMOS区域或PMOS区域，所述第二区域22为NMOS区域或PMOS区域；所述第一区域21和第二区域22的类型可以相同也可以相反。在本发明的实施例中，第一区域21和第二区域22的类型相反为例作示例，且第一区域21为NMOS区域，第二区域22为PMOS区域。
所述第一区域21和第二区域22可以为相邻或间隔，本实施例以第一区域21和第二区域22为相邻做示范性说明。
在所述衬底200内还可以形成隔离结构201，现有的隔离结构通常采用浅沟槽隔离。所述隔离结构201的填充材料可以为氧化硅、氮化硅、氮氧化硅中的一种或几种。需要说明的是，隔离结构201的形成是可选而非必需的，其主要用于隔离第一区域21和第二区域22，防止不同晶体管之间电学连接。在本实施例中，衬底200内形成浅沟槽隔离结构201，所述浅沟槽隔离结构201内填充氧化硅。
除本实施例提供的衬底200外，在本发明其他实施例中，所述第一区域21或第二区域22内可以形成p阱，且对p阱进行一次小剂量n型离子注入，注入As、P或Sb等n型离子的任意一种或几种；所述第一区域21或第二区域22内可以形成n阱，且对n阱进行一次小剂量p型离子注入，注入B、Ga或In等p型离子的任意一种或几种。小剂量离子注入主要用于改善第一区域21或第二区域22的阈值电压，优化器件电学性能。
请参考图4，在所述衬底200表面形成栅介质膜202、以及位于栅介质膜202表面的伪栅膜203。
所述栅介质膜202用于后续形成第一栅介质层和第二栅介质层，所述伪栅膜203用于后续形成第一伪栅和第二伪栅。
在一个实施例中，采用先形成高k(高k指的是相对介电常数大于氧化硅相对介电常数)介质层后形成金属栅极(highkfirstmetalgatelast)的方法，形成晶体管的第一栅极结构以及第二栅极结构；那么后续在去除第二伪栅后保留第二栅介质层，第二栅介质层作为最终形成的第二栅极结构的栅介质层，在去除第一伪栅后保留第一栅介质层，第一栅介质层作为最终形成的第一栅极结构的栅介质层。
所述栅介质膜202为单层结构或叠层结构。具体的，栅介质膜202为单层结构时，所述栅介质膜202的材料为高k介质材料，例如，HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3；所述栅介质膜202为叠层结构时，所述栅介质膜包括高k介质膜以及位于高k介质膜表面的功函数膜，其中，高k介质膜的材料为高k介质材料，功函数膜用于调节第二栅极结构的功函数，材料为Ti、Ta、TiN或TaN。
在形成栅介质膜202之前，还可以在衬底200表面形成界面膜，所述界面膜用于后续形成位于衬底200和第一栅介质层之间的第一界面层、位于衬底200和第二栅介质层之间的第二界面层，其中，所述界面膜的材料为氧化硅、氮化硅或氮氧化硅。
在另一实施例中，采用后形成高k介质层后形成金属栅极(highklastmetalgatelast)的方法，形成晶体管的第一栅极结构和第二栅极结构。那么后续在去除第二伪栅后去除第二栅介质层，在去除第一伪栅后去除第一栅介质层。所述栅介质膜202为单层结构或叠层结构，所述栅介质膜202的材料为氧化硅、氮化硅或氮氧化硅。
本实施例以采用先形成高k介质层后形成金属栅极的方法形成第一栅极结构和第二栅极结构作示例。所述栅介质膜202包括高k介质膜以及位于高k介质膜表面的功函数膜，其中，高k介质膜的材料为氧化铪，功函数膜的材料为氮化钛。衬底200与高k介质膜之间还形成有界面膜，所述界面膜的材料为氧化硅。
在本实施例中，由于后续在刻蚀去除第二伪栅后保留第二栅介质层，因此要求刻蚀工艺对伪栅膜203和对栅介质膜202具有较高的刻蚀选择比，所述伪栅膜203的材料为多晶硅、氮化钛或无定形碳(AmorphousCarbon)。
作为一个具体实施例，所述伪栅膜203的材料为多晶硅。
请参考图5，在所述伪栅膜203(请参考图4)表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述伪栅膜203和栅介质膜202(请参考图4)，在第一区域21衬底200上形成第一伪栅212，在第二区域22衬底20上形成第二伪栅222。
具体的，图形化所述伪栅膜203以形成第一伪栅212和第二伪栅222，图形化所述栅介质膜202以形成第一栅介质层211和第二栅介质层221。
本实施例中，在第一区域21衬底200和第一伪栅212之间还形成有第一栅介质层211，所述第一栅介质层211作为最终形成的第一栅极结构的栅介质层；在第二区域22衬底200和第二伪栅222之间还形成有第二栅介质层221，所述第二栅介质层221作为最终形成的第二栅极结构的栅介质层。所述第一栅介质层211还可以作为后续刻蚀去除第一伪栅212的刻蚀停止层，所述第二栅介质层221还可以作为后续刻蚀去除第二伪栅222的刻蚀停止层。
在图形化形成第一伪栅212和第二伪栅222后，去除所述图形化的光刻胶层。作为一个具体实施例，采用灰化工艺去除所述图形化的光刻胶层，灰化工艺的工艺参数为：灰化气体为O2，O2流量为20sccm至200sccm，灰化温度为300℃至500℃。
请参考图6，形成覆盖于第一伪栅212侧壁表面的第一侧墙205，形成覆盖于第二伪栅222侧壁表面的第二侧墙206。
本实施例中，所述第一侧墙205还覆盖于第一栅介质层211侧壁表面，所述第二侧墙206还覆盖于第二栅介质层221侧壁表面。
所述第一侧墙205和第二侧墙206的材料为氧化硅、氮化硅或氮氧化硅。
作为一个具体实施例，所述第一侧墙205和第二侧墙206的形成步骤包括：在所述第一区域21和第二区域22的衬底200表面、第一栅介质层211侧壁、第一伪栅212侧壁、第二栅介质层221侧壁以及第二伪栅222侧壁和顶部形成侧墙膜；采用无掩模刻蚀工艺，回刻蚀所述侧墙膜，刻蚀去除位于第一伪栅212顶部和第二伪栅222顶部、以及衬底200表面的侧墙膜，在第一栅介质层211和第一伪栅212侧壁表面形成第一侧墙205，在第二栅介质层221和第二伪栅222侧壁表面形成第二侧墙206。
本实施例中，所述第一侧墙205和第二侧墙206的材料为氮化硅。在形成所述第一侧墙205和第二侧墙206之前，还可以在第一伪栅212两侧的第一区域21衬底200内形成第一轻掺杂区，在第二伪栅222两侧的第二区域22衬底200内形成第二轻掺杂区。所述第一轻掺杂区和第二轻掺杂区有利于缓解晶体管的热载流子效应。
请继续参考图6，在所述第一伪栅212两侧的第一区域21衬底200内形成第一掺杂区207；在所述第二伪栅222两侧的第二区域22衬底200内形成第二掺杂区208。
所述第一掺杂区207和第二掺杂区208的掺杂类型为N型掺杂或P型掺杂，其中，N型掺杂的掺杂离子为P、As或Sb，P型掺杂的掺杂离子为B、Ga或In。
当第一区域21为NMOS区域时，所述第一掺杂区207的掺杂类型为N型掺杂；当第一区域21为PMOS区域时，所述第一掺杂区207的掺杂类型为P型掺杂；当第二区域22为NMOS区域时，所述第二掺杂区208的掺杂类型为N型掺杂；当第二区域22为PMOS区域，所述第二掺杂区208的掺杂类型为P型掺杂。
本实施例中，为了提高晶体管的载流子迁移率，在第一掺杂区207内形成第一应力层，在第二掺杂区208内形成第二应力层。
所述第一掺杂区207的掺杂类型为N型掺杂时，所述第一应力层的材料为SiC或SiCP，所述第一应力层为第一区域21沟道区施加拉应力作用，提高第一区域21载流子迁移率；所述第一掺杂区207的掺杂类型为P型掺杂时，所述第一应力层的材料为SiGe或SiGeB，所述第一应力层为第一区域21沟道区施加压应力作用，提高第一区域21载流子迁移率。
所述第二掺杂区208的掺杂类型为N型掺杂时，所述第二应力层的材料为SiC或SiCP，所述第二应力层为第二区域22沟道区施加拉应力作用，提高第二区域22载流子迁移率；所述第二掺杂区208的掺杂类型为P型掺杂时，所述第一应力层的材料为SiGe或SiGeB，所述第二应力层为第二区域22沟道区施加压应力作用，提高第二区域22载流子迁移率。
本实施例中，所述第一掺杂区207的掺杂类型为N型掺杂，第一应力层的材料为SiC，其中，碳原子的原子百分比为0.1％至10％；所述第二掺杂区208的掺杂类型为P型掺杂，所述第二应力层的材料为SiGe，其中，锗原子的原子百分比为10％至50％。
作为一个具体实施例，形成第一应力层的工艺步骤包括：形成覆盖于第二区域22衬底200和第二伪栅的掩膜层；以所述掩膜层为掩膜，刻蚀去除第一伪栅两侧的部分厚度的衬底200，在所述第一区域21衬底200内形成凹槽，所述凹槽的剖面形状为方形、U形或sigma形；采用选择性外延工艺，形成填充满所述凹槽的第一应力层，所述第一应力层表面与第一区域21衬底200表面齐平或高于第一区域21衬底200表面，所述第一应力层的材料为SiC或SiCP；去除所述掩膜层。
采用选择性外延工艺形成所述第一应力层和第二应力层。
在形成第一掺杂区207和第二掺杂区208后，还包括步骤：对所述第一掺杂区207和第二掺杂区208进行热处理，使第一掺杂区207和第二掺杂区208中的掺杂离子进行再分布，激活第一掺杂区207和第二掺杂区208内的掺杂离子，并且修复形成第一掺杂区207和第二掺杂区208的工艺对衬底200造成的晶格损伤。
请参考图7，在所述第一区域21和第二区域22衬底200表面形成层间介质层209，且所述层间介质层209顶部与第一伪栅212顶部、第二伪栅222顶部齐平。
本实施例中，由于第一伪栅212侧壁表面形成有第一侧墙205，在第二伪栅222侧壁表面形成有第二侧墙206，因此所述层间介质层209还位于第一侧墙205和第二侧墙206侧壁表面。
所述层间介质层209的材料为氧化硅、氮氧化硅或含碳氧化物。
作为一个实施例，形成层间介质层209的工艺步骤包括：采用化学气相沉积、原子层沉积或物理气相沉积工艺形成覆盖于衬底200表面、第一伪栅212表面以及第二伪栅222表面的层间介质膜，所述层间介质层膜顶部表面高于第一伪栅212顶部表面；采用化学机械抛光工艺研磨层间介质膜形成层间介质层209，直至暴露出第一伪栅212和第二伪栅222顶部表面。
本实施例中，所述层间介质层209的材料为氧化硅。
在形成层间介质层209之前，还可以包括步骤：在所述第一区域21和第二区域22衬底200表面、第一伪栅212侧壁表面和第二伪栅222侧壁表面形成接触刻蚀停止层，所述接触刻蚀停止层还覆盖于第一栅介质层211和第二栅介质层221侧壁表面。后续在刻蚀层间介质层209以暴露出第一掺杂区207和第二掺杂区208时，所述接触刻蚀停止层起到刻蚀停止作用，防止刻蚀工艺对第一掺杂区207和第二掺杂区2087造成不必要的刻蚀。
请参考图8，在所述第一伪栅212和第二伪栅222顶部表面形成初始掩膜层，所述初始掩膜层还覆盖于层间介质层209顶部表面。
后续在刻蚀去除位于第二区域22的初始掩膜层后，保留第一区域21的初始掩膜层作为第一掩膜层。
本实施例中，所述初始掩膜层为叠层结构，所述初始掩膜层包括：位于层间介质层209顶部表面、第一伪栅212顶部表面以及第二伪栅222顶部表面的底层初始掩膜层231，位于底层初始掩膜层231表面的顶层初始掩膜层232。
本实施例中所述底层初始掩膜层231的材料为TiN或TaN，后续刻蚀第二伪栅222的刻蚀工艺对第二伪栅222和初始掩膜层231具有较高的刻蚀选择比，避免在后续的刻蚀工艺过程中对不期望区域造成刻蚀。顶层初始掩膜层232为底部抗反射涂层(BARC，BottomAnti-ReflectiveCoating)，用于提高后续形成的光刻胶层的形貌，其材料为有机抗反射材料或无机抗反射材料，本实施例中所述顶层初始掩膜层232的材料为有机的富硅聚合物。
所述底层初始掩膜层也可以为多层结构，包括屏蔽氧化层(screenoxide)以及位于屏蔽氧化层表面的金属层，其中，屏蔽氧化层的材料为氧化硅，金属层的材料为TiN或TaN。形成屏蔽氧化层的好处在于：尽管后续的刻蚀工艺对层间介质层209具有较高的刻蚀选择性，然而刻蚀工艺还是会对层间介质层209造成一定的刻蚀；所述屏蔽氧化层能够弥补被刻蚀的层间介质层209，消除刻蚀层间介质层209后造成的不良影响。
在其他实施例中，所述初始掩膜层也可以为单层结构，所述初始掩膜层仅包括底层初始掩膜层或顶层初始掩膜层中的一种，所述初始掩膜层的材料为TiN、TaN、有机抗反射材料或无机抗反射材料。
请参考图9，形成覆盖于第一区域21层间介质层209、第一伪栅212上的光刻胶层233。
所述光刻胶层233作为后续刻蚀去除位于第二区域22的初始掩膜层的掩膜，所述光刻胶层233还将作为后续刻蚀去除第二伪栅222的掩膜层中的第二掩膜层。
本实施例中，所述光刻胶层233位于第一区域21的初始掩膜层表面。
作为一个具体实施例，形成光刻胶层233的工艺步骤包括：在所述初始掩膜层表面形成光刻胶膜；对所述光刻胶膜进行曝光处理以及显影处理，去除位于第二区域22的初始掩膜层表面的光刻胶膜，形成位于第一区域21的初始掩膜层表面的光刻胶层233。
由于本实施例中顶层初始掩膜层232为底部抗反射涂层，有利于减小在曝光处理过程中不必要的光的反射和折射，能够提高形成的光刻胶层233的精确度。
在其他实施例中，若在形成光刻胶层之前未形成有初始掩膜层时，则直接在第一区域层间介质层顶部表面、第一伪栅顶部表面形成光刻胶层。
请参考图10，以所述光刻胶层233为掩膜，刻蚀去除第二区域22的初始掩膜层，暴露出第二区域22的层间介质层209表面以及第二伪栅222顶部表面，保留位于第一区域21的底部掩膜层231a以及顶部掩膜层232a。
具体的，采用干法刻蚀工艺刻蚀去除位于第二区域22的顶层初始掩膜层232(请参考图9)，然后采用干法刻蚀工艺刻蚀去除位于第二区域22的底层初始掩膜层231(请参考图9)。
作为一个具体实施例，所述干法刻蚀工艺的刻蚀气体包括Cl2。
剩余底部掩膜层231a以及剩余顶部掩膜层232a构成后续刻蚀去除第二伪栅222的掩膜层中的第一掩膜层。
具体的，本实施例中，在所述第一伪栅212顶部表面以及第一区域21的层间介质层209表面形成掩膜层，所述掩膜层为后续刻蚀去除第二伪栅222的掩膜，且掩膜层暴露出第二伪栅222顶部表面。所述掩膜层为叠层结构，所述掩膜层包括：位于第一伪栅222顶部表面以及第一区域21的层间介质层209表面的第一掩膜层、以及位于第一掩膜层表面的第二掩膜层。其中，第一掩膜层为叠层结构，第一掩膜层包括剩余底部掩膜层231a、以及位于剩余底部掩膜层231a表面的剩余顶部掩膜层232a，剩余底部掩膜层231a的材料为金属材料，剩余顶部掩膜层232a的材料为底部抗反射材料，第二掩膜层为光刻胶层233。在其他实施例中，所述第一掩膜层也可以为单层结构，所述第一掩膜层的材料为金属材料或底部抗反射材料。
本实施例中掩膜层为叠层结构，其中，剩余顶部掩膜层232a提高了光刻胶层233的形成精确度，剩余底部掩膜层231a起到提高后续刻蚀工艺的刻蚀选择性；与光刻胶层233与第二伪栅222之间的刻蚀选择比相比，剩余底部掩膜层231a材料与第二伪栅232材料具有更高的刻蚀选择比，因此后续即使刻蚀工艺造成部分区域的光刻胶层233被刻蚀去除，所述底部掩膜层231a仍然能够提供足够的掩膜作用，避免对不必要的区域造成刻蚀。
在其他实施例中，在第一伪栅结构顶部表面以及第一区域层间介质层表面形成掩膜层，所述掩膜层作为后续刻蚀去除第二伪栅的掩膜时，所述掩膜层也可以为单层结构，例如，所述掩膜层为光刻胶层。
请参考图11，以所述掩膜层为掩膜刻蚀去除第二伪栅222，在第二区域22层间介质层209内形成凹槽，且所述凹槽底部侧壁表面形成有根部缺陷235。
本实施例中，采用同步脉冲刻蚀(SynPulsingEtch)工艺刻蚀去除所述第二伪栅222，同步脉冲刻蚀工艺提供第一源功率(SourcePower)以及第一偏置功率(BiasPower)，且第一源功率以及第一偏置功率均为脉冲模式。
所述同步脉冲刻蚀工艺中，第一源功率具有高电平段以及低电平段，且高电平段与低电平段依次交替间隔出现；第一偏置功率也具有高频度以及低频度，且高频度与低电平段依次交替间隔出现。当第一源功率处于高电平段时，在第一源功率作用下将刻蚀气体电离形成等离子体，且在高电平段下形成的等离子体的能量较高；当第一源功率处于低电平段时，在第一源功率作用下形成的等离子体数量少且等离子体的能量低。当第一偏置功率处于高电平段时，等离子体的前进方向几乎为垂直于衬底200表面，沿第二伪栅222顶部表面向下进行刻蚀，使得刻蚀工艺具有各向异性刻蚀特性；当第一偏置功率处于低电平段时，等离子体的前进方向比较杂乱，使得刻蚀工艺具有各向同性刻蚀特性。
采用同步脉冲刻蚀工艺刻蚀去除所述第二伪栅222的好处在于：一方面，根据图形密度的不同，衬底200可分为图形稀疏区(ISO)以及图形密集区(Dense)，采用同步脉冲刻蚀工艺刻蚀第二伪栅222时，能够减小由于图形密度不同而造成的刻蚀深度不同，即，使不同密度区域的第二伪栅222被去除的厚度保持一致；另一方面，采用同步脉冲刻蚀工艺刻蚀第二伪栅222时，能够进一步提高第二伪栅222与掩膜层之间的刻蚀选择比；同时，采用同步脉冲刻蚀工艺刻蚀第二伪栅222时，刻蚀工艺中的等离子体对衬底200造成的损伤较小，提高晶体管的沟道区的质量。
作为一个具体实施例，所述第一源功率以及第一偏置功率的脉冲模式为同频率且同相位，即第一源功率处于高电平段时第一偏置功率也处于高电平段，第一源功率处于低电平段时第一偏置功率也处于低电平段，所述同步脉冲刻蚀工艺的刻蚀气体包括HBr、含氟气体或Cl2，其中含氟气体为CF4或CHF3。
在一个具体实施例中，所述第一源功率的高电平功率为1000瓦至2500瓦，第一源功率的低电平功率为500瓦至1500瓦，第一源功率的占空比为10％至80％；第一偏置功率的高电平功率为250瓦至500瓦，第一偏置功率的低电平功率为0瓦至200瓦，第一偏置功率的占空比为10％至80％。其中，占空比指的是高电平(即高电平段)在一个脉冲周期中所占的比例。
为了进一步降低同步脉冲刻蚀工艺对层间介质层209的刻蚀速率，提高刻蚀工艺对层间介质层209和第二伪栅222的刻蚀选择性，所述同步脉冲刻蚀工艺的刻蚀气体还包括O2，以减小刻蚀工艺对层间介质层209的刻蚀速率。
在一个具体实施例中，刻蚀腔室压强为10毫托至200毫托，刻蚀气体包括HBr和O2，刻蚀气体还包括Ar，其中，HBr流量为50sccm至500sccm，O2流量为5sccm至100sccm，Ar流量为50sccm至500sccm，刻蚀时长为10秒至600秒，第一源功率和第一偏置功率的脉冲周期为1000至10000。
尽管采用同步脉冲刻蚀工艺刻蚀去除第二伪栅222具有如上述的优点，然而同步脉冲刻蚀工艺仍然会对光刻胶层233或顶部掩膜层232a造成一定程度的刻蚀，HBr、含氟气体或Cl2与光刻胶或底部抗反射材料发生反应，形成聚合物；在不同脉冲刻蚀工艺过程中，部分聚合物被带出刻蚀腔室，还有部分聚合物会落在待刻蚀第二伪栅222表面；在同步脉冲刻蚀工艺过程中，由于凹槽侧壁阻挡作用，凹槽中间区域的刻蚀速率大于凹槽边缘区域的刻蚀速率，因此落在凹槽中间区域的聚合物被刻蚀去除时，位于凹槽边缘区域的聚合物仍未被完全去除；随着刻蚀时间的推移，凹槽边缘区域聚集的聚合物越来越多，造成当凹槽中间区域已暴露出第二栅介质层212时，位于凹槽边缘区域仍有剩余第二伪栅未被刻蚀去除，且所述剩余第二伪栅表面覆盖有聚合物层，也就是说，在凹槽底部侧壁表面形成了根部缺陷235。
所述根部缺陷235包括：剩余第二伪栅、以及覆盖于剩余第二伪栅表面的聚合物层。
请参考图12，采用干法刻蚀工艺刻蚀去除所述根部缺陷235(请参考图11)。
由于在凹槽底部侧壁表面形成有根部缺陷235，所述根部缺陷235的存在影响最终形成的第二栅极结构的性能，因此在形成第二栅极结构之前，需要去除所述根部缺陷235，因此本实施例采用干法刻蚀工艺刻蚀去除所述根部缺陷235，以提高后续形成的第二栅极结构的质量。
由于根部缺陷包括剩余的第二伪栅以及覆盖于剩余第二伪栅表面的聚合物层，因此要求干法刻蚀工艺的刻蚀气体对聚合物层以及剩余第二伪栅均具有较大的刻蚀速率；同时由于凹槽底部暴露出了第二栅介质层221，因此要求干法刻蚀工艺的刻蚀气体对第二栅介质层221的刻蚀速率非常小，避免对第二栅介质层221造成刻蚀损伤。
为此本实施例中所述干法刻蚀工艺的刻蚀气体包括H2，H2对聚合物层以及剩余第二伪栅的刻蚀速率较大，并且对第二栅介质层221的刻蚀速率小。
本实施例中所述干法刻蚀工艺为同步脉冲刻蚀工艺，同步脉冲刻蚀工艺提供第二源功率以及第二偏置功率，且第二源功率以及第二偏置功率均为脉冲模式。
所述第二源功率用于将刻蚀气体等离子体化形成等离子体，所述第二源功率越大，形成的等离子体量越多且等离子体的能量越大；第二偏置功率用于调整等离子体的前进方向以及前进速率，第二偏置功率越大，等离子体的前进方向与衬底表面的夹角方向越接近与90度，等离子体的前进速率越大。也就是说，当第二源功率以及第二偏置功率均处于高电平段时，所述干法刻蚀工艺具有较强的各向异性刻蚀特性；当第二功率以及第二偏置功率均处于低电平段时，所述干法刻蚀工艺具有各向同性刻蚀特性，且各向同性刻蚀的刻蚀速率较慢。
如此以各向异性刻蚀和各向同性刻蚀交替以刻蚀去除根部缺陷235，能够在刻蚀去除根部缺陷235的同时，减少第二栅介质层221受到的刻蚀损伤，使得第二栅介质层221保持有较高的质量。
同时，采用同步脉冲刻蚀工艺刻蚀去除所述根部缺陷235时，同步脉冲刻蚀工艺对第一掩膜层的刻蚀速率较小，使得刻蚀工艺对根部缺陷235与第一掩膜层之间具有较高的刻蚀选择性，减小第一掩膜层受到的刻蚀损伤，避免对不期望区域造成刻蚀。并且，同步脉冲刻蚀工艺在刻蚀去除根部缺陷235时，减少了等离子体对第二栅介质层221下方的衬底200造成的轰击损伤，使得第二区域22的沟道区具有较高的质量。
本实施例中，所述干法刻蚀工艺的刻蚀气体除包括H2外，所述干法刻蚀工艺的刻蚀气体还包括Ar。所述Ar能够降低干法刻蚀工艺过程中的等离子体的电子温度(Te)，进一步减小等离子体对第二栅介质层221以及位于第二栅介质层221下方的衬底200造成的轰击损伤，以提高形成的晶体管的质量。
本实施例中所述第二源功率以及第二偏置功率的脉冲模式为同频率且同相位。作为一个具体实施例，如图13所示，图13为第二源功率和第二偏置功率随时间变化示意图，所述第二源功率处于高电平段时第二偏置功率也处于高电平段，第二源功率处于低电平段时第二偏置功率也处于低电平段，第二源功率以及第二偏置功率的脉冲模式为矩形波。其中，第二源功率的高电平功率为Ps1，在一个脉冲周期T内处于高电平段时长为t1，第二源功率的低电平功率为Ps2，在一个脉冲周期T内处于低电平段时长为t2，即T＝t1+t2，第一源功率的占空比为t1/T；第二偏置功率的高电平功率为Pb1，在一个脉冲周期T内处于高电平段时长为t1，第二偏置功率的低电平功率为Pb2，在一个脉冲周期T内处于低电平段时长为t2，即T＝t1+t2。
若第二源功率的高电平功率Ps1过大，则产生的等离子体量过多且等离子体的能量过大，容易对第二栅介质层221造成过刻蚀；若第二源功率的高电平功率Ps1过小，则产生的等离子体量过少且等离子体的能量过低，干法刻蚀工艺对根部缺陷235的刻蚀速率过小；若第二偏置功率的高电平功率Pb1过大，则等离子体在垂直于衬底200表面方向上前进的速率过快，造成干法刻蚀工艺对第二栅介质层221的刻蚀速率过大；若第二偏置功率的低电平功率过小Pb2，则等离子体前进方向过于杂乱，具有垂直于衬底200表面的前进方向的等离子体量过少，且等离子体在垂直于衬底200表面方向上前进的速率过慢，导致干法刻蚀工艺刻蚀去除根部缺陷235的刻蚀速率过慢。
若第二源功率和第二偏置功率的占空比过低，则第二源功率和第二偏置功率在一个脉冲周期内处于高电平段的时间过短，在一个脉冲周期内刻蚀根部缺陷235的能力有限，造成干法刻蚀工艺的时间过长；若第二源功率和第二偏置功率的占空比过高，则第二源功率和第二偏置功率在一个脉冲周期内处于高电平段的时间过长，在一个脉冲周期内对第二栅介质层221表面的刻蚀时间过长，容易对第二栅介质层221造成不必要的刻蚀。
综合上述因素考虑，本实施例中，第二源功率的高电平功率为1000瓦至2500瓦，第二源功率的低电平功率为500瓦至1500瓦，第二源功率的占空比为10％至80％；第二偏置功率的高电平功率为250瓦至500瓦，第二偏置功率的低电平功率为0瓦至200瓦，第二偏置功率的占空比为10％至80％。
若H2流量过低，则产生的等离子体的含量过低，干法刻蚀工艺刻蚀根部缺陷235的刻蚀速率过低，造成干法刻蚀工艺的刻蚀时间过长；若H2流量过高，则产生的等离子体含量过多，干法刻蚀工艺刻蚀根部缺陷235的刻蚀速率过快，容易对第二栅介质层221造成不必要的刻蚀；若Ar流量过低，则Ar降低等离子体的电子温度的能力有限，等离子体仍具有较高的电子温度，导致等离子体对第二栅介质层221以及位于第二栅介质层221下方的衬底200造成的轰击损伤较大；若Ar流量过高，则等离子体的电子温度过低，导致干法刻蚀工艺刻蚀根部缺陷235的刻蚀速率过低。
综合上述分析，本实施例中刻蚀腔室压强为10毫托至200毫托，H2流量为10sccm至500sccm，Ar流量为50sccm至500sccm，刻蚀时长为10秒至600秒，第二源功率以及第二偏置功率的脉冲周期为1000至10000。
请参考图14，对所述凹槽底部进行氧空位去除处理，以减小位于凹槽底部的衬底200或第二栅介质层221内的氧空位；在进行氧空位去除处理后，在所述第二栅介质层221表面形成第二栅极237，且所述第二栅极237填充满所述凹槽。
由于第二栅介质层221经历了形成第一掺杂区207、第二掺杂区208、刻蚀去除第二伪栅222以及刻蚀去除根部缺陷的工艺过程，所述工艺过程容易对第二栅介质层221造成晶格缺陷，例如第二栅介质层221内的氧空位量增加，形成较多的氧空位缺陷；而第二栅介质层221中的氧空位缺陷会导致晶体管的阈值电压(Vt)偏高，不利于提高晶体管的电学性能。
为此，本实施例在形成第二栅极之前，对第二栅介质层221进行氧空位去除处理，减少第二栅介质层221内的氧空位缺陷，以降低晶体管的阈值电压，提高晶体管的电学性能。
具体的，所述氧空位去除处理的作用机理为：氧空位去除处理过程中提供工作气体，将所述工作气体等离子体化形成等离子体；利用等离子体轰击所述第二栅介质层221，将等离子体的能量传递给氧空位，使得氧空位获得较大的动能，具有动能的氧空位会向第二栅介质层221顶部表面扩散，从而使第二栅介质层221内的氧空位减小，以降低晶体管的阈值电压。
作为一个具体实施例，所述氧空位去除处理提供的工作气体包括He、CF4、NF3或SF6中的一种或几种，所述工作气体还可以包括N2。
由于氧空位去除处理中具有等离子体轰击第二栅介质层221的过程中，为了减小氧空位去除处理对第二栅介质层221造成的不良影响，本实施例中将工作气体等离子体化的源功率为脉冲模式，即所述源功率具有高电平段以及低电平段，且所述高电平段和低电平段依次交替间隔出现。作为一个具体实施例，所述源功率的脉冲模式为矩形波。
在氧空位去除处理后，还包括步骤：去除所述掩膜层，具体的，去除第二掩膜层，即光刻胶层233(请参考图12)、然后去除第一掩膜层，即剩余底部掩膜层231a(请参考图12)以及位于剩余底部掩膜层231a表面的剩余顶部掩膜层232a(请参考图12)。
所述第二栅极237以及第二栅介质层221构成晶体管的第二栅极结构，所述第二栅极结构作为第二区域22最终形成的栅极结构。
所述第二栅极237材料为Al、Cu、Ag、Au、Pt、Ni、Ti、Ta、TaC、W、WN、WSi或TiN、TaN、TaSiN、TiSiN、TaAlN或TiAlN中一种或几种。
本实施例以先形成高k介质层后形成金属栅极(highkfirstmetalgatelast)的方法形成第二栅极结构，所述第二栅极为单层结构或叠层结构。所述第二栅极237为单层结构时，所述第二栅极237包括位于第二栅介质层221表面的金属体层；所述第二栅极237为叠层结构时，所述第二栅极237包括：位于第二栅极介质层221表面的功函数层、以及位于功函数层表面的金属体层。
其中，功函数层的材料为Ti或Ta的金属氮化物、金属硅氮化物或金属铝氮化物，例如TiN、TaN、TaSiN、TiSiN、TaAlN或TiAlN；金属体层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN或WSi。
本实施例中，第二栅介质层221以及位于第二栅介质层221表面的第二栅极237构成晶体管的第二栅极结构，所述第二栅极结构作为第二区域22上形成的器件的最终的栅极结构。
由于本实施例在形成第二栅极237之前，去除了位于第二栅介质层221表面的根部缺陷，从而提高形成第二栅极237的形貌，使得形成的第二栅极结构的性能佳，从而提高形成的晶体管的质量。
后续还可以包括步骤：去除第一伪栅，在第一区域层间介质层内形成凹槽，且第一区域的凹槽底部侧壁具有根部缺陷；采用干法刻蚀工艺去除所述根部缺陷；在第一栅介质层表面形成第一栅极。去除第一伪栅、形成第一栅极的工艺步骤可参考前述实施例中去除第二伪栅、形成第二栅极的工艺步骤，在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种晶体管的形成方法，其特征在于，包括：
提供衬底，所述衬底上具有伪栅；
形成覆盖于衬底表面以及伪栅侧壁表面的层间介质层，所述层间介质层顶部与伪栅顶部齐平；
在所述层间介质层表面形成掩膜层，且所述掩膜层暴露出伪栅顶部表面；
以所述掩膜层为掩膜刻蚀去除伪栅，在所述层间介质层内形成凹槽，且凹槽底部侧壁表面形成有根部缺陷；
采用干法刻蚀工艺刻蚀去除所述根部缺陷。
2.如权利要求1所述晶体管的形成方法，其特征在于，所述干法刻蚀工艺为同步脉冲刻蚀工艺，所述同步脉冲刻蚀工艺提供第二源功率以及第二偏置功率，且第二源功率以及第二偏置功率均为脉冲模式。
3.如权利要求2所述晶体管的形成方法，其特征在于，所述干法刻蚀工艺的刻蚀气体包括H2。
4.如权利要求3所述晶体管的形成方法，其特征在于，所述干法刻蚀工艺的刻蚀气体还包括Ar。
5.如权利要求4所述晶体管的形成方法，其特征在于，所述同步脉冲刻蚀工艺的工艺参数为：所述第二源功率的高电平功率为1000瓦至2500瓦，第二源功率的低电平功率为500瓦至1500瓦，第二源功率的占空比为10％至80％；所述第二偏置功率的高电平功率为250瓦至500瓦，第二偏置功率的低电平功率为0瓦至200瓦，第二偏置功率的占空比为10％至80％；刻蚀腔室压强为10毫托至200毫托，H2流量为10sccm至500sccm，Ar流量为50sccm至500sccm。
6.如权利要求2所述晶体管的形成方法，其特征在于，所述第二源功率以及第二偏置功率的脉冲模式为同频率且同相位。
7.如权利要求1所述晶体管的形成方法，其特征在于，所述根部缺陷包括剩余伪栅以及覆盖在剩余伪栅表面的聚合物层。
8.如权利要求1所述晶体管的形成方法，其特征在于，采用同步脉冲刻蚀工艺刻蚀去除所述伪栅，同步脉冲刻蚀工艺提供第一源功率以及第一偏置功率，且第一源功率以及第一偏置功率均为脉冲模式。
9.如权利要求8所述晶体管的形成方法，其特征在于，所述同步脉冲刻蚀工艺的工艺参数为：所述第一源功率的高电平功率为1000瓦至2500瓦，第一源功率的低电平功率为500瓦至1500瓦，第一源功率的占空比为10％至80％；所述第一偏置功率的高电平功率为250瓦至500瓦，第一偏置功率的低电平功率为0瓦至200瓦，第一偏置功率的占空比为10％至80％；刻蚀腔室压强为10毫托至200毫托，刻蚀气体包括HBr和O2，刻蚀气体还包括Ar，其中，HBr流量为50sccm至500sccm，O2流量为5sccm至100sccm，Ar流量为50sccm至500sccm。
10.如权利要求1所述晶体管的形成方法，其特征在于，所述掩膜层为单层结构或叠层结构；所述掩膜层为单层结构时，所述掩膜层为光刻胶层；所述掩膜层为叠层结构时，所述掩膜层包括第一掩膜层以及位于第一掩膜层表面的第二掩膜层，所述第二掩膜层为光刻胶层。
11.如权利要求10所述晶体管的形成方法，其特征在于，所述第一掩膜层为单层结构或多层结构；所述第一掩膜层为单层结构时，所述第一掩膜层的材料为金属材料或底部抗反射材料层；所述第一掩膜层为叠层结构时，所述第一掩膜层包括底部掩膜层以及位于底部掩膜层表面的顶部掩膜层，其中，底部掩膜层的材料为金属材料，顶部掩膜层的材料为底部抗反射材料。
12.如权利要求1所述晶体管的形成方法，其特征在于，在所述衬底和伪栅之间还形成有栅介质层。
13.如权利要求12所述晶体管的形成方法，其特征在于，所述栅介质层的材料包括氧化硅、氮化硅、氮氧化硅、TiN、TaN或高k介质材料。
14.如权利要求1所述晶体管的形成方法，其特征在于，所述伪栅的材料为多晶硅、氮化硅或非晶碳。
15.如权利要求1所述晶体管的形成方法，其特征在于，在去除所述根部缺陷后，还包括步骤：对所述凹槽底部进行氧空位去除处理。
16.如权利要求15所述晶体管的形成方法，其特征在于，所述氧空位去除处理提供的工作气体包括He、CF4、NF3和SF6中的一种或几种。
17.如权利要求16所述晶体管的形成方法，其特征在于，所述工作气体还包括N2。
18.如权利要求1所述晶体管的形成方法，其特征在于，在去除所述根部缺陷后，还包括步骤：形成填充满所述凹槽的栅极，且栅极顶部与层间介质层顶部齐平。
19.如权利要求18所述晶体管的形成方法，其特征在于，所述栅极的材料包括：Al、Cu、Ag、Au、Pt、Ni、Ti、Ta、TaC、W、WN、WSi或TiN、TaN、TaSiN、TiSiN、TaAlN或TiAlN中一种或几种。
20.如权利要求1所述晶体管的形成方法，其特征在于，待形成的晶体管为NMOS晶体管、PMOS晶体管或CMOS晶体管。
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