CN113327979A - 半导体结构的形成方法 - Google Patents
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Abstract
本发明实施例提供一种半导体结构的形成方法，所述形成方法包括：在所述衬底上形成伪栅极；形成覆盖所述伪栅极侧壁的第一侧墙；在所述衬底上形成介质层，所述介质层覆盖所述第一侧墙侧壁并暴露出所述伪栅极顶部表面；去除所述伪栅极和所述第一侧墙，在所述介质层中形成开口；在所述开口中形成栅极。所述形成方法能够形成高质量的栅极，增加栅极对沟道载流子的控制作用，减小漏电流。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着半导体器件集成度的提高，晶体管的关键尺寸不断缩小。然而，随着晶体管尺寸的急剧减小，栅介质层厚度与工作电压不能相应改变使抑制短沟道效应的难度加大，使晶体管的沟道漏电流增大。
鳍式场效应晶体管(Fin Field-Effect Transistor,FinFET)的栅极成类似鱼鳍的叉状3D架构。FinFET的沟道凸出衬底表面形成鳍部，栅极覆盖鳍部的顶面和侧壁，从而使反型层形成在沟道各侧上，可于鳍部的两侧控制电路的接通与断开。
然而，现有的鳍式场效应晶体管的短沟道效应仍然较严重。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，减小晶体管的沟道漏电流。
本发明实施例提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成伪栅极；形成覆盖所述伪栅极侧壁的第一侧墙；在所述衬底上形成介质层，所述介质层覆盖所述第一侧墙侧壁并暴露出所述伪栅极顶部表面；去除所述伪栅极和所述第一侧墙，在所述介质层中形成开口；在所述开口中形成栅极。
可选的，形成所述第一侧墙的步骤包括：形成覆盖所述伪栅极顶部和侧壁的第一侧墙层；对所述第一侧墙层进行回刻蚀，去除所述伪栅极顶部的第一侧墙层，形成所述第一侧墙。
可选的，形成所述第一侧墙的步骤还包括：形成所述第一侧墙层之前，形成第一掩膜层，所述第一掩膜层位于所述伪栅极顶部。
可选的，形成所述掩膜结构和伪栅极的步骤包括：在所述衬底上形成伪栅极层；在所述伪栅极层上形成图形化的第一掩膜层；以所述第一掩膜层为掩膜对所述伪栅极进行刻蚀，形成栅极。
可选的，所述第一掩膜层的材料包括含碳介电材料。
可选的，所述第一掩膜层的材料为碳氧化硅、碳氮化硅、碳氮硼化硅、碳氧化锗或碳氮氧化锗。
可选的，形成所述第一侧墙的步骤还包括：在所述伪栅极层上形成第二掩膜层；所述第二掩膜层位于所述第一掩膜层上。
可选的，在对所述第一侧墙层进行回刻蚀的过程中，所述第一掩膜层材料刻蚀速率小于所述第二掩膜层材料的刻蚀速率。
可选的，在对所述伪栅极进行刻蚀的过程中，所述第一掩膜层的刻蚀速率小于第二掩膜层的刻蚀速率。
可选的，所述第二掩膜层的材料为氧化硅、氮氧化硅或氮化硅。
可选的，形成所述第一掩膜层的工艺包括：化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
可选的，形成所述第一掩膜层的反应气体包括：碳硅烷，以及，氧源气体和氮源气体中的一者或两者组合。
可选的，所述第一掩膜层的厚度范围为20～50纳米。
可选的，所述第一侧墙的材料为碳氮硼化硅、碳氮化硅、碳氧化硅、碳氮硼化锗、碳氮化锗、碳氧化锗、氧化锗或氮氧化锗。
可选的，形成所述介质层之前，还包括：形成覆盖所述第一侧墙侧壁的第二侧墙。
可选的，所述第二侧墙的材料为氮化硅、氧化硅或氮氧化硅。
可选的，所述第一侧墙的厚度范围为2～7纳米。
可选的，所述伪栅极侧壁具有凹陷，所述第一侧墙至少部分位于所述凹陷中。
可选的，去除所述第一侧墙的工艺包括各向同性干法刻蚀，去除所述第一侧墙的刻蚀气体包括：N2O和氟基气体中的一者或两者组合。
可选的，所述衬底包括：基底和位于所述基底上的鳍部，所述伪栅极横跨所述鳍部，且覆盖所述鳍部部分侧壁和部分顶部表面。
可选的，本发明技术方案还提供一种根据上述任意一项的方法形成的半导体结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明实施例提供的半导体结构的形成方法中，在所述伪栅极侧壁形成第一侧墙，形成介质层之后去除所述第一侧墙。去除所述第一侧墙能够避免因为形成伪栅极过程中的过刻蚀导致的伪栅极宽度的减小，从而能够增加所述开口的尺寸，进而降低在开口中填充栅极的工艺难度，能够形成高质量的栅极，增加栅极对沟道载流子的控制作用，减小漏电流。
进一步，形成所述第一侧墙的步骤包括在伪栅极层上形成第一掩膜层，在对伪栅极层进行刻蚀的过程中，容易使第一掩膜层底部的伪栅极侧壁形成凹陷，所述第一掩膜层能够对形成于所述凹陷中的第一侧墙层材料进行保护，从而形成第一侧墙。
进一步，形成所述第一侧墙的步骤还包括形成第二掩膜层，所述第二掩膜层位于所述第一掩膜层上；在对第一侧墙层进行刻蚀的过程中，所述第二掩膜层能够保护所述第一掩膜层，减少第一掩膜层的损耗。
附图说明
图1至图2是一种半导体结构的形成方法各步骤的结构示意图；
图3至图13是本发明实施例半导体结构的形成方法各步骤的结构示意图。
具体实施方式
半导体形成方法存在诸多问题，例如：栅极的质量较差，对沟道载流子的控制能力差，导致沟道漏电流较严重。
图1和图2是一种半导体结构的形成方法。以下结合附图说明半导体结构沟道漏电流较严重的原因：
请参考图1，提供衬底，所述衬底上具有鳍部101，以及覆盖所述鳍部101部分侧壁的隔离结构130；形成覆盖所述衬底及鳍部101表面的伪栅极层；对所述伪栅极层进行图形化，形成伪栅极110，所述伪栅极110横跨所述鳍部101，且覆盖所述鳍部101部分顶部和侧壁表面。
请参考图2，所述图形化之后，在所述伪栅极110侧壁形成侧墙111(所述鳍部上的侧墙未示出)；在所述鳍部101和隔离结构130上形成介质层(图中未示出)；去除所述伪栅极(如图1所示)，在所述介质层中形成开口；在所述开口中形成栅极120。
其中，在对所述栅极层进行图形化的过程中，鳍部之间的伪栅极层容易被过刻蚀形成凹陷，导致鳍部101之间的伪栅极110的宽度较小；在后续形成开口之后，所述鳍部111之间的开口宽度较小，因此在所述开口中形成栅极120的过程中，栅极120的材料不容易填充所述开口，导致栅极120中缺陷较多，导致栅极120的电性能较差，对沟道载流子的控制作用较低，从而容易产生短沟道效应。
本发明技术方案提供一种半导体结构的形成方法，包括：在所述衬底上形成伪栅极；形成覆盖所述伪栅极侧壁的第一侧墙；在所述衬底上形成介质层，所述介质层覆盖所述第一侧墙侧壁并暴露出所述伪栅极顶部表面；去除所述伪栅极和所述第一侧墙，在所述介质层中形成开口；在所述开口中形成栅极。所述形成方法能够形成高质量的栅极，增加栅极对沟道载流子的控制作用，减小漏电流。
图3至图13是本发明实施例半导体结构形成方法的结构示意图。
请参考图3，提供衬底。
本实施例中，所述衬底包括：基底和位于所述基底上的鳍部201，所述伪栅极211横跨所述鳍部201，且覆盖所述鳍部201部分侧壁和部分顶部表面。在其他实施例中，所述衬底不包括所述鳍部。
所述基底为硅基底、锗基底、绝缘体上硅或绝缘体上锗等半导体基底。
本实施例中，所述鳍部201的材料为硅。在其他实施例中，所述鳍部的材料可以为锗或硅锗。
所述形成方法还包括：在所述衬底上形成隔离结构202，所述隔离结构202覆盖所述鳍部201部分侧壁。
所述隔离结构202的材料为氧化硅或氮氧化硅。
后续在所述衬底上形成伪栅极；形成覆盖所述伪栅极侧壁的第一侧墙。
具体的，形成所述伪栅极和第一侧墙的步骤如图4至图11所示。
请参考图4和图5，图4是在图3基础上的后续步骤示意图，图5是图4沿切割线1-1’的剖视图，在所述衬底上形成伪栅极层210；在所述伪栅极层210上形成图形化的第一掩膜层221。
本实施例中，所述形成方法还包括：在所述伪栅极层210上形成第二掩膜层222；所述第二掩膜层222位于所述第一掩膜层221上。
在后续刻蚀所述伪栅极层的过程中，所述第一掩膜层221的刻蚀速率小于第二掩膜层222的刻蚀速率。
所述伪栅极层210与所述第一掩膜层221的刻蚀选择比较大，在后续刻蚀所述伪栅极层210的过程中，所述第一掩膜层221的损耗较小，从而在沿鳍部201延伸方向上，能够使第一掩膜层221的尺寸大于所述伪栅极211的尺寸，进而能够在后续对第一侧墙层进行刻蚀时保护伪栅极侧壁的第一侧墙层，减少伪栅侧壁的第一侧墙层的损耗，形成第一侧墙。
所述伪栅极层210的材料为多晶硅、多晶锗或多晶硅锗。
所述第一掩膜层221的材料为含碳介电材料，例如碳氧化硅、碳氮化硅、碳氧氮化硅、碳氮氧硼化硅、碳氧化锗或碳氮氧化锗。
在后续对第一侧墙层进行刻蚀的过程中，所述第二掩膜层222能够保护所述第一掩膜层221，减少第一掩膜层221的损耗，从而进一步减小伪栅极211侧壁的第一侧墙层230的损耗；此外，所述第二掩膜层222能够实现本技术方案与传统工艺的兼容。
本实施例中，所述第二掩膜层222的材料为氧化硅、氮氧化硅或氮化硅。
形成所述第一掩膜层221和第二掩膜层222的步骤包括：在所述伪栅极层210上形成第一初始掩膜层；在所述第一初始掩膜层上形成第二初始掩膜层；在所述第二初始掩膜层上形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜对所述第一初始掩膜层和第二初始掩膜层进行刻蚀，形成所述第一掩膜层221和第二掩膜层222。
形成所述第一初始掩膜层的工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
形成所述第一初始掩膜层的工艺参数包括：反应气体包括含碳硅烷、氧源气体和氮源气体，所述含碳硅烷包括三甲基硅烷和四甲基硅烷中的一种或两种，所述氧源气体为CO2，所述氮源气体包括NH3和N2，所述含碳硅烷的气体流量为500sccm至1500sccm，所述第三流量为1000sccm至3000sccm，所述第四流量为1000sccm至3000sccm，工艺温度为300摄氏度至400摄氏度，工艺压强为1.5托至8.5托，功率为250瓦至750瓦。
如果所述第一掩膜层221的厚度过小，不利用后续对伪栅极211侧壁的第一侧墙层材料进行保护，不利于后续形成第一侧墙；如果所述第一掩膜层221的厚度过大，容易增加后续去除第一掩膜层的工艺难度。具体的，本实施例中，所述第一掩膜层的厚度范围为20～50纳米(包括端值)。
本实施例中，所述第二掩膜层222位于所述第一掩膜层221上。
本实施例中，所述第一掩膜层221的层数为一层。在其他实施例中，所述第一掩膜层的层数可以为多层，多层第一掩膜层的材料可以相同或不相同。在另一实施例中，所述第一掩膜层的层数可以为两层，所述第二掩膜层位于两层第一掩膜层之间。
参考图6和图7，图7是图6沿切割线2-2’的剖视图，以所述第一掩膜层221为掩膜对所述伪栅极层210(如图5所示)进行刻蚀，形成伪栅极211。
本实施例中，所述第一掩膜层221上还具有第二掩膜层222，则形成所述伪栅极211的步骤中，还以所述第二掩膜层222为掩膜对所述伪栅极层210进行刻蚀。
对所述伪栅极层210进行刻蚀的工艺包括各向异性干法刻蚀。各向异性干法刻蚀在纵向的刻蚀速率大于横向刻蚀速率，能够减小第一掩膜层221下方伪栅极层210的损耗，进而能够缓解伪栅极211尺寸的减小。
本实施例中，对所述伪栅极层210进行刻蚀的工艺参数包括：刻蚀气体包括溴化氢和氦气。溴化氢气体的流量为150sccm至500sccm，氦气的流量为100sccm至400sccm，压力为3mT至10mT，刻蚀伪栅极211侧壁的功率为200W至500W，刻蚀伪栅极211底部的功率为10W至40W，温度为50℃至100℃。
需要说明的是，由于所述第一掩膜层221的材料为含碳电介质材料，所述伪栅极层210的材料为多晶硅、多晶锗或多晶硅锗。在刻蚀伪栅极层210的过程中，含碳电介质材料的刻蚀速率较低，因此，第一掩膜层221侧壁的损耗较小。
本实施例中，所述伪栅极211侧壁具有凹陷。需要说明的是，由于鳍部201之间的伪栅极层210的厚度较大，在刻蚀所述伪栅极层210的过程中，鳍部201之间的伪栅极层210与刻蚀气体的接触面积较大，导致刻蚀速率较快，导致第一掩膜层221底部的伪栅极211沿垂直伪栅极211延伸方向的尺寸小于第一掩膜层221尺寸，形成所述凹陷。
请参考图8，图8是在图7基础上的后续步骤结构示意图，形成覆盖所述伪栅极211顶部和侧壁的第一侧墙层230。
本实施例中，所述伪栅极211顶部还具有第一掩膜层221和第二掩膜层222，则所述第一侧墙层230覆盖所述第一掩膜层221和第二掩膜层222。
本实施例中，所述第一侧墙层230的材料与所述第二掩膜层221的材料不同。在后续刻蚀所述第一侧墙层230的过程中，所述第一掩膜层221的损耗小，能够减小第一掩膜层221底部的第一侧墙层230，形成第一侧墙231。在其他实施例中，所述第一侧墙层的材料与所述第二掩膜层的材料相同。
在对所述第一侧墙层进行回刻蚀的过程中，所述第一掩膜层221材料刻蚀速率小于所述第二掩膜层222材料的刻蚀速率。
所述第一侧墙层230的材料为碳氮硼化硅、碳氮化硅、碳氧化硅、氧化硅、氮氧化硅、碳氮硼化锗、碳氮化锗、碳氧化锗、氧化锗或氮氧化锗。具体的，本实施例中，所述第一侧墙层230的材料为碳氮硼化硅。
形成所述第一侧墙层230的工艺包括物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺。
形成所述第一侧墙层230的工艺参数包括：反应气体包括含碳硅烷、氧源气体、氮源气体和硼源气体，所述含碳硅烷包括三甲基硅烷和四甲基硅烷中的一种或两种，所述氧源气体为CO2，所述氮源气体包括NH3和N2，所述硼源气体包括BH4。
如果所述第一侧墙层230的厚度过小，不利于后续形成第一侧墙231；如果所述第一侧墙层230的厚度过大，容易增加后续去除所述伪栅极211顶部的第一侧墙层230的工艺难度。相应的，所述第一侧墙层230的厚度在5～50纳米(包括端值)的范围内。
本实施例中，所述伪栅极211侧壁具有凹陷，所述第一侧墙层230至少部分位于所述凹陷中。
本实施例中，所述第一侧墙层230还形成于鳍部201之间的隔离结构202上。
请参考图9和图10，图10是图9沿切割线4-4’的剖视图，图10是在图8基础上的后续步骤示意图，对所述第一侧墙层230(如图8所示)进行回刻蚀，去除所述伪栅极211顶部的第一侧墙层230，形成所述第一侧墙231。
本实施例中，由于所述第一掩膜层221的宽度大于所述鳍部201之间伪栅极211的宽度，因此，在所述回刻蚀的过程中，所述第一掩膜层221能够保护伪栅极211侧壁的第一侧墙层230，形成一定厚度的第一侧墙231。
如果所述第一侧墙231的厚度过大，容易增加后续去除的工艺难度；如果所述第一侧墙231的厚度过小，不容易增加后续形成的开口的尺寸，进而不利于形成高质量的栅极，不利于改善短沟道效应。相应的，所述第一侧墙231的厚度在2～7纳米(包括端值)的范围内。
本实施例中，所述回刻蚀的工艺包括各向异性干法刻蚀。各向异性干法刻蚀的横向速率小于纵向速率，能够减小第一侧墙231的损耗。
本实施例中，所述回刻蚀的刻蚀气体包括：氟基气体或氧化氮中的一种或两种组合，所述氟基气体包括：C2F4、CF4或CH3F中的一种或多种组合。
需要说明的是，在其他实施例中，在形成所述第一侧墙231之后，所述形成方法还包括：形成覆盖所述第一侧墙231侧壁的第二侧墙。
所述第二侧墙用于限定后续源漏掺杂层的位置，防止源漏掺杂层之间的距离过小，导致沟道长度过小，从而能够改善短沟道效应。
所述第二侧墙与所述第一侧墙231的材料不同。
所述第一侧墙231的材料为低k介质材料，k小于3.9。具体的，所述第一侧墙231的材料为碳氮硼化硅、碳氮化硅、碳氧化硅、氧化硅、氮氧化硅、碳氮硼化锗、碳氮化锗、碳氧化锗、氧化锗、氮氧化锗。具体的，本实施例中，所述第一侧墙231的材料为碳氮硼化硅。
具体的，所述第二侧墙的材料为氧化硅、氮化硅或氮氧化硅。
需要说明的是，在刻蚀所述第二侧墙层230的过程中，所述第二掩膜层222能够保护所述第一掩膜层221减小第一掩膜层的损耗。本实施例中，在刻蚀所述第二侧墙层230的过程中，所述第二掩膜层222材料的刻蚀速率小于所述第一掩膜层221材料的刻蚀速率。
请参考图11，后续形成介质层之前，所述形成方法还包括：在所述伪栅极211两侧的衬底中形成源漏掺杂层240。
所述源漏掺杂层240的材料为硅锗或碳硅。
本实施例中，形成所述源漏掺杂层240的步骤包括：在所述伪栅极211两侧的衬底中形成凹槽；在所述凹槽中形成外延层，并在形成所述外延层的过程中对所述外延层进行原位掺杂形成所述源漏掺杂层240。
在其他实施例中，形成所述源漏掺杂层的步骤包括：对所述伪栅极两侧的衬底进行离子注入，形成源漏掺杂层。
后续形成所述介质层之前，所述形成方法还包括：形成覆盖所述源漏掺杂层240的遮蔽层241；在所述遮蔽层241上形成刻蚀停止层。
当本发明的半导体结构为PMOS时，所述遮蔽层241用于在形成NMOS的源漏外延层时，防止在所述源漏掺杂层240上形成NMOS的源漏外延层材料。
当本发明的半导体结构为NMOS时，所述遮蔽层241用于在形成PMOS的源漏外延层时，防止在所述源漏掺杂层240上形成PMOS的源漏外延层材料。
在其他实施例中，还可以不形成所述遮蔽层241。
具体的，所述遮蔽层241的材料为氧化硅、氮化硅或氮氧化硅。
所述刻蚀停止层用于在后续形成接触孔时减少源漏掺杂层240的损耗。
所述刻蚀停止层的材料为氧化硅、氮化硅或氮氧化硅。
继续参考图11，在所述衬底上形成介质层260，所述介质层260覆盖所述第一侧墙231侧壁并暴露出所述伪栅极211顶部表面。
所述介质层260用于隔离后续形成的栅极与外部电路。
本实施例中，所述介质层260还覆盖所述第一掩膜层221和第二掩膜层222侧壁。
形成所述介质层260的步骤包括：形成覆盖所述第一侧墙231侧壁和顶部，以及伪栅极211顶部的初始介质层；对所述初始介质层进行平坦化处理，去除所述伪栅极211顶部的初始介质层。
本实施例中，所述平坦化处理还用于去除所述伪栅极211顶部的刻蚀停止层和遮蔽层241。
所述介质层260的材料与所述刻蚀停止层的材料不相同。
具体的，所述介质层260的材料为氧化硅、氮化硅或氮氧化硅。
请参考图12，去除所述伪栅极211(如图11所示)和所述第一侧墙231(如图11所示)，在所述介质层260中形成开口250。
具体的，去除所述伪栅极211之后，去除所述第一侧能够减小后续在开口中填充所述栅极的工艺难度，进而能够增加形成的栅极的质量，进而增加栅极对沟道载流子的控制作用，减小漏电流，改善半导体结构的短沟道效应。
本实施例中，去除所述伪栅极211之前，还包括：去除所述第一掩膜层221。
去除所述第一掩膜层221的工艺包括干法刻蚀或湿法刻蚀工艺。具体的，本实施例中，去除所述第一掩膜层的工艺为干法刻蚀工艺。
去除所述第一掩膜层221的刻蚀气体包括：氟基气体和氧化氮中的一种或两种组合，所述氟基气体包括：C2F4、CF4或CH3F中的一种或多种组合。
本实施例中，所述第一掩膜层221上具有第二掩膜层222，去除所述第一掩膜层221之前，还包括：去除所述第二掩膜层222。
去除所述第一掩膜层221的工艺包括干法刻蚀或湿法刻蚀工艺。
去除所述第一侧墙231的刻蚀气体包括：氟基气体和氧化氮中的一种或两种组合，所述氟基气体包括：C2F4、CF4或CH3F中的一种或多种组合。
请参考图13，在所述开口250中形成栅极251。
所述栅极251为金属。具体的，所述栅极251的材料为铜或钨。
形成所述栅极251的工艺包括：电化学镀膜、化学气相沉积或物理气相沉积工艺。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成伪栅极；
形成覆盖所述伪栅极侧壁的第一侧墙；
在所述衬底上形成介质层，所述介质层覆盖所述第一侧墙侧壁并暴露出所述伪栅极顶部表面；
去除所述伪栅极和所述第一侧墙，在所述介质层中形成开口；
在所述开口中形成栅极。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一侧墙的步骤包括：
形成覆盖所述伪栅极顶部和侧壁的第一侧墙层；
对所述第一侧墙层进行回刻蚀，去除所述伪栅极顶部的第一侧墙层，形成所述第一侧墙。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，形成所述第一侧墙的步骤还包括：形成所述第一侧墙层之前，形成第一掩膜层，所述第一掩膜层位于所述伪栅极顶部。
4.根据权利要求3所述的半导体结构的形成方法，其特征在于，形成所述掩膜结构和伪栅极的步骤包括：
在所述衬底上形成伪栅极层；
在所述伪栅极层上形成图形化的第一掩膜层；
以所述第一掩膜层为掩膜对所述伪栅极进行刻蚀，形成栅极。
5.根据权利要求3所述的半导体结构的形成方法，其特征在于，所述第一掩膜层的材料包括含碳介电材料。
6.根据权利要求5所述的半导体结构的形成方法，其特征在于，所述第一掩膜层的材料为碳氧化硅、碳氮化硅、碳氮硼化硅、碳氧化锗或碳氮氧化锗。
7.根据权利要求4所述的半导体结构的形成方法，其特征在于，形成所述第一侧墙的步骤还包括：在所述伪栅极层上形成第二掩膜层；所述第二掩膜层位于所述第一掩膜层上。
8.根据权利要求7所述的半导体结构的形成方法，其特征在于，在对所述第一侧墙层进行回刻蚀的过程中，所述第一掩膜层材料刻蚀速率小于所述第二掩膜层材料的刻蚀速率。
9.根据权利要求7所述的半导体结构的形成方法，其特征在于，在对所述伪栅极进行刻蚀的过程中，所述第一掩膜层的刻蚀速率小于第二掩膜层的刻蚀速率。
10.根据权利要求4所述的半导体结构的形成方法，其特征在于，所述第二掩膜层的材料为氧化硅、氮氧化硅或氮化硅。
11.根据权利要求4所述的半导体结构的形成方法，其特征在于，形成所述第一掩膜层的工艺包括：化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
12.根据权利要求4所述的半导体结构的形成方法，其特征在于，形成所述第一掩膜层的反应气体包括：碳硅烷，以及，氧源气体和氮源气体中的一者或两者组合。
13.根据权利要求4所述的半导体结构的形成方法，其特征在于，所述第一掩膜层的厚度范围为20～50纳米。
14.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成所述介质层之前，还包括：形成覆盖所述第一侧墙侧壁的第二侧墙。
15.根据权利要求14所述的半导体结构的形成方法，其特征在于，所述第二侧墙的材料为氮化硅、氧化硅或氮氧化硅。
16.根据权利要求1～15任一项所述的半导体结构的形成方法，其特征在于，所述第一侧墙的材料为碳氮硼化硅、碳氮化硅、碳氧化硅、碳氮硼化锗、碳氮化锗、碳氧化锗、氧化锗或氮氧化锗。
17.根据权利要求1～15任一项所述的半导体结构的形成方法，其特征在于，所述第一侧墙的厚度范围为2～7纳米。
18.根据权利要求1～15任一项所述的半导体结构的形成方法，其特征在于，所述伪栅极侧壁具有凹陷，所述第一侧墙至少部分位于所述凹陷中。
19.根据权利要求1～15任一项所述的半导体结构的形成方法，其特征在于，去除所述第一侧墙的工艺包括各向同性干法刻蚀，去除所述第一侧墙的刻蚀气体包括：N2O和氟基气体中的一者或两者组合。
20.根据权利要求1～15任一项所述的半导体结构的形成方法，其特征在于，所述衬底包括：基底和位于所述基底上的鳍部，所述伪栅极横跨所述鳍部，且覆盖所述鳍部部分侧壁和部分顶部表面。
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Citations (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005093530A (ja) * | 2003-09-12 | 2005-04-07 | Semiconductor Leading Edge Technologies Inc | 半導体装置の製造方法 |
| US20080233746A1 (en) * | 2007-03-21 | 2008-09-25 | Hui-Ling Huang | Method for manufacturing mos transistors utilizing a hybrid hard mask |
| CN102479693A (zh) * | 2010-11-30 | 2012-05-30 | 中芯国际集成电路制造(北京)有限公司 | 形成栅极的方法 |
| US20130059435A1 (en) * | 2011-09-01 | 2013-03-07 | Tao Yang | Method of Manufacturing Dummy Gates in Gate Last Process |
| CN102969232A (zh) * | 2011-09-01 | 2013-03-13 | 中国科学院微电子研究所 | 后栅工艺中假栅的制造方法 |
| CN103177946A (zh) * | 2011-12-21 | 2013-06-26 | 中国科学院微电子研究所 | 后栅工艺中假栅的制造方法 |
| CN103531475A (zh) * | 2012-07-03 | 2014-01-22 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN104022034A (zh) * | 2013-02-28 | 2014-09-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN104103505A (zh) * | 2013-04-10 | 2014-10-15 | 中芯国际集成电路制造(上海)有限公司 | 栅极的形成方法 |
| US20150064896A1 (en) * | 2013-08-29 | 2015-03-05 | United Microelectronics Corp. | Method of fabricating semiconductor device |
| US20150132908A1 (en) * | 2013-11-12 | 2015-05-14 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device |
| CN105513964A (zh) * | 2014-09-24 | 2016-04-20 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| US20160225876A1 (en) * | 2015-01-30 | 2016-08-04 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device |
| US20160300928A1 (en) * | 2015-04-13 | 2016-10-13 | Globalfoundries Inc. | Densely packed transistor devices |
| US9728622B1 (en) * | 2016-05-09 | 2017-08-08 | International Business Machines Corporation | Dummy gate formation using spacer pull down hardmask |
| US20170358664A1 (en) * | 2016-06-14 | 2017-12-14 | International Business Machines Corporation | Selectively formed gate sidewall spacer |
| CN107785314A (zh) * | 2016-08-26 | 2018-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| US10056473B1 (en) * | 2017-04-07 | 2018-08-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US20190267465A1 (en) * | 2018-02-27 | 2019-08-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
2020
- 2020-02-28 CN CN202010129496.8A patent/CN113327979B/zh active Active
Patent Citations (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005093530A (ja) * | 2003-09-12 | 2005-04-07 | Semiconductor Leading Edge Technologies Inc | 半導体装置の製造方法 |
| US20080233746A1 (en) * | 2007-03-21 | 2008-09-25 | Hui-Ling Huang | Method for manufacturing mos transistors utilizing a hybrid hard mask |
| CN102479693A (zh) * | 2010-11-30 | 2012-05-30 | 中芯国际集成电路制造(北京)有限公司 | 形成栅极的方法 |
| US20130059435A1 (en) * | 2011-09-01 | 2013-03-07 | Tao Yang | Method of Manufacturing Dummy Gates in Gate Last Process |
| CN102969232A (zh) * | 2011-09-01 | 2013-03-13 | 中国科学院微电子研究所 | 后栅工艺中假栅的制造方法 |
| CN103177946A (zh) * | 2011-12-21 | 2013-06-26 | 中国科学院微电子研究所 | 后栅工艺中假栅的制造方法 |
| CN103531475A (zh) * | 2012-07-03 | 2014-01-22 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN104022034A (zh) * | 2013-02-28 | 2014-09-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN104103505A (zh) * | 2013-04-10 | 2014-10-15 | 中芯国际集成电路制造(上海)有限公司 | 栅极的形成方法 |
| US20150064896A1 (en) * | 2013-08-29 | 2015-03-05 | United Microelectronics Corp. | Method of fabricating semiconductor device |
| US20150132908A1 (en) * | 2013-11-12 | 2015-05-14 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device |
| CN105513964A (zh) * | 2014-09-24 | 2016-04-20 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| US20160225876A1 (en) * | 2015-01-30 | 2016-08-04 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device |
| US20160300928A1 (en) * | 2015-04-13 | 2016-10-13 | Globalfoundries Inc. | Densely packed transistor devices |
| US9728622B1 (en) * | 2016-05-09 | 2017-08-08 | International Business Machines Corporation | Dummy gate formation using spacer pull down hardmask |
| US20170358664A1 (en) * | 2016-06-14 | 2017-12-14 | International Business Machines Corporation | Selectively formed gate sidewall spacer |
| CN107785314A (zh) * | 2016-08-26 | 2018-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| US10056473B1 (en) * | 2017-04-07 | 2018-08-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US20190267465A1 (en) * | 2018-02-27 | 2019-08-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113327979B (zh) | 2023-04-18 |
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