CN104103505A - 栅极的形成方法 - Google Patents
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Abstract
一种栅极的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有栅介质材料层，所述栅介质材料层上具有保护材料层，所述保护材料层上具有伪栅材料层；刻蚀所述伪栅材料层，在所述保护材料层上形成伪栅；在所述伪栅的侧壁表面外延形成第一侧墙；以所述伪栅和所述第一侧墙为掩膜刻蚀所述保护材料层，形成保护层，所述保护层的宽度大于所述伪栅的宽度；在所述第一侧墙的侧壁表面外延形成第二侧墙；以所述伪栅和第二侧墙为掩膜刻蚀所述栅介质材料层，形成栅介质层，所述栅介质层的宽度大于所述保护层的宽度。本发明所形成的栅极中栅介质层、保护层和伪栅呈阶梯状结构，性能佳。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种栅极的形成方法。
背景技术
随着半导体器件的特征尺寸越来越小，核心器件所占用面积也相应减小，导致单位面积的能量密度大幅增加，漏电流问题更加凸显。因此在45纳米节点以下的工艺中，传统的以二氧化硅材料作为栅介质层的工艺已经遇到瓶颈，无法满足半导体器件的工艺需求。为解决上述问题，目前普遍采用高介电常数（高K）介质材料作为栅介质层，然后，在所述栅介质层上形成金属材料的栅电极，构成高K金属栅（HKMG）结构，以减小漏电流。
请参考图1，图1为现有技术形成的高K金属栅的剖面结构示意图，包括：半导体衬底100；位于所述半导体衬底100上的栅介质层101；位于所述栅介质层101上的保护层102；位于所述保护层102上的伪栅103。后续形成覆盖所述栅介质层101、保护层102和伪栅103的介质层（未图示），所述介质层的顶表面与所述伪栅103的顶表面齐平；去除所述伪栅103，形成开口（未图示）；在所述开口内填充金属材料，形成金属栅极（未图示）。但是在后续的高温过程中，例如在源区和漏区离子注入后的杂质激活过程或薄膜沉积过程中，所述栅介质层101、所述保护层102和所述伪栅103会发生不同程度的收缩，导致所述栅介质层101的宽度小于所述伪栅103的宽度，影响后续形成金属栅极的形貌，进而导致MOS晶体管性能不佳。
发明内容
本发明解决的问题是现有技术形成的栅极在热处理过程后栅介质层的宽度小于伪栅的宽度。
为解决上述问题，本发明提供了一种栅极的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有栅介质材料层，所述栅介质材料层上具有保护材料层，所述保护材料层上具有伪栅材料层；刻蚀所述伪栅材料层，在所述保护材料层上形成伪栅；在所述伪栅的侧壁表面外延形成第一侧墙；以所述伪栅和所述第一侧墙为掩膜刻蚀所述保护材料层，直至暴露出所述栅介质材料层，形成保护层，所述保护层的宽度大于所述伪栅的宽度；在所述第一侧墙的侧壁表面外延形成第二侧墙；以所述伪栅和第二侧墙为掩膜刻蚀所述栅介质材料层，直至暴露出所述半导体衬底表面，形成栅介质层，所述栅介质层的宽度大于所述保护层的宽度；去除所述第二侧墙和所述第一侧墙。
可选的，所述第一侧墙和所述第二侧墙的材料为硅锗。
可选的，去除所述第二侧墙和所述第一侧墙的工艺为湿法刻蚀，所述湿法刻蚀采用NH4·NO3·HCl溶液、或者NH4·NO3·HCl和H2O2的混合溶液。
可选的，在所述伪栅的侧壁表面外延形成第一侧墙、以及在所述第一侧墙的侧壁表面外延形成第二侧墙采用选择性外延工艺。
可选的，所述第一侧墙和所述第二侧墙的宽度范围为1埃～50埃。
可选的，所述第一侧墙的宽度与所述第二侧墙的宽度相等或者不相等。
可选的，还包括在所述伪栅材料层上形成硬掩膜层，且在刻蚀所述伪栅材料层的同时刻蚀所述硬掩膜层。
可选的，所述伪栅材料层为多晶硅层，所述保护材料层为氮化钛层。
可选的，所述栅介质材料层为高介电常数材料，所述高介电常数材料为HfO2、ZrO2、Al2O3、HfSiO、HfSiON、HfTaO和HfZrO中的一种或几种。
可选的，还包括，在去除所述第二侧墙和所述第一侧墙之后，在所述伪栅、保护层和栅介质层两侧形成第三侧墙；去除所述伪栅，形成开口；在所述开口内形成金属栅极。
本发明还提供了一种栅极的形成方法，包括：提供半导体衬底，所述半导体衬底具有第一区域和第二区域，所述半导体衬底表面具有栅介质材料层，所述栅介质材料层上具有保护材料层，所述保护材料层上具有伪栅材料层；刻蚀所述伪栅材料层，在所述半导体衬底第一区域的保护材料层上形成第一伪栅，在所述半导体衬底第二区域的保护材料层上形成第二伪栅；在所述第一伪栅的侧壁表面外延形成第一侧墙，在所述第二伪栅的侧壁表面外延形成第二侧墙；以所述第一伪栅、所述第一侧墙、所述第二伪栅和所述第二侧墙为掩膜刻蚀所述保护材料层，直至暴露出所述栅介质材料层，在第一区域的栅介质材料层上形成第一保护层，在第二区域的栅介质材料层上形成第二保护层，所述第一保护层的宽度大于所述第一伪栅的宽度，所述第二保护层的宽度大于所述第二伪栅的宽度；形成覆盖所述第一区域的掩膜层，去除所述第二侧墙；去除所述阻挡层，在所述第一侧墙的侧壁表面外延形成第三侧墙，在所述第二伪栅的侧壁表面外延形成第四侧墙；以所述第一伪栅、第一侧墙、第三侧墙、第二伪栅和第四侧墙为掩膜刻蚀所述栅介质材料层，直至暴露出所述半导体衬底表面，在第一区域形成第一栅介质层，在第二区域形成第二栅介质层，所述第一栅介质层的宽度大于所述第一保护层的宽度，所述第二栅介质层的宽度大于所述第二保护层的宽度；去除所述第一侧墙、所述第三侧墙和所述第四侧墙。
可选的，所述第一侧墙、第二侧墙、第三侧墙和第四侧墙的材料为硅锗。
可选的，去除所述第二侧墙、以及去除所述第一侧墙、所述第三侧墙和所述第四侧墙的工艺为湿法刻蚀，所述湿法刻蚀采用NH4·NO3·HCl溶液、或者NH4·NO3·HCl和H2O2的混合溶液。
可选的，形成所述第一侧墙、所述第二侧墙、所述第三侧墙和所述第四侧墙的工艺为选择性外延工艺。
可选的，所述第一侧墙、所述第二侧墙、所述第三侧墙和所述第四侧墙的宽度范围为1埃～50埃。
可选的，所述第一侧墙的宽度与所述第三侧墙的宽度相等或者不相等，所述第二侧墙的宽度与所述第四侧墙的宽度相等或者不相等。
可选的，还包括在所述伪栅材料层上形成硬掩膜层，且在刻蚀所述伪栅材料层的同时刻蚀所述硬掩膜层。
可选的，所述伪栅材料层为多晶硅层，所述保护材料层为氮化钛层。
可选的，所述栅介质材料层为高介电常数材料，所述高介电常数材料为HfO2、ZrO2、Al2O3、HfSiO、HfSiON、HfTaO和HfZrO中的一种或几种。
可选的，还包括，在去除所述第一侧墙、所述第三侧墙和所述第四侧墙之后，在所述第一伪栅、第一保护层和第一栅介质层两侧形成第五侧墙，在所述第二伪栅、第二保护层和第二栅介质层两侧形成第六侧墙；去除所述第一伪栅，形成第一开口，去除所述第二伪栅，形成第二开口；在所述第一开口内形成第一金属栅极，在所述第二开口内形成第二金属栅极。
与现有技术相比，本发明的技术方案具有以下优点：
本发明第一实施例的栅极的形成方法中，在伪栅的侧壁表面外延形成第一侧墙，以所述伪栅和第一侧墙为掩膜刻蚀保护材料层，所形成的保护材料层的宽度大于所述伪栅的宽度；再在所述第一侧墙的侧壁表面外延形成第二侧墙，以所述伪栅和第二侧墙为掩膜刻蚀栅介质材料层，所形成的栅介质层的宽度大于所述保护层的宽度。所述栅介质层、保护层和伪栅形成阶梯状结构，可以在后续的热处理过程中，防止由于所述栅介质层和所述保护层的收缩率大于所述伪栅的收缩率而导致的所述栅介质层和所述保护层的宽度小于所述伪栅的宽度。另外，采用外延工艺形成第一侧墙和第二侧墙，所述第一侧墙和第二侧墙的宽度和形成位置容易控制，且不会对栅介质材料层造成损伤。
本发明第二实施例的栅极的形成方法中，在第一伪栅的侧壁表面外延形成第一侧墙，在第二伪栅的侧壁表面外延形成第二侧墙，以所述第一伪栅、第一侧墙、第二伪栅和第二侧墙为掩膜刻蚀保护材料层，形成第一保护层和第二保护层，所述第一保护层的宽度大于所述第一伪栅的宽度，所述第二保护层的宽度大于所述第二伪栅的宽度；再去除所述第二侧墙，在所述第一侧墙的侧壁表面外延形成第三侧墙，在所述第二伪栅的侧壁表面外延形成第四侧墙，刻蚀所述栅介质材料层，形成第一栅介质层和第二栅介质层，在所述第一伪栅和第二伪栅两侧分别形成阶梯状结构的保护层和栅介质层，可以在后续的热处理过程中，防止由于所述栅介质层和所述保护层的收缩率大于所述伪栅的收缩率而导致的所述栅介质层和所述保护层的宽度小于所述伪栅的宽度。另外，由于在形成第三侧墙和第四侧墙之前，去除了位于第二伪栅侧壁表面的第二侧墙，使得所述第一栅介质层凸出于所述第一保护层部分的宽度与第二栅介质层凸出于所述第二保护层部分的宽度不相等，可以满足不同的工艺需求。
附图说明
图1是现有技术形成的高K金属栅的剖面结构示意图；
图2至图8是本发明第一实施例的栅极的形成过程的剖面结构示意图；
图9至图16是本发明第二实施例的栅极的形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的栅极在热处理过程后栅介质层的宽度小于伪栅的宽度。
请继续参考图1，本发明的发明人通过研究现有技术形成栅极的方法，发现现有技术形成的栅极在热处理过程后栅介质层的宽度小于伪栅的宽度的主要原因是，在形成栅介质层101、保护层102和伪栅103的过程中，所述栅介质层101、保护层102和伪栅103的宽度相同，侧壁对齐；但是由于所述栅介质层101、所述保护层102和所述伪栅103的材料不同，在热处理过程中的收缩率也会不同；当所述栅介质层101为高介电常数材料，所述保护层102为氮化钛，所述伪栅103为多晶硅时，高介电常数材料和氮化钛的收缩率大于多晶硅材料的收缩，如图1所示，在热处理过程后，导致所述栅介质层101、所述保护层102和所述伪栅103的侧壁不垂直，所述栅介质层101和所述保护层102的宽度小于所述伪栅103的宽度，影响后续形成的金属栅极的形貌，导致MOS晶体管的性能不佳。
基于以上研究，本发明的发明人提出一种栅极的形成方法，在一实施例中在伪栅的侧壁表面外延形成第一侧墙，以所述伪栅和第一侧墙为掩膜刻蚀保护材料层，所形成的保护材料层的宽度大于所述伪栅的宽度；再在所述第一侧墙的侧壁表面外延形成第二侧墙，以所述伪栅和第二侧墙为掩膜刻蚀栅介质材料层，所形成的栅介质层的宽度大于所述保护层的宽度。所述栅介质层、保护层和伪栅形成阶梯状结构，可以在后续的热处理过程中，防止由于所述栅介质层和所述保护层的收缩率大于所述伪栅的收缩率而导致的所述栅介质层和所述保护层的宽度小于所述伪栅的宽度。在另一实施例中，第一伪栅的侧壁表面外延形成第一侧墙，在第二伪栅的侧壁表面外延形成第二侧墙，以所述第一伪栅、第一侧墙、第二伪栅和第二侧墙为掩膜刻蚀保护材料层，形成第一保护层和第二保护层，所述第一保护层的宽度大于所述第一伪栅的宽度，所述第二保护层的宽度大于所述第二伪栅的宽度；再去除所述第二侧墙，在所述第一侧墙的侧壁表面外延形成第三侧墙，在所述第二伪栅的侧壁表面外延形成第四侧墙，刻蚀所述栅介质材料层，形成第一栅介质层和第二栅介质层，在第一伪栅和第二伪栅两侧分别形成阶梯状结构的保护层和栅介质层，可以在后续的热处理过程中，防止由于所述栅介质层和所述保护层的收缩率大于所述伪栅的收缩率而导致的所述栅介质层和所述保护层的宽度小于所述伪栅的宽度；另外，由于在形成第三侧墙和第四侧墙之前，去除了位于第二伪栅侧壁表面的第二侧墙，使得所述第一栅介质层凸出于所述第一保护层部分的宽度与第二栅介质层凸出于所述第二保护层部分的宽度不相等，可以满足不同的工艺需求。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。需要说明的是，提供这些附图的目的是有助于理解本发明的实施例，而不应解释为对本发明的不当的限制。为了更清楚起见，图中所示尺寸并未按比例绘制，可能会做放大、缩小或其他改变。
第一实施例
图2至图8是本发明第一实施例的栅极的形成过程的剖面结构示意图。
请参考图2，提供半导体衬底200，所述半导体衬底200表面具有栅介质材料层210，所述栅介质材料层210上具有保护材料层220，所述保护材料层220上具有伪栅材料层230。
所述半导体衬底200可以是硅或者绝缘体上硅（SOI），所述半导体衬底200也可以是锗、硅锗、砷化镓或者绝缘体上锗。本实施例中，所述半导体衬底200为硅衬底。所述半导体衬底200作为后续工艺的工作平台。
所述半导体衬底200表面具有栅介质材料层210，所述栅介质材料层210为高介电常数材料，所述高介电常数材料为HfO2、ZrO2、Al2O3、HfSiO、HfSiON、HfTaO和HfZrO中的一种或几种。所述栅介质材料层210上具有保护材料层220，本实施例中，所述保护材料层220为氮化钛层。所述保护材料层220上具有伪栅材料层230，本实施例中，所述伪栅材料层为多晶硅层。所述保护材料层220用于在后续工艺中保护所述栅介质材料层210，可以防止所述伪栅材料层230中的杂质扩散进入所述栅介质材料层210。在后续工艺中，刻蚀所述伪栅材料层230、保护材料层220和栅介质材料层210，形成伪栅、保护层和栅介质层，在形成层间介质层后再去除所述伪栅，在原伪栅位置形成金属栅极，形成高K金属栅结构，有利于提高晶体管的击穿电压、减小漏电流，提高晶体管性能。在后续工艺去除伪栅的过程中，氮化钛保护层可以去除或者不去除，氮化钛可以作为功函数层的一部分。
本实施例中，还在所述伪栅材料层230上形成硬掩膜层240。所述硬掩膜层240的材料为氧化硅、氮化硅或者氮氧化硅，形成所述硬掩膜层240的工艺为化学气相沉积。在后续刻蚀所述伪栅材料层230形成伪栅的同时刻蚀所述硬掩膜层240，所述硬掩膜层240可以保护所述伪栅。
请参考图3，刻蚀所述伪栅材料层230（参考图2），在所述保护材料层220上形成伪栅231。
本实施例中，所述伪栅材料层230上形成有硬掩膜层240，因此在刻蚀所述伪栅材料层230的同时刻蚀所述硬掩膜层240。所述刻蚀工艺包括：在所述硬掩膜层240上形成图形化的光刻胶层（未图示），所述图形化的光刻胶层与待形成伪栅的位置相对应；以所述图形化的光刻胶层为掩膜，采用干法刻蚀工艺刻蚀所述硬掩膜层240和所述伪栅材料层230，直至暴露出所述保护材料层220表面，在所述保护材料层220上形成伪栅231；去除所述图形化的光刻胶层。由于所述伪栅材料层230上具有硬掩膜层240，在刻蚀所述伪栅材料层230形成伪栅231的过程中，所述硬掩膜层240保护所述伪栅231的顶表面，减少了对所述伪栅231顶部侧壁的横向刻蚀，使所述伪栅231的侧壁陡直，形貌良好。
请参考图4，在所述伪栅231的侧壁表面外延形成第一侧墙232。
在所述伪栅231的侧壁表面外延形成第一侧墙232采用选择性外延工艺。所述选择性外延工艺可以为分子束外延（MBE）或者超高真空化学气相沉积（UHVCVD）。所述选择性外延工艺通过调节外延参数，利用外延材料在硅或者多晶硅表面的吸附大于在氧化物或者氮化物表面的吸附来实现外延生长的选择性，在硅或者多晶硅表面形成具有相同或者类似晶格排列的材料。本实施例中，所述伪栅231的材料为多晶硅，采用超高真空化学气相沉积工艺在所述伪栅231侧壁表面形成第一侧墙232，所述第一侧墙232的材料为硅锗。形成所述第一侧墙232的工艺参数为：反应气体包括硅源气体和锗源气体，所述硅源气体为SiH4或SiH2Cl2，流量为1sccm～1000sccm；所述锗源气体为GeH4，流量为1sccm～1000sccm；反应温度为500～800摄氏度；反应气压为1～100Torr。
由于所述硬掩膜层240为氧化硅、氮化硅或者氮氧化硅，所述保护层220为氮化钛，所述伪栅231的材料为多晶硅。因此在采用选择性外延工艺形成硅锗时，可以使硅锗材料仅形成于所述伪栅231的侧壁表面，而不会形成于所述硬掩膜层240和所述保护层220表面。另外，所述第一侧墙232的宽度a可以通过选择性外延工艺的外延速率和外延时间控制，使所述第一侧墙232的宽度a可以精确控制。本实施例中，所述第一侧墙232的宽度a的范围为1埃～50埃。后续工艺以所述第一侧墙232和伪栅231为掩膜刻蚀所述保护材料层220，形成保护层，所述保护层的宽度也精确可控。
请参考图5，以所述伪栅231和所述第一侧墙232为掩膜刻蚀所述保护材料层220（参考图4），直至暴露出所述栅介质材料层210，形成保护层221，所述保护层221的宽度大于所述伪栅231的宽度。
本实施例中，以所述第一侧墙232、伪栅231和位于所述伪栅231顶表面的硬掩膜层240为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述保护层220，直至暴露出所述栅介质材料层210，形成保护层221。所述保护层221沿所述半导体衬底200平面方向凸出于所述伪栅231部分的宽度即为所述第一侧墙232的宽度a。
所述保护层221的宽度大于所述伪栅231的宽度，可以防止在后续的热处理过程后，由于所述保护层221的收缩率大于所述伪栅231的收缩率而导致所述保护层221的宽度小于所述伪栅231的宽度。由于所述第一侧墙232的宽度可以精确控制，所述保护层221的宽度大于所述伪栅231的宽度的值也可以精确调节。
请参考图6，在所述第一侧墙232的侧壁表面外延形成第二侧墙222。
在所述第一侧墙232的侧壁表面外延形成第二侧墙222采用选择性外延工艺，所述第二侧墙222的材料为硅锗。形成所述第二侧墙222的工艺可参考上述形成第一侧墙232的工艺，在此不再赘述。需要说明的是，在所述第一侧墙232侧壁表面外延硅锗材料形成第二侧墙222的过程中，所述硅锗材料也会形成于所述第一侧墙232的顶表面之上，另外，随着硅锗材料厚度的增加，硅锗材料会沿垂直于所述半导体衬底200表面的方向生长，由于所述保护层221的厚度较薄，所述硅锗材料还会覆盖所述保护层221的侧壁表面。因此，本实施例中，所述第二侧墙222覆盖所述第一侧墙232的顶表面和所述保护层221的侧壁表面。所述第二侧墙222的宽度b也可以通过所述选择性外延工艺的外延速率和外延时间精确控制，本实施例中，所述第二侧墙222的宽度b的范围为1埃～50埃，所述第二侧墙222的宽度b与所述第一侧墙232的宽度a可以相等或者不相等。后续工艺中以所述第二侧墙222、第一侧墙232和伪栅231为掩膜刻蚀所述栅介质材料层210，形成栅介质层。
请参考图7，以所述伪栅231和所述第二侧墙222为掩膜刻蚀所述栅介质材料层210（参考图6），直至暴露出所述半导体衬底200表面，形成栅介质211，所述栅介质层211的宽度大于所述保护层221的宽度。
本实施例中，以所述第二侧墙222、第一侧墙232、伪栅231和位于所述伪栅231顶表面的硬掩膜层240为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述栅介质材料层210，直至暴露出所述半导体衬底200，形成栅介质层211。所述栅介质层211凸出于所述保护层221部分的宽度即为所述第二侧墙222的宽度b。
所述栅介质层211的宽度大于所述保护层221的宽度，所述保护层221的宽度大于所述伪栅231的宽度，使所述栅介质层211、保护层221和伪栅231形成阶梯状（Ladder shaped）结构。通过调节所述第一侧墙232的宽度a和所述第二侧墙222的宽度b，可以防止在后续的热处理过程后，由于所述栅介质层211和所述保护层221的收缩率大于所述伪栅231的收缩率而导致所述栅介质层211和所述保护层221的宽度小于所述伪栅231的宽度，有利于提高晶体管性能。所述第一侧墙232的宽度a和所述第二侧墙222的宽度b的具体数值可以根据所述保护层221和所述栅介质层211的材料以及其在热处理过程中的收缩率来确定。
请参考图8，去除所述第二侧墙222和所述第一侧墙232（参考图7）。
去除所述第二侧墙222和所述第一侧墙232的工艺为湿法刻蚀。本实施例中，所述湿法刻蚀采用NH4·NO3·HCl溶液、或者NH4·NO3·HCl和H2O2的混合溶液，溶液温度为50摄氏度。所述NH4·NO3·HCl溶液、或者NH4·NO3·HCl和H2O2的混合溶液对硅锗材料的刻蚀速率远大于硅材料，因此，在去除所述第二侧墙222和所述第一侧墙232的过程中，对所述伪栅231的损伤较小。在去除所述第二侧墙222和所述第一侧墙232后，暴露出所述伪栅231的侧壁表面、部分所述保护层221的顶表面和部分所述栅介质层211的顶表面。
后续，在所述伪栅、保护层和栅介质层的两侧形成第三侧墙；在所述伪栅两侧的半导体衬底内形成源区和漏区；去除所述伪栅，形成开口；在所述开口内形成金属栅极，形成高K金属栅结构。具体工艺步骤可参考现有工艺，在此不再赘述。
第二实施例
图9至图16是本发明第二实施例的栅极的形成过程的剖面结构示意图。
请参考图9，提供半导体衬底300，所述半导体衬底300具有第一区域Ⅰ和第二区域Ⅱ，所述半导体衬底300表面具有栅介质材料层310，所述栅介质材料层上具有保护材料层320，所述保护材料层320上具有伪栅材料层330。
本实施例中，所述伪栅材料层330为多晶硅层，所述保护层320的材料为氮化钛层，所述栅介质材料层310为高介电常数材料，所述高介电常数材料为HfO2、ZrO2、Al2O3、HfSiO、HfSiON、HfTaO和HfZrO中的一种或几种。本实施例中，还在所述伪栅材料层330上形成硬掩膜层340，在后续刻蚀所述伪栅材料层330的同时刻蚀所述硬掩膜层340。详细介绍可参考第一实施例对应内容，在此不再赘述。
请参考图10，刻蚀所述伪栅材料层330（参考图9），在所述半导体衬底300的第一区域Ⅰ的保护材料层320上形成第一伪栅331a，在所述半导体衬底300的第二区域Ⅱ的保护材料层320上形成第二伪栅331b。
本实施例中，所述伪栅材料层330上形成有硬掩膜层340，因此在刻蚀所述伪栅材料层330的同时刻蚀所述硬掩膜层340。所述硬掩膜层340保护所述第一伪栅331a和第二伪栅331b的顶表面，减少了刻蚀过程中对所述第一伪栅331a和第二伪栅331b顶部侧壁的横向刻蚀，使所述第一伪栅331a和第二伪栅331b的侧壁陡直，形貌良好。本实施例中，所述第一伪栅331a与第二伪栅331b的宽度不等，在其他实施例中，所述第一伪栅331a与第二伪栅331b的宽度也可以相等。
请参考图11，在所述第一伪栅331a的侧壁表面外延形成第一侧墙332a，在所述第二伪栅331b的侧壁表面外延形成第二侧墙332b。
在所述第一伪栅331a的侧壁表面外延形成第一侧墙332a，和在所述第二伪栅331b的侧壁表面外延形成第二侧墙332b采用选择性外延工艺。所述选择性外延工艺可以为分子束外延或者超高真空化学气相沉积。所述第一侧墙332a和第二侧墙332b的材料为硅锗。所述第一侧墙332a的宽度a的范围为1埃～50埃，所述第二侧墙332b的宽度b的范围为1埃～50埃。具体的选择性外延工艺参数请参考第一实施例，在此不再赘述。
本实施例中，在所述第一伪栅331a的侧壁表面外延形成第一侧墙332a，和在所述第二伪栅331b的侧壁表面外延形成第二侧墙332b在同一外延工艺中形成。因此所述第一侧墙332a的宽度a与第二侧墙332b的宽度b相等。在其他实施例中，所述第一侧墙332a与第二侧墙332a也可以在不同的外延工艺中形成，以形成具有不同宽度的第一侧墙332a和第二侧墙332b。由于所述第一侧墙332a的宽度a和第二侧墙332b的宽度b可以通过外延工艺精确控制，后续工艺中以所述第一侧墙332a和所述第二侧墙332b为掩膜刻蚀所述第一保护层，形成第一保护层和第二保护层，所述第一保护层和所述第二保护层的宽度也可以精确控制。
请参考图12，以所述第一伪栅331a、所述第一侧墙332a、所述第二伪栅331b和第二侧墙332b为掩膜刻蚀所述保护材料层320，直至暴露出所述栅介质材料层310，在第一区域Ⅰ的栅介质材料层310上形成第一保护层321a，在第二区域Ⅱ的栅介质材料层310上形成第二保护层321b，所述第一保护层321a的宽度大于所述第一伪栅331a的宽度，所述第二保护层321b的宽度大于所述第二伪栅331b的宽度。
所述第一保护层321a沿所述半导体衬底300平面方向凸出于所述第一伪栅331a部分的宽度即为所述第一侧墙332a的宽度a，所述第二保护层321b沿所述半导体衬底300平面方向凸出于所述第二伪栅331b部分的宽度即为所述第二侧墙332b的宽度b。所述第一保护层321a的宽度大于所述第一伪栅331a的宽度，可以防止后续的热处理过程中，由于所述第一保护层321a的收缩率大于所述第一伪栅331a的收缩率而导致所述第一保护层321a的宽度大于所述第一伪栅331a的宽度。所述第二保护层321b的宽度大于所述第二伪栅331b的宽度，具有相同效果。具体刻蚀工艺可参考第一实施例，在此不再赘述。
请参考图13，形成覆盖所述第一区域Ⅰ的阻挡层350，去除所述第二侧墙332b（参考图12）。
本实施例中，所述阻挡层350为光刻胶层，所述光刻胶层通过光刻工艺形成。所述阻挡层350用于在去除所述第二侧墙332b的过程中，保护位于所述第一伪栅331a侧壁表面的第一侧墙332a免受损伤。本实施例中，去除所述第二侧墙332b的工艺为湿法刻蚀，所述湿法刻蚀采用NH4·NO3·HCl溶液、或者NH4·NO3·HCl和H2O2的混合溶液。
请参考图14，去除所述阻挡层350（参考图13），在所述第一侧墙332a的侧壁表面外延形成第三侧墙322a，在所述第二伪栅331b的侧壁表面外延形成第四侧墙322b。
本实施例中，所述阻挡层350为光刻胶层，去除所述阻挡层350的工艺为等离子体灰化，工艺简单。在去除所述阻挡层350后，暴露出所述第一侧墙332a的表面。采用选择性外延工艺在所述第一侧墙332a的侧壁表面外延形成第三侧墙322a，在所述第二伪栅331b的侧壁表面外延形成第四侧墙322b。所述第三侧墙322a和所述第四侧墙322b的材料为硅锗。所述第三侧墙322a的宽度c的范围为1埃～50埃，所述第四侧墙322b的宽度d的范围为1埃～50埃。具体形成工艺可参考第一实施例，在此不再赘述。
需要说明的是，在选择性外延过程中，硅锗材料还形成于所述第一侧墙332a的顶表面之上，另外，随着硅锗材料厚度的增加，硅锗材料会沿垂直于所述半导体衬底300表面的方向生长，由于所述第一保护层321a和第二保护层321b的厚度较小，所述硅锗材料还会覆盖所述第一保护层321a和第二保护层321b的侧壁表面。
所述第三侧墙322a的宽度c与所述第一侧墙332a的宽度a（参考图12）相等或者不相等，所述第四侧墙322b的宽度d与所述第二侧墙332b的宽度b（参考图12）相等或者不相等。
请参考图15，以所述第一伪栅331a、第一侧墙332a、第三侧墙322a、第二伪栅331b和第四侧墙322b为掩膜刻蚀所述栅介质材料层310（参考图14），直至暴露出所述半导体衬底300表面，在第一区域Ⅰ形成第一栅介质层311a，在第二区域Ⅱ形成第二栅介质层311b，所述第一栅介质层311a的宽度大于所述第一保护层321a的宽度，所述第二栅介质层311b的宽度大于所述第二保护层321b的宽度。
本实施例中，所述第一伪栅331a和所述第二伪栅331b的顶表面还具有硬掩膜层340，在刻蚀过程中所述硬掩膜层340作为刻蚀掩膜的一部分，可以保护所述第一伪栅331a和第二伪栅331b，具体刻蚀工艺可参考第一实施例。
在刻蚀工艺后，所述第一栅介质层311a凸出于所述第一保护层321a部分的宽度即为所述第三侧墙322a的宽度。本实施例中，位于第二伪栅331b侧壁表面的第二侧墙在前述工艺中去除，使得第四侧墙322b形成于第二伪栅331b的侧壁表面，因此，所述第二栅介质层311b凸出于所述第二保护层321b部分的宽度小于所述第四侧墙322b的宽度。由于本实施例中所述第三侧墙322a和第四侧墙322b在同一外延工艺中形成，宽度相等，因此，本实施例中，位于第一区域Ⅰ的第一栅介质层311a凸出于所述第一保护层321a部分的宽度与位于第二区域Ⅱ的第二栅介质层311b凸出于所述第二保护层321b部分的宽度不相等，可以满足不同的工艺需求。
请参考图16，去除所述第一侧墙332a、所述第三侧墙322a和所述第四侧墙322b（参考图15）。
去除所述第一侧墙332a、所述第三侧墙322a和所述第四侧墙322b的工艺为湿法刻蚀，所述湿法刻蚀采用NH4·NO3·HCl溶液、或者NH4·NO3·HCl和H2O2的混合溶液。所述湿法刻蚀工艺可以减少对所述第一伪栅331a和第二伪栅331b的损伤。具体工艺可参考第一实施例，在此不再赘述。
所述第一栅介质层311a的宽度大于所述第一保护层321a的宽度，所述第二栅介质层311b的宽度大于所述第二保护层321b的宽度，在所述第一伪栅331a和第二伪栅331b两侧形成阶梯状（Ladder shaped）结构，可以防止在后续的热处理过程中，由于栅介质层和保护层的收缩率大于伪栅的收缩率而导致栅介质层和保护层的宽度小于伪栅的宽度，影响晶体管性能。另外本实施例中，在形成第三侧墙322a和第四侧墙322b之前，去除了位于第二伪栅331b侧壁表面的第二侧墙332b，使得第一栅介质层311a凸出于所述第一保护层321a部分的宽度与第二栅介质层311b凸出于所述第二保护层321b部分的宽度不相等，可以满足不同的工艺需求。
后续，在所述第一伪栅、第一保护层和第一栅介质层两侧形成第五侧墙，在所述第二伪栅、第二保护层和第二栅介质层两侧形成第六侧墙；在所述伪栅两侧的半导体衬底内形成源区和漏区；去除所述第一伪栅，形成第一开口，去除所述第二伪栅，形成第二开口；在所述第一开口内形成第一金属栅极，在所述第二开口内形成第二金属栅极，形成高K金属栅结构。具体可参考现有工艺，在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种栅极的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面具有栅介质材料层，所述栅介质材料层上具有保护材料层，所述保护材料层上具有伪栅材料层；
刻蚀所述伪栅材料层，在所述保护材料层上形成伪栅；
在所述伪栅的侧壁表面外延形成第一侧墙；
以所述伪栅和所述第一侧墙为掩膜刻蚀所述保护材料层，直至暴露出所述栅介质材料层，形成保护层，所述保护层的宽度大于所述伪栅的宽度；
在所述第一侧墙的侧壁表面外延形成第二侧墙；
以所述伪栅和第二侧墙为掩膜刻蚀所述栅介质材料层，直至暴露出所述半导体衬底表面，形成栅介质层，所述栅介质层的宽度大于所述保护层的宽度；
去除所述第二侧墙和所述第一侧墙。
2.如权利要求1所述的栅极的形成方法，其特征在于，所述第一侧墙和所述第二侧墙的材料为硅锗。
3.如权利要求2所述的栅极的形成方法，其特征在于，去除所述第二侧墙和所述第一侧墙的工艺为湿法刻蚀，所述湿法刻蚀采用NH4·NO3·HCl溶液、或者NH4·NO3·HCl和H2O2的混合溶液。
4.如权利要求1所述的栅极的形成方法，其特征在于，在所述伪栅的侧壁表面外延形成第一侧墙、以及在所述第一侧墙的侧壁表面外延形成第二侧墙采用选择性外延工艺。
5.如权利要求1所述的栅极的形成方法，其特征在于，所述第一侧墙和所述第二侧墙的宽度范围为1埃～50埃。
6.如权利要求1所述的栅极的形成方法，其特征在于，所述第一侧墙的宽度与所述第二侧墙的宽度相等或者不相等。
7.如权利要求1所述的栅极的形成方法，其特征在于，还包括在所述伪栅材料层上形成硬掩膜层，且在刻蚀所述伪栅材料层的同时刻蚀所述硬掩膜层。
8.如权利要求1所述的栅极的形成方法，其特征在于，所述伪栅材料层为多晶硅层，所述保护材料层为氮化钛层。
9.如权利要求1所述的栅极的形成方法，其特征在于，所述栅介质材料层为高介电常数材料，所述高介电常数材料为HfO2、ZrO2、Al2O3、HfSiO、HfSiON、HfTaO和HfZrO中的一种或几种。
10.如权利要求1所述的栅极的形成方法，其特征在于，还包括，在去除所述第二侧墙和所述第一侧墙之后，在所述伪栅、保护层和栅介质层两侧形成第三侧墙；去除所述伪栅，形成开口；在所述开口内形成金属栅极。
11.一种栅极的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底具有第一区域和第二区域，所述半导体衬底表面具有栅介质材料层，所述栅介质材料层上具有保护材料层，所述保护材料层上具有伪栅材料层；
刻蚀所述伪栅材料层，在所述半导体衬底第一区域的保护材料层上形成第一伪栅，在所述半导体衬底第二区域的保护材料层上形成第二伪栅；
在所述第一伪栅的侧壁表面外延形成第一侧墙，在所述第二伪栅的侧壁表面外延形成第二侧墙；
以所述第一伪栅、所述第一侧墙、所述第二伪栅和所述第二侧墙为掩膜刻蚀所述保护材料层，直至暴露出所述栅介质材料层，在第一区域的栅介质材料层上形成第一保护层，在第二区域的栅介质材料层上形成第二保护层，所述第一保护层的宽度大于所述第一伪栅的宽度，所述第二保护层的宽度大于所述第二伪栅的宽度；
形成覆盖所述第一区域的阻挡层，去除所述第二侧墙；
去除所述阻挡层，在所述第一侧墙的侧壁表面外延形成第三侧墙，在所述第二伪栅的侧壁表面外延形成第四侧墙；
以所述第一伪栅、第一侧墙、第三侧墙、第二伪栅和第四侧墙为掩膜刻蚀所述栅介质材料层，直至暴露出所述半导体衬底表面，在第一区域形成第一栅介质层，在第二区域形成第二栅介质层，所述第一栅介质层的宽度大于所述第一保护层的宽度，所述第二栅介质层的宽度大于所述第二保护层的宽度；去除所述第一侧墙、所述第三侧墙和所述第四侧墙。
12.如权利要求11所述的栅极的形成方法，其特征在于，所述第一侧墙、第二侧墙、第三侧墙和第四侧墙的材料为硅锗。
13.如权利要求12所述的栅极的形成方法，其特征在于，去除所述第二侧墙、以及去除所述第一侧墙、所述第三侧墙和所述第四侧墙的工艺为湿法刻蚀，所述湿法刻蚀采用NH4·NO3·HCl溶液、或者NH4·NO3·HCl和H2O2的混合溶液。
14.如权利要求11所述的栅极的形成方法，其特征在于，形成所述第一侧墙、所述第二侧墙、所述第三侧墙和所述第四侧墙的工艺为选择性外延工艺。
15.如权利要求11所述的栅极的形成方法，其特征在于，所述第一侧墙、所述第二侧墙、所述第三侧墙和所述第四侧墙的宽度范围为1埃～50埃。
16.如权利要求11所述的栅极的形成方法，其特征在于，所述第一侧墙的宽度与所述第三侧墙的宽度相等或者不相等，所述第二侧墙的宽度与所述第四侧墙的宽度相等或者不相等。
17.如权利要求11所述的栅极的形成方法，其特征在于，还包括在所述伪栅材料层上形成硬掩膜层，且在刻蚀所述伪栅材料层的同时刻蚀所述硬掩膜层。
18.如权利要求11所述的栅极的形成方法，其特征在于，所述伪栅材料层为多晶硅层，所述保护材料层为氮化钛层。
19.如权利要求11所述的栅极的形成方法，其特征在于，所述栅介质材料层为高介电常数材料，所述高介电常数材料为HfO2、ZrO2、Al2O3、HfSiO、HfSiON、HfTaO和HfZrO中的一种或几种。
20.如权利要求11所述的栅极的形成方法，其特征在于，还包括，在去除所述第一侧墙、所述第三侧墙和所述第四侧墙之后，在所述第一伪栅、第一保护层和第一栅介质层两侧形成第五侧墙，在所述第二伪栅、第二保护层和第二栅介质层两侧形成第六侧墙；去除所述第一伪栅，形成第一开口，去除所述第二伪栅，形成第二开口；在所述第一开口内形成第一金属栅极，在所述第二开口内形成第二金属栅极。
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