CN107731673A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中形成方法包括：提供衬底；在衬底上形成伪栅结构；形成介质层；去除部分厚度的伪栅极形成第一开口；去除部分厚度的栅极侧墙形成第二开口；形成第三开口；向第三开口内填充栅极材料，以形成栅电极。由于第二开口通过去除垂直第一开口侧墙方向上部分厚度的第一栅极侧墙而形成，第三开口通过去除剩余的第一伪栅极而形成，所以所形成的第三开口远离衬底一侧的尺寸大于第三开口靠近衬底一侧的尺寸，所以第三开口的深宽比较小，有利于降低向第三开口内填充栅极材料的工艺难度，有利于提高所形成半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能等方面的要求变得越来越高。为了提高集成度，半导体器件的特征尺寸(Critical Dimension，CD)不断变小，器件之间的间距也越来越小，这对集成电路制造技术提出了更高的要求。
为了降低半导体器件中栅极的寄生电容，提高器件速度，高K栅介质层与金属栅极的高K金属栅结构被引入半导体器件中。为了降低金属栅极的金属材料对半导体器件其他结构的影响，所述金属栅极与高K栅介质层的栅极叠层结构通常采用“后栅(gate last)”工艺形成。
“后栅”工艺形成高K金属栅结构的过程包括：提供衬底，所述衬底上具有介质层以及位于所述介质层内的伪栅；去除所述伪栅，在所述衬底上形成开口，所述开口底部露出所述衬底；在所述开口内形成位于所述衬底上的栅介质层和位于所述栅介质层上的金属栅极，所述栅介质层的材料包括高K介质材料。
随着器件尺寸的减小，半导体结构中栅极的尺寸也随之减小，填充导电材料的难度增大，从而影响了所形成栅极结构的质量，造成所形成半导体结构性能降低。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，以提高所形成栅极结构的质量。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：
提供衬底；在所述衬底上形成伪栅结构，所述伪栅结构包括位于所述衬底上的栅介质层、位于所述栅介质层上的伪栅极以及位于所述栅介质层和所述伪栅极侧壁的栅极侧墙；在所述伪栅结构之间的衬底上形成介质层；去除部分厚度的所述伪栅极，在介质层中形成第一开口，所述第一开口由剩余伪栅极和栅极侧墙围成；沿垂直于所述第一开口侧壁的方向去除部分厚度的所述栅极侧墙，形成第二开口；去除所述第二开口底部剩余的所述伪栅极露出所述栅介质层，形成第三开口；向所述第三开口内填充栅极材料，以形成栅电极。
可选的，形成所述伪栅结构的步骤中，沿垂直于所述栅介质层和所述伪栅极侧壁的方向上，所述栅极侧墙的尺寸在5nm到20nm范围内。
可选的，形成所述第一开口的步骤中，去除部分厚度的所述伪栅极之后，剩余的伪栅极厚度在到范围内。
可选的，形成所述第二开口的步骤中，沿垂直于所述第一开口侧壁的方向，去除所述栅极侧墙的厚度范围在1nm到4nm范围内。
可选的，形成伪栅结构的步骤中，所述栅介质层的材料包括高K介质材料，所述伪栅极的材料包括多晶硅，所述栅极侧墙的材料包括氮化硅。
可选的，形成第二开口的步骤包括：通过灰化工艺去除所述栅极侧墙的部分厚度形成所述第二开口。
可选的，通过灰化工艺形成所述第二开口的步骤中，所采用的气体包括N2、H2和NF3。
可选的，通过灰化工艺形成所述第二开口的步骤中，N2的气体流量在200sccm到5000sccm范围内，H2的气体流量在200sccm到5000sccm范围内，NF3的气体流量在5sccm到50sccm范围内，压强在0.5Torr到5Torr范围内，功率在1000W到5000W范围内，工艺时间在10s到180s范围内。
可选的，形成第三开口之后，形成栅电极之前，所述形成方法还包括：在所述第三开口底部形成功函数层；形成所述栅电极的步骤包括：在所述功函数层上形成栅电极。
可选的，提供衬底的步骤中，所述衬底包括用于形成第一类型晶体管的第一区域和用于形成第二类型晶体管的第二区域；形成伪栅结构的步骤包括：形成位于第一区域衬底上的第一伪栅结构，所述第一伪栅结构包括位于第一区域衬底上的第一栅介质层、位于所述第一栅介质层上的第一伪栅以及位于所述第一栅介质层和所述第一伪栅极侧壁的第一栅极侧墙；形成位于第二区域衬底上的第二伪栅结构，所述第二伪栅结构包括位于第二区域衬底上的第二栅介质层、位于所述第二栅介质层上的第二伪栅极以及位于所述第二栅介质层和所述第二伪栅极侧壁的第二栅极侧墙；所述形成方法还包括：形成介质层之后，形成第一开口之前，形成位于所述第二区域衬底上的硬掩膜；形成所述第一开口的步骤包括：以所述硬掩膜为掩膜，去除部分厚度的所述第一伪栅极，在第一区域衬底上的介质层中形成第一开口，所述第一开口由剩余的第一伪栅极和所述第一栅极侧墙围成；形成第二开口的步骤中，沿垂直于所述第一开口侧壁的方向去除部分厚度的所述第一栅极侧墙，形成第二开口；形成第三开口的步骤中，去除所述第二开口底部剩余的所述第一伪栅极露出所述第一栅介质层，形成第三开口；形成栅电极的步骤中，向所述第三开口内填充栅极材料，形成第一栅电极；形成所述第一栅电极之后，去除所述硬掩膜，露出所述第二伪栅结构；去除部分厚度的所述第二伪栅极，在第二区域衬底上的介质层中形成第四开口，所述第四开口由剩余的第二伪栅极和所述第二栅极侧墙围成；沿垂直于所述第四开口侧壁的方向去除部分厚度的所述第二栅极侧墙，形成第五开口；去除所述第五开口底部剩余的所述第二伪栅极露出所述第二栅介质层，形成第六开口；向所述第六开口内填充栅极材料，形成第二栅电极。
可选的，形成所述硬掩膜的步骤中，所述硬掩膜的材料包括氮化钛。
可选的，所述形成方法还包括：形成所述第三开口之后，形成所述第一栅电极之前，在所述第三开口底部形成第一功函数层；形成所述第一栅电极的步骤包括：在所述第一功函数层上形成所述第一栅电极；形成所述第六开口之后，形成所述第二栅电极之前，在所述第六开口底部形成第二功函数层；形成所述第二栅电极的步骤包括：在所述第二功函数层上形成所述第二栅电极。
相应的，本发明还提供一种半导体结构，包括：
衬底；位于所述衬底上的介质层；位于所述介质层内的栅极结构，所述栅极结构包括位于所述衬底上的栅介质层、位于所述栅介质层上的栅电极以及位于所述栅介质层和所述栅电极侧壁的栅极侧墙，平行所述衬底表面的平面内，所述栅电极远离所述衬底一侧的尺寸大于所述栅电极靠近所述衬底一侧的尺寸。
可选的，平行衬底表面的平面内，所述栅电极远离所述衬底一侧尺寸与靠近所述衬底一侧尺寸的差值在2nm到8nm范围内。
可选的，所述栅介质层的材料包括高K介质材料，所述栅极侧墙的材料包括氮化硅。
可选的，所述半导体结构还包括：位于所述栅介质层和所述栅电极之间的功函数层。
可选的，所述衬底包括用于形成第一类型晶体管的第一区域和用于形成第二类型晶体管的第二区域；位于第一区域衬底上介质层内的栅极结构为第一栅极结构，所述第一栅极结构包括位于所述第一区域衬底上的第一栅介质层、位于所述第一栅介质层上的第一栅电极以及位于所述第一栅介质层和所述第一栅电极侧壁的第一栅极侧墙，平行衬底平面内，所述第一栅电极远离所述衬底一侧的尺寸大于所述第一栅电极靠近所述衬底一侧的尺寸；位于第二区域衬底上介质层内的栅极结构为第二栅极结构，所述第二栅极结构包括位于所述第二区域衬底上的第二栅介质层、位于所述第二栅介质层上的第二栅电极以及位于所述第二栅介质层和所述第二栅电极侧壁的第二栅极侧墙，平行衬底平面内，所述第二栅电极远离所述衬底一侧的尺寸大于所述第二栅电极靠近所述衬底一侧的尺寸。
可选的，所述半导体结构还包括：位于所述第一栅介质层和所述第一栅电极之间的第一功函数层；位于所述第二栅介质层和所述第二栅电极之间的第二功函数层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明通过在形成第一开口之后，沿垂直于所述第一开口侧壁的方向去除部分厚度的所述栅极侧墙，形成第二开口；去除所述第二开口底部剩余的所述伪栅极露出所述栅介质层，形成第三开口；在所述第三开口内形成栅电极。由于所述第二开口通过去除垂直第一开口侧墙方向上部分厚度的第一栅极侧墙而形成，所述第三开口通过去除剩余的所述第一伪栅极而形成，所以所形成的第三开口远离所述衬底一侧的尺寸大于所述第三开口靠近所述衬底一侧的尺寸，所以所述第三开口的深宽比较小，有利于降低向所述第三开口内填充栅极材料的工艺难度，有利于提高所形成半导体结构的性能。
附图说明
图1至图3是一种半导体结构形成方法各个步骤对应的剖面结构示意图；
图4至图13是本发明半导体结构形成方法一实施例各个步骤对应的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术中所形成的栅极结构存在质量不佳的问题。现结合栅极结构的尺寸分析其质量不佳问题的原因：
参考图1和图3，示出了一种半导体结构形成方法各个步骤对应的剖面结构示意图。
如图1所示，提供衬底10，所述衬底10上具有介质层20和位于所述介质层20内的伪栅结构30，所述伪栅结构30包括位于所述衬底10上的栅介质层31和位于栅介质层31上的伪栅极32以及位于所述栅介质层31和所述伪栅极32侧壁的栅极侧墙33。
结合参考图2，去除所述伪栅极32(如图1所示)，形成开口40。之后，如图3所示，向所述开口40内填充导电材料，形成栅电极34。
现有技术中，所述开口40的侧壁垂直于所述衬底100表面，也就是说，所述开口40远离衬底10一侧的尺寸d1与所述开口40底部的尺寸d2相等。所以随着尺寸的缩小，所述开口40的深宽比随之增大，从而增大了填充导电材料的工艺难度，影响了所形成栅电极34的质量，造成所形成半导体结构性能降低。
为解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：
提供衬底；在所述衬底上形成伪栅结构，所述伪栅结构包括位于所述衬底上的栅介质层、位于所述栅介质层上的伪栅极以及位于所述栅介质层和所述伪栅极侧壁的栅极侧墙；在所述伪栅结构之间的衬底上形成介质层；去除部分厚度的所述伪栅极，在介质层中形成第一开口，所述第一开口由剩余伪栅极和栅极侧墙围成；沿垂直于所述第一开口侧壁的方向去除部分厚度的所述栅极侧墙，形成第二开口；去除所述第二开口底部剩余的所述伪栅极露出所述栅介质层，形成第三开口；向所述第三开口内填充栅极材料，以形成栅电极。
本发明通过在形成第一开口之后，沿垂直于所述第一开口侧壁的方向去除部分厚度的所述栅极侧墙，形成第二开口；在去除所述第二开口底部剩余的所述伪栅极露出所述栅介质层，形成第三开口；在所述第三开口内形成栅电极。由于所述第二开口通过去除垂直第一开口侧墙方向上部分厚度的第一栅极侧墙而形成，所述第三开口通过去除剩余的所述第一伪栅极而形成，所以所形成的第三开口远离所述衬底一侧的尺寸大于所述第三开口靠近所述衬底一侧的尺寸，所以所述第三开口的深宽比较小，有利于降低向所述第三开口内填充栅极材料的工艺难度，有利于提高所形成半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图4至图13，示出了本发明半导体结构形成方法一实施例各个步骤对应的剖面结构示意图。
参考图4，提供衬底100。
所述衬底100用于提供工艺操作平台。本实施例中，所述衬底100的材料为单晶硅。在本发明其他实施例中，所述衬底的材料还可以选自多晶硅或非晶硅；所述衬底的材料也可以选自锗、砷化镓或硅锗化合物等其他半导体材料。此外，所述衬底还可以是具有外延层或外延层上硅结构。
本实施例中，所述衬底100包括用于形成第一类型晶体管的第一区域100p以及用于形成第二类型晶体管的第二区域100n。所述第一类型晶体管为PMOS晶体管，所述第二类型晶体管为NMOS晶体管。
需要说明的是，所述衬底100内还具有隔离结构101，所述隔离结构101位于所述第一区域100p和第二区域100n之间，用于实现所述第一区域100p和第二区域100n之间的电隔离。
具体的，所述隔离结构101的材料为氧化物。所述隔离结构101的形成步骤包括：在所述衬底100表面形成第一图形化层；以所述第一图形化层为掩膜，刻蚀所述衬底100，在所述衬底100内形成隔离开口；向所述隔离开口内填充氧化物，形成隔离结构101。
所述第一图形化层用于定义所述隔离结构101的尺寸和位置。本实施例中，所述第一图形化层为图形化的光刻胶层，可以通过涂覆工艺和光刻工艺形成。本发明其他实施例中，所述第一图形化层还可以通过多重图形化掩膜工艺形成，例如自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-aligned TriplePatterned)工艺或自对准四重图形化(Self-aligned Double Double Patterned，SaDDP)工艺等。此外，形成所述隔离开口的工艺可以干法刻蚀。
继续参考图4，在所述衬底100上形成伪栅结构，所述伪栅结构包括位于所述衬底100上的栅介质层和位于所述栅介质层上的伪栅极以及位于所述栅介质层和所述伪栅极侧壁的栅极侧墙。
所述伪栅结构用于定义后续所形成栅极结构的尺寸和位置。
形成所述伪栅结构的步骤包括：在所述衬底100上形成栅介质材料层和位于所述栅介质材料层上的伪栅材料层；在所述伪栅材料层上形成第二图形化层；以所述第二图形化层为掩膜，刻蚀所述伪栅材料层和所述栅介质材料层，形成所述栅介质层和所述伪栅极；在所述衬底100表面、所述栅介质层侧壁表面以及所述伪栅极顶部表面和侧壁表面形成侧墙材料层；去除所述衬底100表面和所述伪栅极顶部表面的侧墙材料层，形成位于所述栅介质层和所述伪栅极侧壁的栅极侧墙。
所述栅介质材料层用于形成所述栅介质层，所述栅介质层用于隔离后续所形成的栅电极和所述衬底100。本实施例中，所述半导体结构包括高K金属栅结构。因此所述栅介质层的材料包括高K介质材料(介电常数大于3.9)。具体的，所述高K介质材料包括：氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
所述伪栅材料层用于形成所述伪栅极，所述伪栅极用于定义后续所形成栅电极的尺寸和位置。本实施例中，所述伪栅极的材料包括多晶硅。
具体的，所述栅介质材料层和所述伪栅材料层可以通过化学气相沉积、物理气相沉积或者原子层沉积等膜层沉积工艺在所述衬底100上形成。
所述侧墙材料层用于形成栅极侧墙，所述栅极侧墙用于保护所形成栅介质层和所述伪栅极，还用于定义后续所形成栅电极的形状。具体的，所述栅极侧墙的材料包括氮化硅。
沿垂直于所述栅介质层和所述伪栅极侧壁的方向上，如果所述栅极侧墙的尺寸太小，则难以在后续工艺中保护所述栅介质层和所述伪栅极；如果所述栅极侧墙的尺寸太大，则容易造成材料浪费、增加工艺难度。本实施例中，沿垂直于所述栅介质层和所述伪栅极侧壁的方向上，所述栅极侧墙的尺寸在5nm到20nm范围内。
需要说明的是，本实施例中，所述衬底100包括第一区域100p和第二区域100n，所以形成所述伪栅结构的步骤包括：形成位于第一区域100p衬底100上的第一伪栅结构110p，所述第一伪栅结构110p包括位于第一区域100p衬底100上的第一栅介质层111p、位于所述第一栅介质层111p上的第一伪栅极112p以及位于所述第一栅介质层111p和所述第一伪栅极112p侧壁的第一栅极侧墙113p；形成位于第二区域100n衬底100上的第二伪栅结构110n，所述第二伪栅结构110n包括位于第二区域100n衬底100上的第二栅介质层111n、位于所述第二栅介质层111n上的第二伪栅极112n以及位于所述第二栅介质层111n和所述第二伪栅极112n侧壁的第二栅极侧墙113n。
继续参考图4，在所述伪栅结构之间的衬底100上形成介质层120。
所述介质层120用于实现不同器件之间的电隔离，还用于定义后续所形成栅电极的形状和位置。本实施例中，所述介质层120的材料为氧化物。在本发明其他实施例中，所述介质层的材料还可以选自氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)或超低K介质材料(介电常数小于2.5)中的一种或多种组合。
形成所述介质层120的步骤包括：在衬底100上形成覆盖所述伪栅结构的介质材料层；对所述介质材料层进行平坦化处理，所述平坦化处理至露出所述伪栅极的顶部表面停止，形成顶部表面与所述伪栅结构齐平的介质层120。
所述介质材料层可以通过化学气相沉积、物理气相沉积或者原子层沉积等膜层沉积工艺在所述衬底100上形成；所述平坦化处理可以通过化学机械研磨工艺实现。
参考图5至图6，去除部分厚度的所述伪栅极，在所述介质层中形成第一开口181p，所述第一开口181p由剩余伪栅极和所述栅极侧墙围成。
需要说明的是，本实施例中，所述衬底100包括第一区域100p和第二区域100n。由于所述第一区域100p和所述第二区域100n所形成晶体管类型不同，所以如图5所示，所述形成方法还包括：在形成介质层120之后，形成第一开口181p之前，形成位于所述第二区域100n衬底100上的硬掩膜160。
所述硬掩膜160用于在半导体工艺中保护所述第二伪栅结构110n以及第二区域100n衬底100上的介质层120。所述硬掩膜160的材料包括氮化钛。由于所述硬掩膜160内不含有含碳聚合物，因此采用硬掩膜160保护所述第二伪栅结构110n的做法，能够减少后续工艺中所产生的副产物，有利于所述伪栅极的去除，不易引起残留。
形成所述硬掩膜160的步骤包括：形成覆盖所述伪栅结构和所述介质层120表面的硬掩膜材料层；在所述硬掩膜材料层上形成第三图形化层170；以所述第三图形化层170为掩膜，刻蚀所述硬掩膜材料层，形成硬掩膜160。
其中所述第三图形化层170用于定义所述硬掩膜160的尺寸和位置。本实施例中，所述第三图形化层170为图形化的光刻胶层，可以通过涂覆工艺和光刻工艺形成。此外，在本发明其他实施例中，所述第三图形化层还可以是多重图形化掩膜工艺形成的图形化层。
如图6所示，在形成硬掩模160之后，以所述硬掩膜160为掩膜，去除部分厚度的所述第一伪栅极112p，在第一区域100p衬底上的介质层120中形成第一开口181p，所述第一开口181p由剩余的第一伪栅极112p和所述第一栅极侧墙113p围成。
所述第一开口181p用于露出所述第一栅极侧墙113p，从而为后续第二开口的形成提供工艺表面。本实施例中，所述第一开口181p可以通过采用四甲基氢氧化氨(TMAH)湿法刻蚀的方式形成。
需要说明的是，如果剩余所述伪栅极的厚度太小，则所形成的所述第一开口的深度太大，难以实现降低填充导电材料工艺难度的目的；如果剩余的所述伪栅极的厚度太大，则后续去除剩余的伪栅极所形成的第三开口深度太大，也难以实现降低填充导电材料工艺难度的目的。具体的，本实施例中，形成所述第一开口181p的步骤中，去除部分厚度所述伪栅极之后，剩余伪栅极的厚度在到范围内。
参考图7，沿垂直于所述第一开口181p(如图6所示)侧壁的方向去除部分厚度的所述栅极侧墙，形成第二开口182p。
所述第一开口181p由剩余的第一伪栅极112p和所述第一栅极侧墙113p围成，所以形成所述第二开口182p的步骤中，通过沿垂直于所述第一开口181p侧壁的方向去除部分厚度的所述第一栅极侧墙113p，形成第二开口182p。
由于所述第二开口182p通过去除垂直第一开口181p侧墙方向上部分厚度的第一栅极侧墙113p而形成，因此在平行所述衬底100表面的平面内，所述第二开口182p的尺寸大于所述第一开口181p的尺寸。
形成所述第二开口182p的步骤包括：通过灰化工艺去除所述栅极侧墙的部分厚度形成所述第二开口182p。具体的，通过灰化工艺去除所述第一栅极侧墙113p的部分厚度形成所述第二开口182p，其中所使用的气体为N2、H2和NF3，以起保护作用。
需要说明的是，采用灰化工艺形成所述第二开口182p的做法，除了能够去除所述栅极侧墙的部分厚度形成所述第二开口182p，还可以去除位于所述硬掩膜160上的第三图形化层170。在本发明其他实施例中，还可以采用等离子体刻蚀或者湿法刻蚀的方式形成所述第二开口182p。
由于灰化工艺是一种各向同性的材料去除工艺，所以在去除所述第一栅极侧墙113p的过程中，所述第二开口182p底部的第一伪栅极112p也会受到影响，所以剩余的所述第一伪栅极112p的厚度也会降低。此外，垂直所述衬底100表面方向上，所述第一栅极侧墙113p和靠近所述第一伪栅结构110p的介质层120的厚度也会相应降低。
具体的，为了灰化工艺对剩余伪栅层厚度的控制，避免所述伪栅层被完全去除，本实施例中，通过灰化工艺形成所述第二开口182p的步骤中，N2的气体流量在200sccm到5000sccm范围内，H2的气体流量在200sccm到5000sccm范围内，NF3的气体流量在5sccm到50sccm范围内，压强在0.5Torr到5Torr范围内，功率在1000W到5000W范围内，工艺时间在10s到180s范围内。
需要说明的是，形成所述第二开口182p的步骤中，去除所述栅极侧墙的厚度太小，所形成第二开口182p的尺寸太小，则难以实现降低填充导电材料工艺难度的目的；去除所述栅极侧墙的厚度太大，剩余栅极侧墙的厚度太小，则会影响所述栅极侧墙的保护功能。具体的，沿垂直于所述第一开口侧壁的方向，去除所述栅极侧墙的厚度范围在1nm到4nm范围内。本实施例中，沿垂直于所述第一开口侧壁的方向，去除所述第一栅极侧墙113p的厚度范围在1nm到4nm范围内。
参考图8，去除所述第二开口182p底部剩余的所述伪栅极，形成第三开口183p。
所述第三开口183p用于填充栅极材料以形成栅电极。本实施例中，通过去除所述第二开口182p(如图7所示)底部剩余的所述第一伪栅极112p(如图7所示)露出所述第一栅介质层111p，形成第三开口183p。具体的，第二开口182p底部剩余的所述伪栅极可以通过采用四甲基氢氧化氨(TMAH)湿法刻蚀的方式去除。
由于所述第三开口183p通过去除剩余的所述第一伪栅极112p(如图7所示)而形成，所以平行所述衬底100表面的平面内，所述第三开口183p远离所述衬底100一侧的尺寸大于所述第三开口183p靠近所述衬底100一侧的尺寸。
结合参考图9，向所述第三开口183p(如图8所示)内填充栅极材料，以形成栅电极。
所述栅电极用于实现与外部电路的连接。具体的，形成栅电极的步骤中，向所述第三开口183p内填充栅极材料，形成第一栅电极191p。所述栅极材料可以为导电材料。本实施例中，所述半导体结构具有高K金属栅结构，所以所述栅极材料为金属，如铜或钨，可以通过化学气相沉积的方式向所述第三开口183p内填充。
由于所述第三开口183p远离所述衬底100一侧的尺寸大于所述第三开口183p靠近所述衬底100一侧的尺寸，所以所述第三开口183p的深宽比较小，有利于降低向所述第三开口183p内填充栅极材料的工艺难度，有利于提高所形成半导体结构的性能。
需要说明的是，本实施例中，在形成第三开口183p之后，在形成栅电极191之前，所述形成方法还包括：在所述第三开口183底部形成功函数层，以调节所形成半导体结构的阈值电压。所以形成所述栅电极的步骤包括：在所述功函数层上形成栅电极。
本实施例中，所述衬底包括第一区域100p和第二区域100n，所述第三开口183p位于第一区域100p的介质层120内，所以形成所述第三开口183p之后，形成所述第一栅电极191p之前，所述形成方法包括：在所述第三开口183p底部形成第一功函数层192p。具体的，由于所述第一区域100p用于形成PMOS晶体管，所以所述第一功函数层192p的材料为氮化钛。因此，形成所述第一栅电极191p的步骤包括：在所述第一功函数层192p上形成所述第一栅电极。
需要说明的是，本实施例中，所述第一功函数层192p还覆盖所述第三开口183p的侧壁。但是在本发明其他实施例中，所述第一功函数层192p也可以仅覆盖所述第三开口183p的底部，而不覆盖所述第三开口183p的侧壁。
此外，本实施例中，所述衬底100还包括第二区域100n，所以所述形成方法还包括：
继续参考图9，形成所述第一栅电极191p之后，去除所述硬掩膜160(如图8所示)，露出所述第二伪栅结构110n。
所述硬掩膜160可以通过湿法刻蚀或干法刻蚀的方式去除。由于所述硬掩膜160的材料为氮化钛。所以去除所述硬掩膜160的步骤包括：采用干法刻蚀的方式去除所述硬掩膜160。具体的，采用氯气等离子体干法刻蚀的方式去除所述硬掩膜160。
参考图10，露出所述第二伪栅结构110n之后，去除部分厚度的所述第二伪栅极112n，在第二区域100n衬底100上的介质层120中形成第四开口181n，所述第四开口181n由剩余的第二伪栅极112n和所述第二栅极侧墙113n围成。
所述第四开口181n用于露出所述第二栅极侧墙113n，从而为后续工艺提供操作表面。本实施例中，所述第四开口181n可以通过四甲基氢氧化氨(TMAH)湿法刻蚀的方式形成。具体的，形成所述第四开口181n之后，所述第四开口181n底部剩余的所述第二伪栅极112n的厚度在到范围内。
参考图11，沿垂直于所述第四开口181n(如图10所示)侧壁的方向去除部分厚度的所述第二栅极侧墙113n，形成第五开口182n。
具体的，形成第五开口182n的步骤包括：沿垂直于所述第四开口181n侧壁的方向，通过灰化工艺去除部分厚度的所述第二栅极侧墙113n形成第五开口182n，其中所采用的气体包括：N2、H2和NF3。
本实施例中，通过灰化工艺形成所述第五开口182n的步骤中，N2的气体流量在200sccm到5000sccm范围内，H2的气体流量在200sccm到5000sccm范围内，NF3的气体流量在5sccm到50sccm范围内，压力在0.5Torr到5Torr范围内，功率在1000W到5000W范围内，工艺时间在10s到180s范围内。具体的，本实施例中，去除所述第二栅极侧墙113n的厚度范围在1nm到4nm范围内。
结合参考图12，去除所述第五开口182n(如图11所示)底部剩余的所述第二伪栅极112n(如图11所示)露出所述第二栅介质层111n，形成第六开口183n。
所述第六开口183n用于填充栅极材料以形成栅电极。本实施例中，通过去除所述第五开口182n底部剩余的所述第二伪栅极112n露出所述第二栅介质层111n，形成所述第六开口183n。所以所形成的第六开口183n远离所述衬底100一侧的尺寸大于所述第六开口183n靠近所述衬底100一侧的尺寸。具体的，所述第五开口182n底部剩余的所述伪栅极可以通过采用四甲基氢氧化氨(TMAH)湿法刻蚀的方式去除。
参考图13，向所述第六开口183n(如图12所示)内填充栅极材料，形成第二栅电极191n。
所述栅极为导电材料。本实施例中，所述半导体结构具有高K金属栅结构，所以所述栅极材料为金属，如铜或钨，可以通过化学气相沉积的方式向所述第六开口183n内填充。
由于所述第六开口183n远离所述衬底100一侧的尺寸大于所述第六开口183n靠近所述衬底100一侧的尺寸，所以所述第六开口183n远离所述衬底100一侧的尺寸大于所述第六开口183n靠近所述衬底100一侧的尺寸，有利于降低工艺难度，提高器件性能。
需要说明的是，本实施例中，在形成所述第六开口183n之后，形成所述第二栅电极191n之前，所述形成方法还包括：在所述第六开口183n底部形成第二功函数层192n。所以，形成所述第二栅电极191n的步骤包括：在所述第二功函数层192n上形成所述第二栅电极191n。
由于所述第二区域100n用于形成NMOS晶体管，所以所述第二功函数层192n的材料为铝化钛。
需要说明的是，本实施例中，所述第二功函数层192n还覆盖所述第六开口183n的侧壁。但是在本发明其他实施例中，所述第二功函数层192n也可以仅覆盖所述第六开口183n的底部，而不覆盖所述第六开口183n的侧壁。
相应的，本发明还提供一种半导体结构。
参考图13，示出了本发明半导体结构一实施例的剖面结构示意图。
所述半导体结构包括：衬底100；位于所述衬底100上的介质层120；位于所述介质层120内的栅极结构，所述栅极结构包括位于所述衬底上的栅介质层、位于所述栅介质层上的栅电极以及位于所述栅介质层和所述栅电极侧壁的栅极侧墙，平行所述衬底表面的平面内，所述栅电极远离所述衬底一侧的尺寸大于靠近所述衬底一侧的尺寸。
所述衬底100用于提供工艺操作平台。本实施例中，所述衬底100的材料为单晶硅。在本发明其他实施例中，所述衬底的材料还可以选自多晶硅或非晶硅；所述衬底的材料也可以选自锗、砷化镓或硅锗化合物等其他半导体材料。此外，所述衬底还可以是具有外延层或外延层上硅结构。
所述衬底100包括用于形成第一类型晶体管的第一区域100p以及用于形成第二类型晶体管的第二区域100n。本实施例中，所述第一类型晶体管为PMOS晶体管，所述第二类型晶体管为NMOS晶体管。
需要说明的是，所述衬底100内还具有隔离结构101，所述隔离结构101位于所述第一区域100p和第二区域100n之间，用于实现所述第一区域100p和第二区域100n之间的电隔离。具体的，所述隔离结构101的材料为氧化物。
所述介质层120用于实现不同器件之间的电隔离，还用于定义后续所形成栅电极的形状和位置。本实施例中，所述介质层120的材料为氧化物。在本发明其他实施例中，所述介质层的材料还可以选自氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)或超低K介质材料(介电常数小于2.5)中的一种或多种组合。
所述栅极结构用于控制所形成半导体结构中沟道的导通和关闭。具体的，所述栅介质层用于隔离所形成的栅电极和所述衬底100；所述栅电极用于实现与外部电路的连接；所述栅极侧墙用于保护所形成栅介质层和所述栅电极，还用于保护被所述栅极结构覆盖的部分衬底100。
本实施例中，所述半导体结构具有高K金属栅结构，因此所述栅介质层的材料包括高K介质材料(介电常数大于3.9)。具体的，所述高K介质材料包括：氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝；所述栅电极的材料为金属，如铜或钨；所述侧墙的材料为氮化硅。
平行所述衬底100表面的平面内，所述栅电极远离所述衬底一侧的尺寸大于所述栅电极靠近所述衬底一侧的尺寸。采用这种结构的栅电极，有利于降低形成所述栅电极过程中的工艺难度，提高所形成半导体结构的性能，提高工艺良品率。
需要说明的是，平行衬底100表面的平面内，所述栅电极远离所述衬底100一侧尺寸与靠近所述衬底一侧尺寸的差值太小，则难以在工艺过程中起到降低工艺难度的目的；如果所述栅电极远离所述衬底100一侧尺寸与靠近所述衬底100一侧尺寸的差值太大，则容易造成器件尺寸过大，增加工艺难度的问题。本实施例中，平行衬底表面的平面内，所述栅电极远离所述衬底一侧尺寸与靠近所述衬底一侧尺寸的差值在2nm到8nm范围内。
需要说明的是，为了调节所形成半导体结构中晶体管的阈值电压，本实施例中，所述半导体结构还包括：位于所述栅介质层和所述栅电极之间的功函数层。
本实施例中，所述衬底100包括所述第一区域100p和所述第二区域100n。所以所述栅极结构包括位于所述第一区域100p衬底100上的第一栅极结构以及位于所述第二区域100n衬底100上的第二栅极结构。
所述第一栅极结构包括位于所述第一区域100p衬底100上的第一栅介质层111p、位于所述第一栅介质层111p上的第一栅电极191p以及位于所述第一栅介质层111p和所述第一栅电极191p侧壁的第一栅极侧墙113p，平行衬底平面内，所述第一栅电极191p远离所述衬底100一侧的尺寸大于所述第一栅电极191p靠近所述衬底100一侧的尺寸；所述第二栅极结构包括位于所述第二区域100n衬底100上的第二栅介质层111n、位于所述第二栅介质层111n上的第二栅电极191n以及位于所述第二栅介质层111n和所述第二栅电极191n侧壁的第二栅极侧墙113n，平行衬底100平面内，所述第二栅电极191n远离所述衬底100一侧的尺寸大于所述第二栅电极191n靠近所述衬底100一侧的尺寸。
所以所述半导体结构还包括：位于所述第一栅介质层111p和所述第一栅电极191p之间的第一功函数层192p；位于所述第二栅介质层111n和所述第二栅电极191n之间的第二功函数层192n。具体的，所述第一功函数层192p可以为氮化钛；所述第二功函数层192n可以为铝化钛。
综上，本发明通过在形成第一开口之后，沿垂直于所述第一开口侧壁的方向去除部分厚度的所述栅极侧墙，形成第二开口；在去除所述第二开口底部剩余的所述伪栅极露出所述栅介质层，形成第三开口；在所述第三开口内形成栅电极。由于所述第二开口通过去除垂直第一开口侧墙方向上部分厚度的第一栅极侧墙而形成，所述第三开口通过去除剩余的所述第一伪栅极而形成，所以所形成的第三开口远离所述衬底一侧的尺寸大于所述第三开口靠近所述衬底一侧的尺寸，所以所述第三开口的深宽比较小，有利于降低向所述第三开口内填充栅极材料的工艺难度，有利于提高所形成半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成伪栅结构，所述伪栅结构包括位于所述衬底上的栅介质层、位于所述栅介质层上的伪栅极以及位于所述栅介质层和所述伪栅极侧壁的栅极侧墙；
在所述伪栅结构之间的衬底上形成介质层；
去除部分厚度的所述伪栅极，在介质层中形成第一开口，所述第一开口由剩余伪栅极和栅极侧墙围成；
沿垂直于所述第一开口侧壁的方向去除部分厚度的所述栅极侧墙，形成第二开口；
去除所述第二开口底部剩余的所述伪栅极露出所述栅介质层，形成第三开口；
向所述第三开口内填充栅极材料，以形成栅电极。
2.如权利要求1所述的形成方法，其特征在于，形成所述伪栅结构的步骤中，沿垂直于所述栅介质层和所述伪栅极侧壁的方向上，所述栅极侧墙的尺寸在5nm到20nm范围内。
3.如权利要求1所述的形成方法，其特征在于，形成所述第一开口的步骤中，去除部分厚度的所述伪栅极之后，剩余的伪栅极厚度在到范围内。
4.如权利要求1所述的形成方法，其特征在于，形成所述第二开口的步骤中，沿垂直于所述第一开口侧壁的方向，去除所述栅极侧墙的厚度范围在1nm到4nm范围内。
5.如权利要求1所述的形成方法，其特征在于，形成伪栅结构的步骤中，所述栅介质层的材料包括高K介质材料，所述伪栅极的材料包括多晶硅，所述栅极侧墙的材料包括氮化硅。
6.如权利要求1所述的形成方法，其特征在于，形成第二开口的步骤包括：
通过灰化工艺去除所述栅极侧墙的部分厚度形成所述第二开口。
7.如权利要求6所述的形成方法，其特征在于，通过灰化工艺形成所述第二开口的步骤中，所采用的气体包括N2、H2和NF3。
8.如权利要求7所述的形成方法，其特征在于，通过灰化工艺形成所述第二开口的步骤中，N2的气体流量在200sccm到5000sccm范围内，H2的气体流量在200sccm到5000sccm范围内，NF3的气体流量在5sccm到50sccm范围内，压强在0.5Torr到5Torr范围内，功率在1000W到5000W范围内，工艺时间在10s到180s范围内。
9.如权利要求1所述的形成方法，其特征在于，形成第三开口之后，形成栅电极之前，所述形成方法还包括：在所述第三开口底部形成功函数层；
形成所述栅电极的步骤包括：在所述功函数层上形成栅电极。
10.如权利要求1所述的形成方法，其特征在于，提供衬底的步骤中，所述衬底包括用于形成第一类型晶体管的第一区域和用于形成第二类型晶体管的第二区域；
形成伪栅结构的步骤包括：
形成位于第一区域衬底上的第一伪栅结构，所述第一伪栅结构包括位于第一区域衬底上的第一栅介质层、位于所述第一栅介质层上的第一伪栅以及位于所述第一栅介质层和所述第一伪栅极侧壁的第一栅极侧墙；
形成位于第二区域衬底上的第二伪栅结构，所述第二伪栅结构包括位于第二区域衬底上的第二栅介质层、位于所述第二栅介质层上的第二伪栅极以及位于所述第二栅介质层和所述第二伪栅极侧壁的第二栅极侧墙；
所述形成方法还包括：形成介质层之后，形成第一开口之前，形成位于所述第二区域衬底上的硬掩膜；
形成所述第一开口的步骤包括：以所述硬掩膜为掩膜，去除部分厚度的所述第一伪栅极，在第一区域衬底上的介质层中形成第一开口，所述第一开口由剩余的第一伪栅极和所述第一栅极侧墙围成；
形成第二开口的步骤中，沿垂直于所述第一开口侧壁的方向去除部分厚度的所述第一栅极侧墙，形成第二开口；
形成第三开口的步骤中，去除所述第二开口底部剩余的所述第一伪栅极露出所述第一栅介质层，形成第三开口；
形成栅电极的步骤中，向所述第三开口内填充栅极材料，形成第一栅电极；
形成所述第一栅电极之后，去除所述硬掩膜，露出所述第二伪栅结构；
去除部分厚度的所述第二伪栅极，在第二区域衬底上的介质层中形成第四开口，所述第四开口由剩余的第二伪栅极和所述第二栅极侧墙围成；
沿垂直于所述第四开口侧壁的方向去除部分厚度的所述第二栅极侧墙，形成第五开口；
去除所述第五开口底部剩余的所述第二伪栅极露出所述第二栅介质层，形成第六开口；
向所述第六开口内填充栅极材料，形成第二栅电极。
11.如权利要求10所述的形成方法，其特征在于，形成所述硬掩膜的步骤中，所述硬掩膜的材料包括氮化钛。
12.如权利要求10所述的形成方法，其特征在于，所述形成方法还包括：
形成所述第三开口之后，形成所述第一栅电极之前，在所述第三开口底部形成第一功函数层；
形成所述第一栅电极的步骤包括：在所述第一功函数层上形成所述第一栅电极；
形成所述第六开口之后，形成所述第二栅电极之前，在所述第六开口底部形成第二功函数层；
形成所述第二栅电极的步骤包括：在所述第二功函数层上形成所述第二栅电极。
13.一种半导体结构，其特征在于，包括：
衬底；
位于所述衬底上的介质层；
位于所述介质层内的栅极结构，所述栅极结构包括位于所述衬底上的栅介质层、位于所述栅介质层上的栅电极以及位于所述栅介质层和所述栅电极侧壁的栅极侧墙，平行所述衬底表面的平面内，所述栅电极远离所述衬底一侧的尺寸大于所述栅电极靠近所述衬底一侧的尺寸。
14.如权利要求13所述的半导体结构，其特征在于，平行衬底表面的平面内，所述栅电极远离所述衬底一侧尺寸与靠近所述衬底一侧尺寸的差值在2nm到8nm范围内。
15.如权利要求13所述的半导体结构，其特征在于，所述栅介质层的材料包括高K介质材料，所述栅极侧墙的材料包括氮化硅。
16.如权利要求13所述的半导体结构，其特征在于，所述半导体结构还包括：位于所述栅介质层和所述栅电极之间的功函数层。
17.如权利要求13所述的半导体结构，其特征在于，所述衬底包括用于形成第一类型晶体管的第一区域和用于形成第二类型晶体管的第二区域；
位于第一区域衬底上介质层内的栅极结构为第一栅极结构，所述第一栅极结构包括位于所述第一区域衬底上的第一栅介质层、位于所述第一栅介质层上的第一栅电极以及位于所述第一栅介质层和所述第一栅电极侧壁的第一栅极侧墙，平行衬底平面内，所述第一栅电极远离所述衬底一侧的尺寸大于所述第一栅电极靠近所述衬底一侧的尺寸；
位于第二区域衬底上介质层内的栅极结构为第二栅极结构，所述第二栅极结构包括位于所述第二区域衬底上的第二栅介质层、位于所述第二栅介质层上的第二栅电极以及位于所述第二栅介质层和所述第二栅电极侧壁的第二栅极侧墙，平行衬底平面内，所述第二栅电极远离所述衬底一侧的尺寸大于所述第二栅电极靠近所述衬底一侧的尺寸。
18.如权利要求17所述的半导体结构，其特征在于，所述半导体结构还包括：
位于所述第一栅介质层和所述第一栅电极之间的第一功函数层；
位于所述第二栅介质层和所述第二栅电极之间的第二功函数层。
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