CN110571142A - 鳍式场效应管及其制备方法 - Google Patents

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Abstract

本发明提供一种鳍式场效应管及其制备方法，能够改善鳍式场效应管的交流特性，同时基本不影响其直流特性。所述制备方法采用后栅工艺，通过减薄侧墙，降低了栅漏交叠电容CGD0，提升了器件的交流性能；同时由于增加了额外的侧墙的刻蚀步骤，使得刻蚀伪栅介质层时能够开口较小，降低栅极长度，从而减小沟道电容；此外，在刻蚀侧墙时，使得一部分伪栅介质层凸出侧墙的内侧面，后续形成的栅介质层能够在该凸出部位形成转角结构，提高了该位置栅介质层的厚度，降低了栅介质层漏电流；增加或替换的工艺步骤均无需使用掩膜，简化了工艺方法，提高了生产效率。

Description

鳍式场效应管及其制备方法
技术领域
本发明涉及半导体制造加工领域，更详细地说，本发明涉及一种鳍式场效应管的结构及制备方法。
背景技术
在半导体工业中，存在集成电路的运行速率不断提高的需求，这种日益增长的需求推动着电子器件不断地更新换代，随着现有技术的进步，金属氧化物半导体场效应管(MOSFET)的尺寸也在不断缩小，伴随着尺寸缩小所带来的技术问题，对于金属氧化物半导体场效应管(MOSFET)的高频应用而言，必须考虑到场效应管内部的寄生电容所造成的影响。
举例来说，环形振荡器的振荡频率极高，在多种高速高频领域有广泛的应用。环形振荡器是由奇数个非门(或称反相器)的输出端和输入端首尾相接而构成的环状振荡电路，其振荡频率f＝1/(Td×N)，其中Td为单个反相器的振荡周期，而Td又由栅漏之间的总电容决定。因此，栅漏之间的电容对于电路开关速度的影响不可忽视。栅漏间总电容Ctotal＝CGD0+CCG+CGDF，其中，CGD0为栅极结构与漏区间的重叠电容，又称栅漏交叠电容；CCG为栅极结构与连接线间的电容；CGDF为栅极结构与漏区外边缘间的电容。此外，栅介质层漏电流对反型层厚度影响较大，同样需要通过改良工艺，予以控制。
然而，采用现有工艺制得的鳍式场效应管通常栅漏交叠电容较高且栅介质层漏电流较大，影响器件的交流特性。
发明内容
本发明解决的技术问题是提供一种鳍式场效应管及制备方法，改善鳍式场效应管的交流特性，同时基本不影响其直流特性。
为了解决上述问题，本发明提供一种鳍式场效应管的制备方法，包括：提供半导体衬底，所述半导体衬底上形成有鳍部；在所述鳍部上形成伪栅介质层；在所述伪栅介质层上形成伪栅极，所述伪栅极覆盖部分所述伪栅介质层表面；形成侧墙；去除所述伪栅极；刻蚀所述伪栅介质层形成开口，所述开口对应后续栅介质层与鳍部的接触区域；刻蚀所述侧墙，降低其宽度，使至少一部分所述伪栅介质层凸出所述侧墙的内侧面；沉积栅介质层和栅极。
本发明所提供的技术方案通过减薄侧墙自身的宽度，降低了栅漏交叠电容CGD0，提升器件的交流性能；同时由于增加了额外的侧墙的刻蚀步骤，使得刻蚀伪栅介质层时能够开口较小，以降低后续形成的栅极的长度，从而减小沟道电容；此外，在刻蚀侧墙时，使得一部分伪栅极凸出侧墙的内侧面，后续形成的栅介质层能够在该凸出部位形成转角结构，提高了该位置栅介质层的厚度，降低了栅介质层漏电流；增加或替换的工艺步骤均无需使用掩膜，简化了工艺方法，提高了生产效率。
在本发明的较优技术方案中，所述伪栅介质层与所述侧墙的刻蚀在单一刻蚀步骤中同时完成。通过在单一刻蚀步骤中同时刻蚀所述伪栅介质层和所述侧墙，能够简化工艺流程。
进一步地，在本发明的较优技术方案中，所述单一刻蚀步骤采用各向异性干法刻蚀。通过各向异性干法刻蚀，能够实现单一刻蚀步骤中同时完成所述伪栅介质层与所述侧墙的刻蚀。刻蚀过程中，侧墙相比伪栅介质层具有更高的刻蚀速率，当将伪栅介质层刻蚀完全时，能够减薄所述侧墙。
更进一步地，在本发明的较优技术方案中，在所述各向异性干法刻蚀步骤中，以掩膜保护至少一部分所述侧墙不受刻蚀影响。
更进一步地，在本发明的较优技术方案中，所述侧墙采用氮化硅材料，所述伪栅介质层采用氧化硅材料，所述刻蚀气体包括C4F8、CH3F、CH2F2、CHF3、CF4、Ar、He、O2中的两种或两种以上。
在本发明的较优技术方案中，所述侧墙包括偏移侧墙和掩膜侧墙，在对所述侧墙进行刻蚀的步骤中，所述偏移侧墙的刻蚀速率大于所述掩膜侧墙的刻蚀速率，同时大于所述伪栅介质层的刻蚀速率。通过对于所述偏移侧墙、掩膜侧墙和伪栅介质层的材料和刻蚀工艺的优化，无需使用掩膜，即可在采用各向异性干法刻蚀时实现：1.刻穿伪栅介质层；2.刻蚀完全偏移侧墙以减薄侧墙；3.保留一定厚度的掩膜侧墙。
在本发明的较优技术方案中，还包括：邻接所述侧墙形成应力刻蚀阻挡层，所述应力刻蚀阻挡层与所述侧墙采用同种材料制得，且在刻蚀所述侧墙的步骤前，平坦化所述侧墙与所述应力刻蚀阻挡层。采用上述技术方案，即使在整个过程中不使用掩膜，也能保证所述侧墙与所述应力刻蚀阻挡层在经过所述侧墙刻蚀步骤后，依旧能够保持顶端位于同一平面，从而进一步减小了栅漏交叠电容CGD0的大小，提高器件的交流性能。
在本发明的较优技术方案中，所述栅介质层覆盖所述鳍部、伪栅介质层和侧墙，并在覆盖所述伪栅介质层的部分具有转角结构。
在本发明的较优技术方案中，所述鳍式场效应管为NMOS、PMOS或CMOS器件。
本发明还提供一种鳍式场效应管，包括鳍部、伪栅介质层、栅介质层和侧墙，其中：所述伪栅介质层覆盖部分所述鳍部表面并具有开口，所述开口对应所述栅介质层与鳍部的接触区域；所述侧墙设置于所述伪栅介质层上，且至少一部分所述伪栅介质层凸出所述侧墙的内侧面设置；所述栅介质层覆盖部分所述鳍部、伪栅介质层和侧墙表面，并在覆盖所述伪栅介质层的部分具有转角结构。
在本发明的较优技术方案中，在所述转角结构处，所述栅介质层的厚度为20～40nm。
在本发明的较优技术方案中，还包括邻接所述侧墙设置的应力刻蚀阻挡层，所述应力刻蚀阻挡层与所述侧墙顶端位于同一平面。
附图说明
图1是一种鳍式场效应管形成工艺中去除伪栅后的结构示意图；
图2是一种鳍式场效应管形成工艺中刻蚀伪栅介质层后的结构示意图；
图3是一种鳍式场效应管形成工艺中沉积栅介质层和栅极后的结构示意图；
图4～图11是本发明一个实施方式中鳍式场效应管在形成工艺的不同工序中的结构示意图。
具体实施方式
如背景技术所述，现有技术中的鳍式场效应管的交流特性有待提高。
图1～图3示出了一种鳍式场效应管在形成工艺中各个阶段的结构示意。
以NMOS为例，参考图1，首先提供一种后栅(Gate-Last)或置换金属栅(Replacement Metal-Gate)工艺中去除伪栅后的鳍式场效应管结构，包括衬底100、鳍部101、隔离层102、伪栅介质层103、侧墙104、轻掺杂区105、源漏应力层106、应力刻蚀阻挡层107和层间介质层108。
去除伪栅后，伪栅介质层103被露出。采用各向异性干法刻蚀方法刻蚀所述伪栅介质层103。伪栅介质层103采用氧化硅材料，侧墙104采用氮化硅材料，刻蚀过程采用对于伪栅介质层103具有高选择比的反应气体，在刻蚀伪栅介质层103的同时，几乎不会影响到侧墙104形貌。相应地，经上述干法刻蚀后获得的器件结构如图2所示，侧墙104的宽度几无变化，而伪栅介质层103露出部分被刻出开口，开口对应与后续栅介质层109和栅极110的形成位置。
在此基础上，沉积栅介质层109和栅极110，并平坦化。最终得到的器件有源区结构如图3所示。其中，栅介质层109呈“U”形，其底部填充在所述伪栅介质层103经刻蚀形成的开口内，并与鳍部101顶端接触；所述栅介质层109的侧壁则附着于侧墙104以及刻蚀剩余的伪栅介质层103的内侧壁进行沉积。
由于刻蚀后残存的伪栅介质层103与侧墙104的内侧壁位于同一纵向平面上，基于该纵向平面生长出的栅介质层109也将具有平面化的侧壁形貌。
在实现本发明的过程中，发明人发现，上述方法得到的鳍式场效应管结构为了满足器件的直流性能要求，通常需要设计较长的栅极长度L和较高的侧墙宽度d，而较长的栅极长度L和较高的侧墙宽度d又会降低器件的交流性能，采用上述方法将使如何满足器件的直流性能和交流性能成为一组矛盾。
此外，在现有工艺的基础上，若要提升器件的交流性能，可以采用降低沟道电容和栅漏交叠电容CGD0的措施，但需要为此重新设计掩膜，以调整沟道长度和栅漏间的电介质厚度，不仅过程费时费力，导致工艺复杂，而且根据不同参数设计的结构的直流性能也同时会受到影响。
再者，采用上述方法得到的N型或P型鳍式场效应管，其核心区栅介质层109处的泄漏电流IGOXI较大，均会对反型层厚度产生重要影响，损害器件性能。
因此，为了提高鳍式场效应管的交流特性，同时降低对于直流特性的损失，本发明提供了一种鳍式场效应管的制备方法：提供半导体衬底，所述半导体衬底上形成有鳍部；在所述鳍部上形成伪栅介质层；在所述伪栅介质层上形成伪栅极，所述伪栅极覆盖部分所述伪栅介质层表面；形成至少覆盖所述伪栅极两侧的侧墙；去除所述伪栅极；刻蚀所述伪栅介质层形成开口，所述开口对应后续栅介质层与鳍部的接触区域；刻蚀所述侧墙，降低其宽度，使至少一部分所述伪栅介质层凸出所述侧墙的内侧面；沉积栅介质层和栅极。
对应于现有技术的诸多缺陷，本发明所提供的技术方案具有以下优点：首先，在去除伪栅后对侧墙进行刻蚀，使侧墙被减薄，侧墙自身宽度变得更加薄，从而可以降低栅漏交叠电容CGD0，提升交流特性。此外，由于增加了额外的侧墙的刻蚀步骤，允许伪栅介质层刻蚀时刻蚀较小的开口，降低栅极长度，从而降低沟道电容，进一步提升器件的交流性能。再者，由于一部分伪栅介质层凸出侧墙的内侧面，后续形成的栅介质层将在该凸出部位形成转角结构，转角结构处栅介质层厚度将远超原始的栅介质层109的“U”形结构厚度，从而降低了栅介质层处的漏电流IGOXI，提升了器件性能。最后，本制备方法采用的工艺步骤均无需使用掩膜，简化了工艺方法，提高了生产效率。
为使本发明的上述目的，特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
本实施方式首先提供了一种N型鳍式场效应管的制备方法。
需要说明的是，虽然本实施方式中以N型鳍式场效应管为示例介绍本发明所提供的技术方案，但本发明的制备方法及器件结构均完全可以应用在P型或互补型鳍式场效应管中。因此，在未脱离本发明主旨的前提下，简单地改换源漏应力层类型或替换掺杂离子种类等并不会使其超出本发明的保护范围。
本实施方式所提供的制备方法包括以下步骤：
参考图4，首先，提供半导体衬底200，形成鳍部201以及隔离层202。
所述衬底200可以是体硅或者绝缘体上硅(SOI)，所述衬底200也可以是锗、锗硅、砷化镓或者绝缘体上锗，本实施方式中所述衬底200的材料为体硅，所述鳍部201的材料为硅。
所述隔离层202的材料可以是氧化硅、氮化硅、碳氧化硅等绝缘介质材料，所述隔离层202作为相邻鳍部之间的隔离结构，以及鳍式场效应管的栅极结构与半导体衬底之间的隔离结构。本实施方式中所述隔离层202的材料为氧化硅。
继续参考图5，在所述隔离层202上形成横跨所述鳍部201的伪栅(Dummy Gate)结构，所述伪栅结构包括伪栅介质层203和伪栅极204，所述伪栅结构覆盖鳍部201的部分顶部和侧壁。本实施方式中，所述伪栅极204的材料为多晶硅，所述伪栅介质层203的材料为氧化硅。后续会去除该所述伪栅结构，在所述伪栅结构的位置重新形成栅极结构。
本实施方式中，还在所述伪栅结构的侧壁上形成侧墙206，该侧墙以至少覆盖伪栅极204的方式形成。以所述侧墙结构包括偏移侧墙(offset spacer)和位于偏移侧墙侧壁上的掩膜侧墙(spacer)为例，以下将对所述侧墙206的形成步骤进行详细说明。
参考图6，首先，在所述伪栅介质层203和伪栅极204的侧壁上形成偏移侧墙(包括在侧墙206结构中，图中未单独示出)。
采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述偏移侧墙，所述偏移侧墙的材料为氧化硅、氮化硅或氮氧化硅；本实施方式中，为了使后续步骤中对于侧墙206及伪栅介质层203的刻蚀具有不同速率，需要将偏移侧墙的材料与伪栅介质层203的材料区别开来，本实施方式中所述偏移侧墙为氮化硅材料，采用化学气相沉积工艺制得，厚度优选为2nm～3nm。
在形成偏移侧墙之后，还包括步骤：对伪栅结构两侧的鳍部201进行轻掺杂，在所述偏移侧墙两侧的鳍部内形成轻掺杂区205；接着，对所述鳍部201进行热退火处理。所述轻掺杂区205用于作为LDD(Lightlydoped Drain)结构。
需要说明的是，在其他实施方式中，当无需在鳍式场效应管中形成LDD结构时，则可以省略前述形成偏移侧墙的工艺步骤，相应后续在栅极结构的侧壁表面形成的侧墙为单层结构。
接着，在偏移侧墙上形成掩膜侧墙(包括在侧墙206结构中，图中未单独示出)。本实施方式中，所述掩膜侧墙的材料为氮化硅，所述掩膜侧墙与所述偏移侧墙的材料相同，更加利于所述侧墙206在后续刻蚀步骤中被减薄。
参考图7，刻蚀位于侧墙206两侧的鳍部201，形成凹槽，并在凹槽内外延生长源漏应力层207。
具体地，采用各向异性刻蚀工艺去除部分厚度的鳍部201，所述各向异性刻蚀工艺为反应离子刻蚀，所述反应离子刻蚀工艺的工艺参数为：反应气体包括CF4、SF6和Ar，CF4流量为50sccm至100sccm，SF6流量为10sccm至100sccm，Ar流量为100sccm至300sccm，源功率为50瓦至1000瓦，偏置功率为50瓦至250瓦，腔室压强为50毫托至200毫托，腔室温度为20度至90度，所述凹槽的深度为10至40纳米。
在形成凹槽后，形成填满所述凹槽的源漏应力层207，在形成所述源漏应力层207的过程中进行原位掺杂处理。其中，所述源漏应力层207的材料为SiP、SiC或SiCP，所述源漏应力层为沟道区提供拉应力作用，从而提高沟道内的载流子迁移率。本实施方式中，采用选择性外延工艺形成所述源漏应力层207。
参考图8，沉积应力刻蚀阻挡层208，并在所述应力刻蚀阻挡层208表面形成层间介质层209。
所述应力刻蚀阻挡层208的作用在于：一方面，后续会将半导体器件与外部电路电学连接，通过接触孔(contact via)以填充导电层的方式来进行电学连接；为了避免在形成接触孔的工艺过程中出现过刻蚀(overetch)，在形成层间介质层209之前形成应力刻蚀阻挡层208，刻蚀工艺对应力刻蚀阻挡层208的刻蚀速率远小于对层间介质层209的刻蚀速率，从而防止过刻蚀的发生；另一方面，制备应力刻蚀阻挡层208时通过高温退火工艺改变膜层内部应力，加快器件的电子迁移率，提高器件的驱动电流。
所述应力刻蚀阻挡层208的材料为氮化硅，厚度为100埃至500埃，所述层间介质层209的材料为氧化硅。
采用化学机械平坦化(Chemical Mechanical Polishing,CMP)方法，使层间介质层209、应力刻蚀阻挡层208、侧墙206以及伪栅极204研磨至同一平面上。之后，刻蚀去除所述伪栅极204，在所述伪栅极204内形成凹槽，得到如图8所示的器件结构。
继续参考图9，刻蚀所述伪栅介质层203形成开口210，所述开口210底部露出鳍部201的侧壁和顶端平面，所述开口210的侧壁残留有未刻蚀完全的局部伪栅介质层203a。所述开口210用于在后续步骤中填入与所述鳍部201接触的栅介质层，其开口形貌对应后续栅介质层211与鳍部201的接触区域。
本实施方式中，采用各向异性干法刻蚀进行所述伪栅介质层203的刻蚀。在将所述开口201刻蚀至鳍部201的侧壁和顶端平面时，侧墙206的形貌几乎不受刻蚀过程影响，刻蚀完成后获得的器件结构如图9所示。
为了保证伪栅介质层203经刻蚀后，所述开口210的侧壁残留有未刻蚀完全的局部伪栅介质层203a，在如图5所示的形成所述伪栅介质层203和所述伪栅极204的步骤中，首先形成具有第一宽度的伪栅介质层203，再在所述伪栅介质层203表面形成具有第二宽度的伪栅极204，所述第一宽度大于所述第二宽度，即所述伪栅极204部分覆盖所述伪栅介质层203表面，其与所述伪栅介质层203接触区域的两侧具有一定宽度的所述伪栅介质层203。优选地，所述伪栅极204与所述伪栅介质层203接触区域的两侧预留3至10纳米宽度的伪栅介质层。在本发明的其他实施方式中，在如图5所示的形成所述伪栅介质层203和所述伪栅极204的步骤中，还可以首先形成完全覆盖所述鳍部201顶部及侧壁表面的伪栅介质层203，之后在所述伪栅介质层203上形成图案化的伪栅极204。
虽然本实施方式中，刻蚀时伪栅介质层203被刻蚀的开口210大小等于侧墙206内侧壁的开口大小，但技术人员依旧可以根据实际情况，选择合适的掩膜和刻蚀工艺，缩小开口210的面积，从而进一步降低后续形成的栅极长度以降低沟道电容的大小，提高器件的交流性能。
参考图10，通过刻蚀所述侧墙206，减少其宽度d，使局部所述伪栅介质层203a凸出所述侧墙206的内侧面2061。
侧墙206的宽度d被减少后，其益处首先在于对于栅漏交叠电容CGD0的降低。其次，由于侧墙206宽度d降低，将使局部伪栅介质层203a凸出所述侧墙206的内侧面2061，从而使得后续栅介质层211形成时，将在覆盖凸出的所述伪栅介质层203a的部分形成转角结构。所述转角结构能够使该区域内形成的栅介质层211具有相对平面栅介质层更高的厚度，从而降低了器件在栅介质层211处的漏电流IGOXI，提升器件的直流和交流特性。
本实施方式中，应力刻蚀阻挡层208采用与侧墙206相同的材料氮化硅制得，而伪栅介质层203采用与所述侧墙206不同种类材料制得，因此在对侧墙206进行刻蚀时，通常采用对氮化硅材料具有较高选择性的刻蚀工艺，同时将部分应力刻蚀阻挡层208顶端去除。
由于在对所述伪栅介质层203及所述侧墙206的刻蚀步骤前，加入了对于所述侧墙206及所述应力刻蚀阻挡层208的平坦化步骤，所述侧墙206与所述应力刻蚀阻挡层208顶部位于同一平面上，且两者材料相同，因此在刻蚀步骤中，即使采用无掩膜方法刻蚀，所述侧墙206与所述应力刻蚀阻挡层208在经过所述侧墙206刻蚀步骤后，依旧能够保持顶端位于同一平面，从而使得该器件结构在后续沉积栅介质层211和金属栅极212时，将有部分栅介质层211和金属栅极212结构沉积在所述侧墙206与所述应力刻蚀阻挡层208的顶端平面上方，进一步减小了栅漏交叠电容CGD0的大小，提高器件的交流性能。
在本实施方式中，各个刻蚀或平坦化步骤均无需掩膜或光刻胶保护，工艺流程简单高效。在本发明的其他实施方式中，当所述器件为CMOS器件时，也可以采用上述无掩膜保护的方法进行加工，同样并不需要通过光刻胶或掩膜保护部分PMOS或NMOS，因此，上述加工步骤无需增加额外的赋形步骤或采用复杂的加工工艺，即可实现对于器件性能的提升，大大节约了生产成本。
继续参考图11，在刻蚀完成得到的位于所述开口210内的所述鳍部201顶端、凸出所述侧墙206的内侧壁的所述伪栅介质层203a表面、所述侧墙206的顶端及内侧壁、所述应力刻蚀阻挡层208顶端以及部分层间介质层209表面形成栅介质层211，并填充栅极212，填充完成后以栅介质层211作为停止层平坦化所述栅极212顶端平面，得到如图11所示的器件结构。
采用原子层沉积(ALD)、金属有机气相沉积(MOCVD)、化学气相沉积(CVD)、物理气相沉积(PVD)或其他沉积技术形成所述栅介质层211。本实施方式中，采用原子层沉积方法沉积所述栅介质层211。所述栅介质层211的材料为高k介质材料，其中，高k介质材料指的是相对介电常数大于氧化硅相对介电常数的栅介质材料，所述高k栅介质材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3，所述栅极材料为Cu、Al或W。
优选地，所述栅介质层211在所述侧墙206内侧壁、所述鳍部201顶端及侧壁表面等非转角区域的厚度为5至20纳米，而在所述伪栅介质层203a的表面由纵向向横向过渡的转角区域的厚度能够达到20至40纳米，该厚度的提高将大大降低栅介质层漏电流，提高器件性能。
在本发明的其他实施方式中，所述栅介质层与所述栅极之间还可以形成功函数层，用于调节NMOS管或者PMOS管的阈值电压。
在本发明的其他较优实施方式中，图8至图10的工艺流程也可以经一步刻蚀完成，即所述伪栅介质层203与所述侧墙206的刻蚀在单一刻蚀步骤中同时完成。所述单一刻蚀步骤为利用掩膜保护的具有各向异性的干法刻蚀，所述掩膜用于保护部分侧墙结构、应力刻蚀阻挡层208以及层间介质层209不受刻蚀影响；同时刻蚀过程中，侧墙206相比伪栅介质层203具有更高的刻蚀速率，当将伪栅介质层203刻蚀完全时，能够减薄所述侧墙206。例如，当所述侧墙206采用氮化硅材料，所述伪栅介质层203采用氧化硅材料时，通过调整刻蚀气体，能够改变刻蚀过程中对于侧墙206和伪栅介质层203的刻蚀选择比，从而调整两者刻蚀速率的比例，使得伪栅介质层203被刻蚀完全时，露出的侧墙206能够被刻蚀完全，同时几乎不造成对于伪栅介质层203的过刻蚀。刻蚀气体的选择可以选自C4F8、CH3F、CH2F2、CHF3、CF4、Ar、He、O2中的两种或两种以上。
在本发明的其他较优实施方式中，所述侧墙206包括偏移侧墙和掩膜侧墙，所述偏移侧墙、掩膜侧墙及所述伪栅介质层203采用不同材料制得，在对所述侧墙206的刻蚀步骤中，所述偏移侧墙的刻蚀速率大于所述掩膜侧墙的刻蚀速率，所述掩膜侧墙的刻蚀速率大于对所述伪栅介质层203的刻蚀速率。通过对于所述偏移侧墙、掩膜侧墙和伪栅介质层203的材料和刻蚀工艺的优化，无需使用掩膜，即可在采用各向异性干法刻蚀时保证：1.刻穿伪栅介质层203；2.刻蚀完全偏移侧墙以减薄侧墙206；3.保留一定宽度的掩膜侧墙。
当然，技术人员也可以根据实际情况，合理选取其他类型的刻蚀工艺，只要能够实现对于侧墙206的减薄，并保留一定宽度的伪栅介质层203局部凸出所述侧墙206的内侧壁2061即可，在未脱离本发明主旨的前提下，对于刻蚀工艺的选择变化均未脱离本发明的保护范围。
相应地，本实施方式还提供了一种鳍式场效应管的器件结构，如图11所示，所述鳍式场效应晶体管包括鳍部201、伪栅介质层203、栅介质层211和侧墙206，其中：所述伪栅介质层211覆盖部分所述鳍部201表面并具有开口210，所述开口210对应所述栅介质层211与鳍部的接触区域；所述侧墙206设置于所述伪栅介质层203上，且至少一部分所述伪栅介质层203a凸出所述侧墙206的内侧面2061(参见图10)设置；所述栅介质层211覆盖部分所述鳍部201、伪栅介质层203a和侧墙206表面，并在覆盖所述伪栅介质层203a的部分具有转角结构。所述转角结构能够增加该位置栅介质层211的厚度，降低栅介质层漏电流IGOXI。
通过以上描述，本发明所提供的技术方案通过减薄侧墙自身的厚度，降低了栅漏交叠电容CGD0，提升器件的交流性能；同时由于增加了额外的侧墙的刻蚀步骤，允许伪栅介质层刻蚀时刻蚀较小的开口，降低栅极长度，从而降低沟道电容，进一步提升器件的交流性能；此外，在刻蚀侧墙时，使得一部分伪栅介质层凸出侧墙的内侧面，后续形成的栅介质层将在该凸出部位形成转角结构，提高了该位置栅介质层的厚度，降低了栅介质层漏电流；增加或替换的工艺步骤均无需使用掩膜，简化了工艺方法，提高了生产效率。
至此，已经结合附图描述了本发明的技术方案，但是，本领域技术人员容易理解的是，本发明的保护范围显然不局限于这些具体实施方式。在不偏离本发明的原理的前提下，本领域技术人员可以对相关技术特征作出等同的更改或替换，这些更改或替换之后的技术方案都将落入本发明的保护范围之内。

Claims (12)

1.一种鳍式场效应管的制备方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有鳍部；
在所述鳍部上形成伪栅介质层；
在所述伪栅介质层上形成伪栅极，所述伪栅极覆盖部分所述伪栅介质层表面；
形成侧墙，所述侧墙至少覆盖所述伪栅极的两侧；
去除所述伪栅极；
刻蚀所述伪栅介质层形成开口，所述开口对应后续栅介质层与鳍部的接触区域；
刻蚀所述侧墙，降低其宽度，使至少一部分所述伪栅介质层凸出所述侧墙的内侧面；
沉积栅介质层和栅极。
2.如权利要求1所述的鳍式场效应管的制备方法，其特征在于，所述伪栅介质层与所述侧墙的刻蚀在单一刻蚀步骤中同时完成。
3.如权利要求2所述的鳍式场效应管的制备方法，其特征在于，所述单一刻蚀步骤采用各向异性干法刻蚀。
4.如权利要求3所述的鳍式场效应管的制备方法，其特征在于，在所述各向异性干法刻蚀步骤中，以掩膜保护至少一部分所述侧墙不受刻蚀影响。
5.如权利要求3所述的鳍式场效应管的制备方法，其特征在于，所述侧墙采用氮化硅材料，所述伪栅介质层采用氧化硅材料，所述刻蚀气体包括C4F8、CH3F、CH2F2、CHF3、CF4、Ar、He、O2中的两种或两种以上。
6.如权利要求1所述的鳍式场效应管的制备方法，其特征在于，所述侧墙包括偏移侧墙和掩膜侧墙，在对所述侧墙进行刻蚀的步骤中，所述偏移侧墙的刻蚀速率大于所述掩膜侧墙的刻蚀速率，同时大于所述伪栅介质层的刻蚀速率。
7.如权利要求1所述的鳍式场效应管的制备方法，其特征在于，还包括：邻接所述侧墙形成应力刻蚀阻挡层，所述应力刻蚀阻挡层与所述侧墙采用同种材料制得，且在刻蚀所述侧墙的步骤前，平坦化所述侧墙与所述应力刻蚀阻挡层。
8.如权利要求1-7中任一项所述的鳍式场效应管的制备方法，其特征在于，所述栅介质层覆盖所述鳍部、伪栅介质层和侧墙，并在覆盖所述伪栅介质层的部分具有转角结构。
9.如权利要求1-7中任一项所述的鳍式场效应管的制备方法，其特征在于，所述鳍式场效应管为NMOS、PMOS或CMOS器件。
10.一种鳍式场效应管，其特征在于，包括鳍部、伪栅介质层、栅介质层和侧墙，其中：
所述伪栅介质层覆盖部分所述鳍部表面并具有开口，所述开口对应所述栅介质层与鳍部的接触区域；
所述侧墙设置于所述伪栅介质层上，且至少一部分所述伪栅介质层凸出所述侧墙的内侧面设置；
所述栅介质层覆盖部分所述鳍部、伪栅介质层和侧墙表面，并在覆盖所述伪栅介质层的部分具有转角结构。
11.如权利要求10所述的鳍式场效应管，其特征在于，在所述转角结构处，所述栅介质层的厚度为20～40nm。
12.如权利要求10所述的鳍式场效应管，其特征在于，还包括邻接所述侧墙设置的应力刻蚀阻挡层，所述应力刻蚀阻挡层与所述侧墙顶端位于同一平面。
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