CN113823564A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底和分立于衬底上的伪栅结构；在伪栅结构的侧壁上形成侧墙层；去除伪栅结构，在侧墙层之间形成栅极开口；以平行于所述衬底表面且垂直于所述侧墙层的延伸方向为横向，横向刻蚀侧墙层，形成第一开口；在栅极开口和第一开口中形成栅极材料层，位于栅极开口中的栅极材料层作为栅极结构，位于第一开口中的栅极材料层作为侧部栅极；形成与侧部栅极和栅极结构连接的接触插塞。本发明实施例侧部栅极与栅极结构连接，接触插塞同时与侧部栅极和侧部栅极之间的栅极结构接触，接触插塞和侧部栅极与栅极结构接触的面积较大，降低了半导体结构的接触电阻，有利于提高半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；栅极结构也从原来的多晶硅栅极结构向栅极结构转变，栅极结构中的功函数层能够调整半导体结构的阈值电压。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底和分立于所述衬底上的伪栅结构；在所述伪栅结构的侧壁上形成侧墙层；去除所述伪栅结构，在所述侧墙层之间形成栅极开口；形成所述栅极开口后，以平行于所述衬底表面且垂直于所述侧墙层的延伸方向为横向，横向刻蚀所述侧墙层，形成与所述栅极开口连通的第一开口；在所述栅极开口和第一开口中形成栅极材料层，位于所述栅极开口中的所述栅极材料层作为栅极结构，位于所述第一开口中的所述栅极材料层作为侧部栅极；形成与所述侧部栅极和所述侧部栅极之间所述栅极结构连接的接触插塞。
可选的，所述半导体结构的形成方法还包括：形成所述侧墙层后，在所述侧墙层侧部的所述基底上形成层间介质层，所述层间介质层露出所述伪栅结构的顶面；形成所述第一开口后，形成所述栅极结构前，刻蚀部分横向尺寸的所述层间介质层，在所述层间介质层中形成第二开口；形成所述栅极材料层的步骤中，所述栅极材料层还形成在所述第二开口中，所述第二开口中的所述栅极材料层也作为所述侧部栅极。
可选的，所述半导体结构的形成方法还包括：形成所述侧墙层后，在所述侧墙层侧部的所述基底上形成层间介质层，所述层间介质层露出所述伪栅结构的顶面；横向刻蚀所述侧墙层，形成第一开口的步骤包括：在所述栅极开口和所述层间介质层上形成遮挡层，所述遮挡层具有露出所述侧墙层的掩膜开口；以所述遮挡层为掩膜刻蚀所述侧墙层，形成所述第一开口；所述半导体结构的形成方法还包括：形成所述第一开口后，去除所述遮挡层。
可选的，横向刻蚀所述侧墙层，形成第一开口的步骤包括：在所述栅极开口和所述层间介质层上形成遮挡层，所述遮挡层具有露出所述侧墙层和部分横向尺寸的层间介质层的掩膜开口；以所述遮挡层为掩膜刻蚀所述侧墙层，形成所述第一开口；形成第二开口的步骤包括：以所述遮挡层为掩膜刻蚀部分横向尺寸的所述层间介质层，形成所述第二开口；所述半导体结构的形成方法还包括：形成所述第一开口和第二开口后，去除所述遮挡层。
可选的，所述遮挡层的材料包括BARC材料、SOC材料、ODL材料、光刻胶、DARC材料、DUO材料或APF材料中的一种或多种。
可选的，以所述遮挡层为掩膜采用干法刻蚀工艺刻蚀所述侧墙层，形成所述第一开口；以所述遮挡层为掩膜采用干法刻蚀工艺刻蚀部分横向尺寸的所述层间介质层，形成第二开口。
可选的，刻蚀部分横向尺寸的所述层间介质层的步骤中，所述第二开口的横向尺寸为5纳米至10纳米。
可选的，形成所述第一开口的步骤中，在所述侧墙层的延伸方向上，所述第一开口的尺寸为10纳米至30纳米。
可选的，采用碳氢氟气体横向刻蚀所述侧墙层，形成所述第一开口。
可选的，在所述层间介质层中形成第二开口的过程中采用的刻蚀气体包括HF。
可选的，采用湿法刻蚀工艺去除所述伪栅结构。
可选的，形成所述侧墙层的步骤中，所述侧墙层的横向尺寸为5纳米至10纳米。
可选的，在所述栅极开口和第一开口中形成栅极材料层的步骤包括：在所述栅极开口、第一开口以及层间介质层上形成栅极材料膜；去除高于所述层间介质层的所述栅极材料膜，剩余的位于所述栅极开口和第一开口中的所述栅极材料膜作为所述栅极材料层。
可选的，提供所述基底的步骤中，所述基底还包括：鳍部，位于所述衬底上；所述基底还包括：隔离层，位于所述鳍部之间的所述衬底上，所述隔离层覆盖鳍部的部分侧壁；所述伪栅结构位于所述隔离层上，所述伪栅结构横跨所述鳍部且覆盖所述鳍部的部分顶壁和部分侧壁；横向刻蚀所述侧墙层，形成第一开口的步骤中，横向刻蚀所述鳍部之间的所述隔离层上的所述侧墙层。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；栅极结构，分立于所述衬底上；侧墙层，位于所述栅极结构的侧壁上，以平行于所述衬底表面且垂直于所述侧墙层的延伸方向为横向；两个侧部栅极，位于所述栅极结构和侧墙层延伸方向上同一位置处的两侧，所述侧部栅极横向贯穿所述侧墙层，与所述栅极结构接触；接触插塞，位于所述侧部栅极和所述侧部栅极之间的所述栅极结构上。
可选的，所述半导体结构还包括：层间介质层，位于所述栅极结构和侧部栅极的侧部，所述层间介质层的顶面低于或齐平于所述栅极结构和侧部栅极的顶面；所述侧部栅极还位于所述层间介质层中。
可选的，所述侧部栅极的横向尺寸为10纳米至20纳米。
可选的，在所述侧墙层的延伸方向上，所述侧部栅极的尺寸为10纳米至30纳米。
可选的，所述半导体结构还包括：鳍部，位于所述衬底上；所述半导体结构还包括：隔离层，位于所述鳍部之间的所述衬底上，所述隔离层覆盖所述鳍部的部分侧壁；所述栅极结构，位于所述隔离层上，所述栅极结构横跨所述栅极结构，且覆盖所述鳍部的部分顶壁和部分侧壁；所述侧部栅极，横向贯穿所述鳍部之间的所述侧墙层。
可选的，所述侧墙层的横向尺寸为5纳米至10纳米。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例的技术方案所提供的形成方法中，去除所述伪栅结构，在所述侧墙层之间形成栅极开口，形成所述栅极开口后，以垂直于所述侧墙层侧壁的方向为横向，横向刻蚀所述侧墙层，形成与所述栅极开口连通的第一开口，在所述栅极开口和第一开口中形成栅极材料层，形成与所述侧部栅极和侧部栅极之间栅极结构连接的接触插塞。本发明实施例中，所述侧部栅极位于所述第一开口中，所述侧部栅极与所述栅极结构连接，接触插塞同时与侧部栅极和侧部栅极之间的栅极结构接触，所述接触插塞和侧部栅极与栅极结构接触的面积较大，降低了所述半导体结构的接触电阻，有利于提高半导体结构的电学性能。
附图说明
图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
图6至图18是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的半导体结构仍有性能不佳的问题。现结合一种半导体结构的形成方法分析半导体结构性能不佳的原因。
图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1和图2所示，图2为图1在AA剖面的示意图，所述AA剖面所在位置为鳍部之间；，提供基底，所述基底包括衬底1以及位于所述衬底1上的鳍部(图中未示出)；在所述鳍部露出的所述衬底1上形成隔离层2；在所述隔离层2上形成横跨所述鳍部的伪栅结构3，所述伪栅结构3覆盖所述鳍部的部分顶壁和部分侧壁；在所述伪栅结构3的侧壁上形成侧墙层4；在所述伪栅结构3的侧部形成层间介质层5，所述层间介质层5的顶部与所述伪栅结构3的顶部齐平。
如图3所示，图3为基于图2的示意图，去除所述伪栅结构3，形成栅极开口6。
如图4所示，图4为基于图3的示意图，在所述栅极开口6中形成栅极结构7。
如图5所示，图5为基于图4的示意图，在所述鳍部之间的所述栅极结构7上形成与栅极结构7连接的接触插塞8。
随着半导体工艺的发展，所述半导体结构的尺寸越来越小，所述接触插塞8与所述栅极结构7之间的套刻误差不能忽略不计，所述接触插塞8和栅极结构7之间的套刻误差易导致所述接触插塞8和所述栅极结构7之间的接触面积较小，导致所述接触插塞8和栅极结构7之间的接触电阻较大，不利于提高半导体结构的电学性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，提供基底，所述基底包括衬底和分立于所述衬底上的伪栅结构；在所述伪栅结构的侧壁上形成侧墙层；去除所述伪栅结构，在所述侧墙层之间形成栅极开口；形成所述栅极开口后，以平行于所述衬底表面且垂直于所述侧墙层的延伸方向为横向，横向刻蚀所述侧墙层，形成第一开口；在所述栅极开口和第一开口中形成栅极材料层，位于所述栅极开口中的所述栅极材料层作为栅极结构，位于所述第一开口中的所述栅极材料层作为侧部栅极；形成与所述侧部栅极和所述侧部栅极之间所述栅极结构连接的接触插塞。
本发明实施例的技术方案所提供的形成方法中，去除所述伪栅结构，在所述侧墙层之间形成栅极开口，形成所述栅极开口后，以平行于所述衬底表面且垂直于所述侧墙层的延伸方向为横向，横向刻蚀所述侧墙层，形成第一开口，在所述栅极开口和第一开口中形成栅极材料层，形成与所述侧部栅极和侧部栅极之间栅极结构连接的接触插塞。本发明实施例中，所述侧部栅极位于所述第一开口中，所述侧部栅极与所述栅极结构连接，接触插塞同时与侧部栅极和侧部栅极之间的栅极结构接触，所述接触插塞和侧部栅极与栅极结构接触的面积较大，降低了所述半导体结构的接触电阻，有利于提高半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图18是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图6和图7，图7为图6在CC方向的剖面图，提供基底，所述基底包括衬底100和分立于所述衬底100上的伪栅结构101。
所述衬底100为后续形成半导体提供工艺平台。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
伪栅结构101，为后续形成栅极结构占据空间位置。
本实施例中，伪栅结构101为叠层结构。具体的，伪栅结构101包括栅氧化层1011和位于栅氧化层1011上的伪栅极层1012。
本实施例中，栅氧化层1011的材料包括氧化硅，伪栅极层1012的材料包括多晶硅。
本实施例中，所述半导体结构为鳍式场效应晶体管(FinFET)。相应的，提供所述基底的步骤中，所述基底还包括：鳍部105，位于所述衬底100上。其他实施例中，半导体结构还可以为平面晶体管(MOSFET)。
本实施例中，鳍部105的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述基底还包括：隔离层104，位于所述鳍部105之间的所述衬底100上，所述隔离层104覆盖鳍部105的部分侧壁。
隔离层104用于使得各个鳍部105之间实现电隔离。
本实施例中，隔离层104的材料为介电材料。具体的，隔离层104的材料包括氧化硅，氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层104的工艺难度和工艺成本。
相应的，所述伪栅结构101形成在所述隔离层104上，所述伪栅结构101横跨所述鳍部105，且覆盖所述鳍部105的部分顶壁和部分侧壁。
参考图8，在所述伪栅结构101的侧壁上形成侧墙层102。
后续在所述伪栅结构101两侧的所述鳍部105中形成源漏掺杂层的过程中，所述侧墙层102起到保护所述伪栅结构101侧壁的作用，且所述侧墙层102还能够起到定义所述源漏掺杂层形成区域的作用。
所述侧墙层102的材料包括：SiCO、SiCN、SiN和SiON中的一种或多种。本实施例中，侧墙层102的材料包括：SiN。
侧墙层102的形成步骤包括：形成覆盖所述伪栅结构101以及所述伪栅结构101露出所述基底的侧墙材料层(图中未示出)；去除所述伪栅结构101顶面以及所述基底上的侧墙材料层，位于所述伪栅结构101侧壁上剩余的所述侧墙材料层作为侧墙层102。
本实施例中，采用原子层沉积工艺(Atomic Layer Deposition，ALD)形成所述侧墙材料层。原子层沉积工艺是基于原子层沉积过程的自限制(Self-limiting)反应过程，沉积所得侧墙材料层可以达到单层原子的厚度，因为原子层沉积工艺在每个周期内可精确地沉积一个原子层，所以选用原子层沉积工艺有利于对侧墙材料层的厚度进行精确控制，此外，通过ALD工艺制备的薄膜具有结合强度好、膜层厚度一致、成分均匀性好、保形性好等的特点，有利于提高所述侧墙材料层的厚度均一性和薄膜质量。其他实施例中，还可以采用化学气相沉积工艺(Chemical Vapor Deposition，CVD)形成所述侧墙材料层。
本实施例中，采用无掩膜干法刻蚀工艺去除所述伪栅结构101顶面以及所述基底上的侧墙材料层。无掩膜干法刻蚀工艺能够省去一张光罩(mask)，降低所述侧墙材料层的工艺成本。
需要说明的是，以平行于所述衬底100表面且垂直于所述侧墙层102的延伸方向为横向，所述侧墙层102的横向尺寸D1不宜过大也不宜过小，后续横向刻蚀所述侧墙层102，形成第一开口，若所述侧墙层102的横向尺寸D1过大，形成所述侧墙层102的工艺时间过长，相应花费过多的时间形成所述第一开口，不利于提高半导体结构的形成效率。后续去除伪栅结构，形成栅极开口，在所述栅极开口中，形成栅极结构，若所述侧墙层102的横向尺寸D1过小，所述侧墙层102不能很好的电隔离源漏掺杂层和后续形成的栅极结构。本实施例中，所述侧墙层102的横向尺寸D1为5纳米至10纳米。
所述半导体结构的形成方法还包括：形成所述侧墙层102后，在所述侧墙层102和伪栅结构101两侧的所述鳍部105中形成凹槽；在所述凹槽中形成源漏掺杂层(图中未示出)。
在半导体结构工作时，所述源漏掺杂层为沟道提供应力，提高载流子的迁移速率。
本实施例中，所述半导体结构用于形成NMOS(Negative channel Metal OxideSemiconductor)，源漏掺杂层用于作为NMOS的源极和漏极。在半导体结构工作时，源漏掺杂层为沟道施加拉伸应力(tensile stress)，拉伸沟道可以提高电子的迁移速率。
其他实施例中，所述半导体结构用于形成PMOS(Positive Channel Metal OxideSemiconductor)，源漏掺杂层用于作为PMOS的源极和漏极。在半导体结构工作时，源漏掺杂层为沟道施加压缩应力(compression stress)，压缩沟道可以提高空穴的迁移率。
所述半导体结构的形成方法还包括：在形成所述侧墙层102后，形成第一开口之前，在所述侧墙层102侧部的所述基底上形成层间介质层106，所述层间介质层106露出所述伪栅结构101的顶面。
层间介质层106用于电隔离相邻器件。
本实施例中，所述层间介质层106的材料为绝缘材料。具体的所述层间介质层106的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层106的工艺难度和工艺成本。
参考图9，去除所述伪栅结构101，在所述侧墙层102之间形成栅极开口103。
所述栅极开口103为后续形成栅极结构提供工艺空间。
本实施例中，采用湿法刻蚀工艺去除所述伪栅结构101。湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
具体的，栅氧化层1011的材料包括氧化硅，伪栅极层1012的材料包括多晶硅。去除所述伪栅结构101的步骤中，采用的刻蚀溶液包括氨水和四甲基氢氧化铵溶液。
参考图10至图12，图11为图10在DD方向的剖面图，形成所述栅极开口103后，以平行于所述衬底100表面且垂直于所述侧墙层102的延伸方向为横向，横向刻蚀所述侧墙层102，形成与所述栅极开口103连通的第一开口107。
后续在所述栅极开口103中形成栅极结构，在所述第一开口107中形成侧部栅极，后续形成的接触插塞同时与侧部栅极和侧部栅极之间的栅极结构接触，所述接触插塞和侧部栅极与栅极结构接触的面积较大，降低了所述半导体结构的接触电阻，有利于提高半导体结构的电学性能。
横向刻蚀所述侧墙层102，形成第一开口107的步骤包括：在所述栅极开口103和所述层间介质层106上形成遮挡层108，所述遮挡层108具有露出所述侧墙层102和部分横向尺寸的层间介质层106的掩膜开口109；以所述遮挡层108为掩膜刻蚀所述侧墙层102，形成所述第一开口107。
所述遮挡层108为易于去除的材料，在后续去除遮挡层108时减少对已形成膜层的损伤。
本实施例中，所述遮挡层108的材料为有机材料。具体的，所述遮挡层108的材料包括：BARC(bottom anti-reflective coating，底部抗反射涂层)材料、SOC(spin oncarbon，旋涂碳)材料、ODL(organic dielectric layer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、DUO材料或APF(AdvancedPatterning Film，先进图膜)材料中的一种或多种。
形成所述遮挡层108的步骤包括：形成覆盖所述栅极开口103、侧墙层102以及层间介质层106的遮挡材料层(图中未示出)；图形化所述遮挡材料层，剩余的所述遮挡材料层作为遮挡层108。
本实施例中，采用旋涂工艺形成所述遮挡材料层。旋涂工艺具有工艺条件温和，操作简单等优势，在降低污染、节能、提高性价比等方便效果显著。
本实施例中，以所述遮挡层108为掩膜采用干法刻蚀工艺刻蚀所述侧墙层102，形成所述第一开口107。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述第一开口107的形貌满足工艺需求，且还有利于提高所述侧墙层102的去除效率。采用干法刻蚀工艺去除掩膜开口109漏出的所述侧墙层102，能够降低对遮挡层108覆盖的所述侧墙层102的损伤，使得后续去除所述遮挡层108后，侧墙层102能够很好的限定栅极结构的形成位置。
本实施例中，所述侧墙层102的材料包括SiN，相应的采用碳氢氟气体横向刻蚀所述侧墙层102，形成第一开口107。
需要说明的是，形成所述第一开口107的步骤中，在所述侧墙层102的延伸方向上，所述第一开口107的尺寸不宜过大，也不宜过小。若在所述侧墙层102的延伸方向上，所述第一开口107的尺寸过大，后续形成在所述第一开口107中的侧部栅极至所述鳍部105中的源漏掺杂层的距离过短，所述侧部栅极易与源漏掺杂层桥接，在半导体结构工作时，所述侧部栅极与源漏掺杂层易存在漏电流的问题，导致半导体结构的电学性能不佳。若在所述侧墙层102的延伸方向上，所述第一开口107的尺寸过小，相应的，在所述侧墙层102的延伸方向上，所述侧部栅极的尺寸较小，在所述第一开口107横向尺寸确定的情况下，后续形成的接触插塞与侧部栅极的接触面积较小，不利于降低接触插塞和侧部栅极以及侧部栅极之间的栅极结构的接触电阻，导致半导体结构的电学性能不佳。本实施例中，在所述侧墙层102的延伸方向上，所述第一开口107的尺寸为10纳米至30纳米。
需要说明的是，横向刻蚀所述侧墙层102，形成第一开口107的步骤中，横向刻蚀所述鳍部105之间的所述隔离层104上的所述伪栅结构侧壁的所述侧墙层102。
横向刻蚀所述鳍部105之间的所述侧墙层102，形成第一开口107，使得形成在第一开口107中的侧部栅极不易与鳍部105中的源漏掺杂层桥接，有利于提高半导体结构的电学性能。
参考图13至图15，形成所述第一开口107后，形成所述栅极结构前，刻蚀部分横向尺寸的所述层间介质层106，在所述层间介质层106中形成第二开口110。
所述第二开口110也为后续形成侧部栅极提供工艺空间，所述侧部栅极与所述栅极结构连接，后续形成的接触插塞同时与侧部栅极和侧部栅极之间的栅极结构接触，所述接触插塞和侧部栅极与栅极结构接触的面积较大，降低了所述半导体结构的接触电阻，有利于提高半导体结构的电学性能。
形成第二开口110的步骤包括：以所述遮挡层108为掩膜刻蚀部分横向尺寸的所述层间介质层106，形成所述第二开口110。
本实施例中，以所述遮挡层108为掩膜采用干法刻蚀工艺刻蚀部分横向尺寸的所述层间介质层106，形成所述第二开口110。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述第二开口107的形貌满足工艺需求，且还有利于提高所述层间介质层106的去除效率。采用干法刻蚀工艺去除掩膜开口109漏出的所述层间介质层106，能够降低对遮挡层108覆盖的所述层间介质层106的损伤。
本实施例中，所述层间介质层106的材料包括氧化硅。相应的，在所述层间介质层106中形成第二开口110的过程中采用的刻蚀气体包括HF。
需要说明的是，刻蚀部分横向尺寸的所述层间介质层106的步骤中，所述第二开口110的横向尺寸D2不宜过大也不宜过小。若所述第二开口110的横向尺寸D2过大，形成在所述第二开口110中的侧部栅极的体积过大，所述侧部栅极易与源漏掺杂层桥接，后续形成在第二开口110中的侧部栅极与鳍部105两侧的源漏掺杂层易存在漏电流的问题，且若所述第二开口110的横向尺寸D2过大，形成在所述第二开口110中的侧部栅极的体积过大，所述层间介质层106去除的较多，导致层间介质层106不能很好的起到电隔离相邻器件的作用，在半导体结构工作时，导致半导体结构的电学性能不佳。若所述第二开口110的横向尺寸D2过小，相应的，后续形成在第一开口107和第二开口110中的侧部栅极的体积较小，在所述第一开口107横向尺寸确定的情况下，后续形成的接触插塞与侧部栅极的接触面积较小，不利于降低接触插塞和侧部栅极以及侧部栅极之间的栅极结构的接触电阻，导致半导体结构的电学性能不佳。本实施例中，所述第二开口110的横向尺寸D2为5纳米至10纳米。
需要说明的是，所述遮挡层108具有露出所述侧墙层102和部分横向尺寸的层间介质层106的掩膜开口109，所述第一开口107和第二开口110是以遮挡层为掩膜刻蚀形成的，相应的所述第一开口107和第二开口110相连通。
需要说明的是，其他实施例中，横向刻蚀所述侧墙层，形成第一开口的步骤包括：在所述栅极开口和所述层间介质层上形成遮挡层，所述遮挡层具有露出所述侧墙层的掩膜开口；以所述遮挡层为掩膜刻蚀所述侧墙层，形成所述第一开口。
所述半导体结构的形成方法还包括：形成所述第一开口后，去除所述遮挡层。
如图14和图15所示，图15为图14在EE方向的剖面图，所述半导体结构的形成方法还包括：形成所述第一开口107和第二开口110后，去除所述遮挡层108。
本实施例中，所述遮挡层108的材料为有机材料，相应的采用灰化工艺去除所述遮挡层108。
参考图16，在所述栅极开口103和第一开口107中形成栅极材料层，位于所述栅极开口103中的所述栅极材料层作为栅极结构111，位于所述第一开口107中的所述栅极材料层作为侧部栅极112。
在半导体结构工作时，所述栅极结构111用于控制沟道的开启与断开。
本实施例中，所述栅极结构111的材料为镁钨合金。其他实施例中，所述栅极结构的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
在所述栅极开口103和第一开口107中形成栅极材料层的步骤包括：在所述栅极开口103、第一开口107以及层间介质层106上形成栅极材料膜；去除高于所述层间介质层106的所述栅极材料膜，剩余的位于所述栅极开口103和第一开口107中的所述栅极材料膜作为栅极结构111。
侧部栅极112和栅极结构111与后续形成的接触插塞之间的接触面积较大，能够降低所述侧部栅极112和栅极结构111与接触插塞之间的接触电阻，有利于提高半导体结构的电学性能。
需要说明的是，本实施例中，形成所述栅极材料层的步骤中，所述栅极材料层还形成在所述第二开口110中，所述第二开口110中的所述栅极材料层也作为所述侧部栅极112。
所述侧部栅极112还形成在所述第二开口110中，进一步增大了侧部栅极112和栅极结构111与后续形成的接触插塞之间的接触面积，降低所述侧部栅极112以及栅极结构111与接触插塞之间的接触电阻，有利于提高半导体结构的电学性能。
其他实施例中，所述栅极材料层可以仅位于所述第一开口中。所述栅极材料层仅位于所述第一开口中，使得所述侧部栅极不易于源漏掺杂层桥接，有利于提高半导体结构的电学性能。
需要说明的是，所述第一开口107(如图15所示)和第二开口110(如图15所示)中的所述侧部栅极112的横向尺寸为D3。
所述半导体结构的形成方法还包括：形成所述栅极材料层前，在所述第一开口107、第二开口110和栅极开口103中形成栅介质层114。
所述栅介质层114用于实现栅极结构111与鳍部105之间的电隔离。需要说明的是，所述栅介质层114的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
本实施例中，所述栅介质层114的材料为HfO2。其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
参考图17和图18，图18为图17在FF方向的剖面图，形成与所述侧部栅极112和侧部栅极112之间栅极结构111连接的接触插塞113。
所述接触插塞113除了用于实现半导体结构内的电连接，还用于实现半导体结构与半导体结构之间的电连接。
接触插塞113同时与侧部栅极112和侧部栅极112之间的栅极结构111接触，所述接触插塞113和侧部栅极112与栅极结构111接触的面积较大，降低了所述半导体结构的接触电阻，有利于提高半导体结构的电学性能。
本实施例中，接触插塞113的材料为W。在其他实施例中，接触插塞的材料还可以是Al、Cu、Ag或Au等。
形成所述接触插塞113的步骤包括：在层间介质层106、栅极结构111、侧部栅极112以及侧墙层102上形成介电层(图中未示出)；刻蚀所述介电层，在所述介电层中形成接触开口；在所述接触开口和介电层上形成导电材料；去除高于所述介电层的导电材料，剩余的位于所述接触开口中的所述导电材料作为接触插塞113。
介电层用于实现相邻器件之间的电隔离，介电层的材料为绝缘材料。
本实施例中，介电层的材料与层间介质层106的材料相同，介电层的材料为氧化硅。其他实施例中，介电层的材料还可以为氮化硅或氮氧化硅等其他的绝缘材料。
本实施例中，采用干法刻蚀工艺刻蚀所述介电层，在所述介电层中形成接触开口。
本实施例中，采用原子层沉积工艺形成导电材料。其他实施例中，还可以采用有机金属化学气相沉积法(metal-organic chemical vapor deposition，MOCVD)。
相应的，本发明实施例还提供一种半导体结构。参考图17和图18，图18为图17在FF方向的剖面图，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底100；栅极结构111，分立于所述衬底100上；侧墙层102，位于所述栅极结构111的侧壁上，以平行于所述衬底100表面且垂直于所述侧墙层102的延伸方向为横向；两个侧部栅极112，位于所述栅极结构111和侧墙层102延伸方向上同一位置处的两侧，所述侧部栅极112横向贯穿所述侧墙层102，与所述栅极结构111接触；接触插塞113，位于所述侧部栅极112和所述侧部栅极112之间的所述栅极结构111上。
本发明实施例所提供的半导体结构中，所述侧部栅极112与所述栅极结构111连接，接触插塞113同时与侧部栅极112和侧部栅极112之间的栅极结构111接触，所述接触插塞113和侧部栅极112与栅极结构111接触的面积较大，接触插塞113和侧部栅极112与栅极结构111的接触电阻较小，有利于提高半导体结构的电学性能。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，所述半导体结构为鳍式场效应晶体管(FinFET)。其他实施例中，半导体结构还可以为平面晶体管(MOSFET)。
所述半导体结构还包括：鳍部，位于所述衬底100上。
本实施例中，鳍部的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述半导体结构还包括：隔离层104，位于所述鳍部之间的所述衬底100上，所述隔离层104覆盖鳍部的部分侧壁。
隔离层104用于使各个鳍部之间实现电隔离。
本实施例中，隔离层104的材料为介电材料。
具体的，隔离层104的材料包括氧化硅，氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层104的工艺难度和工艺成本。
相应的，所述栅极结构111位于所述隔离层104上，所述栅极结构111横跨所述鳍部，且覆盖所述鳍部的部分顶壁和部分侧壁。
在半导体结构工作时，所述栅极结构111用于控制沟道的开启与断开。
本实施例中，所述栅极结构111的材料为镁钨合金。其他实施例中，所述栅极结构的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
所述侧墙层102起到保护栅极结构111侧壁的作用。
所述侧墙层102的材料包括：SiCO、SiCN、SiN和SiON中的一种或多种。本实施例中，侧墙层102的材料包括：SiN。
需要说明的是，所述侧部栅极112，横向贯穿所述鳍部之间的所述侧墙层102。
所述侧部栅极112，横向贯穿所述鳍部之间的所述侧墙层102，从而所述侧部栅极112和栅极结构111相接触。
需要说明的是，以平行于所述衬底100表面且垂直于所述侧墙层102的延伸方向为横向，所述侧墙层102的横向尺寸不宜过大也不宜过小。若所述侧墙层102的横向尺寸过大，需花费过多的工艺时间形成所述侧墙层102，不利于提高半导体结构的形成效率。若所述侧墙层102的横向尺寸过小，所述侧墙层102不能很好的电隔离源漏掺杂层和栅极结构111。本实施例中，所述侧墙层102的横向尺寸为5纳米至10纳米。
所述半导体结构还包括：源漏掺杂层(图中未示出)，位于所述栅极结构111两侧的所述鳍部中。
在半导体结构工作时，所述源漏掺杂层为沟道提供应力，提高载流子的迁移速率。
本实施例中，所述半导体结构为NMOS，源漏掺杂层用于作为NMOS的源极和漏极。在半导体结构工作时，源漏掺杂层为栅极结构下方的沟道施加拉伸应力，拉伸沟道可以提高电子的迁移速率。
其他实施例中，所述半导体结构为PMOS，源漏掺杂层用于作为PMOS的源极和漏极。在半导体结构工作时，源漏掺杂层为栅极结构下方的沟道施加压缩应力，压缩沟道可以提高空穴的迁移率。
所述半导体结构还包括：层间介质层106，位于所述栅极结构111和侧部栅极112的侧部，所述层间介质层106的顶面低于或齐平于所述栅极结构111和侧部栅极112的顶面。
层间介质层106用于电隔离相邻器件。
本实施例中，所述层间介质层106的材料为绝缘材料。具体的所述层间介质层106的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层106的工艺难度和工艺成本。
本实施例中，侧部栅极112还位于所述层间介质层106中，所述侧部栅极112的尺寸较大，相应的所述接触插塞113和侧部栅极112与栅极结构111的接触面积较大，有利于减小所述接触插塞113和侧部栅极112与栅极结构111的接触电阻，有利于提高半导体结构的电学性能。
其他实施例中，所述侧部栅极还可以仅横向贯穿所述侧墙层，不位于所述层间介质层中。所述侧部栅极还可以仅横向贯穿所述侧墙层，不位于所述层间介质层中，使得所述侧部栅极不易于源漏掺杂层桥接，有利于提高半导体结构的电学性能。
本实施例中，所述侧部栅极112的材料与栅极结构111的材料相同。
需要说明的是，侧部栅极112的横向尺寸D3不宜过大也不宜过小。若所述侧部栅极112的横向尺寸D3过大，所述侧部栅极112易与源漏掺杂层桥接，侧部栅极112与源漏掺杂层易存在漏电流的问题，且若所述侧部栅极112的横向尺寸D3过大，所述侧部栅极112的体积过大，相应的所述层间介质层106的体积较小，导致层间介质层106不能很好的起到电隔离相邻器件的作用，在半导体结构工作时，导致半导体结构的电学性能不佳。若所述侧部栅极112的横向尺寸D3过小，相应的，接触插塞113与侧部栅极112的接触面积较小，不利于降低接触插塞113和侧部栅极112以及侧部栅极112之间的栅极结构111的接触电阻，导致半导体结构的电学性能不佳。本实施例中，所述侧部栅极112的横向尺寸D3为10纳米至20纳米。
需要说明的是，在所述侧墙层102的延伸方向上，所述侧部栅极112的尺寸不宜过大，也不宜过小。若在所述侧墙层102的延伸方向上，所述侧部栅极112的尺寸过大，侧部栅极112至所述源漏掺杂层的距离过短，所述侧部栅极112易与源漏掺杂层桥接，在半导体结构工作时，所述侧部栅极112与源漏掺杂层易存在漏电流的问题，导致半导体结构的电学性能不佳。若在所述侧墙层102的延伸方向上，所述侧部栅极112的尺寸过小，所述接触插塞113与侧部栅极的接触面积较小，不利于降低接触插塞113和侧部栅极112以及侧部栅极112之间的栅极结构111的接触电阻，导致半导体结构的电学性能不佳。本实施例中，在所述侧墙层102的延伸方向上，所述侧部栅极112的尺寸为10纳米至30纳米。
所述半导体结构还包括：栅介质层114，位于所述栅极结构111和鳍部之间、栅极结构111和侧墙层102之间，侧部栅极112和层间介质层106之间，以及侧部栅极112和栅极结构112与隔离层104之间。
所述栅介质层114用于实现栅极结构111与鳍部之间的电隔离。需要说明的是，所述栅介质层114的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
本实施例中，所述栅介质层114的材料为HfO2。其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
需要说明的是，所述栅介质层114还位于所述栅极结构111和侧墙层102之间，侧部栅极112和层间介质层106之间，以及侧部栅极112和栅极结构112与隔离层104之间。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底和分立于所述衬底上的伪栅结构；
在所述伪栅结构的侧壁上形成侧墙层；
去除所述伪栅结构，在所述侧墙层之间形成栅极开口；
形成所述栅极开口后，以平行于所述衬底表面且垂直于所述侧墙层的延伸方向为横向，横向刻蚀所述侧墙层，形成与所述栅极开口连通的第一开口；
在所述栅极开口和第一开口中形成栅极材料层，位于所述栅极开口中的所述栅极材料层作为栅极结构，位于所述第一开口中的所述栅极材料层作为侧部栅极；
形成与所述侧部栅极和所述侧部栅极之间所述栅极结构连接的接触插塞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：形成所述侧墙层后，在所述侧墙层侧部的所述基底上形成层间介质层，所述层间介质层露出所述伪栅结构的顶面；
形成所述第一开口后，形成所述栅极结构前，刻蚀部分横向尺寸的所述层间介质层，在所述层间介质层中形成第二开口；
形成所述栅极材料层的步骤中，所述栅极材料层还形成在所述第二开口中，所述第二开口中的所述栅极材料层也作为所述侧部栅极。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：形成所述侧墙层后，在所述侧墙层侧部的所述基底上形成层间介质层，所述层间介质层露出所述伪栅结构的顶面；
横向刻蚀所述侧墙层，形成第一开口的步骤包括：在所述栅极开口和所述层间介质层上形成遮挡层，所述遮挡层具有露出所述侧墙层的掩膜开口；
以所述遮挡层为掩膜刻蚀所述侧墙层，形成所述第一开口；
所述半导体结构的形成方法还包括：形成所述第一开口后，去除所述遮挡层。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，横向刻蚀所述侧墙层，形成与所述栅极开口连通的第一开口的步骤包括：在所述栅极开口和所述层间介质层上形成遮挡层，所述遮挡层具有露出所述侧墙层和部分横向尺寸的层间介质层的掩膜开口；以所述遮挡层为掩膜刻蚀所述侧墙层，形成所述第一开口；
形成第二开口的步骤包括：以所述遮挡层为掩膜刻蚀部分横向尺寸的所述层间介质层，形成所述第二开口；
所述半导体结构的形成方法还包括：形成所述第一开口和第二开口后，去除所述遮挡层。
5.如权利要求3或4所述的半导体结构的形成方法，其特征在于，所述遮挡层的材料包括BARC材料、SOC材料、ODL材料、光刻胶、DARC材料、DUO材料或APF材料中的一种或多种。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，以所述遮挡层为掩膜采用干法刻蚀工艺刻蚀所述侧墙层，形成所述第一开口；
以所述遮挡层为掩膜采用干法刻蚀工艺刻蚀部分横向尺寸的所述层间介质层，形成第二开口。
7.如权利要求2所述的半导体结构的形成方法，其特征在于，刻蚀部分横向尺寸的所述层间介质层的步骤中，所述第二开口的横向尺寸为5纳米至10纳米。
8.如权利要求1或2所述的半导体结构的形成方法，其特征在于，形成所述第一开口的步骤中，在所述侧墙层的延伸方向上，所述第一开口的尺寸为10纳米至30纳米。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，采用碳氢氟气体横向刻蚀所述侧墙层，形成所述第一开口。
10.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述层间介质层中形成第二开口的过程中采用的刻蚀气体包括HF。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述伪栅结构。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述侧墙层的步骤中，所述侧墙层的横向尺寸为5纳米至10纳米。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述栅极开口和第一开口中形成栅极材料层的步骤包括：在所述栅极开口、第一开口以及层间介质层上形成栅极材料膜；去除高于所述层间介质层的所述栅极材料膜，剩余的位于所述栅极开口和第一开口中的所述栅极材料膜作为所述栅极材料层。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，提供所述基底的步骤中，所述基底还包括：鳍部，位于所述衬底上；
所述基底还包括：隔离层，位于所述鳍部之间的所述衬底上，所述隔离层覆盖鳍部的部分侧壁；
所述伪栅结构形成在所述隔离层上，所述伪栅结构横跨所述鳍部且覆盖所述鳍部的部分顶壁和部分侧壁；
横向刻蚀所述侧墙层，形成第一开口的步骤中，横向刻蚀所述鳍部之间的所述隔离层上的所述侧墙层。
15.一种半导体结构，其特征在于，包括：
衬底；
栅极结构，分立于所述衬底上；
侧墙层，位于所述栅极结构的侧壁上，以平行于所述衬底表面且垂直于所述侧墙层的延伸方向为横向；
两个侧部栅极，位于所述栅极结构和侧墙层延伸方向上同一位置处的两侧，所述侧部栅极横向贯穿所述侧墙层，与所述栅极结构接触；
接触插塞，位于所述侧部栅极和所述侧部栅极之间的所述栅极结构上。
16.如权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括：层间介质层，位于所述栅极结构和侧部栅极的侧部，所述层间介质层的顶面低于或齐平于所述栅极结构和侧部栅极的顶面；
所述侧部栅极还位于所述层间介质层中。
17.如权利要求16所述的半导体结构，其特征在于，所述侧部栅极的横向尺寸为10纳米至20纳米。
18.如权利要求15或16所述的半导体结构，其特征在于，在所述侧墙层的延伸方向上，所述侧部栅极的尺寸为10纳米至30纳米。
19.如权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括：鳍部，位于所述衬底上；
所述半导体结构还包括：隔离层，位于所述鳍部之间的所述衬底上，所述隔离层覆盖所述鳍部的部分侧壁；
所述栅极结构，位于所述隔离层上，所述栅极结构横跨所述栅极结构，且覆盖所述鳍部的部分顶壁和部分侧壁；
所述侧部栅极，横向贯穿所述鳍部之间的所述侧墙层。
20.如权利要求15所述的半导体结构，其特征在于，所述侧墙层的横向尺寸为5纳米至10纳米。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104681488A (zh) * 2013-11-26 2015-06-03 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
CN107017296A (zh) * 2015-12-15 2017-08-04 台湾积体电路制造股份有限公司 鳍场效应晶体管
US20180033866A1 (en) * 2016-07-29 2018-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Metal Gate and Contact Plug Design and Method Forming Same
CN109427664A (zh) * 2017-08-24 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110571142A (zh) * 2018-06-05 2019-12-13 中芯国际集成电路制造(北京)有限公司 鳍式场效应管及其制备方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104681488A (zh) * 2013-11-26 2015-06-03 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
CN107017296A (zh) * 2015-12-15 2017-08-04 台湾积体电路制造股份有限公司 鳍场效应晶体管
US20180033866A1 (en) * 2016-07-29 2018-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Metal Gate and Contact Plug Design and Method Forming Same
CN109427664A (zh) * 2017-08-24 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110571142A (zh) * 2018-06-05 2019-12-13 中芯国际集成电路制造(北京)有限公司 鳍式场效应管及其制备方法

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