JP2003100770A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 格子定数がシリコンの格子定数に比べて比較
的差異の大きいシリサイドを形成する場合でも、耐熱性
の向上を図り、高温熱処理による抵抗値の上昇を招くこ
となくゲートやソース／ドレインの低抵抗化を実現す
る。 【解決手段】 金属シリサイド（ＮｉＳｉ膜８）とシリ
コンとの界面近傍における両者の結晶格子を整合させる
具体的手法として、金属シリサイドを構成する金属元素
及びシリコン以外の単一又は複数の元素の不純物を、金
属シリサイドを形成し得る金属（Ｎｉ膜１１）内又はシ
リコン内に導入する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表面に金属シリサ
イドを有するゲート電極を備えた半導体装置及びその製
造方法に関し、特にサリサイド構造とされてなるＭＯＳ
トランジスタに適用して好適である。

【０００２】

【従来の技術】従来より、ＭＯＳトランジスタのゲート
電極及びソース／ドレインの表面に金属シリサイドを形
成するサリサイド技術が用いられている。この技術によ
り、多結晶シリコンからなるゲート電極の配線抵抗と、
ソース／ドレインの寄生抵抗とを同時に減少させ、配線
遅延及びコンダクタンス劣化を抑止したＭＯＳトランジ
スタを得ることができる。

【０００３】

【発明が解決しようとする課題】近時では、ＭＯＳトラ
ンジスタにおけるゲート長の微細化、及び接合の幅狭化
の要請に伴い、金属シリサイドとしてＣｏＳｉ₂に替わ
ってＮｉＳｉへの期待が高まっている。

【０００４】しかしながら、低温でＮｉＳｉを形成した
場合、その下層に存するＳｉとの界面は平坦であるが
（図５（ａ））、ＮｉＳｉをサリサイド構造の金属シリ
サイドとして形成する場合には６００℃以上の高温熱処
理が必要であり、当該高温熱処理によりＮｉＳｉはで低
抵抗な状態から高抵抗な状態への相変態や凝集が発生し
（図５（ｂ））、ゲート電極及びソース／ドレインの抵
抗値上昇を招来するという問題がある。

【０００５】そこで本発明は、金属シリサイドとしてＮ
ｉＳｉやＣｏＳｉ₂などのように、その格子定数がシリ
コンの格子定数に比べて比較的差異の大きいものを形成
する場合でも、耐熱性の向上を図り、高温熱処理による
抵抗値の上昇を招くことなくゲートやソース／ドレイン
の低抵抗化を実現し、近時における半導体装置の小型化
・微細化の要請に十分応えることを可能とする半導体装
置及びその製造方法を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明では、シリコンか
らなるゲート、ソース／ドレインを有し、少なくとも前
記ゲート上に金属シリサイドが形成されてなる半導体装
置及びその製造方法を対象とする。

【０００７】本発明の半導体装置は、前記金属シリサイ
ド内又は前記ゲート内に、前記金属シリサイドの結晶格
子と前記ゲートを構成するシリコンの結晶格子とを整合
させる、前記金属シリサイドを構成する金属元素及びシ
リコンの双方と異なる単一又は複数の元素の不純物を含
む。

【０００８】本発明の半導体装置の製造方法は、シリコ
ン半導体基板上にゲート絶縁膜を介してゲートをパター
ン形成する工程と、前記ゲートの両側における前記半導
体基板の表層にソース／ドレインを形成する工程と、少
なくとも前記ゲート上に、金属シリサイドを形成し得る
金属膜を堆積する工程と、前記金属膜内に、前記金属シ
リサイドの結晶格子と前記ゲートを構成するシリコンの
結晶格子とを整合させる、前記金属膜の金属元素及びシ
リコンの双方と異なる単一又は複数の元素の不純物を導
入する工程と、前記半導体基板を高温熱処理し、前記金
属と前記界面近傍のシリコンとを反応させて前記金属シ
リサイドを形成する工程とを含む。

【０００９】本発明の半導体装置の製造方法の他の態様
は、シリコン半導体基板上にゲート絶縁膜を介してゲー
トをパターン形成する工程と、前記ゲートの両側におけ
る前記半導体基板の表層にソース／ドレインを形成する
工程と、前記ゲートの表層内に、金属シリサイドの結晶
格子と前記ゲートを構成するシリコンの結晶格子とを整
合させる、前記金属シリサイドを構成する金属膜の金属
元素及びシリコンの双方と異なる単一又は複数の元素の
不純物を導入する工程と、少なくとも前記ゲート上に、
前記金属シリサイドを形成し得る金属を堆積する工程
と、前記半導体基板を高温熱処理し、前記金属と前記界
面近傍のシリコンとを反応させて前記金属シリサイドを
形成する工程とを含む

【００１０】本発明においては、格子定数がシリコンの
格子定数に比べて比較的差異の大きい金属シリサイドを
形成する場合に、前記金属シリサイドと前記ゲートとの
界面における格子不整合が減少することにより、界面エ
ネルギーが低下し、前記金属シリサイドの凝集及び高抵
抗化への相変態が抑制される。

【００１１】

【発明の実施の形態】−本発明の主要原理− シリコンゲートの表面等に、シリコンに比して格子定数
の相違が比較的大きい金属シリサイドを形成した場合、
両者間で格子ズレ（格子ミスマッチ）が存在する。具体
例として、シリコンゲートの表面等に金属シリサイドと
してＮｉＳｉを形成した場合（金属シリサイドがシリコ
ンよりも格子定数の大きい例）を図１（ａ）に示す。

【００１２】本発明者らは、格子ミスマッチがシリサイ
ド化に必須の高温熱処理により促進されることに鑑み、
金属シリサイドとシリコンとの界面近傍における両者の
結晶格子を整合させ、格子ミスマッチを低減させること
に想到した。

【００１３】金属シリサイドとしてＮｉＳｉを形成する
場合には、格子ミスマッチが３％以上あるＮｉＳｉ／Ｓ
ｉにおいて（ＮｉＳｉ（１１０）：０．２０２３ｎｍ，
ＮｉＳｉ（１１２）：０．１９７８ｎｍ，Ｓｉ（１１
０）：０．１９２ｎｍ）、少なくとも格子ミスマッチを
１％以下にすることである。

【００１４】本発明では、金属シリサイドとシリコンと
の界面近傍における両者の結晶格子を整合させる具体的
手法として、金属シリサイドを構成する金属元素及びシ
リコン以外の単一又は複数の元素の不純物を、金属シリ
サイド内又はシリコン内に導入する。

【００１５】不純物は、金属シリサイドの格子定数がシ
リコンの格子定数より大きい場合には、界面近傍の金属
シリサイドの格子定数を減少させるもの（シリコンより
も原子番号の小さな物質）であるか、界面近傍のシリコ
ンの格子定数を増加させるもの（シリコンよりも原子番
号の大きな物質）であり、金属シリサイドの格子定数が
シリコンの格子定数より小さい場合には、界面近傍の金
属シリサイドの格子定数を増加させるもの（シリコンよ
りも原子番号の大きな物質）であるか、界面近傍のシリ
コンの格子定数を減少させるもの（シリコンよりも原子
番号の小さな物質）である。前者の場合（金属シリサイ
ドがＮｉＳｉ）について、界面近傍の金属シリサイドの
格子定数を減少させた様子を図１（ｂ）に、界面近傍の
シリコンの格子定数を増加させた様子を図１（ｃ）にそ
れぞれ示す。

【００１６】シリコンよりも格子定数の大きい金属シリ
サイドとしてはＮｉＳｉが好適であり、このとき、Ｎｉ
Ｓｉ内に不純物を導入する場合には、当該不純物はＨ
ｅ，Ｂ，Ｃ，Ｎ，Ｏ，Ｆ，Ｎｅから選ばれた単一又は複
数の元素が、シリコン内に不純物を導入する場合には、
当該不純物はＧｅ，Ｓｂ，Ａｒ，Ｋｒ，Ｘｅ，Ｇａ，Ｉ
ｎ，Ｔｌ，Ａｓ，Ｂｉから選ばれた単一又は複数の元素
が好ましい。

【００１７】表１に、ＮｉＳｉ内に不純物を導入する場
合の各不純物のメリット及びデメリットを、表２に、シ
リコン内に不純物を導入する場合の各不純物のメリット
及びデメリットをそれぞれ示す。このように、各不純物
はそれぞれ独特の効果を性質を有するため、ＭＯＳトラ
ンジスタの形態や製造プロセス等に応じて適宜好ましい
ものを選択する。

【００１８】

【表１】

【００１９】

【表２】

【００２０】他方、シリコンよりも格子定数の小さい金
属シリサイドとしてはＣｏＳｉ₂が好適であり、このと
き、ＣｏＳｉ₂内に不純物を導入する場合には、当該不
純物はＧｅ，Ｓｂ，Ａｒ，Ｋｒ，Ｘｅ，Ｇａ，Ｉｎ，Ｔ
ｌ，Ａｓ，Ｂｉから選ばれた単一又は複数の元素が、シ
リコン内に不純物を導入する場合には、当該不純物はＨ
ｅ，Ｂ，Ｃ，Ｎ，Ｏ，Ｆ，Ｎｅから選ばれた単一又は複
数の元素が好ましい。

【００２１】−具体的な実施形態− 以下、上述した本発明の主要原理を踏まえ、本発明を適
用した好適な諸実施形態について、図面を参照しながら
詳細に説明する。なお便宜上、ＭＯＳトランジスタの構
成をその製造方法とともに述べる。

【００２２】（第１の実施形態）図２及び図３は、第１
の実施形態によるＭＯＳトランジスタの製造方法を工程
順に示す概略断面図である。先ず、図２（ａ）に示すよ
うに、ｐ型シリコン基板１の表層にｎ型ウェル２を形成
した後、素子形成領域を画定するため、フィールド酸化
膜３を形成する。

【００２３】具体的には、先ず、ｐ型シリコン基板１の
所定部位にｎ型不純物、ここではリン（Ｐ）をドーズ量
５×１０¹³／ｃｍ²、加速エネルギー８００ｋｅＶの条
件でイオン注入し、ｎ型ウェル２を形成する。

【００２４】次に、シリコン基板１の素子分離領域に、
いわゆるＬＯＣＯＳ法によりフィールド酸化膜３を形成
する。この場合、ＬＯＣＯＳ法の替わりに、基板の素子
分離領域に形成した溝内を絶縁物で埋め込んで素子分離
を行う、いわゆるＳＴＩ法を用いても良い。

【００２５】続いて、図２（ｂ）に示すように、ゲート
絶縁膜４を形成した後、このゲート絶縁膜４上にゲート
電極５をパターン形成する。具体的には、シリコン基板
１の表面に熱酸化法によりＳｉＯ₂膜を形成し、続いて
ＣＶＤ法によりＳｉＮ膜を形成し、ＳｉＯ₂膜及びＳｉ
Ｎ膜からなるゲート絶縁膜４を構成する。次に、ゲート
絶縁膜４上にＣＶＤ法によりゲート電極材料である多結
晶シリコン膜を膜厚２００ｎｍ程度に形成し、ゲート絶
縁膜４と共にパターニングすることにより帯状のゲート
電極５を形成する。

【００２６】続いて、図２（ｃ）に示すように、ゲート
電極５の両側壁にサイドウォール６を形成した後、ソー
ス／ドレイン７を形成する。具体的には、先ず、ゲート
電極５を覆うようにＣＶＤ法により全面にＳｉＯ₂膜を
堆積し、このＳｉＯ₂膜の全面を異方性エッチング（エ
ッチバック）し、ゲート電極５の両側壁のみをＳｉＯ₂
覆うサイドウォール６を形成する。次に、ゲート電極５
及びサイドウォール６をマスクとして、サイドウォール
６の両側におけるシリコン基板１の表層にｐ型不純物、
ここでは硼素（Ｂ）をドーズ量４×１０¹⁵／ｃｍ²、加
速エネルギー６ｋｅＶの条件でイオン注入し、ソース／
ドレイン７を形成する。

【００２７】続いて、図３（ａ）に示すように、ゲート
電極５及びソース／ドレイン７の表層に格子定数がシリ
コンより大きい所定の不純物を導入する。具体的には、
不純物としてＧｅ，Ｓｂ，Ａｒ，Ｋｒ，Ｘｅ，Ｇａ，Ｉ
ｎ，Ｔｌ，Ａｓ，Ｂｉから選ばれた１種又は複数種、こ
こではＳｂを全面に照射し、ゲート電極５及びソース／
ドレイン７の表層にＳｂをイオン注入する。

【００２８】続いて、図３（ｂ）に示すように、シリコ
ンと反応して金属シリサイドを形成し得る金属膜を成膜
する。具体的には、スパッタ法により、全面にＮｉ膜１
１を膜厚１５ｎｍ程度に形成した後、次いでＴｉＮ膜１
２を膜厚３０ｎｍ程度に形成する。

【００２９】続いて、図３（ｃ）に示すように、サリサ
イド構造を形成する。具体的には、シリコン基板１を４
５０℃〜６００℃の高温で急速アニール（ＲＴＡ）し、
ゲート電極５の表層及びソース／ドレイン７の表層とＮ
ｉ膜１１及びＴｉＮ膜１２とを反応させてＮｉＳｉ膜８
を形成する。その後、未反応部分として残存したＮｉ膜
１１及びＴｉＮ膜１２をウェットエッチングにより除去
する。これにより、ゲート電極５上及びソース／ドレイ
ン７上にＮｉＳｉ膜８が形成されてなるサリサイド構造
となる。

【００３０】しかる後、層間絶縁膜やコンタクト孔、金
属配線等の形成を経て、サリサイド構造のＭＯＳトラン
ジスタを完成させる。

【００３１】以上説明したように、第１の実施形態のＭ
ＯＳトランジスタにおいては、不純物として例えばＳｂ
をＳｉ中にイオン注入することにより、金属シリサイド
であるＮｉＳｉ膜８とその下層のＳｉとの界面における
格子不整合が減少し、これによって界面エネルギーが低
下し、ＮｉＳｉの凝集及び高抵抗なＮｉＳｉ₂への相変
態が抑制される。

【００３２】これにより、金属シリサイドとしてＮｉＳ
ｉのように、その格子定数がシリコンの格子定数に比べ
て比較的差異の大きいものを形成する場合でも、耐熱性
の向上を図り、高温熱処理による抵抗値の上昇を招くこ
となくゲートやソース／ドレインの低抵抗化を実現し、
近時におけるＭＯＳトランジスタの小型化・微細化の要
請に十分応えることが可能となる。

【００３３】（第２の実施形態）次に、本発明の第２の
実施形態について説明する。ここでは、第１の実施形態
と同様のサリサイド構造のＭＯＳトランジスタについて
例示するが、格子整合を図るための不純物の種類及びそ
の導入個所が異なる点で相違する。なお、第１の実施形
態で説明した構成部材等と同一のものについては、同符
号を付すことにする。

【００３４】図４は、第２の実施形態によるＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。
本実施形態のＭＯＳトランジスタを製造するには、先ず
第１の実施形態と同様の各工程を経て、図４（ａ）に示
すように、シリコン基板１上にゲート絶縁膜４を介した
ゲート電極５、サイドウォール６、及びソース／ドレイ
ン７等を形成する。

【００３５】続いて、図４（ｂ）に示すように、シリコ
ンと反応して金属シリサイドを形成し得る金属膜を成膜
する。具体的には、スパッタ法により、全面にＮｉ膜１
１を膜厚１５ｎｍ程度に形成した後、次いでＴｉＮ膜１
２を膜厚３０ｎｍ程度に形成する。

【００３６】続いて、図４（ｃ）に示すように、ゲート
電極５及びソース／ドレイン７の表層に格子定数がシリ
コンより小さい所定の不純物を導入する。具体的には、
不純物としてＨｅ，Ｂ，Ｃ，Ｎ，Ｏ，Ｆ，Ｎｅから選ば
れた１種又は複数種、ここではＣを全面に照射し、Ｎｉ
膜１１中に濃度ピークＲｐが位置するようにＣをイオン
注入する。

【００３７】続いて、図４（ｄ）に示すように、サリサ
イド構造を形成する。具体的には、シリコン基板１を４
５０℃〜６００℃の高温で急速アニール（ＲＴＡ）し、
ゲート電極５の表層及びソース／ドレイン７の表層とＮ
ｉ膜１１及びＴｉＮ膜１２とを反応させてＮｉＳｉ膜８
を形成する。その後、未反応部分として残存したＮｉ膜
１１及びＴｉＮ膜１２をウェットエッチングにより除去
する。これにより、ゲート電極５上及びソース／ドレイ
ン７上にＮｉＳｉ膜８が形成されてなるサリサイド構造
となる。

【００３８】しかる後、層間絶縁膜やコンタクト孔、金
属配線等の形成を経て、サリサイド構造のＭＯＳトラン
ジスタを完成させる。

【００３９】以上説明したように、第２の実施形態のＭ
ＯＳトランジスタにおいては、不純物として例えばＣを
Ｎｉ膜１１中にイオン注入することにより、金属シリサ
イドであるＮｉＳｉ膜８とその下層のＳｉとの界面にお
ける格子不整合が減少し、これによって界面エネルギー
が低下し、ＮｉＳｉの凝集及び高抵抗なＮｉＳｉ₂への
相変態が抑制される。

【００４０】これにより、金属シリサイドとしてＮｉＳ
ｉのように、その格子定数がシリコンの格子定数に比べ
て比較的差異の大きいものを形成する場合でも、耐熱性
の向上を図り、高温熱処理による抵抗値の上昇を招くこ
となくゲートやソース／ドレインの低抵抗化を実現し、
近時におけるＭＯＳトランジスタの小型化・微細化の要
請に十分応えることが可能となる。

【００４１】なお、第１及び第２の実施形態では、シリ
コンと反応して金属シリサイドを形成した際に、シリコ
ンよりも格子定数の大きくなるような金属（ここではＮ
ｉ）を用いる場合を例示したが、上記の場合にシリコン
よりも格子定数の小さくなるような金属、例えばＣｏ
（金属シリサイドとしてはＣｏＳｉ₂）を用いてもよ
い。この場合には、第１の実施形態のようにゲート電極
及びソース／ドレインに不純物をイオン注入するには、
当該不純物としてＨｅ，Ｂ，Ｃ，Ｎ，Ｏ，Ｆ，Ｎｅから
選ばれた１種又は複数種を、第２の実施形態のように金
属シリサイドを形成し得る金属膜に不純物をイオン注入
するには、当該不純物としてＧｅ，Ｓｂ，Ａｒ，Ｋｒ，
Ｘｅ，Ｇａ，Ｉｎ，Ｔｌ，Ａｓ，Ｂｉから選ばれた１種
又は複数種を使用することになる。

【００４２】以下、本発明の諸態様を付記としてまとめ
て記載する。

【００４３】（付記１）シリコンからなるゲートと、ソ
ース／ドレインと、少なくとも前記ゲート上に形成され
てなる金属シリサイドとを備え、前記金属シリサイド内
又は前記ゲート内に、前記金属シリサイドの結晶格子と
前記ゲートを構成するシリコンの結晶格子とを整合させ
る、前記金属シリサイドを構成する金属元素及びシリコ
ンの双方と異なる単一又は複数の元素の不純物を含むこ
とを特徴とする半導体装置。

【００４４】（付記２）前記不純物が前記界面近傍の前
記金属シリサイド内に存し、前記金属シリサイドの格子
定数がシリコンの格子定数より小さい場合、前記不純物
はシリコンよりも原子番号の小さな物質であることを特
徴とする付記１に記載の半導体装置。

【００４５】（付記３）前記不純物が前記界面近傍の前
記金属シリサイド内に存し、前記金属シリサイドの格子
定数がシリコンの格子定数より大きい場合、前記不純物
はシリコンよりも原子番号の大きな物質であることを特
徴とする付記１に記載の半導体装置。

【００４６】（付記４）前記不純物が前記界面近傍の前
記ゲート内に存し、前記金属シリサイドの格子定数がシ
リコンの格子定数より小さい場合、前記不純物はシリコ
ンよりも原子番号の大きな物質であることを特徴とする
付記１に記載の半導体装置。

【００４７】（付記５）前記不純物が前記界面近傍の前
記ゲート内に存し、前記金属シリサイドの格子定数がシ
リコンの格子定数より大きい場合、前記不純物はシリコ
ンよりも原子番号の小さな物質であることを特徴とする
付記１に記載の半導体装置。

【００４８】（付記６）前記金属シリサイドを構成する
金属元素がＣｏであり、前記金属シリサイド内の前記不
純物がＨｅ，Ｂ，Ｃ，Ｎ，Ｏ，Ｆ，Ｎｅから選ばれた単
一又は複数の元素であることを特徴とする付記４に記載
の半導体装置。

【００４９】（付記７）前記金属シリサイドを構成する
金属元素がＮｉであり、前記金属シリサイド内の前記不
純物がＧｅ，Ｓｂ，Ａｒ，Ｋｒ，Ｘｅ，Ｇａ，Ｉｎ，Ｔ
ｌ，Ａｓ，Ｂｉから選ばれた単一又は複数の元素である
ことを特徴とする付記５に記載の半導体装置。

【００５０】（付記８）前記金属シリサイドを構成する
金属元素がＣｏであり、前記ゲート内の前記不純物がＧ
ｅ，Ｓｂ，Ａｒ，Ｋｒ，Ｘｅ，Ｇａ，Ｉｎ，Ｔｌ，Ａ
ｓ，Ｂｉから選ばれた単一又は複数の元素であることを
特徴とする付記６に記載の半導体装置。

【００５１】（付記９）前記金属シリサイドを構成する
金属元素がＮｉであり、前記ゲート内の前記不純物がＨ
ｅ，Ｂ，Ｃ，Ｎ，Ｏ，Ｆ，Ｎｅから選ばれた単一又は複
数の元素であることを特徴とする付記７に記載の半導体
装置。

【００５２】（付記１０）前記金属シリサイドが前記ソ
ース／ドレイン上にも形成されたサリサイド構造とされ
ており、前記金属シリサイドと前記ソース／ドレインと
の界面近傍における、前記金属シリサイド内又は前記ソ
ース／ドレイン内にも前記不純物を含むことを特徴とす
る付記１〜９のいずれか１項に記載の半導体装置。

【００５３】（付記１１）シリコン半導体基板上にゲー
ト絶縁膜を介してゲートをパターン形成する工程と、前
記ゲートの両側における前記半導体基板の表層にソース
／ドレインを形成する工程と、少なくとも前記ゲート上
に、金属シリサイドを形成し得る金属膜を堆積する工程
と、前記金属膜内に、前記金属シリサイドの結晶格子と
前記ゲートを構成するシリコンの結晶格子とを整合させ
る、前記金属膜の金属元素及びシリコンの双方と異なる
単一又は複数の元素の不純物を導入する工程と、前記半
導体基板を高温熱処理し、前記金属と前記界面近傍のシ
リコンとを反応させて前記金属シリサイドを形成する工
程とを含むことを特徴とする半導体装置の製造方法。

【００５４】（付記１２）シリコン半導体基板上にゲー
ト絶縁膜を介してゲートをパターン形成する工程と、前
記ゲートの両側における前記半導体基板の表層にソース
／ドレインを形成する工程と、前記ゲートの表層内に、
金属シリサイドの結晶格子と前記ゲートを構成するシリ
コンの結晶格子とを整合させる、前記金属シリサイドを
構成する金属膜の金属元素及びシリコンの双方と異なる
単一又は複数の元素の不純物を導入する工程と、少なく
とも前記ゲート上に、前記金属シリサイドを形成し得る
金属を堆積する工程と、前記半導体基板を高温熱処理
し、前記金属と前記界面近傍のシリコンとを反応させて
前記金属シリサイドを形成する工程とを含むことを特徴
とする半導体装置の製造方法。

【００５５】（付記１３）前記不純物を前記金属膜中に
導入し、前記金属シリサイドの格子定数がシリコンの格
子定数より小さい場合、前記不純物をシリコンよりも原
子番号の小さな物質とすることを特徴とする付記１１に
記載の半導体装置の製造方法。

【００５６】（付記１４）前記不純物を前記金属膜中に
導入し、前記金属シリサイドの格子定数がシリコンの格
子定数より大きい場合、前記不純物をシリコンよりも原
子番号の大きな物質とすることを特徴とする付記１１に
記載の半導体装置の製造方法。

【００５７】（付記１５）前記不純物を前記ゲート内に
導入し、前記金属シリサイドの格子定数がシリコンの格
子定数より小さい場合、前記不純物をシリコンよりも原
子番号の大きな物質とすることを特徴とする付記１２に
記載の半導体装置の製造方法。

【００５８】（付記１６）前記不純物を前記ゲート内に
導入し、前記金属シリサイドの格子定数がシリコンの格
子定数より大きい場合、前記不純物をシリコンよりも原
子番号の小さな物質とすることを特徴とする付記１２に
記載の半導体装置の製造方法。

【００５９】（付記１７）前記金属シリサイドを構成す
る金属元素をＣｏとし、前記金属シリサイド内の前記不
純物をＨｅ，Ｂ，Ｃ，Ｎ，Ｏ，Ｆ，Ｎｅから選ばれた単
一又は複数の元素とすることを特徴とする付記１３に記
載の半導体装置の製造方法。

【００６０】（付記１８）前記金属シリサイドを構成す
る金属元素をＮｉとし、前記金属シリサイド内の前記不
純物をＧｅ，Ｓｂ，Ａｒ，Ｋｒ，Ｘｅ，Ｇａ，Ｉｎ，Ｔ
ｌ，Ａｓ，Ｂｉから選ばれた単一又は複数の元素とする
ことを特徴とする付記１４に記載の半導体装置の製造方
法。

【００６１】（付記１９）前記金属シリサイドを構成す
る金属元素をＣｏとし、前記ゲート内の前記不純物をＧ
ｅ，Ｓｂ，Ａｒ，Ｋｒ，Ｘｅ，Ｇａ，Ｉｎ，Ｔｌ，Ａ
ｓ，Ｂｉから選ばれた単一又は複数の元素とすることを
特徴とする付記１５に記載の半導体装置の製造方法。

【００６２】（付記２０）前記金属シリサイドを構成す
る金属元素をＮｉとし、前記ゲート内の前記不純物をＨ
ｅ，Ｂ，Ｃ，Ｎ，Ｏ，Ｆ，Ｎｅから選ばれた単一又は複
数の元素とすることを特徴とする付記１６に記載の半導
体装置の製造方法。

【００６３】（付記２１）前記金属シリサイドを前記ソ
ース／ドレイン上にも形成してサリサイド構造とするに
際して、前記ソース／ドレイン上の前記金属膜内又は前
記ソース／ドレイン内にも前記不純物を導入することを
特徴とする付記１１〜２０のいずれか１項に記載の半導
体装置の製造方法。

【００６４】

【発明の効果】本発明によれば、金属シリサイドとして
ＮｉＳｉやＣｏＳｉ₂などのように、その格子定数がシ
リコンの格子定数に比べて比較的差異の大きいものを形
成する場合でも、耐熱性の向上を図り、高温熱処理によ
る抵抗値の上昇を招くことなくゲートやソース／ドレイ
ンの低抵抗化を実現し、近時における半導体装置の小型
化・微細化の要請に十分応えることが可能となる。

【図面の簡単な説明】

【図１】金属シリサイドと下層のシリコンとの格子状態
を示す模式図である。

【図２】第１の実施形態によるＭＯＳトランジスタの製
造方法を工程順に示す概略断面図である。

【図３】図２に引き続き、第１の実施形態によるＭＯＳ
トランジスタの製造方法を工程順に示す概略断面図であ
る。

【図４】第２の実施形態によるＭＯＳトランジスタの製
造方法を工程順に示す概略断面図である。

【図５】従来技術において、金属シリサイドとしてＮｉ
Ｓｉを形成した場合に発生する不都合を説明するための
顕微鏡写真である。

【符号の説明】

１ ｐ型シリコン基板 ２ ｎ型ウェル ３ フィールド酸化膜 ４ ゲート絶縁膜 ５ ゲート電極 ６ サイドウォール ７ ソース／ドレイン ８ ＮｉＳｉ膜 １１ Ｎｉ膜 １２ ＴｉＮ膜

フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB20 BB21 BB39 CC05 DD02 DD80 DD81 DD84 FF14 GG09 HH16 5F140 AA01 AA10 AA39 AC01 BA01 BD01 BD05 BD07 BD10 BE07 BE10 BF01 BF04 BF11 BF18 BF38 BG08 BG12 BG28 BG30 BG32 BG34 BG37 BG43 BG45 BG52 BG53 BH15 BH22 BJ01 BJ08 BK13 BK22 BK26 BK29 BK32 BK34 BK39 CB01 CB04 CB08 CF04 CF07

Claims (5)

【特許請求の範囲】
1. 【請求項１】 シリコンからなるゲートと、 ソース／ドレインと、 少なくとも前記ゲート上に形成されてなる金属シリサイ
   ドとを備え、 前記金属シリサイド内又は前記ゲート内に、前記金属シ
   リサイドの結晶格子と前記ゲートを構成するシリコンの
   結晶格子とを整合させる、前記金属シリサイドを構成す
   る金属元素及びシリコンの双方と異なる単一又は複数の
   元素の不純物を含むことを特徴とする半導体装置。
2. 【請求項２】 前記金属シリサイドが前記ソース／ドレ
   イン上にも形成されたサリサイド構造とされており、 前記金属シリサイドと前記ソース／ドレインとの界面近
   傍における、前記金属シリサイド内又は前記ソース／ド
   レイン内にも前記不純物を含むことを特徴とする請求項
   １に記載の半導体装置。
3. 【請求項３】 シリコン半導体基板上にゲート絶縁膜を
   介してゲートをパターン形成する工程と、 前記ゲートの両側における前記半導体基板の表層にソー
   ス／ドレインを形成する工程と、 少なくとも前記ゲート上に、金属シリサイドを形成し得
   る金属膜を堆積する工程と、 前記金属膜内に、前記金属シリサイドの結晶格子と前記
   ゲートを構成するシリコンの結晶格子とを整合させる、
   前記金属膜の金属元素及びシリコンの双方と異なる単一
   又は複数の元素の不純物を導入する工程と、 前記半導体基板を高温熱処理し、前記金属と前記界面近
   傍のシリコンとを反応させて前記金属シリサイドを形成
   する工程とを含むことを特徴とする半導体装置の製造方
   法。
4. 【請求項４】 シリコン半導体基板上にゲート絶縁膜を
   介してゲートをパターン形成する工程と、 前記ゲートの両側における前記半導体基板の表層にソー
   ス／ドレインを形成する工程と、 前記ゲートの表層内に、金属シリサイドの結晶格子と前
   記ゲートを構成するシリコンの結晶格子とを整合させ
   る、前記金属シリサイドを構成する金属膜の金属元素及
   びシリコンの双方と異なる単一又は複数の元素の不純物
   を導入する工程と、 少なくとも前記ゲート上に、前記金属シリサイドを形成
   し得る金属を堆積する工程と、 前記半導体基板を高温熱処理し、前記金属と前記界面近
   傍のシリコンとを反応させて前記金属シリサイドを形成
   する工程とを含むことを特徴とする半導体装置の製造方
   法。
5. 【請求項５】 前記金属シリサイドを前記ソース／ドレ
   イン上にも形成してサリサイド構造とするに際して、 前記ソース／ドレイン上の前記金属膜内又は前記ソース
   ／ドレイン内にも前記不純物を導入することを特徴とす
   る請求項３又は４に記載の半導体装置の製造方法。