JP2002111001A - 配線基板及び配線基板の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】製造歩留まりを向上することが可能な、高精
細、且つ、微細加工が必要なドライバ内蔵型の配線基板
及びこの配線基板の製造方法を提供すること。 【解決手段】この配線基板の製造方法は、基板３１上に
半導体層３３を形成する工程と、半導体層３３上に絶縁
層３５を介して配線３６を形成する工程と、を有してい
る。配線３６を形成する工程は、絶縁層３５上に金属膜
３６を成膜し、絶縁層３５を介して半導体層３３上に位
置する領域を含み金属膜３６を第１フォトマスクに基づ
いた第１フォトグラフィ工程によりエッチングして除去
し、第１フォトリソグラフィ工程によりエッチングされ
た前記領域を含み金属膜を第２フォトマスクＰＲ２に基
づいた第２フォトリソグラフィ工程により再度エッチン
グして除去する工程を含む。第２フォトリソグラフィ工
程は、加工条件の異なる２段階のエッチング工程を含
む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、配線基板及びこ
の配線基板の製造方法に係り、特に、アクティブマトリ
クス型液晶表示装置に適用される薄膜トランジスタアレ
イの製造方法に関する。

【０００２】

【従来の技術】薄膜トランジスタをスイッチング素子と
して使用するアクティブマトリクス型液晶表示装置は、
多数の画素電極を縦横に配置した表示デバイスである。
このような液晶表示装置では、多数の画素電極一つ一つ
が正しく動作しなければ、点状あるいは線状の欠陥を発
生し、画質上の不良を生じる。特に、ガラス基板上に作
成する素子は、一連のフォトリソグラフィ工程、すなわ
ち、成膜工程、フォトレジスト塗布工程、露光工程、現
像工程、エッチング工程、及びフォトレジスト剥離工程
を複数回行うことによって形成される。

【０００３】このようなフォトリソグラフィ工程におい
て、フォトレジスト上あるいはフォトマスク上にパーテ
ィクルが付着すると、エッチングにおけるマスクとな
り、正しいパターンを形成することができなくなる。こ
のため、エッチング不良が発生し、配線上のショートを
発生する原因となる。場合によっては、点状欠陥または
線状欠陥を発生し、製造歩留まりを低下させる原因とな
る。

【０００４】これまでは、パーティクルが付着しても配
線間でショートが発生しないように、配線間隔を大きく
広げたり、配線同士がショートしてもあらかじめ冗長配
線を形成してリペアするなどして対応していた。

【０００５】しかしながら、高精細型の液晶表示装置
や、ドライバ内蔵型のポリシリコン半導体を使用した液
晶表示装置では、配線間が狭く、従来では不良にならな
かったパーティクルサイズが不良を引き起こしたり、冗
長回路を形成するためのスペースを確保することが困難
となってきている。

【０００６】これらのデバイスには、微細加工が要求さ
れれるため、配線などの加工には、頻繁にドライエッチ
ングが使用される。ドライエッチングは、ウエットエッ
チングと異なり、目的の膜のみをエッチングすることが
難しく、通常、下地膜までエッチングしてしまう。そこ
で、条件の設定により、目的の膜のエッチング速度を上
げたり、あるいは下地膜のエッチング速度を下げたりし
て選択加工するのが一般的である。

【０００７】

【発明が解決しようとする課題】パーティクル起因の点
状欠陥及び線状欠陥の主な不良箇所は、コンタクトホー
ルを介したゲート線と信号線とのショートによるものが
多い。よって、十分な対策をするには、ゲート線とコン
タクトホールとの間にエッチング残りが起こらないよう
な半導体層上での２重加工が必要である。

【０００８】２重加工を施すことで配線間ショートを防
止する。すなわち、１回目のパターニングの際に、パー
ティクルが付着して正常パターンが形成できなかったと
しても、２回目のパターニングで配線間を切り離すこと
で、電気的な不良の発生を避けることが可能となる。ま
た、下地に半導体層がある部分は、信号線とのコンタク
ト部になり、コンタクト部にパターン残りがあると、下
地の半導体層とのコンタクトが取れず電気的な不良を引
き起こす。そのため、半導体層上も２重加工することが
必要である。

【０００９】点状欠陥や線状欠陥の回避には、配線間を
２重加工することが有効であるが、通常のエッチング条
件では、選択加工が不十分である場合が多く、絶縁層の
下に半導体層がある場合、半導体層までエッチングされ
て消失する。半導体層が消失しないエッチング条件にす
る必要があるが、半導体層が消失しないエッチング条
件、すなわち金属膜と下地絶縁膜との選択比が高い条件
で加工を行うと、エッチングによって形成された配線
（金属膜）の基板主面に対するテーパ角度が高くなる傾
向がある。

【００１０】すなわち、選択比を上げて薄膜トランジス
タアレイを形成すると、エッチングによる半導体層の消
失を回避できるが、ゲート配線のテーパ角度が大きくな
り、ゲート配線を覆う層間絶縁膜のカバレッジが悪くな
る。これにより、層間絶縁膜上に配置された他の配線と
ゲート配線との間で層間リークが発生したり、また、層
間絶縁膜上に配置された信号線とのクロス部で、信号線
の断線が発生するといった問題が生じる。層間リークや
信号線の断線は、線状欠陥不良を発生する原因となる。

【００１１】この発明は、上述した問題点に鑑みなされ
たものであって、その目的は、製造歩留まりを向上する
ことが可能な、高精細、且つ、微細加工が必要なドライ
バ内蔵型の配線基板及びこの配線基板の製造方法を提供
することにある。

【００１２】

【課題を解決するための手段】上記課題を解決し目的を
達成するために、請求項１に記載の配線基板の製造方法
は、基板上に半導体層を形成する工程と、前記半導体層
上に絶縁層を介して配線を形成する工程と、を有する配
線基板の製造方法において、前記配線を形成する工程
は、前記絶縁層上に金属膜を成膜し、前記絶縁層を介し
て前記半導体層上に位置する領域を含み前記金属膜を第
１フォトマスクに基づいた第１フォトグラフィ工程によ
りエッチングして除去し、前記第１フォトリソグラフィ
工程によりエッチングされた前記領域を含み前記金属膜
を第２フォトマスクに基づいた第２フォトリソグラフィ
工程により再度エッチングして除去する工程を含み、前
記第２フォトリソグラフィ工程は、加工条件の異なる２
段階のエッチング工程を含むことを特徴とする。

【００１３】請求項５に記載の配線基板の製造方法は、
同一基板上にｎチャネル型薄膜トランジスタとｐチャネ
ル型薄膜トランジスタとを有する配線基板の製造方法に
おいて、半導体層上に絶縁層を介して金属膜を成膜する
工程と、前記絶縁層を介して前記半導体層上に位置する
領域を含み前記金属膜を第１フォトマスクに基づいた第
１フォトリソグラフィ工程によりエッチングして除去
し、ｐチャネル型薄膜トランジスタのゲート電極と一体
のゲート配線を形成する工程と、前記第１フォトリソグ
ラフィ工程によりエッチングされた前記領域を含み前記
金属膜を第２フォトマスクに基づいた第２フォトリソグ
ラフィ工程によりエッチングして除去し、ｎチャネル型
薄膜トランジスタのゲート電極と一体のゲート配線及び
補助容量線を形成する工程と、を含み、前記第２フォト
リソグラフィ工程は、加工条件の異なる２段階のエッチ
ング工程を含むことを特徴とする。

【００１４】請求項６に記載の配線基板は、同一基板上
にｎチャネル型薄膜トランジスタとｐチャネル型薄膜ト
ランジスタとを有する配線基板において、それぞれの薄
膜トランジスタに対応した半導体層と、前記半導体層上
に絶縁層を介して配置された配線と、を有し、前記配線
は、基板の主面に対する配線表面側のテーパ角度が絶縁
層側より大きい断面形状を有することを特徴とする。

【００１５】

【発明の実施の形態】以下、この発明の配線基板の製造
方法の一実施の形態について図面を参照して説明する。
この発明の配線基板の製造方法は、例えばアクティブマ
トリクス型液晶表示装置のスイッチング素子や駆動回路
素子として機能するｎチャネル型薄膜トランジスタ及び
ｐチャネル型薄膜トランジスタの製造方法として適用可
能である。

【００１６】スイッチング素子としてのｎチャネル型薄
膜トランジスタは、液晶表示装置を構成するアレイ基板
の表示エリアに配置される。また、駆動回路素子として
のｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜
トランジスタは、相補型の回路として機能し、表示エリ
アの周辺の周辺エリアに配置される。これらの薄膜トラ
ンジスタは、半導体層としてポリシリコン薄膜を備えて
いる。

【００１７】図１には、同一基板上に形成したｎチャネ
ル型薄膜トランジスタ及びｐチャネル型薄膜トランジス
タを駆動回路として利用し、ｎチャネル型薄膜トランジ
スタを画素スイッチング素子として利用した液晶表示装
置の液晶表示パネルの一例が概略的に示されている。

【００１８】図２には、アクティブマトリクス型液晶表
示装置の回路構成が概略的に示されている。

【００１９】液晶表示パネル１０は、図１及び図２に示
すように、第１基板としてのアレイ基板１００と、この
アレイ基板１００に対向配置された第２基板としての対
向基板２００と、アレイ基板１００と対向基板２００と
の間に配置された液晶組成物３００とを備えている。こ
のような液晶表示パネル１０において、画像を表示する
表示エリア１０２は、アレイ基板１００と対向基板２０
０とを貼り合わせるシール材１０６によって囲まれた領
域内に形成されている。表示エリア１０２内から引出さ
れた各種配線パターン及び駆動回路を有する周辺エリア
１０４は、シール材１０６の外側の領域に形成されてい
る。

【００２０】アレイ基板１００の表示エリア１０２は、
図２に示すように、透明な絶縁性基板、例えば厚さが
０．７ｍｍのガラス基板上にマトリクス状に配置された
ｍｘｎ個の画素電極１５１、これら画素電極１５１の行
方向に沿って形成されたｍ本の走査線Ｙ１〜Ｙｍ、これ
ら画素電極１５１の列方向に沿って形成されたｎ本の信
号線Ｘ１〜Ｘｎ、ｍｘｎ個の画素電極１５１に対応して
走査線Ｙ１〜Ｙｍおよび信号線Ｘ１〜Ｘｎの交差位置近
傍にスイッチング素子として配置されたｍｘｎ個の薄膜
トランジスタすなわち画素ＴＦＴ１２１、走査線Ｙ１〜
Ｙｍを駆動する走査線駆動回路１８、これら信号線Ｘ１
〜Ｘｎを駆動する信号線駆動回路１９を有している。

【００２１】走査線Ｙ及び信号線Ｘは、アルミニウムや
モリブデン−タングステン合金などの低抵抗材料によっ
て形成されている。画素電極１５１は、透明な導電性部
材、例えばインジウム−ティン−オキサイドすなわちＩ
ＴＯによって形成されている。

【００２２】ＴＦＴ１２１は、走査線Ｙから突出した部
分をゲート電極とし、ポリシリコン薄膜を活性層とする
例えばトップゲート型ポリシリコン薄膜トランジスタに
よって構成されている。半導体層のソース領域は、画素
電極１５１に電気的に接続されたソース電極にコンタク
トしている。半導体層のドレイン領域は、信号線の一部
をなすドレイン電極にコンタクトしている。

【００２３】画素電極１５１の表面は、対向基板２００
との間に介在される液晶組成物３００を配向させるため
の配向膜によって覆われている。

【００２４】各ＴＦＴ１２１は、対応する走査線が走査
線駆動回路１８によって駆動されることにより対応行の
画素電極１５１が選択されたときに信号線駆動回路１９
によって駆動される信号線Ｘ１〜Ｘｎの電位をこれら対
応行の画素電極１５１に印加するスイッチング素子とし
て用いられる。

【００２５】周辺エリア１０４Ｙに設けられた走査線駆
動回路１８は、順次走査線Ｙ１〜Ｙｍに走査電圧を供給
し、周辺エリア１０４Ｘに設けられた信号線駆動回路１
９は、画素信号電圧を信号線Ｘ１〜Ｘｎに供給する。

【００２６】これら走査線駆動回路１８及び信号線駆動
回路１９は、ｎチャネル型薄膜トランジスタ及びＰチャ
ネル型薄膜トランジスタからなる相補型の回路によって
構成されている。これらの薄膜トランジスタは、ポリシ
リコン薄膜のような多結晶半導体薄膜、すなわち非単結
晶半導体薄膜を活性層とするトップゲート型薄膜トラン
ジスタである。

【００２７】また、アレイ基板１００の表示エリア１０
２における非画素部、すなわち信号線Ｘ及び走査線Ｙな
どの配線パターン上には、アレイ基板１００と対向基板
２００と間に約５μｍのギャップを形成するためのスペ
ーサが配置されている。これにより、アレイ基板１００
と対向基板２００との間に所定のギャップが形成され
る。

【００２８】対向基板２００の表示エリア１０２は、透
明な絶縁性基板、例えば厚さが０．７ｍｍのガラス基板
上に配設された、画素電極１５１との間で電位差を形成
する透明導電性部材、例えばインジウム−ティン−オキ
サイドすなわちＩＴＯによって形成された対向電極２０
４、及び、アレイ基板１００との間に介在される液晶組
成物３００を配向させるための配向膜を備えている。

【００２９】対向電極２０４は、複数の画素電極１５１
に対向して基準電位に設定される。基板の周囲に配置さ
れた電極転移材すなわちトランスファとしての銀ペース
トは、アレイ基板１００から対向基板２００へ電圧を供
給するために設けられ、対向電極２０４は、トランスフ
ァを介して接続された対向電極駆動回路２０により駆動
される。

【００３０】画素電極１５１と、対向電極２０４との間
に挟持された液晶層３００により、液晶容量ＣＬを形成
する。アレイ基板１００は、液晶容量ＣＬと電気的に並
列に補助容量ＣＳを形成するための一対の電極を備えて
いる。すなわち、補助容量ＣＳは、画素電極１５１と同
電位の補助容量電極６１と、所定の電位に設定された補
助容量線５２との間に形成される電位差によって形成さ
れる。

【００３１】この液晶表示パネル１０の表裏面、すなわ
ちアレイ基板１００及び対向基板２００の外面には、液
晶表示装置の表示モードや、液晶組成物のツイスト角な
どに応じて偏向軸が選択された偏光板が必要に応じて配
設されている。

【００３２】次に、この液晶表示装置の周辺エリアに設
けられる駆動回路として利用されるｎチャネル型薄膜ト
ランジスタ及びｐチャネル型薄膜トランジスタの製造方
法について説明する。

【００３３】このような薄膜トランジスタは、図３の
（ａ）乃至（ｄ）、図４の（ａ）乃至（ｃ）、及び図５
の（ａ）乃至（ｂ）に示したようなステップによって形
成される。

【００３４】すなわち、図３の（ａ）に示すように、絶
縁基板、例えばガラス基板３１上に、プラズマＣＶＤ法
により、非晶質半導体薄膜として非晶質シリコン薄膜を
５０ｎｍの膜厚で堆積する。そして、この非晶質シリコ
ン薄膜を、アニールすることにより、非晶質シリコン薄
膜に含まれる水素を除去する脱水素処理を行う。そし
て、非晶質シリコン薄膜の全面に、例えばエキシマレー
ザ光を照射して、非晶質シリコンを溶融し、結晶化し
て、多結晶シリコン薄膜３３を形成する。

【００３５】続いて、図３の（ｂ）に示すように、例え
ばフォトリソグラフィにより、多結晶シリコン薄膜３３
を所定の形状にパターニングして、薄膜トランジスタの
活性層３３ａ及び３３ｂを形成する。続いて、活性層３
３ａ及び３３ｂの上に、ゲート絶縁膜３５を１００ｎｍ
の膜厚で形成する。そして、このゲート絶縁膜３５の上
に、スパッタ法により、３００ｎｍの膜厚の金属膜（ゲ
ート配線材料）３６を形成する。この実施の形態では、
例えばモリブデン−タングステン（ＭｏＷ）を金属膜３
６として利用している。

【００３６】続いて、第１及び第２フォトリソグラフィ
工程により、この金属膜３６をパターニングして、薄膜
トランジスタのゲート電極及び走査線などの各種配線を
形成する。

【００３７】すなわち、図３の（ｃ）に示すように、第
１フォトリソグラフィ工程では、まず、ゲート絶縁膜３
５上に成膜された金属膜３６の全面に第１フォトレジス
トＰＲ１を塗布する。そして、この第１フォトレジスト
ＰＲ１を、一方の薄膜トランジスタのゲート電極３６ａ
の電極形状に対応したパターンを有する第１フォトマス
クを介して露光する。そして、この第１フォトレジスト
ＰＲ１を所定の現像液によって現像し、一方の薄膜トラ
ンジスタのゲート電極３６ａの形状及び他方の薄膜トラ
ンジスタ形状（少なくとも他方の薄膜トランジスタの多
結晶シリコン薄膜を覆う形状）に対応した部分を残すと
ともに、他の部分を除去して金属膜３６を露出させる。

【００３８】そして、図３の（ｄ）に示すように、ドラ
イエッチングにより、露出した金属膜３６をエッチング
して除去し、一方の薄膜トランジスタのゲート電極３６
ａを形成する。

【００３９】この第１フォトリソグラフィ工程によりエ
ッチングされる部分は、ｐチャネル型薄膜トランジスタ
のソース領域及びドレイン領域、２重加工を必要とする
部分すなわち配線間の分離に必要な部分、ｎチャネル型
薄膜トランジスタのコンタクト部である。エッチング
は、ドライエッチング装置を利用して行った。このと
き、金属膜３６の下地層となるゲート絶縁膜の削れ量は
２０ｎｍであった。

【００４０】続いて、図４の（ａ）に示すように、この
ゲート電極３６ａ及び残留した金属膜３６をマスクとし
て、非質量分離型のイオン注入装置を用いて、活性層３
３ａの両側に、ｐ型の不純物、例えばボロンを高濃度に
ドーピングする。これにより、ｐチャネル型薄膜トラン
ジスタのソース領域３７ａｓ及びドレイン領域３７ａｄ
を形成する。そして、第１フォトレジストＰＲ１を除去
する。

【００４１】続いて、図４の（ｂ）に示すように、ゲー
ト絶縁膜３５上に残った金属膜を第２フォトリソグラフ
ィ工程によりパターニングする。これにより、ｎチャネ
ル型薄膜トランジスタのゲート電極や、走査配線などを
形成する。

【００４２】この第２フォトリソグラフィ工程によるエ
ッチングも、加工精度が良く、配線パターン密度の高い
回路部などのエッチングには適しているドライエッチン
グにより行った。２重加工部は、第２フォトリソグラフ
ィ工程におけるエッチングを行っている際も、エッチン
グに曝される。したがって、通常は、オーバエッチング
時にしか削れない下地のゲート酸化膜がこの第２フォト
リソグラフィ工程におけるエッチング中にも削れる。そ
こで、第２フォトリソグラフィ工程におけるエッチング
は、２段階に分けて行う。

【００４３】すなわち、この第２フォトリソグラフィ工
程では、まず、ゲート絶縁膜３５上に残った金属膜３６
上及び露出したゲート絶縁膜３５上に第２フォトレジス
トＰＲ２を塗布する。そして、この第２フォトレジスト
ＰＲ２を、第１フォトマスクとは異なるパターンを有す
る第２フォトマスクを介して露光する。この第２フォト
マスクは、他方の薄膜トランジスタのゲート電極形状に
対応したパターンを有する。

【００４４】そして、この第２フォトレジストＰＲ２を
所定の現像液によって現像し、他方の薄膜トランジスタ
のゲート電極３６ｂの形状及び一方の薄膜トランジスタ
形状（少なくとも一方の薄膜トランジスタのゲート電極
を覆う形状）に対応した部分を残すとともに、２重加工
部分を含む他の部分を除去して金属膜３６を露出させ
る。

【００４５】そして、図４の（ｂ）に示すように、ドラ
イエッチングにより、露出した金属膜をエッチングす
る。

【００４６】この第２フォトリソグラフィ工程における
第１エッチング段階では、下地のゲート絶縁膜の削れ量
を少なくするエッチング条件、すなわちゲート絶縁膜と
金属膜との選択比が比較的高い条件に設定されている。
例えば、エッチング条件は、ガス比を、ＳＦ_６／Ｏ_２＝
３５０ｓｃｃｍ／４５０ｓｃｃｍ、圧力を、８０ｍＴｏ
ｒｒ、バイアスパワーを、３００Ｗ、ソースパワーを、
２５００Ｗに設定した。エッチング時間は固定とし、２
５ｓｅｃに設定した。このように選択比が高い条件で
は、エッチングされる金属膜３６の基板主面に対するテ
ーパ角度は高くなってしまう。

【００４７】すなわち、図６には、エッチング条件と選
択比（ＭｏＷ−ＳｉＯｘ）との関係を示し、図７には、
エッチング条件とテーパ角度との関係を示す。

【００４８】図６の関係に示したように、ゲート絶縁膜
（ＳｉＯｘ）の削れ量を低減するためには、バイアスパ
ワーを下げ、圧力を上げることが有効である。これによ
り、ゲート絶縁膜のエッチングに関わるイオンパワー及
びイオン数の低減を図った。このようなエッチング条件
を設定することにより、選択比を向上する、すなわちゲ
ート絶縁膜の削れ量を低減することが可能となる。

【００４９】また、図７の関係に示したように、通常、
選択比を向上するようなエッチング条件は、エッチング
された金属膜のテーパ角度を高くすることがわかる。

【００５０】第２フォトリソグラフィ工程における第１
エッチング段階は、金属膜３６が面内平均で２００ｎｍ
エッチングされたところで終了した。

【００５１】この実施の形態では、第１エッチング段階
での２重加工部の下地のゲート酸化膜の削れ量は、２８
ｎｍであった。また、このとき、ゲート電極とゲート絶
縁膜の選択比は、７であった。第１エッチング段階によ
って加工された金属膜端部のテーパ角度は、約５５°と
なった。

【００５２】続いて、図４の（ｃ）に示すように、この
第２フォトリソグラフィ工程における第２エッチング段
階では、ゲート絶縁膜の削れ量よりも金属膜のテーパ形
状を優先させたエッチング条件に設定した。例えば、第
２エッチング段階におけるエッチング条件は、ガス比
を、ＳＦ_６／Ｏ_２＝３００ｓｃｃｍ／５００ｓｃｃｍ、
圧力を、８０ｍＴｏｒｒ、バイアスパワーを、７５０Ｗ
に設定した。

【００５３】この第２エッチング段階では、第１エッチ
ング段階よりもバイアスパワーを高く設定したため、選
択比が低下し、ゲート絶縁膜は第１エッチング段階より
多く削れてしまう条件となる。金属膜端部におけるテー
パ形状は、金属膜上のフォトレジストの後退速度で決定
される。金属膜のエッチングレートに比べて、フォトレ
ジストのエッチングレートを速めると、テーパ角度が低
くなる。

【００５４】金属膜のテーパ角度が高いと、金属膜上に
成膜される層間絶縁膜にクラックが入りやすい。クラッ
クは、ゲート絶縁膜に近い側の金属膜端部のテーパ角度
が高いと、その部分への応力集中が最も大きいため、発
生しやすいことがシュミレーションから分かった。

【００５５】すなわち、図８に示すように、金属膜のゲ
ート絶縁膜に近い側の端部でのテーパ角度が、それぞれ
３０°、４０°、４５°、５０°、５５°、６０°の場
合、これらの条件で液晶表示装置を１００パネル作成し
たところ、４５°を超えるテーパ角度の条件では、層間
ショートや信号線の断線による線状欠陥不良が生じた。
また、テーパ角度が４５°以下では、クラックの発生が
見られなかった。

【００５６】この第２エッチング段階では、フォトレジ
ストの後退速度を速めるために、Ｏ _２比を高めた。得ら
れた金属膜端部のテーパ角度は、約４０°であった。第
２エッチング段階では、金属膜の部分的なエッチング残
りが起こらないために、約３０％のオーバエッチングと
してエッチングを行った。エッチング時間は、パターン
被覆率などにもよるが、およそ２０乃至３０ｓｅｃであ
った。

【００５７】このとき、２重加工部のゲート絶縁膜の削
れ量は、３０ｎｍであった。ゲート電極とゲート絶縁膜
との選択比は、４．３であった。

【００５８】第２エッチング段階のエッチング条件で第
２フォトリソグラフィ工程におけるエッチング工程を２
段階に分けずに従来どおり１段階で行ってしまうと、２
重加工部の削れ量は９２ｎｍになり、１回目の削れ量と
合わせて１１２ｎｍとなる。この削れ量は、ゲート絶縁
膜の膜厚１００ｎｍを超えているため、ゲート絶縁膜の
下層にポリシリコン薄膜などの半導体層が存在する場合
には、半導体層は消失してしまう。

【００５９】したがって、第２フォトリソグラフィ工程
を、選択比の比較的高い第１エッチング段階と、選択比
の比較的低い第２エッチング段階との２段階に分けてエ
ッチングを行うことが有効である。

【００６０】また、第２フォトリソグラフィ工程におけ
る２段階のエッチングは、予めエッチング条件のパラメ
ータを所定値に設定しておくことにより、同一のドライ
エッチング装置内で行うことができ、製造コストが大幅
に上昇することがない。

【００６１】最終的に、２段階に分けた２重加工部のゲ
ート絶縁膜の削れ量は、第１フォトリソグラフィ工程の
削れ量（２０ｎｍ）＋第２フォトリソグラフィ工程にお
ける第１エッチング段階の削れ量（２８ｎｍ）＋第２フ
ォトリソグラフィ工程における第２エッチング段階の削
れ量（３０ｎｍ）の合計であるから、７８ｎｍとなる。
ゲート絶縁膜の残膜厚は２２ｎｍであり、下地の半導体
層を消失することはない。

【００６２】半導体層の消失は、第１エッチング段階で
の削れ量で制御することになる。上述の通り、テーパ角
度が小さくなるとゲート絶縁膜の剥れ量は増大し、第２
エッチング段階でのエッチングで金属膜端部のテーパ角
度が４０゜のときが第２エッチング段階での削れ量が最
も少なくて済み、最小の削れ量は３０ｎｍとなる。第２
エッチング段階でこの条件を用いた場合、第１エッチン
グ段階での削れ量を最大（即ち、ゲート電極とゲート絶
縁膜との選択比を最小）にすることができる。

【００６３】具体的には、ゲート絶縁膜厚が１００ｎｍ
の場合、第１エッチング段階での削れ量は、削れ量のば
らつきとして±１０ｎｍを考慮すると、１００ｎｍから
第１フォトリソグラフィ工程での削れ量２０ｎｍ、第２
フォトリソグラフィ工程における第２エッチング段階で
の削れ量３０ｎｍ及び上記ばらつき量１０ｎｍを減じた
４０ｎｍより小さくすれば良い。よって、選択比は、５
よりも高くしなければならないことが分かる。

【００６４】続いて、図５の（ａ）に示すように、ｐチ
ャネル型薄膜トランジスタ及びｎチャネル型薄膜トラン
ジスタのゲート電極３６ｂを第３フォトマスクＰＲ３で
覆い、これをマスクとして、非質量分離型のイオン注入
装置を用いて、活性層３３ｂの両側に、ｎ型の不純物と
して、例えばホスフィンをドーピングする。これによ
り、ｎチャネル型薄膜トランジスタのソース領域３７ｂ
ｓ及びドレイン領域３７ｂｄを形成する。そして、第３
フォトレジストＰＲ３を除去する。

【００６５】そして、４５０℃の温度で１時間、アニー
ルを行い、ソース領域３７ａｓ、３７ｂｓ及びドレイン
領域３７ａｄ、３７ｂｄに注入した不純物を活性化す
る。

【００６６】このように、第１及び第２フォトリソグラ
フィ工程により、少なくとも一部領域の金属膜層は、２
回のパターニングによって２回エッチングされる。この
とき、ゲート電極３６ａが形成される領域と、ゲート電
極３６ｂが形成される領域との間は、２回のパターニン
グにより、金属膜層が確実に除去されている。このた
め、各電極間のマージンが狭くなった場合であっても、
これらの間のショートを防止することができる。

【００６７】続いて、図５の（ｂ）に示すように、基板
の全面に５００ｎｍの膜厚で層間絶縁膜３８を成膜す
る。そして、フォトリソグラフィ工程により、この層間
絶縁膜３８及びゲート絶縁膜３５にコンタクトホールを
形成する。そして、スパッタリング工程、フォトリソグ
ラフィ工程、エッチング工程により、このコンタクトホ
ールを介してソース領域３７ａｓ及び３７ｂｓ及びドレ
イン領域３７ａｄ及び３７ｂｄにそれぞれコンタクトし
たソース電極３９ａｓ及び３９ｂｓ、および、信号線と
一体のドレイン電極３９ａｄ及び３９ｂｄを形成する。

【００６８】上述したようなステップによって形成され
た薄膜トランジスタ４０ａ及び４０ｂは、それぞれｐチ
ャネル型薄膜トランジスタ及びｎチャネル型薄膜トラン
ジスタとして形成される。

【００６９】上述したようなステップによって形成され
た駆動回路素子としてのＴＦＴは、各電極間のショート
の発生を防止することができ、このような駆動回路素子
を備えた液晶表示装置では、駆動不良の発生を防止する
ことが可能となる。

【００７０】また、金属膜の下層（ゲート絶縁膜側）の
テーパ角度が上層（配線表面側）のテーパ角度より小さ
く、約４０°としたので、その部分の応力集中を緩和す
ることができ、線欠陥発生率を低減することができた。
なお、上述したように、図８によれば、テーパ角度を変
化させて形成した場合、テーパ角度が５０°以上になる
と、線欠陥が増加し始めることが分かった。そのため、
第２フォトリソグラフィ工程における第２エッチング段
階では、テーパ角度が４５°以下となるエッチング条件
に設定することが望ましい。

【００７１】次に、この液晶表示装置の表示エリアに設
けられるスイッチング素子としての画素ＴＦＴ（ｎチャ
ネル型薄膜トランジスタ）の製造方法について説明す
る。

【００７２】このような薄膜トランジスタは、図９の
（ａ）乃至（ｂ）、及び、図１０の（ａ）乃至（ｂ）に
示したようなステップによって形成される。

【００７３】すなわち、図９の（ａ）に示すように、絶
縁基板、例えばガラス基板１１上に、プラズマＣＶＤ法
により、非晶質半導体薄膜として非晶質シリコン薄膜を
５０ｎｍの膜厚で堆積する。そして、この非晶質シリコ
ン薄膜が成膜されたガラス基板を、アニール炉において
アニールすることにより、非晶質シリコン薄膜に含まれ
る水素を除去する脱水素処理を行う。

【００７４】続いて、堆積した非晶質シリコン薄膜の全
面に、例えば、エキシマレーザ光を照射して、非晶質シ
リコンを溶融し、結晶化する。これにより、欠陥準位を
有する多結晶シリコン薄膜１２を形成する。

【００７５】続いて、例えばフォトリソグラフィ工程に
より、多結晶シリコン薄膜を所定の形状にパターニング
して、薄膜トランジスタの活性層１２Ｃ、信号線にコン
タクトする信号線コンタクト１３、画素電極にコンタク
トする画素コンタクト１４、及び、補助容量電極６１を
形成する。

【００７６】続いて、ガラス基板全面に多結晶シリコン
薄膜１２を覆うように、ゲート絶縁膜１５を１００ｎｍ
の膜厚で形成する。

【００７７】続いて、図９の（ｂ）に示すように、第１
絶縁膜としてのゲート絶縁膜１５上の全面に、スパッタ
法により、３００ｎｍの膜厚の金属膜を形成する。そし
て、第１フォトリソグラフィ工程により、この金属膜を
パターニングして、画素ＴＦＴ１２１のゲート電極１６
及び走査線Ｙを一体的に形成するとともに、補助容量電
極６１との間で補助容量Ｃｓを形成する補助容量線５２
を形成する。

【００７８】すなわち、この第１フォトリソグラフィ工
程では、まず、ゲート絶縁膜１５上に成膜された金属膜
の全面に第１フォトレジストを塗布する。そして、この
第１フォトレジストを、ゲート電極１６の電極形状、走
査線Ｙの配線形状、及び補助容量線５２の配線形状に対
応したパターンを有する第１フォトマスクＭ１を介して
露光する。そして、この第１フォトレジストを所定の現
像液によって現像し、ゲート電極１６の形状、走査線Ｙ
の配線形状、及び補助容量線５２の配線形状に対応した
部分を残すとともに他の部分を除去して金属膜を露出さ
せる。そして、ドライエッチングにより、露出した金属
膜をエッチングして除去する。そして、残った第１フォ
トレジストを除去し、所定の形状のゲート電極１６、走
査線Ｙ、及び補助容量線５２を形成する。このとき、補
助容量線５２及びゲート絶縁膜を貫通して補助容量電極
６１に至るコンタクトホール５５も同時に形成する。

【００７９】続いて、図１０の（ａ）に示すように、ゲ
ート絶縁膜１５上の除去しきれなかった金属膜を第２フ
ォトリソグラフィ工程により、パターニングする。

【００８０】すなわち、この第２フォトリソグラフィ工
程では、まず、ゲート絶縁膜１５上に残った金属膜上及
び露出したゲート絶縁膜１５上に第２フォトレジストを
塗布する。そして、この第２フォトレジストを、第２フ
ォトマスクＭ２を介して露光する。本実施の形態では、
この第２フォトマスクＭ２は、ゲート電極１６の電極形
状、走査線Ｙの配線形状、及び、補助容量線５２の配線
形状に対応したパターンを有する。

【００８１】そして、この第２フォトレジストを所定の
現像液によって現像し、ゲート電極１６の形状、走査線
Ｙの配線形状、補助容量線５２の配線形状、及び多結晶
シリコン薄膜部分１２の形状に対応した部分を残すとと
もに他の部分を除去して金属膜を露出させる。

【００８２】そして、上述したように、第１エッチング
段階及び第２エッチング段階に分かれた２段階のドライ
エッチングにより、露出した金属膜をエッチングして除
去する。このとき、上述した実施の形態と同様に、第１
エッチング段階では、選択比の比較的高いエッチング条
件により、金属膜の表面側のテーパ角度が比較的大きく
なるようにエッチングを行う。また、第２エッチング段
階では、選択比の比較的低いエッチング条件により、金
属膜のゲート絶縁膜側のテーパ角度が比較的小さくなる
ようにエッチングを行う。

【００８３】そして、残った第２フォトレジストを除去
する。

【００８４】このように、第１及び第２フォトリソグラ
フィ工程により、金属膜層は、２回のパターニングによ
って２回エッチングされる。このとき、走査線Ｙ及びゲ
ート電極１６が形成される領域と、信号線コンタクト１
３及び画素コンタクト１４が形成される領域との間は、
少なくとも２回のパターニングにより、金属膜層が確実
に除去されている。このため、たとえ、高密度で画素を
配置して平面的に各配線間、各電極間、配線−電極間な
どのマージンが狭くなった場合であっても、これらの間
のショートを防止することができる。

【００８５】例えば、第１フォトリソグラフィ工程にお
いて、走査線Ｙ及びゲート線１６をパターニングする際
に、第１フォトマスクＭ１に付着したパーティクルなど
の影響により、多結晶シリコン薄膜１２の信号線コンタ
クト１３や画素コンタクト１４上に走査線Ｙの一部が延
出するパターニング不良が発生した場合、第２フォトリ
ソグラフィ工程において、第２フォトマスクＭ２に基づ
いて、再度、金属膜層をパターニングするため、走査線
と信号線や画素電極との間でのショートを防止すること
が可能となる。

【００８６】続いて、図１０の（ｂ）に示すように、こ
のゲート電極１６をマスクとして、非質量分離型のイオ
ン注入装置を用いて、活性層１２Ｃの両側に、ホスフィ
ンなどの不純物をドーピングする。これにより、ｎチャ
ネル型薄膜トランジスタのソース領域１７Ｓ及びドレイ
ン領域１７Ｄを形成する。そして、６００℃で１時間、
アニールを行い、ソース領域１７Ｓ及びドレイン領域１
７Ｄに注入した不純物を活性化する。

【００８７】続いて、ゲート絶縁膜１５及びゲート電極
１６の上に、６００ｎｍの膜厚で層間絶縁膜１８を形成
する。

【００８８】そして、この層間絶縁膜及びゲート絶縁膜
に、図１０の（ｂ）及び図１１に示すように、多結晶シ
リコン薄膜１２のソース領域１７Ｓ及びドレイン領域１
７Ｄまで貫通するコンタクトホール１９Ｓ、１９Ｄを形
成する。そして、コンタクトホール１９Ｓを介してソー
ス領域１７Ｓにコンタクトするとともに信号線Ｘと一体
的に形成されるソース電極２０Ｓと、コンタクトホール
１９Ｄを介してドレイン領域１７Ｄにコンタクトするド
レイン電極２０Ｄを形成する。このとき、ドレイン電極
２０Ｄと補助容量電極６１とをコンタクトするコンタク
ト電極５７も同時に形成する。

【００８９】このドレイン電極２０Ｄは、カラーフィル
タなどの絶縁膜２１上に形成された画素電極１５１に、
コンタクトホール２２を介して電気的に接続される。

【００９０】上述したようなステップによって形成され
た画素ＴＦＴ１２１は、各電極間、各配線間、電極−配
線間でのショートの発生を防止することができ、このよ
うな画素ＴＦＴ１２１を備えた液晶表示装置では、表示
不良の発生を防止することが可能となる。

【００９１】上述したように、この発明の配線基板及び
配線基板の製造方法によれば、ゲート絶縁膜上に成膜さ
れた金属膜をパターニングする２回のフォトリソグラフ
ィ工程におけるエッチングでは、最初から絶縁膜がエッ
チングされる。そのため、２回目に行う第２フォトリソ
グラフィ工程における２段階エッチングのうち、第１エ
ッチング段階では、ゲート絶縁膜の削れ量を低く抑える
条件でエッチング加工を行うことで、半導体層の消失を
防ぐ。続いて、第２エッチング段階では、エッチング条
件のガス比やガス圧力、バイアスパワーなどを変化させ
て、金属膜端部におけるテーパ角度が低くなる条件に設
定して加工を行う。

【００９２】ゲート絶縁膜側に近い金属膜のテーパ角度
を低テーパ化することによって、金属膜上に成膜される
層間絶縁膜や、金属膜の下地となるゲート絶縁膜への応
力集中を緩和でき、層間ショートや層間絶縁膜上の信号
線の断線を生じさせないようにする。第２エッチング段
階では、低テーパ加工の条件であるため、第１エッチン
グ段階の絶縁膜のエッチングレートよりも速くなるが、
第１エッチング段階で十分にゲート絶縁膜を残している
ので、半導体層の消失を防止することができる。

【００９３】したがって、高精細且つ微細加工を必要と
する配線基板、及び、ドライバ内蔵型の配線基板の生産
歩留まりを大幅に向上することが可能となる。

【００９４】

【発明の効果】以上説明したように、この発明によれ
ば、製造歩留まりを向上することが可能な、高精細、且
つ、微細加工が必要なドライバ内蔵型の配線基板及びこ
の配線基板の製造方法を提供することができる。

【００９５】また、この発明によれば、各電極間、各配
線間、電極−配線間でのショートの発生を防止すること
ができ、表示不良及び駆動不良の発生を防止できる配線
基板及びこの配線基板の製造方法を提供することができ
る。

【図面の簡単な説明】

【図１】図１は、この発明の配線基板の製造方法によっ
て製造された相補型の回路を駆動回路として利用する液
晶表示装置の液晶表示パネルの構成及び外観を概略的に
示す図である。

【図２】図２は、図１に示した液晶表示パネルの構成を
概略的に示す図である。

【図３】図３の（ａ）乃至（ｄ）は、この発明の配線基
板の製造方法を説明するための図である。

【図４】図４の（ａ）乃至（ｃ）は、この発明の配線基
板の製造方法を説明するための図である。

【図５】図５の（ａ）及び（ｂ）は、この発明の配線基
板の製造方法を説明するための図である。

【図６】図６は、この発明の配線基板の製造方法におけ
る第２フォトリソグラフィ工程に適用されるエッチング
条件とＭｏＷ−ＳｉＯｘ選択比との関係を示す図であ
る。

【図７】図７は、この発明の配線基板の製造方法におけ
る第２フォトリソグラフィ工程に適用されるエッチング
条件とこのエッチングによって形成された金属膜端部の
テーパ角度との関係を示す図である。

【図８】図８は、金属膜端部のテーパ角度とクラック発
生パネル数との関係を示す図である。

【図９】図９の（ａ）及び（ｂ）は、この発明の配線基
板の製造方法を説明するための図である。

【図１０】図１０の（ａ）及び（ｂ）は、この発明の配
線基板の製造方法を説明するための図である。

【図１１】図１１は、図１０の（ｂ）に示した薄膜トラ
ンジスタをＡ−Ｂ線で切断したときの断面図である。

【符号の説明】

１０…液晶表示パネル １１、３１…ガラス基板 １２、３３（ａ，ｂ）…ポリシリコン薄膜 １５、３５…ゲート絶縁膜 １６、３６（ａ，ｂ）…ゲート電極 １７ｓ、３７（ａｓ，ｂｓ）…ソース領域 １７ｄ、３７（ａｄ，ｂｄ）…ドレイン領域 １８、３８…層間絶縁膜 ２０ｓ、３９（ａｓ，ｂｓ）…ソース電極 ２０ｄ、３９（ａｄ，ｂｄ）…ドレイン電極 ４０（ａ，ｂ）…薄膜トランジスタ ５２…補助容量線 ６１…補助容量電極 １００…アレイ基板 １０２…表示エリア １０４（Ｘ、Ｙ）…周辺エリア １２１…画素ＴＦＴ １５１…画素電極 ２００…対向基板

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/3213 Ｈ０１Ｌ 21/302 Ｊ ５Ｆ１１０ 27/08 ３３１ 21/88 Ｃ 29/78 ６１７Ｊ Ｆターム(参考） 2H092 JA28 JB57 MA17 MA19 NA01 NA16 NA29 4M104 BB16 CC05 DD65 FF08 GG20 HH14 5F004 AA05 AA16 CA02 CA03 CA06 DA18 DA26 DB03 DB08 EA28 EA37 EB02 5F033 GG04 HH22 MM19 QQ08 QQ13 QQ34 VV15 WW00 WW10 XX31 5F048 AA01 AA07 AC04 AC10 BA16 BB09 BF02 BF07 5F110 AA26 BB02 BB04 CC02 DD02 EE03 EE06 EE23 EE44 FF12 GG02 GG13 GG45 HJ01 HJ12 HL03 HL06 NN72 NN73 PP03 PP35 QQ02 QQ04 QQ11

Claims (6)

【特許請求の範囲】
1. 【請求項１】基板上に半導体層を形成する工程と、 前記半導体層上に絶縁層を介して配線を形成する工程
   と、を有する配線基板の製造方法において、 前記配線を形成する工程は、 前記絶縁層上に金属膜を成膜し、 前記絶縁層を介して前記半導体層上に位置する領域を含
   み前記金属膜を第１フォトマスクに基づいた第１フォト
   グラフィ工程によりエッチングして除去し、 前記第１フォトリソグラフィ工程によりエッチングされ
   た前記領域を含み前記金属膜を第２フォトマスクに基づ
   いた第２フォトリソグラフィ工程により再度エッチング
   して除去する工程を含み、 前記第２フォトリソグラフィ工程は、加工条件の異なる
   ２段階のエッチング工程を含むことを特徴とする配線基
   板の製造方法。
2. 【請求項２】前記第２フォトリソグラフィ工程でエッチ
   ングされた前記金属膜は、基板の主面に対する金属膜表
   面側のテーパ角度が絶縁層側より大きい断面形状を有す
   ることを特徴とする請求項１に記載の配線基板の製造方
   法。
3. 【請求項３】前記第２フォトリソグラフィ工程は、 前記金属膜と前記絶縁層との選択比が６以上になる加工
   を行う第１エッチング工程と、 前記金属膜のテーパ角度が２０°乃至４５°になる加工
   を行う第２エッチング工程と、 を含むことを特徴とする請求項１に記載の配線基板の製
   造方法。
4. 【請求項４】前記第１フォトリソグラフィ工程及び前記
   第２フォトリソグラフィ工程におけるエッチング工程
   は、ドライエッチングで行うことを特徴とする請求項１
   に記載の配線基板の製造方法。
5. 【請求項５】同一基板上にｎチャネル型薄膜トランジス
   タとｐチャネル型薄膜トランジスタとを有する配線基板
   の製造方法において、 半導体層上に絶縁層を介して金属膜を成膜する工程と、 前記絶縁層を介して前記半導体層上に位置する領域を含
   み前記金属膜を第１フォトマスクに基づいた第１フォト
   リソグラフィ工程によりエッチングして除去し、ｐチャ
   ネル型薄膜トランジスタのゲート電極と一体のゲート配
   線を形成する工程と、 前記第１フォトリソグラフィ工程によりエッチングされ
   た前記領域を含み前記金属膜を第２フォトマスクに基づ
   いた第２フォトリソグラフィ工程によりエッチングして
   除去し、ｎチャネル型薄膜トランジスタのゲート電極と
   一体のゲート配線及び補助容量線を形成する工程と、を
   含み、 前記第２フォトリソグラフィ工程は、加工条件の異なる
   ２段階のエッチング工程を含むことを特徴とする配線基
   板の製造方法。
6. 【請求項６】同一基板上にｎチャネル型薄膜トランジス
   タとｐチャネル型薄膜トランジスタとを有する配線基板
   において、 それぞれの薄膜トランジスタに対応した半導体層と、 前記半導体層上に絶縁層を介して配置された配線と、を
   有し、 前記配線は、基板の主面に対する配線表面側のテーパ角
   度が絶縁層側より大きい断面形状を有することを特徴と
   する配線基板。