JP2001094116A - 半導体装置およびその作製方法 - Google Patents
半導体装置およびその作製方法Info
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- JP2001094116A JP2001094116A JP2000221427A JP2000221427A JP2001094116A JP 2001094116 A JP2001094116 A JP 2001094116A JP 2000221427 A JP2000221427 A JP 2000221427A JP 2000221427 A JP2000221427 A JP 2000221427A JP 2001094116 A JP2001094116 A JP 2001094116A
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- tft
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- Thin Film Transistor (AREA)
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Abstract
(57)【要約】 （修正有）
【課題】 各種回路に配置されるＴＦＴの構造を、回路
の機能に応じて適切なものとすることにより、半導体装
置の動作特性および信頼性を向上させ、かつ、低消費電
力化を図ると共に、工程数を削減して製造コストの低減
および歩留まりの向上を実現する。 【解決手段】 ＴＦＴのＬＤＤ領域をドレイン領域に近
づくにつれて徐々に導電型制御用の不純物元素の濃度が
高くなるような濃度勾配を持たせる。このような不純物
元素の濃度勾配を有するＬＤＤ領域２１１を形成するた
めに、本発明ではテーパー部を有するゲート電極１１９
を設け、イオン化した導電型制御用の不純物元素を、電
界で加速してゲート電極１１９とゲート絶縁膜１３０を
通過させて半導体層に添加する方法を用いる。
の機能に応じて適切なものとすることにより、半導体装
置の動作特性および信頼性を向上させ、かつ、低消費電
力化を図ると共に、工程数を削減して製造コストの低減
および歩留まりの向上を実現する。 【解決手段】 ＴＦＴのＬＤＤ領域をドレイン領域に近
づくにつれて徐々に導電型制御用の不純物元素の濃度が
高くなるような濃度勾配を持たせる。このような不純物
元素の濃度勾配を有するＬＤＤ領域２１１を形成するた
めに、本発明ではテーパー部を有するゲート電極１１９
を設け、イオン化した導電型制御用の不純物元素を、電
界で加速してゲート電極１１９とゲート絶縁膜１３０を
通過させて半導体層に添加する方法を用いる。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁表面を有する基
板上に薄膜トランジスタ（以下、ＴＦＴと記す）で構成
された回路を有する半導体装置およびその作製方法に関
する。特に本発明は、画素部とその周辺に設けられる駆
動回路を同一の基板上に設けた液晶表示装置に代表され
る電気光学装置、および電気光学装置を搭載した電子機
器に好適に利用できる技術を提供する。尚、本明細書に
おいて半導体装置とは、半導体特性を利用することで機
能する装置全般を指し、上記電気光学装置およびその電
気光学装置を搭載した電子機器をその範疇に含んでい
る。
板上に薄膜トランジスタ（以下、ＴＦＴと記す）で構成
された回路を有する半導体装置およびその作製方法に関
する。特に本発明は、画素部とその周辺に設けられる駆
動回路を同一の基板上に設けた液晶表示装置に代表され
る電気光学装置、および電気光学装置を搭載した電子機
器に好適に利用できる技術を提供する。尚、本明細書に
おいて半導体装置とは、半導体特性を利用することで機
能する装置全般を指し、上記電気光学装置およびその電
気光学装置を搭載した電子機器をその範疇に含んでい
る。
【０００２】
【従来の技術】アクティブマトリクス型の液晶表示装置
に代表される電気光学装置において、スイッチング素子
や能動回路をＴＦＴを用いて構成する技術が開発されて
いる。ＴＦＴはガラスなどの基板上に気相成長法などに
より半導体膜を形成し、その半導体膜を活性層として形
成する。半導体膜にはシリコンまたはシリコン・ゲルマ
ニウムなどシリコンを主成分とする材料が好適に用いら
れている。このような半導体膜はその作製法により、非
晶質シリコン膜や多結晶シリコンに代表される結晶質シ
リコン膜などに分類することができた。
に代表される電気光学装置において、スイッチング素子
や能動回路をＴＦＴを用いて構成する技術が開発されて
いる。ＴＦＴはガラスなどの基板上に気相成長法などに
より半導体膜を形成し、その半導体膜を活性層として形
成する。半導体膜にはシリコンまたはシリコン・ゲルマ
ニウムなどシリコンを主成分とする材料が好適に用いら
れている。このような半導体膜はその作製法により、非
晶質シリコン膜や多結晶シリコンに代表される結晶質シ
リコン膜などに分類することができた。
【０００３】非晶質半導体（代表的には非晶質シリコ
ン）膜を活性層としたＴＦＴは、非晶質構造などに起因
する電子物性的要因から、数cm2/Vsec以上の電界効果移
動度を得ることは不可能であった。そのために、アクテ
ィブマトリクス型の液晶表示装置においては、画素部に
おいて液晶を駆動するためのスイッチング素子（以下、
画素ＴＦＴと記す）として使用することはできても、画
像表示を行うための駆動回路を形成することは不可能で
あった。従って、駆動回路はＴＡＢ（Tape Automated B
onding）方式やＣＯＧ（Chip on Glass）方式を使って
ドライバＩＣなどを実装する技術が用いられていた。
ン）膜を活性層としたＴＦＴは、非晶質構造などに起因
する電子物性的要因から、数cm2/Vsec以上の電界効果移
動度を得ることは不可能であった。そのために、アクテ
ィブマトリクス型の液晶表示装置においては、画素部に
おいて液晶を駆動するためのスイッチング素子（以下、
画素ＴＦＴと記す）として使用することはできても、画
像表示を行うための駆動回路を形成することは不可能で
あった。従って、駆動回路はＴＡＢ（Tape Automated B
onding）方式やＣＯＧ（Chip on Glass）方式を使って
ドライバＩＣなどを実装する技術が用いられていた。
【０００４】一方、結晶構造を含む半導体（以下、結晶
質半導体と記す）膜（代表的には、結晶質シリコン或い
は多結晶シリコン）を活性層としたＴＦＴでは、高い電
界効果移動度が得られることから各種の機能回路を同一
のガラス基板上に形成することが可能となり、画素ＴＦ
Ｔの他に駆動回路においてシフトレジスタ回路、レベル
シフタ回路、バッファ回路、サンプリング回路などを実
現することができた。このような回路は、ｎチャネル型
ＴＦＴとｐチャネル型ＴＦＴとから成るＣＭＯＳ回路を
基本として形成されていた。このような駆動回路の実装
技術が根拠となり、液晶表示装置において軽量化および
薄型化を推進するためには、画素部の他に駆動回路を同
一基板上に一体形成できる結晶質半導体層を活性層とす
るＴＦＴが適していることが明らかとなってきた。
質半導体と記す）膜（代表的には、結晶質シリコン或い
は多結晶シリコン）を活性層としたＴＦＴでは、高い電
界効果移動度が得られることから各種の機能回路を同一
のガラス基板上に形成することが可能となり、画素ＴＦ
Ｔの他に駆動回路においてシフトレジスタ回路、レベル
シフタ回路、バッファ回路、サンプリング回路などを実
現することができた。このような回路は、ｎチャネル型
ＴＦＴとｐチャネル型ＴＦＴとから成るＣＭＯＳ回路を
基本として形成されていた。このような駆動回路の実装
技術が根拠となり、液晶表示装置において軽量化および
薄型化を推進するためには、画素部の他に駆動回路を同
一基板上に一体形成できる結晶質半導体層を活性層とす
るＴＦＴが適していることが明らかとなってきた。
【０００５】
【発明が解決しようとする課題】ＴＦＴの特性から比較
すると結晶質半導体層を活性層に適用した方が優れてい
るが、画素ＴＦＴの他に各種回路に対応したＴＦＴを作
製するためには、その製造工程が複雑なものとなり工程
数が増加してしまう問題があった。工程数の増加は製造
コストの増加要因になるばかりか、製造歩留まりを低下
させる原因となることは明らかである。
すると結晶質半導体層を活性層に適用した方が優れてい
るが、画素ＴＦＴの他に各種回路に対応したＴＦＴを作
製するためには、その製造工程が複雑なものとなり工程
数が増加してしまう問題があった。工程数の増加は製造
コストの増加要因になるばかりか、製造歩留まりを低下
させる原因となることは明らかである。
【０００６】画素ＴＦＴと駆動回路のＴＦＴとでは、そ
れらの回路の動作条件は必ずしも同一ではなく、そのこ
とからＴＦＴに要求される特性も少なからず異なってい
る。画素ＴＦＴはｎチャネル型ＴＦＴから成り、スイッ
チング素子として液晶に電圧を印加して駆動させるもの
である。液晶は交流で駆動させるので、フレーム反転駆
動と呼ばれる方式が多く採用されている。この方式では
消費電力を低く抑えるために、画素ＴＦＴに要求される
特性はオフ電流値（ＴＦＴがオフ動作時に流れるドレイ
ン電流）を十分低くすることである。一方、駆動回路の
バッファ回路などは高い駆動電圧が印加されるため、高
電圧が印加されても壊れないように耐圧を高めておく必
要がある。また電流駆動能力を高めるために、オン電流
値（ＴＦＴがオン動作時に流れるドレイン電流）を十分
確保する必要がある。
れらの回路の動作条件は必ずしも同一ではなく、そのこ
とからＴＦＴに要求される特性も少なからず異なってい
る。画素ＴＦＴはｎチャネル型ＴＦＴから成り、スイッ
チング素子として液晶に電圧を印加して駆動させるもの
である。液晶は交流で駆動させるので、フレーム反転駆
動と呼ばれる方式が多く採用されている。この方式では
消費電力を低く抑えるために、画素ＴＦＴに要求される
特性はオフ電流値（ＴＦＴがオフ動作時に流れるドレイ
ン電流）を十分低くすることである。一方、駆動回路の
バッファ回路などは高い駆動電圧が印加されるため、高
電圧が印加されても壊れないように耐圧を高めておく必
要がある。また電流駆動能力を高めるために、オン電流
値（ＴＦＴがオン動作時に流れるドレイン電流）を十分
確保する必要がある。
【０００７】オフ電流値を低減するためのＴＦＴの構造
として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drai
n）構造が知られている。この構造はチャネル形成領域
と、高濃度に不純物元素を添加して形成するソース領域
またはドレイン領域との間に低濃度に不純物元素を添加
した領域を設けたものであり、この領域をＬＤＤ領域と
呼んでいる。また、ホットキャリアによるオン電流値の
劣化を防ぐための手段として、ＬＤＤ領域をゲート絶縁
膜を介してゲート電極と重ねて配置させた、いわゆるＧ
ＯＬＤ（Gate-drain Overlapped LDD）構造が知られて
いる。このような構造とすることで、ドレイン近傍の高
電界が緩和されてホットキャリア注入を防ぎ、劣化現象
の防止に有効であることが知られている。
として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drai
n）構造が知られている。この構造はチャネル形成領域
と、高濃度に不純物元素を添加して形成するソース領域
またはドレイン領域との間に低濃度に不純物元素を添加
した領域を設けたものであり、この領域をＬＤＤ領域と
呼んでいる。また、ホットキャリアによるオン電流値の
劣化を防ぐための手段として、ＬＤＤ領域をゲート絶縁
膜を介してゲート電極と重ねて配置させた、いわゆるＧ
ＯＬＤ（Gate-drain Overlapped LDD）構造が知られて
いる。このような構造とすることで、ドレイン近傍の高
電界が緩和されてホットキャリア注入を防ぎ、劣化現象
の防止に有効であることが知られている。
【０００８】しかし、上記オフ電流値やオン電流値の他
にも注目すべき点はある。例えば、画素ＴＦＴと、シフ
トレジスタ回路やバッファ回路などの駆動回路のＴＦＴ
とでは、そのバイアス状態も必ずしも同じではない。例
えば、画素ＴＦＴにおいてはゲートに大きな逆バイアス
（ｎチャネル型ＴＦＴでは負の電圧）が印加されるが、
駆動回路のＴＦＴは基本的に逆バイアス状態で動作する
ことはない。また、動作速度に関しても、画素ＴＦＴは
制御回路のＴＦＴの１／１００以下で良い。また、ＧＯ
ＬＤ構造はオン電流値の劣化を防ぐ効果は高いが、その
反面、通常のＬＤＤ構造と比べてオフ電流値が大きくな
ってしまう問題があった。従って、画素ＴＦＴに適用す
るには好ましい構造ではなかった。逆に通常のＬＤＤ構
造はオフ電流値を抑える効果は高いが、ドレイン近傍の
電界を緩和してホットキャリア注入による劣化を防ぐ効
果は低かった。このように、アクティブマトリクス型液
晶表示装置のような動作条件の異なる複数の集積回路を
有する半導体装置において、全てのＴＦＴを同じ構造で
形成することは必ずしも好ましくなかった。このような
問題点は、特に結晶質シリコンＴＦＴにおいて、その特
性が高まり、またアクティブマトリクス型液晶表示装置
に要求される性能が高まるほど顕在化してきた。
にも注目すべき点はある。例えば、画素ＴＦＴと、シフ
トレジスタ回路やバッファ回路などの駆動回路のＴＦＴ
とでは、そのバイアス状態も必ずしも同じではない。例
えば、画素ＴＦＴにおいてはゲートに大きな逆バイアス
（ｎチャネル型ＴＦＴでは負の電圧）が印加されるが、
駆動回路のＴＦＴは基本的に逆バイアス状態で動作する
ことはない。また、動作速度に関しても、画素ＴＦＴは
制御回路のＴＦＴの１／１００以下で良い。また、ＧＯ
ＬＤ構造はオン電流値の劣化を防ぐ効果は高いが、その
反面、通常のＬＤＤ構造と比べてオフ電流値が大きくな
ってしまう問題があった。従って、画素ＴＦＴに適用す
るには好ましい構造ではなかった。逆に通常のＬＤＤ構
造はオフ電流値を抑える効果は高いが、ドレイン近傍の
電界を緩和してホットキャリア注入による劣化を防ぐ効
果は低かった。このように、アクティブマトリクス型液
晶表示装置のような動作条件の異なる複数の集積回路を
有する半導体装置において、全てのＴＦＴを同じ構造で
形成することは必ずしも好ましくなかった。このような
問題点は、特に結晶質シリコンＴＦＴにおいて、その特
性が高まり、またアクティブマトリクス型液晶表示装置
に要求される性能が高まるほど顕在化してきた。
【０００９】さらに、ｎチャネル型ＴＦＴおよびｐチャ
ネル型ＴＦＴを用いて作製されるこれらの回路の動作を
安定化させるためには、ＴＦＴのしきい値電圧やサブス
レショルド係数（Ｓ値）などの値を所定の範囲内とする
必要がある。そのためには、ＴＦＴを構造面からと構成
する材料面からとの両面から検討する必要がある。
ネル型ＴＦＴを用いて作製されるこれらの回路の動作を
安定化させるためには、ＴＦＴのしきい値電圧やサブス
レショルド係数（Ｓ値）などの値を所定の範囲内とする
必要がある。そのためには、ＴＦＴを構造面からと構成
する材料面からとの両面から検討する必要がある。
【００１０】本発明はこのような問題点を解決するため
の技術であり、ＴＦＴを用いて作製するアクティブマト
リクス型の液晶表示装置に代表される電気光学装置なら
びに半導体装置において、各種回路に配置されるＴＦＴ
の構造を、回路の機能に応じて適切なものとすることに
より、半導体装置の動作特性および信頼性を向上させ、
かつ、低消費電力化を図ると共に、工程数を削減して製
造コストの低減および歩留まりの向上を実現することを
目的としている。
の技術であり、ＴＦＴを用いて作製するアクティブマト
リクス型の液晶表示装置に代表される電気光学装置なら
びに半導体装置において、各種回路に配置されるＴＦＴ
の構造を、回路の機能に応じて適切なものとすることに
より、半導体装置の動作特性および信頼性を向上させ、
かつ、低消費電力化を図ると共に、工程数を削減して製
造コストの低減および歩留まりの向上を実現することを
目的としている。
【００１１】
【課題を解決するための手段】製造コストの低減および
歩留まりを実現するためには、工程数を削減することが
一つの手段として適用できる。具体的には、ＴＦＴの製
造に要するフォトマスクの枚数を削減することが必要で
ある。フォトマスクはフォトリソグラフィーの技術にお
いて、エッチング工程のマスクとするレジストパターン
を基板上に形成するために用いる。従って、フォトマス
クを１枚使用することは、その前後の工程において、被
膜の成膜およびエッチングなどの工程の他に、レジスト
剥離、洗浄や乾燥工程などが付加され、フォトリソグラ
フィーの工程においても、レジスト塗布、プレベーク、
露光、現像、ポストベークなどの煩雑な工程が行われる
ことを意味する。
歩留まりを実現するためには、工程数を削減することが
一つの手段として適用できる。具体的には、ＴＦＴの製
造に要するフォトマスクの枚数を削減することが必要で
ある。フォトマスクはフォトリソグラフィーの技術にお
いて、エッチング工程のマスクとするレジストパターン
を基板上に形成するために用いる。従って、フォトマス
クを１枚使用することは、その前後の工程において、被
膜の成膜およびエッチングなどの工程の他に、レジスト
剥離、洗浄や乾燥工程などが付加され、フォトリソグラ
フィーの工程においても、レジスト塗布、プレベーク、
露光、現像、ポストベークなどの煩雑な工程が行われる
ことを意味する。
【００１２】そして、フォトマスク数を削減しながら
も、各種回路に配置されるＴＦＴの構造をその回路の機
能に応じて適切なものとする。具体的には、スイッチン
グ素子用のＴＦＴは、動作速度よりもオフ電流値を低減
させることに重点を置いた構造が望ましい。そのような
構造として、マルチゲート構造を採用する。一方、高速
動作が要求される駆動回路に設けられるＴＦＴは、動作
速度を高めることと、それと同時に顕著な問題となるホ
ットキャリア注入による劣化を抑制することに重点を置
いた構造が望ましい。そのような構造として、ＴＦＴの
ＬＤＤ領域に工夫を加える。即ち、チャネル形成領域と
ドレイン領域との間に設けられるＬＤＤ領域において、
ドレイン領域に近づくにつれて徐々に導電型制御用の不
純物元素の濃度が高くなるような濃度勾配を持たせる点
に特徴がある。この構成は、ドレイン領域近傍の空乏層
において、電界が集中するのを緩和する効果がより顕著
となる。
も、各種回路に配置されるＴＦＴの構造をその回路の機
能に応じて適切なものとする。具体的には、スイッチン
グ素子用のＴＦＴは、動作速度よりもオフ電流値を低減
させることに重点を置いた構造が望ましい。そのような
構造として、マルチゲート構造を採用する。一方、高速
動作が要求される駆動回路に設けられるＴＦＴは、動作
速度を高めることと、それと同時に顕著な問題となるホ
ットキャリア注入による劣化を抑制することに重点を置
いた構造が望ましい。そのような構造として、ＴＦＴの
ＬＤＤ領域に工夫を加える。即ち、チャネル形成領域と
ドレイン領域との間に設けられるＬＤＤ領域において、
ドレイン領域に近づくにつれて徐々に導電型制御用の不
純物元素の濃度が高くなるような濃度勾配を持たせる点
に特徴がある。この構成は、ドレイン領域近傍の空乏層
において、電界が集中するのを緩和する効果がより顕著
となる。
【００１３】このような不純物元素の濃度勾配を有する
ＬＤＤ領域を形成するために、本発明では、イオン化し
た導電型制御用の不純物元素を、電界で加速してゲート
電極とゲート絶縁膜（本発明では、ゲート電極と半導体
層とに密接してその両者の間に設けられるゲート絶縁膜
と、該ゲート絶縁膜からその周辺の領域に延在する絶縁
膜を含めてゲート絶縁膜と称する）を通過させて、半導
体層に添加する方法を用いる。本明細書中において、こ
の不純物元素の添加方法を便宜上「スルードープ法」と
呼ぶ。そして、本発明のスルードープ法においてゲート
電極の形状は、ゲート電極の端部において端部から内側
に向かって徐々に厚さが増加するいわゆるテーパー形状
とする。ゲート電極をテーパー形状としてスルードープ
法を行うことで、ゲート電極の厚さにより半導体層に添
加される不純物元素の濃度を制御することが可能とな
り、ＴＦＴのチャネル長方向に渡って不純物元素の濃度
が徐々に変化するＬＤＤ領域を形成することができる。
ＬＤＤ領域を形成するために、本発明では、イオン化し
た導電型制御用の不純物元素を、電界で加速してゲート
電極とゲート絶縁膜（本発明では、ゲート電極と半導体
層とに密接してその両者の間に設けられるゲート絶縁膜
と、該ゲート絶縁膜からその周辺の領域に延在する絶縁
膜を含めてゲート絶縁膜と称する）を通過させて、半導
体層に添加する方法を用いる。本明細書中において、こ
の不純物元素の添加方法を便宜上「スルードープ法」と
呼ぶ。そして、本発明のスルードープ法においてゲート
電極の形状は、ゲート電極の端部において端部から内側
に向かって徐々に厚さが増加するいわゆるテーパー形状
とする。ゲート電極をテーパー形状としてスルードープ
法を行うことで、ゲート電極の厚さにより半導体層に添
加される不純物元素の濃度を制御することが可能とな
り、ＴＦＴのチャネル長方向に渡って不純物元素の濃度
が徐々に変化するＬＤＤ領域を形成することができる。
【００１４】ゲート電極を形成する材料は耐熱性導電性
材料を用い、タングステン（Ｗ）、タンタル（Ｔａ）、
チタン（Ｔｉ）から選ばれた元素、または前記元素を成
分とする化合物或いは合金から形成する。このような耐
熱性導電性材料を高速でかつ精度良エッチングして、さ
らに端部をテーパー形状とするためには、高密度プラズ
マを用いたドライエッチング法を適用する。高密度プラ
ズマを得る手法にはマイクロ波や誘導結合プラズマ（In
ductively Coupled Plasma：ＩＣＰ）を用いたエッチン
グ装置が適している。特に、ＩＣＰエッチング装置はプ
ラズマの制御が容易であり、処理基板の大面積化にも対
応できる。
材料を用い、タングステン（Ｗ）、タンタル（Ｔａ）、
チタン（Ｔｉ）から選ばれた元素、または前記元素を成
分とする化合物或いは合金から形成する。このような耐
熱性導電性材料を高速でかつ精度良エッチングして、さ
らに端部をテーパー形状とするためには、高密度プラズ
マを用いたドライエッチング法を適用する。高密度プラ
ズマを得る手法にはマイクロ波や誘導結合プラズマ（In
ductively Coupled Plasma：ＩＣＰ）を用いたエッチン
グ装置が適している。特に、ＩＣＰエッチング装置はプ
ラズマの制御が容易であり、処理基板の大面積化にも対
応できる。
【００１５】ＩＣＰを用いたプラズマ処理方法やプラズ
マ処理装置に関しては特開平９−２９３６００号公報で
開示されている。同公報では、プラズマ処理を高精度に
行うための手段として、高周波電力をインピーダンス整
合器を介して４本の渦巻き状コイル部分が並列に接続さ
れてなるマルチスパイラルコイルに印加してプラズマを
形成する方法を用いている。ここで、各コイル部分の１
本当たりの長さは、高周波の波長の１／４倍としてい
る。さらに、被処理物を保持する下部電極にも、別途高
周波電力を印加してバイアス電圧を付加する構成として
いる。
マ処理装置に関しては特開平９−２９３６００号公報で
開示されている。同公報では、プラズマ処理を高精度に
行うための手段として、高周波電力をインピーダンス整
合器を介して４本の渦巻き状コイル部分が並列に接続さ
れてなるマルチスパイラルコイルに印加してプラズマを
形成する方法を用いている。ここで、各コイル部分の１
本当たりの長さは、高周波の波長の１／４倍としてい
る。さらに、被処理物を保持する下部電極にも、別途高
周波電力を印加してバイアス電圧を付加する構成として
いる。
【００１６】このようなＩＣＰを用いたプラズマ処理装
置（例えば、エッチング装置）の構造概略図を図１９
（Ａ）に示す。反応空間の上部に設けられた石英板９０
５上にアンテナコイル９０３を配置して、マッチングボ
ックス９０７を介して第1の高周波電源９０１に接続さ
れている。第1の高周波電源９０１は６〜６０MHz、代表
的には１３．５６MHzを適用する。被処理物となる基板
９０６を保持する下部電極９０４には第２の高周波電源
９０２がマッチングボックス９１２を介して接続されて
いる。第２の高周波電源９０２は１００kHz〜６０MHz
（例えば、６〜２９MHz）とする。アンテナコイル９０
３に高周波電力が印加されると、アンテナコイル９０３
に高周波電流Ｊがθ方向に流れ、Ｚ方向に磁界Ｂが発生
する（式１）。そして、ファラデーの電磁誘導の法則に
従い、θ方向に誘導電界Ｅが生じる（式２）。
置（例えば、エッチング装置）の構造概略図を図１９
（Ａ）に示す。反応空間の上部に設けられた石英板９０
５上にアンテナコイル９０３を配置して、マッチングボ
ックス９０７を介して第1の高周波電源９０１に接続さ
れている。第1の高周波電源９０１は６〜６０MHz、代表
的には１３．５６MHzを適用する。被処理物となる基板
９０６を保持する下部電極９０４には第２の高周波電源
９０２がマッチングボックス９１２を介して接続されて
いる。第２の高周波電源９０２は１００kHz〜６０MHz
（例えば、６〜２９MHz）とする。アンテナコイル９０
３に高周波電力が印加されると、アンテナコイル９０３
に高周波電流Ｊがθ方向に流れ、Ｚ方向に磁界Ｂが発生
する（式１）。そして、ファラデーの電磁誘導の法則に
従い、θ方向に誘導電界Ｅが生じる（式２）。
【００１７】
【数１】
【００１８】
【数２】
【００１９】この誘導電界Ｅで電子がθ方向に加速され
てガス分子と衝突し、プラズマが生成される。誘導電界
の方向がθ方向なので、荷電粒子が反応室の壁や基板に
衝突してエネルギーを消失させる確率が低くなる。ま
た、アンテナコイル９０３の下方へは、磁界Ｂが殆ど及
ばないので、平板状に広がった高密度プラズマ領域が形
成される。そして、下部電極９０４に印加する高周波電
力を調整することによって、プラズマ密度と基板９０６
にかかるバイアス電圧を独立に制御することができる。
また、被処理物の材料に応じて印加する高周波電力の周
波数を異ならせることも可能となる。
てガス分子と衝突し、プラズマが生成される。誘導電界
の方向がθ方向なので、荷電粒子が反応室の壁や基板に
衝突してエネルギーを消失させる確率が低くなる。ま
た、アンテナコイル９０３の下方へは、磁界Ｂが殆ど及
ばないので、平板状に広がった高密度プラズマ領域が形
成される。そして、下部電極９０４に印加する高周波電
力を調整することによって、プラズマ密度と基板９０６
にかかるバイアス電圧を独立に制御することができる。
また、被処理物の材料に応じて印加する高周波電力の周
波数を異ならせることも可能となる。
【００２０】ＩＣＰで高密度プラズマを得る為にはアン
テナコイルに流れる高周波電流Ｊを低損失で流す必要が
あり、そのインダクタンスを低下させなければならな
い。その為に、アンテナコイルを分割した方式とするこ
とが有効となる。図１９（Ｂ）はそのような構成を示す
図であり、石英板９１１上に４本の渦巻き状コイル（マ
ルチスパイラルコイル）９１０を配置して、マッチング
ボックス９０９を介して第1の高周波電源９０８に接続
されている。このとき、各コイルの１本当たりの長さを
高周波の波長の１／４の正数倍としておくと、コイルに
定在波が立ち発生する電圧のピーク値を高めることがで
きる。
テナコイルに流れる高周波電流Ｊを低損失で流す必要が
あり、そのインダクタンスを低下させなければならな
い。その為に、アンテナコイルを分割した方式とするこ
とが有効となる。図１９（Ｂ）はそのような構成を示す
図であり、石英板９１１上に４本の渦巻き状コイル（マ
ルチスパイラルコイル）９１０を配置して、マッチング
ボックス９０９を介して第1の高周波電源９０８に接続
されている。このとき、各コイルの１本当たりの長さを
高周波の波長の１／４の正数倍としておくと、コイルに
定在波が立ち発生する電圧のピーク値を高めることがで
きる。
【００２１】このようなマルチスパイラルコイルを適用
したＩＣＰを用いたエッチング装置を用いると、前記耐
熱性導電性材料のエッチングを良好に行うことができ
る。ここでは、松下電器産業（株）製のＩＣＰを用いた
ドライエッチング装置（ModelＥ６４５−□ＩＣＰ）を
用いた。図２０は、ガラス基板上に所定のパターンに形
成されたＷ膜について、そのパターン端部のテーパー形
状について調べた結果を示す。ここで、テーパー部の角
度は基板表面（水平面）とテーパー部の傾斜部とが角度
として定義する（図４においてθ１で示す角度）。ここ
では、共通条件として放電電力（コイルに印加する高周
波電力、１３．５６MHz）を３．２W/cm2、圧力１．０Ｐ
ａとしてエッチングガスにＣＦ4とＣｌ2を用いた。図２
０（Ａ）はテーパー部の角度について、基板側にかける
バイアス電力（１３．５６MHz）依存性を示す。エッチ
ングガスの流量はＣＦ4、Ｃｌ2共に３０SCCMとした。テ
ーパー部の角度はバイアス電力が１２８〜３８４mW/cm2
の範囲で７０〜２０°まで変化させることが可能である
ことが明らかとなった。
したＩＣＰを用いたエッチング装置を用いると、前記耐
熱性導電性材料のエッチングを良好に行うことができ
る。ここでは、松下電器産業（株）製のＩＣＰを用いた
ドライエッチング装置（ModelＥ６４５−□ＩＣＰ）を
用いた。図２０は、ガラス基板上に所定のパターンに形
成されたＷ膜について、そのパターン端部のテーパー形
状について調べた結果を示す。ここで、テーパー部の角
度は基板表面（水平面）とテーパー部の傾斜部とが角度
として定義する（図４においてθ１で示す角度）。ここ
では、共通条件として放電電力（コイルに印加する高周
波電力、１３．５６MHz）を３．２W/cm2、圧力１．０Ｐ
ａとしてエッチングガスにＣＦ4とＣｌ2を用いた。図２
０（Ａ）はテーパー部の角度について、基板側にかける
バイアス電力（１３．５６MHz）依存性を示す。エッチ
ングガスの流量はＣＦ4、Ｃｌ2共に３０SCCMとした。テ
ーパー部の角度はバイアス電力が１２８〜３８４mW/cm2
の範囲で７０〜２０°まで変化させることが可能である
ことが明らかとなった。
【００２２】図２４はエッチングされたＷ膜の形状を示
す電子顕微鏡写真である。図２４（Ａ）は基板側に印加
したバイアス電力が１２８mW/cm2の場合であり、同図
（Ｂ）は１９２mW/cm2、同図（Ｃ）は２５６mW/cm2の場
合をそれぞれ示している。図２０（Ａ）から明らかなよ
うに基板側に印加するバイアス電力が大きくなるに従っ
てテーパー角が小さくなっている。
す電子顕微鏡写真である。図２４（Ａ）は基板側に印加
したバイアス電力が１２８mW/cm2の場合であり、同図
（Ｂ）は１９２mW/cm2、同図（Ｃ）は２５６mW/cm2の場
合をそれぞれ示している。図２０（Ａ）から明らかなよ
うに基板側に印加するバイアス電力が大きくなるに従っ
てテーパー角が小さくなっている。
【００２３】また、図２０（Ｂ）はテーパー部の角度の
エッチングガス流量比依存性について調べた結果を示
す。ＣＦ4とＣｌ2の合計の流量を６０SCCMとして、ＣＦ
4のみを２０〜４０SCCMの範囲で変化させた。このとき
バイアス電力は１２８mW/cm2とした。その結果、テーパ
ー部の角度は６０〜８０°まで変化させることが可能で
あった。
エッチングガス流量比依存性について調べた結果を示
す。ＣＦ4とＣｌ2の合計の流量を６０SCCMとして、ＣＦ
4のみを２０〜４０SCCMの範囲で変化させた。このとき
バイアス電力は１２８mW/cm2とした。その結果、テーパ
ー部の角度は６０〜８０°まで変化させることが可能で
あった。
【００２４】このようにテーパー部の角度は基板側にか
けるバイアス電力によって大きく変化を示し、バイアス
電力をさらに高め、また、圧力を変化させることにより
テーパー部の角度を５〜４５°まで変化させることがで
きる。
けるバイアス電力によって大きく変化を示し、バイアス
電力をさらに高め、また、圧力を変化させることにより
テーパー部の角度を５〜４５°まで変化させることがで
きる。
【００２５】表１はゲート電極を形成する前記耐熱性導
電性材料のＩＣＰエッチング装置における加工特性を示
す。ここでは、Ｗ膜とＴａ膜の他に、ゲート電極用の材
料としてしばしば用いられるモリブデンータングステン
（Ｍｏ−Ｗ）合金（組成比はＭｏ：Ｗ＝４８：５０wt
%）の例を示す。表１にはエッチング速度、適用するエ
ッチングガス、およびゲート電極の下地となるゲート絶
縁膜との選択比の代表的な値を示す。ゲート絶縁膜はプ
ラズマＣＶＤ法で作製する酸化シリコン膜または酸化窒
化シリコン膜であり、ここで選択比はゲート絶縁膜のエ
ッチング速度に対するそれぞれの材料のエッチング速度
の割合として定義する。
電性材料のＩＣＰエッチング装置における加工特性を示
す。ここでは、Ｗ膜とＴａ膜の他に、ゲート電極用の材
料としてしばしば用いられるモリブデンータングステン
（Ｍｏ−Ｗ）合金（組成比はＭｏ：Ｗ＝４８：５０wt
%）の例を示す。表１にはエッチング速度、適用するエ
ッチングガス、およびゲート電極の下地となるゲート絶
縁膜との選択比の代表的な値を示す。ゲート絶縁膜はプ
ラズマＣＶＤ法で作製する酸化シリコン膜または酸化窒
化シリコン膜であり、ここで選択比はゲート絶縁膜のエ
ッチング速度に対するそれぞれの材料のエッチング速度
の割合として定義する。
【００２６】
【表１】
【００２７】Ｔａ膜のエッチング速度は１４０〜１６０
nm/minで選択比も６〜８が得られ、Ｗ膜のエッチング速
度７０〜９０nm/min、また選択比２〜４に対して優れた
値となっている。従って、被加工性という観点からはＴ
ａ膜も適しているが、表中に示さない値として、抵抗率
が２０〜３０μΩcmであり、Ｗ膜の１０〜１６μΩcmに
比べて若干高い点が難点となる。一方、Ｍｏ−Ｗ合金は
エッチング速度が４０〜６０nm/minと遅く、また選択比
は０．１〜２となりこの材料は被加工性という観点から
必ずしも適していないことが覗われる。このように、表
１からはＴａ膜が最も良い結果を示していることがわか
るが、前述のように抵抗率を考慮するとＷ膜が総合的に
は適していると判断される。
nm/minで選択比も６〜８が得られ、Ｗ膜のエッチング速
度７０〜９０nm/min、また選択比２〜４に対して優れた
値となっている。従って、被加工性という観点からはＴ
ａ膜も適しているが、表中に示さない値として、抵抗率
が２０〜３０μΩcmであり、Ｗ膜の１０〜１６μΩcmに
比べて若干高い点が難点となる。一方、Ｍｏ−Ｗ合金は
エッチング速度が４０〜６０nm/minと遅く、また選択比
は０．１〜２となりこの材料は被加工性という観点から
必ずしも適していないことが覗われる。このように、表
１からはＴａ膜が最も良い結果を示していることがわか
るが、前述のように抵抗率を考慮するとＷ膜が総合的に
は適していると判断される。
【００２８】ここでは、Ｗ膜を一例として示したが、前
記耐熱性導電性材料についてＩＣＰエッチング装置を用
いると、容易にパターンの端部をテーパー形状として加
工することができる。そして、このような方法を適用し
てゲート電極を設け、スルードープ法を行うことで、ゲ
ート電極の厚さにより半導体層に添加される不純物元素
の濃度を制御することが可能となり、ＴＦＴのチャネル
長方向に渡って不純物元素の濃度が徐々に変化するＬＤ
Ｄ領域を形成することが可能となる。
記耐熱性導電性材料についてＩＣＰエッチング装置を用
いると、容易にパターンの端部をテーパー形状として加
工することができる。そして、このような方法を適用し
てゲート電極を設け、スルードープ法を行うことで、ゲ
ート電極の厚さにより半導体層に添加される不純物元素
の濃度を制御することが可能となり、ＴＦＴのチャネル
長方向に渡って不純物元素の濃度が徐々に変化するＬＤ
Ｄ領域を形成することが可能となる。
【００２９】このような手段を用いることとして、本発
明の構成は、画素部に設けた画素ＴＦＴと、該画素部の
周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有
する駆動回路を同一の基板上に設けた半導体装置におい
て、前記駆動回路のｎチャネル型ＴＦＴは、テーパー部
を有するゲート電極が設けられ、チャネル形成領域と、
該チャネル形成領域に接し、かつ、該ゲート電極と一部
が重なるように設けられＬＤＤ領域を形成する第１の不
純物領域と、該第１の不純物領域の外側に設けられソー
ス領域またはドレイン領域を形成する第２の不純物領域
とを有し、前記駆動回路のｐチャネル型ＴＦＴは、テー
パー部を有するゲート電極が設けられ、チャネル形成領
域と、該チャネル形成領域に接し、かつ、該ゲート電極
と重なるように設けられＬＤＤ領域を形成する第３の不
純物領域と、該第３の不純物領域の外側に設けられソー
ス領域またはドレイン領域を形成する第４の不純物領域
とを有し、前記画素ＴＦＴは、テーパー部を有するゲー
ト電極が設けられ、チャネル形成領域と、該チャネル形
成領域に接し、かつ、該ゲート電極と一部が重なるよう
に設けられＬＤＤ領域を形成する第１の不純物領域と、
該第１の不純物領域の外側に設けられソース領域または
ドレイン領域を形成する第２の不純物領域とを有し、前
記第１の不純物領域のゲート電極と重なる領域における
一導伝型の不純物元素の濃度と、第３の不純物領域の一
導伝型とは反対の導伝型の不純物元素の濃度とは、該不
純物領域が接するチャネル形成領域から遠ざかるにつれ
て高くなるように設けられ、前記画素部に設けた画素電
極は光反射性表面を有し、有機絶縁物材料からなる第２
の層間絶縁膜上に形成され、少なくとも、前記画素ＴＦ
Ｔのゲート電極の上方に設けた無機絶縁物材料から成る
第１の層間絶縁膜と、該絶縁膜上に密接して形成された
前記第２の層間絶縁膜とに設けられた開孔を介して、前
記画素ＴＦＴに接続していることを特徴としている。或
いは、前記画素部に設けた画素電極は光透過性を有し、
有機絶縁物材料からなる第２の層間絶縁膜上に形成さ
れ、少なくとも、前記画素ＴＦＴのゲート電極の上方に
設けた無機絶縁物材料から成る第１の層間絶縁膜と、該
絶縁膜上に密接して形成された前記第２の層間絶縁膜と
に設けられた開孔を介して形成された、前記画素ＴＦＴ
に接続する導電性金属配線と接続していることを特徴と
している。
明の構成は、画素部に設けた画素ＴＦＴと、該画素部の
周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有
する駆動回路を同一の基板上に設けた半導体装置におい
て、前記駆動回路のｎチャネル型ＴＦＴは、テーパー部
を有するゲート電極が設けられ、チャネル形成領域と、
該チャネル形成領域に接し、かつ、該ゲート電極と一部
が重なるように設けられＬＤＤ領域を形成する第１の不
純物領域と、該第１の不純物領域の外側に設けられソー
ス領域またはドレイン領域を形成する第２の不純物領域
とを有し、前記駆動回路のｐチャネル型ＴＦＴは、テー
パー部を有するゲート電極が設けられ、チャネル形成領
域と、該チャネル形成領域に接し、かつ、該ゲート電極
と重なるように設けられＬＤＤ領域を形成する第３の不
純物領域と、該第３の不純物領域の外側に設けられソー
ス領域またはドレイン領域を形成する第４の不純物領域
とを有し、前記画素ＴＦＴは、テーパー部を有するゲー
ト電極が設けられ、チャネル形成領域と、該チャネル形
成領域に接し、かつ、該ゲート電極と一部が重なるよう
に設けられＬＤＤ領域を形成する第１の不純物領域と、
該第１の不純物領域の外側に設けられソース領域または
ドレイン領域を形成する第２の不純物領域とを有し、前
記第１の不純物領域のゲート電極と重なる領域における
一導伝型の不純物元素の濃度と、第３の不純物領域の一
導伝型とは反対の導伝型の不純物元素の濃度とは、該不
純物領域が接するチャネル形成領域から遠ざかるにつれ
て高くなるように設けられ、前記画素部に設けた画素電
極は光反射性表面を有し、有機絶縁物材料からなる第２
の層間絶縁膜上に形成され、少なくとも、前記画素ＴＦ
Ｔのゲート電極の上方に設けた無機絶縁物材料から成る
第１の層間絶縁膜と、該絶縁膜上に密接して形成された
前記第２の層間絶縁膜とに設けられた開孔を介して、前
記画素ＴＦＴに接続していることを特徴としている。或
いは、前記画素部に設けた画素電極は光透過性を有し、
有機絶縁物材料からなる第２の層間絶縁膜上に形成さ
れ、少なくとも、前記画素ＴＦＴのゲート電極の上方に
設けた無機絶縁物材料から成る第１の層間絶縁膜と、該
絶縁膜上に密接して形成された前記第２の層間絶縁膜と
に設けられた開孔を介して形成された、前記画素ＴＦＴ
に接続する導電性金属配線と接続していることを特徴と
している。
【００３０】また、他の発明の構成は、一対の基板間に
液晶を挟持した半導体装置であって、画素部に設けた画
素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎ
チャネル型ＴＦＴとを設けた駆動回路とを有する一方の
基板には、前記駆動回路のｎチャネル型ＴＦＴは、テー
パー部を有するゲート電極が設けられ、チャネル形成領
域と、該チャネル形成領域に接し、かつ、該ゲート電極
と一部が重なるように設けられＬＤＤ領域を形成する第
１の不純物領域と、該第１の不純物領域の外側に設けら
れソース領域またはドレイン領域を形成する第２の不純
物領域とを有し、前記駆動回路のｐチャネル型ＴＦＴ
は、テーパー部を有するゲート電極が設けられ、チャネ
ル形成領域と、該チャネル形成領域に接し、かつ、該ゲ
ート電極と重なるように設けられＬＤＤ領域を形成する
第３の不純物領域と、該第３の不純物領域の外側に設け
られソース領域またはドレイン領域を形成する第４の不
純物領域とを有し、前記画素ＴＦＴは、テーパー部を有
するゲート電極が設けられ、チャネル形成領域と、該チ
ャネル形成領域に接し、かつ、該ゲート電極と一部が重
なるように設けられＬＤＤ領域を形成する第１の不純物
領域と、該第１の不純物領域の外側に設けられソース領
域またはドレイン領域を形成する第２の不純物領域とを
有し、前記第１の不純物領域の一導伝型の不純物元素の
濃度と、第３の不純物領域のゲート電極と重なる領域に
おける一導伝型とは反対の導伝型の不純物元素の濃度と
は、該不純物領域が接するチャネル形成領域から遠ざか
るにつれて高くなるように設けられ、前記画素部に設け
た画素電極は光反射性表面を有し、有機絶縁物材料から
なる第２の層間絶縁膜上に形成され、少なくとも、前記
画素ＴＦＴのゲート電極の上方に設けた無機絶縁物材料
から成る第１の層間絶縁膜と、該絶縁膜上に密接して形
成された前記第２の層間絶縁膜とに設けられた開孔を介
して、前記画素ＴＦＴに接続していて、透明導電膜が形
成された他方の基板と、前記前記第２の層間絶縁膜とに
設けられた開孔に重ねて形成された少なくとも一つの柱
状スペーサを介して貼合わされていることを特徴として
いる。或いは、前記画素部に設けた画素電極は光透過性
を有し、有機絶縁物材料からなる第２の層間絶縁膜上に
形成され、少なくとも、前記画素ＴＦＴのゲート電極の
上方に設けた無機絶縁物材料から成る第１の層間絶縁膜
と、該絶縁膜上に密接して形成された前記第２の層間絶
縁膜とに設けられた開孔を介して形成された、前記画素
ＴＦＴに接続する導電性金属配線と接続していて、透明
導電膜が形成された他方の基板と、前記前記第２の層間
絶縁膜とに設けられた開孔に重ねて形成された少なくと
も一つの柱状スペーサを介して貼合わされていることを
特徴としている。前記ゲート電極のテーパー部の角度は
５〜４５°で設ける。
液晶を挟持した半導体装置であって、画素部に設けた画
素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎ
チャネル型ＴＦＴとを設けた駆動回路とを有する一方の
基板には、前記駆動回路のｎチャネル型ＴＦＴは、テー
パー部を有するゲート電極が設けられ、チャネル形成領
域と、該チャネル形成領域に接し、かつ、該ゲート電極
と一部が重なるように設けられＬＤＤ領域を形成する第
１の不純物領域と、該第１の不純物領域の外側に設けら
れソース領域またはドレイン領域を形成する第２の不純
物領域とを有し、前記駆動回路のｐチャネル型ＴＦＴ
は、テーパー部を有するゲート電極が設けられ、チャネ
ル形成領域と、該チャネル形成領域に接し、かつ、該ゲ
ート電極と重なるように設けられＬＤＤ領域を形成する
第３の不純物領域と、該第３の不純物領域の外側に設け
られソース領域またはドレイン領域を形成する第４の不
純物領域とを有し、前記画素ＴＦＴは、テーパー部を有
するゲート電極が設けられ、チャネル形成領域と、該チ
ャネル形成領域に接し、かつ、該ゲート電極と一部が重
なるように設けられＬＤＤ領域を形成する第１の不純物
領域と、該第１の不純物領域の外側に設けられソース領
域またはドレイン領域を形成する第２の不純物領域とを
有し、前記第１の不純物領域の一導伝型の不純物元素の
濃度と、第３の不純物領域のゲート電極と重なる領域に
おける一導伝型とは反対の導伝型の不純物元素の濃度と
は、該不純物領域が接するチャネル形成領域から遠ざか
るにつれて高くなるように設けられ、前記画素部に設け
た画素電極は光反射性表面を有し、有機絶縁物材料から
なる第２の層間絶縁膜上に形成され、少なくとも、前記
画素ＴＦＴのゲート電極の上方に設けた無機絶縁物材料
から成る第１の層間絶縁膜と、該絶縁膜上に密接して形
成された前記第２の層間絶縁膜とに設けられた開孔を介
して、前記画素ＴＦＴに接続していて、透明導電膜が形
成された他方の基板と、前記前記第２の層間絶縁膜とに
設けられた開孔に重ねて形成された少なくとも一つの柱
状スペーサを介して貼合わされていることを特徴として
いる。或いは、前記画素部に設けた画素電極は光透過性
を有し、有機絶縁物材料からなる第２の層間絶縁膜上に
形成され、少なくとも、前記画素ＴＦＴのゲート電極の
上方に設けた無機絶縁物材料から成る第１の層間絶縁膜
と、該絶縁膜上に密接して形成された前記第２の層間絶
縁膜とに設けられた開孔を介して形成された、前記画素
ＴＦＴに接続する導電性金属配線と接続していて、透明
導電膜が形成された他方の基板と、前記前記第２の層間
絶縁膜とに設けられた開孔に重ねて形成された少なくと
も一つの柱状スペーサを介して貼合わされていることを
特徴としている。前記ゲート電極のテーパー部の角度は
５〜４５°で設ける。
【００３１】本発明の半導体装置の作製方法に関する構
成は、画素部に設けた画素ＴＦＴと、該画素部の周辺に
ｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有する駆
動回路を同一の基板上に設けた半導体装置において、前
記基板上に結晶構造を含む半導体層を形成する第１の工
程と、前記結晶構造を含む半導体層を選択的にエッチン
グして複数の島状半導体層を形成する第２の工程と、前
記島状半導体層に接してゲート絶縁膜を形成する第３の
工程と、前記ゲート絶縁膜上に耐熱性導電性材料から成
る導電層を形成する第４の工程と、前記導電層を選択的
にエッチングして、テーパー部を有するゲート電極を形
成する第５の工程と、少なくとも、前記駆動回路のｎチ
ャネル型ＴＦＴおよび前記画素ＴＦＴを形成する前記島
状半導体層に、前記ゲート電極のテーパー部と前記ゲー
ト絶縁膜を通してｎ型を付与する不純物元素を添加し
て、前記基板と平行な方向において該ｎ型を付与する不
純物元素の濃度勾配を有する第１の不純物領域を形成す
る第６の工程と、前記駆動回路のｎチャネル型ＴＦＴお
よび前記画素ＴＦＴを形成する前記島状半導体層に、前
記ゲート電極と該ゲート電極に隣接する領域とにマスク
を形成してｎ型を付与する不純物元素を添加して第２の
不純物領域を形成する第７の工程と、前記駆動回路のｐ
チャネル型ＴＦＴを形成する前記島状半導体層に、前記
ゲート電極のテーパー部と前記ゲート絶縁膜を通してｐ
型を付与する不純物元素を添加して、前記基板と平行な
方向において該ｐ型を付与する不純物元素の濃度勾配を
有する第３の不純物領域と、前記ゲート電極のテーパー
部を介しないでｐ型を付与する不純物元素を添加して、
第４の不純物領域とを同時に形成する第８の工程と、前
記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとｐ
チャネル型ＴＦＴとの上方に、無機絶縁物材料から成る
第１の層間絶縁膜を形成する第９の工程と、該第１の層
間絶縁膜に密接して有機絶縁物材料からなる第２の層間
絶縁膜を形成する第１０の工程と、前記画素ＴＦＴに接
続する光反射性表面を有する画素電極を、前記第２の層
間絶縁膜上に形成する第１１の工程とを有することを特
徴としている。或いは、画素電極を透明導電膜で形成
し、前記画素ＴＦＴに接続する導電性金属配線と接続す
る工程を適用しても良い。
成は、画素部に設けた画素ＴＦＴと、該画素部の周辺に
ｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有する駆
動回路を同一の基板上に設けた半導体装置において、前
記基板上に結晶構造を含む半導体層を形成する第１の工
程と、前記結晶構造を含む半導体層を選択的にエッチン
グして複数の島状半導体層を形成する第２の工程と、前
記島状半導体層に接してゲート絶縁膜を形成する第３の
工程と、前記ゲート絶縁膜上に耐熱性導電性材料から成
る導電層を形成する第４の工程と、前記導電層を選択的
にエッチングして、テーパー部を有するゲート電極を形
成する第５の工程と、少なくとも、前記駆動回路のｎチ
ャネル型ＴＦＴおよび前記画素ＴＦＴを形成する前記島
状半導体層に、前記ゲート電極のテーパー部と前記ゲー
ト絶縁膜を通してｎ型を付与する不純物元素を添加し
て、前記基板と平行な方向において該ｎ型を付与する不
純物元素の濃度勾配を有する第１の不純物領域を形成す
る第６の工程と、前記駆動回路のｎチャネル型ＴＦＴお
よび前記画素ＴＦＴを形成する前記島状半導体層に、前
記ゲート電極と該ゲート電極に隣接する領域とにマスク
を形成してｎ型を付与する不純物元素を添加して第２の
不純物領域を形成する第７の工程と、前記駆動回路のｐ
チャネル型ＴＦＴを形成する前記島状半導体層に、前記
ゲート電極のテーパー部と前記ゲート絶縁膜を通してｐ
型を付与する不純物元素を添加して、前記基板と平行な
方向において該ｐ型を付与する不純物元素の濃度勾配を
有する第３の不純物領域と、前記ゲート電極のテーパー
部を介しないでｐ型を付与する不純物元素を添加して、
第４の不純物領域とを同時に形成する第８の工程と、前
記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとｐ
チャネル型ＴＦＴとの上方に、無機絶縁物材料から成る
第１の層間絶縁膜を形成する第９の工程と、該第１の層
間絶縁膜に密接して有機絶縁物材料からなる第２の層間
絶縁膜を形成する第１０の工程と、前記画素ＴＦＴに接
続する光反射性表面を有する画素電極を、前記第２の層
間絶縁膜上に形成する第１１の工程とを有することを特
徴としている。或いは、画素電極を透明導電膜で形成
し、前記画素ＴＦＴに接続する導電性金属配線と接続す
る工程を適用しても良い。
【００３２】また、他の発明の構成は、一対の基板間に
液晶を挟持した半導体装置の作製方法において、画素部
に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型
ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路とを有
する一方の基板は、前記一方の基板上に結晶構造を含む
半導体層を形成する第１の工程と、前記結晶構造を含む
半導体層を選択的にエッチングして複数の島状半導体層
を形成する第２の工程と、前記島状半導体層に接してゲ
ート絶縁膜を形成する第３の工程と、前記ゲート絶縁膜
上に耐熱性導電性材料から成る導電層を形成する第４の
工程と、前記導電層を選択的にエッチングして、テーパ
ー部を有するゲート電極を形成する第５の工程と、少な
くとも、前記駆動回路のｎチャネル型ＴＦＴおよび前記
画素ＴＦＴを形成する前記島状半導体層に、前記ゲート
電極のテーパー部と前記ゲート絶縁膜を通してｎ型を付
与する不純物元素を添加して、前記基板と平行な方向に
おいて該ｎ型を付与する不純物元素の濃度勾配を有する
第１の不純物領域を形成する第６の工程と、前記駆動回
路のｎチャネル型ＴＦＴおよび前記画素ＴＦＴを形成す
る前記島状半導体層に、前記ゲート電極と該ゲート電極
に隣接する領域とにマスクを形成してｎ型を付与する不
純物元素を添加して第２の不純物領域を形成する第７の
工程と、前記駆動回路のｐチャネル型ＴＦＴを形成する
前記島状半導体層に、前記ゲート電極のテーパー部と前
記ゲート絶縁膜を通してｐ型を付与する不純物元素を添
加して、前記基板と平行な方向において該ｐ型を付与す
る不純物元素の濃度勾配を有する第３の不純物領域と、
前記ゲート電極のテーパー部を介しないでｐ型を付与す
る不純物元素を添加して、第４の不純物領域とを同時に
形成する第８の工程と、前記駆動回路のｎチャネル型Ｔ
ＦＴと前記画素ＴＦＴとｐチャネル型ＴＦＴとの上方
に、無機絶縁物材料から成る第１の層間絶縁膜を形成す
る第９の工程と、該第１の層間絶縁膜に密接して有機絶
縁物材料からなる第２の層間絶縁膜を形成する第１０の
工程と、前記第２の層間絶縁膜と第１の層間絶縁膜とに
設けられた開孔を介して前記画素ＴＦＴに接続する光反
射性表面を有する画素電極を前記第２の層間絶縁膜上に
形成する第１１の工程と、他方の基板は少なくとも透明
導電膜を形成する第１２の工程と、前記開孔に重ねて形
成された少なくとも一つの柱状スペーサを介して、前記
一方の基板と前記他方の基板を貼合わせる第１３の工程
とを有することを特徴としている。或いは、前記第２の
層間絶縁膜と第１の層間絶縁膜とに設けられた開孔を介
して前記画素ＴＦＴに接続する導電性金属配線を形成す
る工程と、前記第２の層間絶縁膜上に該金属配線に接続
する透明導電膜から成る画素電極を形成する工程とを適
用することもできる。
液晶を挟持した半導体装置の作製方法において、画素部
に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型
ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路とを有
する一方の基板は、前記一方の基板上に結晶構造を含む
半導体層を形成する第１の工程と、前記結晶構造を含む
半導体層を選択的にエッチングして複数の島状半導体層
を形成する第２の工程と、前記島状半導体層に接してゲ
ート絶縁膜を形成する第３の工程と、前記ゲート絶縁膜
上に耐熱性導電性材料から成る導電層を形成する第４の
工程と、前記導電層を選択的にエッチングして、テーパ
ー部を有するゲート電極を形成する第５の工程と、少な
くとも、前記駆動回路のｎチャネル型ＴＦＴおよび前記
画素ＴＦＴを形成する前記島状半導体層に、前記ゲート
電極のテーパー部と前記ゲート絶縁膜を通してｎ型を付
与する不純物元素を添加して、前記基板と平行な方向に
おいて該ｎ型を付与する不純物元素の濃度勾配を有する
第１の不純物領域を形成する第６の工程と、前記駆動回
路のｎチャネル型ＴＦＴおよび前記画素ＴＦＴを形成す
る前記島状半導体層に、前記ゲート電極と該ゲート電極
に隣接する領域とにマスクを形成してｎ型を付与する不
純物元素を添加して第２の不純物領域を形成する第７の
工程と、前記駆動回路のｐチャネル型ＴＦＴを形成する
前記島状半導体層に、前記ゲート電極のテーパー部と前
記ゲート絶縁膜を通してｐ型を付与する不純物元素を添
加して、前記基板と平行な方向において該ｐ型を付与す
る不純物元素の濃度勾配を有する第３の不純物領域と、
前記ゲート電極のテーパー部を介しないでｐ型を付与す
る不純物元素を添加して、第４の不純物領域とを同時に
形成する第８の工程と、前記駆動回路のｎチャネル型Ｔ
ＦＴと前記画素ＴＦＴとｐチャネル型ＴＦＴとの上方
に、無機絶縁物材料から成る第１の層間絶縁膜を形成す
る第９の工程と、該第１の層間絶縁膜に密接して有機絶
縁物材料からなる第２の層間絶縁膜を形成する第１０の
工程と、前記第２の層間絶縁膜と第１の層間絶縁膜とに
設けられた開孔を介して前記画素ＴＦＴに接続する光反
射性表面を有する画素電極を前記第２の層間絶縁膜上に
形成する第１１の工程と、他方の基板は少なくとも透明
導電膜を形成する第１２の工程と、前記開孔に重ねて形
成された少なくとも一つの柱状スペーサを介して、前記
一方の基板と前記他方の基板を貼合わせる第１３の工程
とを有することを特徴としている。或いは、前記第２の
層間絶縁膜と第１の層間絶縁膜とに設けられた開孔を介
して前記画素ＴＦＴに接続する導電性金属配線を形成す
る工程と、前記第２の層間絶縁膜上に該金属配線に接続
する透明導電膜から成る画素電極を形成する工程とを適
用することもできる。
【００３３】
【発明の実施の形態】本発明の実施の形態について、以
下に示す実施例により詳細な説明を行う。
下に示す実施例により詳細な説明を行う。
【００３４】[実施例１]本発明の実施例を図１〜図３を
用いて説明する。ここでは、画素部の画素ＴＦＴおよび
保持容量と、画素部の周辺に設けられる駆動回路のＴＦ
Ｔを同時に作製する方法について工程に従って詳細に説
明する。
用いて説明する。ここでは、画素部の画素ＴＦＴおよび
保持容量と、画素部の周辺に設けられる駆動回路のＴＦ
Ｔを同時に作製する方法について工程に従って詳細に説
明する。
【００３５】図１（Ａ）において、基板１０１にはコー
ニング社の＃７０５９ガラスや＃１７３７ガラスなどに
代表されるバリウムホウケイ酸ガラスやアルミノホウケ
イ酸ガラスなどのガラス基板の他に、ポリエチレンテレ
フタレート（ＰＥＴ）、ポリエチレンナフタレート（Ｐ
ＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光学的
異方性を有しないプラスチック基板を用いることができ
る。ガラス基板を用いる場合には、ガラス歪み点よりも
１０〜２０℃程度低い温度であらかじめ熱処理しておい
ても良い。そして、基板１０１のＴＦＴを形成する表面
に、基板１０１からの不純物拡散を防ぐために、酸化シ
リコン膜、窒化シリコン膜または酸化窒化シリコン膜な
どの絶縁膜から成る下地膜１０２を形成する。例えば、
プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製さ
れる酸化窒化シリコン膜１０２ａを１０〜２００nm（好
ましくは５０〜１００nm）、同様にＳｉＨ4、Ｎ2Ｏから
作製される酸化窒化水素化シリコン膜１０２ｂを５０〜
２００nm（好ましくは１００〜１５０nm）の厚さに積層
形成する。ここでは下地膜１０２を２層構造として示し
たが、前記絶縁膜の単層膜または２層以上積層させて形
成しても良い。
ニング社の＃７０５９ガラスや＃１７３７ガラスなどに
代表されるバリウムホウケイ酸ガラスやアルミノホウケ
イ酸ガラスなどのガラス基板の他に、ポリエチレンテレ
フタレート（ＰＥＴ）、ポリエチレンナフタレート（Ｐ
ＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光学的
異方性を有しないプラスチック基板を用いることができ
る。ガラス基板を用いる場合には、ガラス歪み点よりも
１０〜２０℃程度低い温度であらかじめ熱処理しておい
ても良い。そして、基板１０１のＴＦＴを形成する表面
に、基板１０１からの不純物拡散を防ぐために、酸化シ
リコン膜、窒化シリコン膜または酸化窒化シリコン膜な
どの絶縁膜から成る下地膜１０２を形成する。例えば、
プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製さ
れる酸化窒化シリコン膜１０２ａを１０〜２００nm（好
ましくは５０〜１００nm）、同様にＳｉＨ4、Ｎ2Ｏから
作製される酸化窒化水素化シリコン膜１０２ｂを５０〜
２００nm（好ましくは１００〜１５０nm）の厚さに積層
形成する。ここでは下地膜１０２を２層構造として示し
たが、前記絶縁膜の単層膜または２層以上積層させて形
成しても良い。
【００３６】酸化窒化シリコン膜は従来の平行平板型の
プラズマＣＶＤ法を用いて形成する。酸化窒化シリコン
膜１０２ａは、ＳｉＨ4を１０SCCM、ＮＨ3を１００SCC
M、Ｎ 2Ｏを２０SCCMとして反応室に導入し、基板温度３
２５℃、反応圧力４０Pa、放電電力密度０．４１W/c
m2、放電周波数６０MHzとする。一方、酸化窒化水素化
シリコン膜１０２ｂは、ＳｉＨ4を５SCCM、Ｎ2Ｏを１２
０SCCM、Ｈ2を１２５SCCMとして反応室に導入し、基板
温度４００℃、反応圧力２０Pa、放電電力密度０．４１
W/cm2、放電周波数６０MHzとする。これらの膜は、基板
温度を変化させ、反応ガスの切り替えのみで連続して形
成することもできる。
プラズマＣＶＤ法を用いて形成する。酸化窒化シリコン
膜１０２ａは、ＳｉＨ4を１０SCCM、ＮＨ3を１００SCC
M、Ｎ 2Ｏを２０SCCMとして反応室に導入し、基板温度３
２５℃、反応圧力４０Pa、放電電力密度０．４１W/c
m2、放電周波数６０MHzとする。一方、酸化窒化水素化
シリコン膜１０２ｂは、ＳｉＨ4を５SCCM、Ｎ2Ｏを１２
０SCCM、Ｈ2を１２５SCCMとして反応室に導入し、基板
温度４００℃、反応圧力２０Pa、放電電力密度０．４１
W/cm2、放電周波数６０MHzとする。これらの膜は、基板
温度を変化させ、反応ガスの切り替えのみで連続して形
成することもできる。
【００３７】このようにして作製した酸化窒化シリコン
膜１０２ａは、密度が９．２８×１０22/cm3であり、フ
ッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフ
ッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶
液（ステラケミファ社製、商品名ＬＡＬ５００）の２０
℃におけるエッチング速度が約６３nm/minと遅く、緻密
で硬い膜である。このような膜を下地膜に用いると、こ
の上に形成する半導体層にガラス基板からのアルカリ金
属元素が拡散するのを防ぐのに有効である。
膜１０２ａは、密度が９．２８×１０22/cm3であり、フ
ッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフ
ッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶
液（ステラケミファ社製、商品名ＬＡＬ５００）の２０
℃におけるエッチング速度が約６３nm/minと遅く、緻密
で硬い膜である。このような膜を下地膜に用いると、こ
の上に形成する半導体層にガラス基板からのアルカリ金
属元素が拡散するのを防ぐのに有効である。
【００３８】次に、２５〜８０nm（好ましくは３０〜６
０nm）の厚さで非晶質構造を有する半導体層１０３ａ
を、プラズマＣＶＤ法やスパッタ法などの公知の方法で
形成する。例えば、プラズマＣＶＤ法で非晶質シリコン
膜を５５nmの厚さに形成する。非晶質構造を有する半導
体膜には、非晶質半導体層や微結晶半導体膜があり、非
晶質シリコン・ゲルマニウム膜などの非晶質構造を有す
る化合物半導体膜を適用しても良い。また、下地膜１０
２と非晶質半導体層１０３ａとは両者を連続形成するこ
とも可能である。例えば、前述のように酸化窒化シリコ
ン膜１０２ａと酸化窒化水素化シリコン膜１０２ｂをプ
ラズマＣＶＤ法で連続して成膜後、反応ガスをＳｉ
Ｈ4、Ｎ2Ｏ、Ｈ2からＳｉＨ4とＨ2或いはＳｉＨ4のみに
切り替えれば、一旦大気雰囲気に晒すことなく連続形成
できる。その結果、酸化窒化水素化シリコン膜１０２ｂ
の表面の汚染を防ぐことが可能となり、作製するＴＦＴ
の特性バラツキやしきい値電圧の変動を低減させること
ができる。
０nm）の厚さで非晶質構造を有する半導体層１０３ａ
を、プラズマＣＶＤ法やスパッタ法などの公知の方法で
形成する。例えば、プラズマＣＶＤ法で非晶質シリコン
膜を５５nmの厚さに形成する。非晶質構造を有する半導
体膜には、非晶質半導体層や微結晶半導体膜があり、非
晶質シリコン・ゲルマニウム膜などの非晶質構造を有す
る化合物半導体膜を適用しても良い。また、下地膜１０
２と非晶質半導体層１０３ａとは両者を連続形成するこ
とも可能である。例えば、前述のように酸化窒化シリコ
ン膜１０２ａと酸化窒化水素化シリコン膜１０２ｂをプ
ラズマＣＶＤ法で連続して成膜後、反応ガスをＳｉ
Ｈ4、Ｎ2Ｏ、Ｈ2からＳｉＨ4とＨ2或いはＳｉＨ4のみに
切り替えれば、一旦大気雰囲気に晒すことなく連続形成
できる。その結果、酸化窒化水素化シリコン膜１０２ｂ
の表面の汚染を防ぐことが可能となり、作製するＴＦＴ
の特性バラツキやしきい値電圧の変動を低減させること
ができる。
【００３９】そして、結晶化の工程を行い非晶質半導体
層１０３ａから結晶質半導体層１０３ｂを作製する。そ
の方法としてレーザーアニール法や熱アニール法（固相
成長法）、またはラピットサーマルアニール法（ＲＴＡ
法）を適用することができる。前述のようなガラス基板
や耐熱性の劣るプラスチック基板を用いる場合には、特
にレーザーアニール法を適用することが好ましい。ＲＴ
Ａ法では、赤外線ランプ、ハロゲンランプ、メタルハラ
イドランプ、キセノンランプなどを光源に用いる。或い
は特開平７−１３０６５２号公報で開示された技術に従
って、触媒元素を用いる結晶化法で結晶質半導体層１０
３ｂを形成することもできる。結晶化の工程ではまず、
非晶質半導体層が含有する水素を放出させておくことが
好ましく、４００〜５００℃で１時間程度の熱処理を行
い含有する水素量を５atomic％以下にしてから結晶化さ
せると膜表面の荒れを防ぐことができるので良い。
層１０３ａから結晶質半導体層１０３ｂを作製する。そ
の方法としてレーザーアニール法や熱アニール法（固相
成長法）、またはラピットサーマルアニール法（ＲＴＡ
法）を適用することができる。前述のようなガラス基板
や耐熱性の劣るプラスチック基板を用いる場合には、特
にレーザーアニール法を適用することが好ましい。ＲＴ
Ａ法では、赤外線ランプ、ハロゲンランプ、メタルハラ
イドランプ、キセノンランプなどを光源に用いる。或い
は特開平７−１３０６５２号公報で開示された技術に従
って、触媒元素を用いる結晶化法で結晶質半導体層１０
３ｂを形成することもできる。結晶化の工程ではまず、
非晶質半導体層が含有する水素を放出させておくことが
好ましく、４００〜５００℃で１時間程度の熱処理を行
い含有する水素量を５atomic％以下にしてから結晶化さ
せると膜表面の荒れを防ぐことができるので良い。
【００４０】また、プラズマＣＶＤ法で非晶質シリコン
膜の形成工程において、反応ガスにＳｉＨ4とアルゴン
（Ａｒ）を用い、成膜時の基板温度を４００〜４５０℃
として形成すると、非晶質シリコン膜の含有水素濃度を
５atomic%以下にすることもできる。このような場合に
おいて水素を放出させるための熱処理は不要となる。
膜の形成工程において、反応ガスにＳｉＨ4とアルゴン
（Ａｒ）を用い、成膜時の基板温度を４００〜４５０℃
として形成すると、非晶質シリコン膜の含有水素濃度を
５atomic%以下にすることもできる。このような場合に
おいて水素を放出させるための熱処理は不要となる。
【００４１】結晶化をレーザーアニール法にて行う場合
には、パルス発振型または連続発光型のエキシマレーザ
ーやアルゴンレーザーをその光源とする。パルス発振型
のエキシマレーザーを用いる場合には、レーザー光を線
状に加工してレーザーアニールを行う。レーザーアニー
ル条件は実施者が適宣選択するものであるが、例えば、
レーザーパルス発振周波数３０Hzとし、レーザーエネル
ギー密度を１００〜５００mJ/cm2(代表的には３００〜
４００mJ/cm2)とする。そして線状ビームを基板全面に
渡って照射し、この時の線状ビームの重ね合わせ率（オ
ーバーラップ率）を８０〜９８％として行う。このよう
にして図１（Ｂ）に示すように結晶質半導体層１０３ｂ
を得ることができる。
には、パルス発振型または連続発光型のエキシマレーザ
ーやアルゴンレーザーをその光源とする。パルス発振型
のエキシマレーザーを用いる場合には、レーザー光を線
状に加工してレーザーアニールを行う。レーザーアニー
ル条件は実施者が適宣選択するものであるが、例えば、
レーザーパルス発振周波数３０Hzとし、レーザーエネル
ギー密度を１００〜５００mJ/cm2(代表的には３００〜
４００mJ/cm2)とする。そして線状ビームを基板全面に
渡って照射し、この時の線状ビームの重ね合わせ率（オ
ーバーラップ率）を８０〜９８％として行う。このよう
にして図１（Ｂ）に示すように結晶質半導体層１０３ｂ
を得ることができる。
【００４２】そして、結晶質半導体層１０３ｂ上に第１
のフォトマスク（ＰＭ１）を用い、フォトリソグラフィ
ーの技術を用いてレジストパターンを形成し、ドライエ
ッチングによって結晶質半導体層を島状に分割し、図１
（Ｃ）に示すように島状半導体層１０４〜１０８を形成
する。結晶質シリコン膜のドライエッチングにはＣＦ 4
とＯ2の混合ガスを用いる。
のフォトマスク（ＰＭ１）を用い、フォトリソグラフィ
ーの技術を用いてレジストパターンを形成し、ドライエ
ッチングによって結晶質半導体層を島状に分割し、図１
（Ｃ）に示すように島状半導体層１０４〜１０８を形成
する。結晶質シリコン膜のドライエッチングにはＣＦ 4
とＯ2の混合ガスを用いる。
【００４３】このような島状半導体層に対し、ＴＦＴの
しきい値電圧（Ｖth）を制御する目的でｐ型を付与する
不純物元素を１×１０16〜５×１０17atoms/cm3程度の
濃度で島状半導体層の全面に添加しても良い。半導体に
対してｐ型を付与する不純物元素には、ホウ素（Ｂ）、
アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表
第１３族の元素が知られている。その方法として、イオ
ン注入法やイオンドープ法（或いはイオンシャワードー
ピング法）を用いることができるが、大面積基板を処理
するにはイオンドープ法が適している。イオンドープ法
ではジボラン（Ｂ2Ｈ6）をソースガスとして用いホウ素
（Ｂ）を添加する。このような不純物元素の注入は必ず
しも必要でなく省略しても差し支えないが、特にｎチャ
ネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるた
めに好適に用いる手法である。
しきい値電圧（Ｖth）を制御する目的でｐ型を付与する
不純物元素を１×１０16〜５×１０17atoms/cm3程度の
濃度で島状半導体層の全面に添加しても良い。半導体に
対してｐ型を付与する不純物元素には、ホウ素（Ｂ）、
アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表
第１３族の元素が知られている。その方法として、イオ
ン注入法やイオンドープ法（或いはイオンシャワードー
ピング法）を用いることができるが、大面積基板を処理
するにはイオンドープ法が適している。イオンドープ法
ではジボラン（Ｂ2Ｈ6）をソースガスとして用いホウ素
（Ｂ）を添加する。このような不純物元素の注入は必ず
しも必要でなく省略しても差し支えないが、特にｎチャ
ネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるた
めに好適に用いる手法である。
【００４４】ゲート絶縁膜１０９はプラズマＣＶＤ法ま
たはスパッタ法を用い、膜厚を４０〜１５０nmとしてシ
リコンを含む絶縁膜で形成する。本実施例では、１２０
nmの厚さで酸化窒化シリコン膜から形成する。また、Ｓ
ｉＨ4とＮ2ＯにＯ2を添加させて作製された酸化窒化シ
リコン膜は、膜中の固定電荷密度が低減されているので
この用途に対して好ましい材料となる。勿論、ゲート絶
縁膜はこのような酸化窒化シリコン膜に限定されるもの
でなく、他のシリコンを含む絶縁膜を単層または積層構
造として用いても良い。例えば、酸化シリコン膜を用い
る場合には、プラズマＣＶＤ法で、オルトケイ酸テトラ
エチル（Tetraethyl Ortho Silicate：ＴＥＯＳ）とＯ2
とを混合し、反応圧力４０Pa、基板温度３００〜４００
℃とし、高周波（１３．５６MHz）電力密度０．５〜
０．８W/cm2で放電させて形成することができる。この
ようにして作製された酸化シリコン膜は、その後４００
〜５００℃の熱アニールによりゲート絶縁膜として良好
な特性を得ることができる。
たはスパッタ法を用い、膜厚を４０〜１５０nmとしてシ
リコンを含む絶縁膜で形成する。本実施例では、１２０
nmの厚さで酸化窒化シリコン膜から形成する。また、Ｓ
ｉＨ4とＮ2ＯにＯ2を添加させて作製された酸化窒化シ
リコン膜は、膜中の固定電荷密度が低減されているので
この用途に対して好ましい材料となる。勿論、ゲート絶
縁膜はこのような酸化窒化シリコン膜に限定されるもの
でなく、他のシリコンを含む絶縁膜を単層または積層構
造として用いても良い。例えば、酸化シリコン膜を用い
る場合には、プラズマＣＶＤ法で、オルトケイ酸テトラ
エチル（Tetraethyl Ortho Silicate：ＴＥＯＳ）とＯ2
とを混合し、反応圧力４０Pa、基板温度３００〜４００
℃とし、高周波（１３．５６MHz）電力密度０．５〜
０．８W/cm2で放電させて形成することができる。この
ようにして作製された酸化シリコン膜は、その後４００
〜５００℃の熱アニールによりゲート絶縁膜として良好
な特性を得ることができる。
【００４５】そして、図１（Ｄ）に示すように、ゲート
絶縁膜１０９上にゲート電極を形成するための耐熱性導
電層を形成する。耐熱性導電層は単層で形成しても良い
が、必要に応じて二層あるいは三層といった複数の層か
ら成る積層構造としても良い。例えば、ゲート電極には
このような耐熱性導電性材料を用い、導電性の窒化物金
属膜から成る導電層（Ａ）１１０と金属膜から成る導電
層（Ｂ）１１１とを積層した構造とすると良い。導電層
（Ｂ）１１１はＴａ、Ｔｉ、Ｗから選ばれた元素、また
は前記元素を成分とする合金か、前記元素を組み合わせ
た合金膜で形成すれば良く、導電層（Ａ）１１０は窒化
タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化
チタン（ＴｉＮ）膜などで形成する。また、導電層
（Ａ）１１０はタングステンシリサイド、チタンシリサ
イドを適用しても良い。導電層（Ｂ）１１１は低抵抗化
を図るために含有する不純物濃度を低減させることが好
ましく、特に酸素濃度に関しては３０ppm以下とすると
良かった。例えば、Ｗは酸素濃度を３０ppm以下とする
ことで２０μΩcm以下の比抵抗値を実現することができ
る。
絶縁膜１０９上にゲート電極を形成するための耐熱性導
電層を形成する。耐熱性導電層は単層で形成しても良い
が、必要に応じて二層あるいは三層といった複数の層か
ら成る積層構造としても良い。例えば、ゲート電極には
このような耐熱性導電性材料を用い、導電性の窒化物金
属膜から成る導電層（Ａ）１１０と金属膜から成る導電
層（Ｂ）１１１とを積層した構造とすると良い。導電層
（Ｂ）１１１はＴａ、Ｔｉ、Ｗから選ばれた元素、また
は前記元素を成分とする合金か、前記元素を組み合わせ
た合金膜で形成すれば良く、導電層（Ａ）１１０は窒化
タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化
チタン（ＴｉＮ）膜などで形成する。また、導電層
（Ａ）１１０はタングステンシリサイド、チタンシリサ
イドを適用しても良い。導電層（Ｂ）１１１は低抵抗化
を図るために含有する不純物濃度を低減させることが好
ましく、特に酸素濃度に関しては３０ppm以下とすると
良かった。例えば、Ｗは酸素濃度を３０ppm以下とする
ことで２０μΩcm以下の比抵抗値を実現することができ
る。
【００４６】導電層（Ａ）１１０は１０〜５０nm（好ま
しくは２０〜３０nm）とし、導電層（Ｂ）１１１は２０
０〜４００nm（好ましくは２５０〜３５０nm）とすれば
良い。Ｗをゲート電極として形成する場合には、Ｗをタ
ーゲットとしたスパッタ法で、Ａｒガスと窒素（Ｎ2）
ガスを導入して導電層（Ａ）１１０をＷＮ膜で５０nmの
厚さに形成し、導電層（Ｂ）１１１をＷ膜で２５０nmの
厚さに形成する。その他の方法として、Ｗ膜は６フッ化
タングステン（ＷＦ6）を用いて熱ＣＶＤ法で形成する
こともできる。いずれにしてもゲート電極として使用す
るためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は
２０μΩcm以下にすることが望ましい。Ｗ膜は結晶粒を
大きくすることで低抵抗率化を図ることができるが、Ｗ
中に酸素などの不純物元素が多い場合には結晶化が阻害
され高抵抗化する。このことより、スパッタ法による場
合、純度９９．９９９９％のＷターゲットを用い、さら
に成膜時に気相中からの不純物の混入がないように十分
配慮してＷ膜を形成することにより、抵抗率９〜２０μ
Ωcmを実現することができる。
しくは２０〜３０nm）とし、導電層（Ｂ）１１１は２０
０〜４００nm（好ましくは２５０〜３５０nm）とすれば
良い。Ｗをゲート電極として形成する場合には、Ｗをタ
ーゲットとしたスパッタ法で、Ａｒガスと窒素（Ｎ2）
ガスを導入して導電層（Ａ）１１０をＷＮ膜で５０nmの
厚さに形成し、導電層（Ｂ）１１１をＷ膜で２５０nmの
厚さに形成する。その他の方法として、Ｗ膜は６フッ化
タングステン（ＷＦ6）を用いて熱ＣＶＤ法で形成する
こともできる。いずれにしてもゲート電極として使用す
るためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は
２０μΩcm以下にすることが望ましい。Ｗ膜は結晶粒を
大きくすることで低抵抗率化を図ることができるが、Ｗ
中に酸素などの不純物元素が多い場合には結晶化が阻害
され高抵抗化する。このことより、スパッタ法による場
合、純度９９．９９９９％のＷターゲットを用い、さら
に成膜時に気相中からの不純物の混入がないように十分
配慮してＷ膜を形成することにより、抵抗率９〜２０μ
Ωcmを実現することができる。
【００４７】一方、導電層（Ａ）１１０にＴａＮ膜を、
導電層（Ｂ）１１１にＴａ膜を用いる場合には、同様に
スパッタ法で形成することが可能である。ＴａＮ膜はＴ
ａをターゲットとしてスパッタガスにＡｒと窒素との混
合ガスを用いて形成し、Ｔａ膜はスパッタガスにＡｒを
用いる。また、これらのスパッタガス中に適量のＸｅや
Ｋｒを加えておくと、形成する膜の内部応力を緩和して
膜の剥離を防止することができる。α相のＴａ膜の抵抗
率は２０μΩcm程度でありゲート電極に使用することが
できるが、β相のＴａ膜の抵抗率は１８０μΩcm程度で
ありゲート電極とするには不向きである。ＴａＮ膜はα
相に近い結晶構造を持つので、この上にＴａ膜を形成す
ればα相のＴａ膜が容易に得られた。尚、図示しない
が、導電層（Ａ）１１０の下に２〜２０nm程度の厚さで
リン（Ｐ）をドープしたシリコン膜を形成しておくこと
は有効である。これにより、その上に形成される導電膜
の密着性向上と酸化防止を図ると同時に、導電層（Ａ）
１１０または導電層（Ｂ）１１１が微量に含有するアル
カリ金属元素がゲート絶縁膜１０９に拡散するのを防ぐ
ことができる。いずれにしても、導電層（Ｂ）１１１は
抵抗率を１０〜５０μΩcmの範囲ですることが好まし
い。
導電層（Ｂ）１１１にＴａ膜を用いる場合には、同様に
スパッタ法で形成することが可能である。ＴａＮ膜はＴ
ａをターゲットとしてスパッタガスにＡｒと窒素との混
合ガスを用いて形成し、Ｔａ膜はスパッタガスにＡｒを
用いる。また、これらのスパッタガス中に適量のＸｅや
Ｋｒを加えておくと、形成する膜の内部応力を緩和して
膜の剥離を防止することができる。α相のＴａ膜の抵抗
率は２０μΩcm程度でありゲート電極に使用することが
できるが、β相のＴａ膜の抵抗率は１８０μΩcm程度で
ありゲート電極とするには不向きである。ＴａＮ膜はα
相に近い結晶構造を持つので、この上にＴａ膜を形成す
ればα相のＴａ膜が容易に得られた。尚、図示しない
が、導電層（Ａ）１１０の下に２〜２０nm程度の厚さで
リン（Ｐ）をドープしたシリコン膜を形成しておくこと
は有効である。これにより、その上に形成される導電膜
の密着性向上と酸化防止を図ると同時に、導電層（Ａ）
１１０または導電層（Ｂ）１１１が微量に含有するアル
カリ金属元素がゲート絶縁膜１０９に拡散するのを防ぐ
ことができる。いずれにしても、導電層（Ｂ）１１１は
抵抗率を１０〜５０μΩcmの範囲ですることが好まし
い。
【００４８】本実施例では、ゲート電極を形成するため
に導電層（Ａ）１１０をＷＮ膜で、導電層（Ｂ）１１１
をＷ膜で形成する。次に、第２のフォトマスク（ＰＭ
２）を用い、フォトリソグラフィーの技術を使用してレ
ジストマスク１１２〜１１７を形成し、導電層（Ａ）１
１０と導電層（Ｂ）１１１とを一括でエッチングしてゲ
ート電極１１８〜１２２と容量配線１２３を形成する。
ゲート電極１１８〜１２２と容量配線１２３は、導電層
（Ａ）から成る１１８ａ〜１２２ａと、導電層（Ｂ）か
ら成る１１８ｂ〜１２２ｂとが一体として形成されてい
る（図２（Ａ））。
に導電層（Ａ）１１０をＷＮ膜で、導電層（Ｂ）１１１
をＷ膜で形成する。次に、第２のフォトマスク（ＰＭ
２）を用い、フォトリソグラフィーの技術を使用してレ
ジストマスク１１２〜１１７を形成し、導電層（Ａ）１
１０と導電層（Ｂ）１１１とを一括でエッチングしてゲ
ート電極１１８〜１２２と容量配線１２３を形成する。
ゲート電極１１８〜１２２と容量配線１２３は、導電層
（Ａ）から成る１１８ａ〜１２２ａと、導電層（Ｂ）か
ら成る１１８ｂ〜１２２ｂとが一体として形成されてい
る（図２（Ａ））。
【００４９】このとき少なくともゲート電極１１８〜１
２２の端部にテーパー部が形成されるようにエッチング
する。このエッチング加工はＩＣＰエッチング装置によ
り行う。その技術の詳細は前述の如くである。具体的な
エッチング条件として、エッチングガスにＣＦ4とＣｌ2
の混合ガスを用いその流量をそれぞれ３０SCCMとして、
放電電力３．２W/cm2(13.56MHz)、バイアス電力２２４m
W/cm2(13.56MHz)、圧力１．０Ｐａでエッチングを行
う。このようなエッチング条件によって、ゲート電極１
１８〜１２２の端部において、該端部から内側にむかっ
て徐々に厚さが増加するテーパー部が形成され、その角
度は５〜４５°、好ましくは１０〜３０°とする。テー
パー部の角度は、図４でθ１として示す部分の角度であ
る。この角度は、後にＬＤＤ領域を形成する第１の不純
物領域の濃度勾配に大きく影響する。尚、テーパー部の
角度θ１は、テーパー部の長さ（ＷＧ）とテーパー部の
厚さ（ＨＧ）を用いてＴａｎ（θ１）＝ＨＧ／ＷＧで表
される。
２２の端部にテーパー部が形成されるようにエッチング
する。このエッチング加工はＩＣＰエッチング装置によ
り行う。その技術の詳細は前述の如くである。具体的な
エッチング条件として、エッチングガスにＣＦ4とＣｌ2
の混合ガスを用いその流量をそれぞれ３０SCCMとして、
放電電力３．２W/cm2(13.56MHz)、バイアス電力２２４m
W/cm2(13.56MHz)、圧力１．０Ｐａでエッチングを行
う。このようなエッチング条件によって、ゲート電極１
１８〜１２２の端部において、該端部から内側にむかっ
て徐々に厚さが増加するテーパー部が形成され、その角
度は５〜４５°、好ましくは１０〜３０°とする。テー
パー部の角度は、図４でθ１として示す部分の角度であ
る。この角度は、後にＬＤＤ領域を形成する第１の不純
物領域の濃度勾配に大きく影響する。尚、テーパー部の
角度θ１は、テーパー部の長さ（ＷＧ）とテーパー部の
厚さ（ＨＧ）を用いてＴａｎ（θ１）＝ＨＧ／ＷＧで表
される。
【００５０】また、残渣を残すことなくエッチングする
ためには、１０〜２０％程度の割合でエッチング時間を
増しするオーバーエッチングを施すものとする。しか
し、この時に下地とのエッチングの選択比に注意する必
要がある。例えば、Ｗ膜に対する酸化窒化シリコン膜
（ゲート絶縁膜１０９）の選択比は表１で示したように
２〜４（代表的には３）であるので、このようなオーバ
ーエッチング処理により、酸化窒化シリコン膜が露出し
た面は２０〜５０nm程度エッチングされて実質的に薄く
なり、新たな形状のゲート絶縁膜１３０が形成される。
ためには、１０〜２０％程度の割合でエッチング時間を
増しするオーバーエッチングを施すものとする。しか
し、この時に下地とのエッチングの選択比に注意する必
要がある。例えば、Ｗ膜に対する酸化窒化シリコン膜
（ゲート絶縁膜１０９）の選択比は表１で示したように
２〜４（代表的には３）であるので、このようなオーバ
ーエッチング処理により、酸化窒化シリコン膜が露出し
た面は２０〜５０nm程度エッチングされて実質的に薄く
なり、新たな形状のゲート絶縁膜１３０が形成される。
【００５１】そして、画素ＴＦＴおよび駆動回路のｎチ
ャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を
付与する不純物元素添加の工程（ｎ-ドープ工程）を行
う。ゲート電極の形成に用いたレジストマスク１１２〜
１１７をそのまま残し、端部にテーパー部を有するゲー
ト電極１１８〜１２２をマスクとして自己整合的にｎ型
を付与する不純物元素をイオンドープ法で添加する。こ
こでは、ｎ型を付与する不純物元素をゲート電極の端部
におけるテーパー部とゲート絶縁膜とを通して、その下
に位置する半導体層に達するように添加するためにドー
ズ量を１×１０ 13〜５×１０14atoms/cm2とし、加速電
圧を８０〜１６０ｋｅＶとして行う。ｎ型を付与する不
純物元素として１５族に属する元素、典型的にはリン
（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン
（Ｐ）を用いた。このようなイオンドープ法により半導
体層のリン（Ｐ）濃度は１×１０16〜１×１０19atoms/
cm3の濃度範囲で添加する。このようにして、図２
（Ｂ）に示すように島状半導体層に第１の不純物領域１
２４〜１２９を形成する。
ャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を
付与する不純物元素添加の工程（ｎ-ドープ工程）を行
う。ゲート電極の形成に用いたレジストマスク１１２〜
１１７をそのまま残し、端部にテーパー部を有するゲー
ト電極１１８〜１２２をマスクとして自己整合的にｎ型
を付与する不純物元素をイオンドープ法で添加する。こ
こでは、ｎ型を付与する不純物元素をゲート電極の端部
におけるテーパー部とゲート絶縁膜とを通して、その下
に位置する半導体層に達するように添加するためにドー
ズ量を１×１０ 13〜５×１０14atoms/cm2とし、加速電
圧を８０〜１６０ｋｅＶとして行う。ｎ型を付与する不
純物元素として１５族に属する元素、典型的にはリン
（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン
（Ｐ）を用いた。このようなイオンドープ法により半導
体層のリン（Ｐ）濃度は１×１０16〜１×１０19atoms/
cm3の濃度範囲で添加する。このようにして、図２
（Ｂ）に示すように島状半導体層に第１の不純物領域１
２４〜１２９を形成する。
【００５２】この工程において、第１の不純物領域１２
４〜１２８において、少なくともゲート電極１１８〜１
２２に重なった部分に含まれるリン（Ｐ）の濃度勾配
は、ゲート電極１１８〜１２２のテーパー部の膜厚変化
を反映する。即ち、第１の不純物領域１２４〜１２８へ
添加されるリン（Ｐ）の濃度は、ゲート電極に重なる領
域において、ゲート電極の端部に向かって徐々に濃度が
高くなる。これはテーパー部の膜厚の差によって、半導
体層に達するリン（Ｐ）の濃度が変化するためである。
尚、図２（Ｂ）では第１の不純物領域１２４〜１２９の
端部を斜めに図示しているが、これはリン（Ｐ）が添加
された領域を直接的に示しているのではなく、上述のよ
うにリンの濃度変化がゲート電極１１８〜１２２のテー
パー部の形状に沿って変化していることを表している。
４〜１２８において、少なくともゲート電極１１８〜１
２２に重なった部分に含まれるリン（Ｐ）の濃度勾配
は、ゲート電極１１８〜１２２のテーパー部の膜厚変化
を反映する。即ち、第１の不純物領域１２４〜１２８へ
添加されるリン（Ｐ）の濃度は、ゲート電極に重なる領
域において、ゲート電極の端部に向かって徐々に濃度が
高くなる。これはテーパー部の膜厚の差によって、半導
体層に達するリン（Ｐ）の濃度が変化するためである。
尚、図２（Ｂ）では第１の不純物領域１２４〜１２９の
端部を斜めに図示しているが、これはリン（Ｐ）が添加
された領域を直接的に示しているのではなく、上述のよ
うにリンの濃度変化がゲート電極１１８〜１２２のテー
パー部の形状に沿って変化していることを表している。
【００５３】次に、ｎチャネル型ＴＦＴにおいて、ソー
ス領域またはドレイン領域として機能する第２の不純物
領域の形成を行う（ｎ+ドープ工程）。レジストのマス
ク１１２〜１１７を残し、さらに第３のフォトマスク
（ＰＭ３）を用い、レジストマスク１１３、１１５、１
１６に重ねて新たなレジストマスク１５５〜１５７を形
成する。これは、ゲート電極１１９、１２１、１２２と
島状半導体層１０５、１０７、１０８の一部を覆うよう
に形成する。そして、イオンドープ法において１０〜３
０ｋｅＶの低加速電圧の条件で添加する。このようにし
て第２の不純物領域１３１〜１３６を形成する。この領
域におけるゲート絶縁膜１３０は、前述のようにゲート
電極の加工のおいてオーバーエッチングが施されたた
め、当初の膜厚である１２０nmから薄くなり、７０〜１
００nmとなっている。そのためこのような低加速電圧の
条件でも良好にリン（P）を添加することができる。そ
して、この領域のリン（Ｐ）の濃度は１×１０20〜１×
１０21atoms/cm3の濃度範囲となるようにする（図２
（Ｃ））。
ス領域またはドレイン領域として機能する第２の不純物
領域の形成を行う（ｎ+ドープ工程）。レジストのマス
ク１１２〜１１７を残し、さらに第３のフォトマスク
（ＰＭ３）を用い、レジストマスク１１３、１１５、１
１６に重ねて新たなレジストマスク１５５〜１５７を形
成する。これは、ゲート電極１１９、１２１、１２２と
島状半導体層１０５、１０７、１０８の一部を覆うよう
に形成する。そして、イオンドープ法において１０〜３
０ｋｅＶの低加速電圧の条件で添加する。このようにし
て第２の不純物領域１３１〜１３６を形成する。この領
域におけるゲート絶縁膜１３０は、前述のようにゲート
電極の加工のおいてオーバーエッチングが施されたた
め、当初の膜厚である１２０nmから薄くなり、７０〜１
００nmとなっている。そのためこのような低加速電圧の
条件でも良好にリン（P）を添加することができる。そ
して、この領域のリン（Ｐ）の濃度は１×１０20〜１×
１０21atoms/cm3の濃度範囲となるようにする（図２
（Ｃ））。
【００５４】そして、ｐチャネル型ＴＦＴを形成する島
状半導体層１０４、１０６にソース領域およびドレイン
領域とする第４の不純物領域１４０、１４１を形成す
る。ここでは、ゲート電極１１８、１２０をマスクとし
てｐ型を付与する不純物元素を添加し、自己整合的に第
４の不純物領域を形成する。このとき、ｎチャネル型Ｔ
ＦＴを形成する島状半導体層１０５、１０７、１０８
は、第４のフォトマスク（ＰＭ４）を用いてレジストマ
スク１３７〜１３９を形成し全面を被覆しておく。ここ
で形成される不純物領域１４０、１４１はジボラン（Ｂ
2Ｈ6）を用いたイオンドープ法で形成する。そして、ゲ
ート電極と重ならない第４の不純物領域１４０ａ、１４
１ａのボロン（Ｂ）濃度は、３×１０20〜３×１０21at
oms/cm3となるようにする。また、ゲート電極と重なる
不純物領域１４０ｂ、１４１ｂは、ゲート絶縁膜とゲー
ト電極のテーパー部を介して不純物元素が添加されるの
で、実質的に第３の不純物領域として形成され、少なく
とも１．５×１０19atoms/cm3以上の濃度とする。この
第４の不純物領域１４０ａ、１４１ａおよび第３の不純
物領域１４０ｂ、１４１ｂには、前工程においてリン
（Ｐ）が添加されていて、第４の不純物領域１４０ａ、
１４１ａには１×１０20〜１×１０21atoms/cm3の濃度
で、第３の不純物領域１４０ｂ、１４１ｂには１×１０
16〜１×１０19atoms/cm3の濃度で含有しているが、こ
の工程で添加するボロン（Ｂ）の濃度をリン（Ｐ）濃度
の１．５から３倍となるようにすることにより、ｐチャ
ネル型ＴＦＴのソース領域およびドレイン領域として機
能するために何ら問題は生じない。
状半導体層１０４、１０６にソース領域およびドレイン
領域とする第４の不純物領域１４０、１４１を形成す
る。ここでは、ゲート電極１１８、１２０をマスクとし
てｐ型を付与する不純物元素を添加し、自己整合的に第
４の不純物領域を形成する。このとき、ｎチャネル型Ｔ
ＦＴを形成する島状半導体層１０５、１０７、１０８
は、第４のフォトマスク（ＰＭ４）を用いてレジストマ
スク１３７〜１３９を形成し全面を被覆しておく。ここ
で形成される不純物領域１４０、１４１はジボラン（Ｂ
2Ｈ6）を用いたイオンドープ法で形成する。そして、ゲ
ート電極と重ならない第４の不純物領域１４０ａ、１４
１ａのボロン（Ｂ）濃度は、３×１０20〜３×１０21at
oms/cm3となるようにする。また、ゲート電極と重なる
不純物領域１４０ｂ、１４１ｂは、ゲート絶縁膜とゲー
ト電極のテーパー部を介して不純物元素が添加されるの
で、実質的に第３の不純物領域として形成され、少なく
とも１．５×１０19atoms/cm3以上の濃度とする。この
第４の不純物領域１４０ａ、１４１ａおよび第３の不純
物領域１４０ｂ、１４１ｂには、前工程においてリン
（Ｐ）が添加されていて、第４の不純物領域１４０ａ、
１４１ａには１×１０20〜１×１０21atoms/cm3の濃度
で、第３の不純物領域１４０ｂ、１４１ｂには１×１０
16〜１×１０19atoms/cm3の濃度で含有しているが、こ
の工程で添加するボロン（Ｂ）の濃度をリン（Ｐ）濃度
の１．５から３倍となるようにすることにより、ｐチャ
ネル型ＴＦＴのソース領域およびドレイン領域として機
能するために何ら問題は生じない。
【００５５】その後、図３（Ａ）に示すように、ゲート
電極およびゲート絶縁膜上から第１の層間絶縁膜１４２
を形成する。第１の層間絶縁膜は酸化シリコン膜、酸化
窒化シリコン膜、窒化シリコン膜、またはこれらを組み
合わせた積層膜で形成すれば良い。いずれにしても第１
の層間絶縁膜１４２は無機絶縁物材料から形成する。第
１の層間絶縁膜１４２の膜厚は１００〜２００nmとす
る。ここで、酸化シリコン膜を用いる場合には、プラズ
マＣＶＤ法でＴＥＯＳとＯ2とを混合し、反応圧力４０P
a、基板温度３００〜４００℃とし、高周波（１３．５
６MHz）電力密度０．５〜０．８W/cm2で放電させて形成
することができる。また、酸化窒化シリコン膜を用いる
場合には、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3
から作製される酸化窒化シリコン膜、またはＳｉＨ4、
Ｎ2Ｏから作製される酸化窒化シリコン膜で形成すれば
良い。この場合の作製条件は反応圧力２０〜２００Pa、
基板温度３００〜４００℃とし、高周波（６０MHz）電
力密度０．１〜１．０W/cm2で形成することができる。
また、ＳｉＨ4、Ｎ2Ｏ、Ｈ2から作製される酸化窒化水
素化シリコン膜を適用しても良い。窒化シリコン膜も同
様にプラズマＣＶＤ法でＳｉＨ4、ＮＨ3から作製するこ
とが可能である。
電極およびゲート絶縁膜上から第１の層間絶縁膜１４２
を形成する。第１の層間絶縁膜は酸化シリコン膜、酸化
窒化シリコン膜、窒化シリコン膜、またはこれらを組み
合わせた積層膜で形成すれば良い。いずれにしても第１
の層間絶縁膜１４２は無機絶縁物材料から形成する。第
１の層間絶縁膜１４２の膜厚は１００〜２００nmとす
る。ここで、酸化シリコン膜を用いる場合には、プラズ
マＣＶＤ法でＴＥＯＳとＯ2とを混合し、反応圧力４０P
a、基板温度３００〜４００℃とし、高周波（１３．５
６MHz）電力密度０．５〜０．８W/cm2で放電させて形成
することができる。また、酸化窒化シリコン膜を用いる
場合には、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3
から作製される酸化窒化シリコン膜、またはＳｉＨ4、
Ｎ2Ｏから作製される酸化窒化シリコン膜で形成すれば
良い。この場合の作製条件は反応圧力２０〜２００Pa、
基板温度３００〜４００℃とし、高周波（６０MHz）電
力密度０．１〜１．０W/cm2で形成することができる。
また、ＳｉＨ4、Ｎ2Ｏ、Ｈ2から作製される酸化窒化水
素化シリコン膜を適用しても良い。窒化シリコン膜も同
様にプラズマＣＶＤ法でＳｉＨ4、ＮＨ3から作製するこ
とが可能である。
【００５６】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化する工程を行
う。この工程はファーネスアニール炉を用いる熱アニー
ル法で行う。その他に、レーザーアニール法、またはラ
ピッドサーマルアニール法（ＲＴＡ法）を適用すること
ができる。熱アニール法では酸素濃度が１ppm以下、好
ましくは０．１ppm以下の窒素雰囲気中で４００〜７０
０℃、代表的には５００〜６００℃で行うものであり、
本実施例では５５０℃で４時間の熱処理を行う。また、
基板１０１に耐熱温度が低いプラスチック基板を用いる
場合にはレーザーアニール法を適用することが好ましい
（図３（Ｂ））。
またはｐ型を付与する不純物元素を活性化する工程を行
う。この工程はファーネスアニール炉を用いる熱アニー
ル法で行う。その他に、レーザーアニール法、またはラ
ピッドサーマルアニール法（ＲＴＡ法）を適用すること
ができる。熱アニール法では酸素濃度が１ppm以下、好
ましくは０．１ppm以下の窒素雰囲気中で４００〜７０
０℃、代表的には５００〜６００℃で行うものであり、
本実施例では５５０℃で４時間の熱処理を行う。また、
基板１０１に耐熱温度が低いプラスチック基板を用いる
場合にはレーザーアニール法を適用することが好ましい
（図３（Ｂ））。
【００５７】活性化の工程に続いて、雰囲気ガスを変化
させ、３〜１００％の水素を含む雰囲気中で、３００〜
４５０℃で１〜１２時間の熱処理を行い、島状半導体層
を水素化する工程を行う。この工程は熱的に励起された
水素により島状半導体層にある１０16〜１０18/cm3のダ
ングリングボンドを終端する工程である。水素化の他の
手段として、プラズマ水素化（プラズマにより励起され
た水素を用いる）を行っても良い。いずれにしても、島
状半導体層１０４〜１０８中の欠陥密度を１０ 16/cm3以
下とすることが望ましく、そのために水素を０．０１〜
０．１atomic％程度付与すれば良い。
させ、３〜１００％の水素を含む雰囲気中で、３００〜
４５０℃で１〜１２時間の熱処理を行い、島状半導体層
を水素化する工程を行う。この工程は熱的に励起された
水素により島状半導体層にある１０16〜１０18/cm3のダ
ングリングボンドを終端する工程である。水素化の他の
手段として、プラズマ水素化（プラズマにより励起され
た水素を用いる）を行っても良い。いずれにしても、島
状半導体層１０４〜１０８中の欠陥密度を１０ 16/cm3以
下とすることが望ましく、そのために水素を０．０１〜
０．１atomic％程度付与すれば良い。
【００５８】活性化および水素化の工程が終了したら、
有機絶縁物材料からなる第２の層間絶縁膜１４３を１．
０〜２．０μmの平均厚を有して形成する。有機樹脂材
料としては、ポリイミド、アクリル、ポリアミド、ポリ
イミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用
することができる。例えば、基板に塗布後、熱重合する
タイプのポリイミドを用いる場合には、クリーンオーブ
ンを用い３００℃で焼成して形成する。また、アクリル
を用いる場合には、２液性のものを用い、主材と硬化剤
を混合した後、スピナーを用いて基板全面に塗布した
後、ホットプレートを用い８０℃で６０秒の予備加熱を
行い、さらにクリーンオーブンを用い２５０℃で６０分
焼成して形成することができる。
有機絶縁物材料からなる第２の層間絶縁膜１４３を１．
０〜２．０μmの平均厚を有して形成する。有機樹脂材
料としては、ポリイミド、アクリル、ポリアミド、ポリ
イミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用
することができる。例えば、基板に塗布後、熱重合する
タイプのポリイミドを用いる場合には、クリーンオーブ
ンを用い３００℃で焼成して形成する。また、アクリル
を用いる場合には、２液性のものを用い、主材と硬化剤
を混合した後、スピナーを用いて基板全面に塗布した
後、ホットプレートを用い８０℃で６０秒の予備加熱を
行い、さらにクリーンオーブンを用い２５０℃で６０分
焼成して形成することができる。
【００５９】このように、第２の層間絶縁膜を有機絶縁
物材料で形成することにより、表面を良好に平坦化させ
ることができる。また、有機樹脂材料は一般に誘電率が
低いので、寄生容量を低減することができる。しかし、
吸湿性があり保護膜としては適さないので、本実施例の
ように、第１の層間絶縁膜１４２として形成した酸化シ
リコン膜、酸化窒化シリコン膜、窒化シリコン膜などと
組み合わせて用いると良い。
物材料で形成することにより、表面を良好に平坦化させ
ることができる。また、有機樹脂材料は一般に誘電率が
低いので、寄生容量を低減することができる。しかし、
吸湿性があり保護膜としては適さないので、本実施例の
ように、第１の層間絶縁膜１４２として形成した酸化シ
リコン膜、酸化窒化シリコン膜、窒化シリコン膜などと
組み合わせて用いると良い。
【００６０】その後、第５のフォトマスク（ＰＭ５）を
用い、所定のパターンのレジストマスクを形成し、それ
ぞれの島状半導体層に形成されたソース領域またはドレ
イン領域に達するコンタクトホールを形成する。コンタ
クトホールの形成はドライエッチング法により行う。こ
の場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガス
を用い有機樹脂材料から成る第２の層間絶縁膜１４３を
まずエッチングし、その後、続いてエッチングガスをＣ
Ｆ4、Ｏ2として第１の層間絶縁膜１４２をエッチングす
る。さらに、島状半導体層との選択比を高めるために、
エッチングガスをＣＨＦ3に切り替えてゲート絶縁膜１
３０をエッチングすることにより、良好にコンタクトホ
ールを形成することができる。
用い、所定のパターンのレジストマスクを形成し、それ
ぞれの島状半導体層に形成されたソース領域またはドレ
イン領域に達するコンタクトホールを形成する。コンタ
クトホールの形成はドライエッチング法により行う。こ
の場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガス
を用い有機樹脂材料から成る第２の層間絶縁膜１４３を
まずエッチングし、その後、続いてエッチングガスをＣ
Ｆ4、Ｏ2として第１の層間絶縁膜１４２をエッチングす
る。さらに、島状半導体層との選択比を高めるために、
エッチングガスをＣＨＦ3に切り替えてゲート絶縁膜１
３０をエッチングすることにより、良好にコンタクトホ
ールを形成することができる。
【００６１】そして、導電性の金属膜をスパッタ法や真
空蒸着法で形成し、第６のフォトマスク（ＰＭ６）によ
りレジストマスクパターンを形成し、エッチングによっ
てソース配線１４４〜１４８とドレイン配線１４９〜１
５３を形成する。ここで、ドレイン配線１５３は画素電
極として機能するものである。また、ドレイン配線１５
４は隣の画素に帰属する画素電極を表している。図示し
ていないが、本実施例ではこの配線を、Ｔｉ膜を５０〜
１５０nmの厚さで形成し、島状半導体層のソースまたは
ドレイン領域を形成する半導体膜とコンタクトを形成
し、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３０
０〜４００nmの厚さで形成（図３（Ｃ）において１４４
ａ〜１５４ａで示す）し、さらにその上に透明導電膜を
８０〜１２０nmの厚さで形成（図３（Ｃ）において１４
４ｂ〜１５４ｂで示す）する。透明導電膜には酸化イン
ジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛
（ＺｎＯ）も適した材料であり、さらに可視光の透過率
や導電率を高めるためにガリウム（Ｇａ）を添加した酸
化亜鉛（ＺｎＯ：Ｇａ）などを好適に用いることができ
る。
空蒸着法で形成し、第６のフォトマスク（ＰＭ６）によ
りレジストマスクパターンを形成し、エッチングによっ
てソース配線１４４〜１４８とドレイン配線１４９〜１
５３を形成する。ここで、ドレイン配線１５３は画素電
極として機能するものである。また、ドレイン配線１５
４は隣の画素に帰属する画素電極を表している。図示し
ていないが、本実施例ではこの配線を、Ｔｉ膜を５０〜
１５０nmの厚さで形成し、島状半導体層のソースまたは
ドレイン領域を形成する半導体膜とコンタクトを形成
し、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３０
０〜４００nmの厚さで形成（図３（Ｃ）において１４４
ａ〜１５４ａで示す）し、さらにその上に透明導電膜を
８０〜１２０nmの厚さで形成（図３（Ｃ）において１４
４ｂ〜１５４ｂで示す）する。透明導電膜には酸化イン
ジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛
（ＺｎＯ）も適した材料であり、さらに可視光の透過率
や導電率を高めるためにガリウム（Ｇａ）を添加した酸
化亜鉛（ＺｎＯ：Ｇａ）などを好適に用いることができ
る。
【００６２】こうして６枚のフォトマスクにより、同一
の基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴと
を有した基板を完成させることができる。駆動回路には
第１のｐチャネル型ＴＦＴ（Ａ）２００ａ、第１のｎチ
ャネル型ＴＦＴ（Ａ）２０１ａ、第２のｐチャネル型Ｔ
ＦＴ（Ａ）２０２ａ、第２のｎチャネル型ＴＦＴ（Ａ）
２０３ａ、画素部には画素ＴＦＴ２０４、保持容量２０
５が形成されている。本明細書では便宜上このような基
板をアクティブマトリクス基板と呼ぶ。
の基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴと
を有した基板を完成させることができる。駆動回路には
第１のｐチャネル型ＴＦＴ（Ａ）２００ａ、第１のｎチ
ャネル型ＴＦＴ（Ａ）２０１ａ、第２のｐチャネル型Ｔ
ＦＴ（Ａ）２０２ａ、第２のｎチャネル型ＴＦＴ（Ａ）
２０３ａ、画素部には画素ＴＦＴ２０４、保持容量２０
５が形成されている。本明細書では便宜上このような基
板をアクティブマトリクス基板と呼ぶ。
【００６３】駆動回路の第１のｐチャネル型ＴＦＴ
（Ａ）２００ａには、島状半導体層１０４にチャネル形
成領域２０６、ゲート電極と重なるＬＤＤ領域２０７、
第４の不純物領域から成るソース領域２０８、ドレイン
領域２０９を有した構造となっている。第１のｎチャネ
ル型ＴＦＴ（Ａ）２０１ａには、島状半導体層１０５に
チャネル形成領域２１０、第１の不純物領域で形成され
ゲート電極１１９と重なるＬＤＤ領域２１１、およびゲ
ート電極１１９と重ならないＬＤＤ領域２６１、第２の
不純物領域で形成するソース領域２１２、ドレイン領域
２１３を有している。チャネル長３〜７μmに対して、
ゲート電極１１９と重なるＬＤＤ領域をＬovとしてその
チャネル長方向の長さは０．１〜１．５μm、好ましく
は０．３〜０．８μmとする。また、ゲート電極１１９
と重ならないＬＤＤ領域をＬoffとしてそのチャネル長
方向の長さは０．５〜３．０μm、好ましくは１．０〜
２．０μmとする。このＬovの長さはゲート電極１１９
の厚さとテーパー部の角度θ１から制御するものとし、
Ｌoffの長さは形成するレジストマスクの寸法により決
定される。
（Ａ）２００ａには、島状半導体層１０４にチャネル形
成領域２０６、ゲート電極と重なるＬＤＤ領域２０７、
第４の不純物領域から成るソース領域２０８、ドレイン
領域２０９を有した構造となっている。第１のｎチャネ
ル型ＴＦＴ（Ａ）２０１ａには、島状半導体層１０５に
チャネル形成領域２１０、第１の不純物領域で形成され
ゲート電極１１９と重なるＬＤＤ領域２１１、およびゲ
ート電極１１９と重ならないＬＤＤ領域２６１、第２の
不純物領域で形成するソース領域２１２、ドレイン領域
２１３を有している。チャネル長３〜７μmに対して、
ゲート電極１１９と重なるＬＤＤ領域をＬovとしてその
チャネル長方向の長さは０．１〜１．５μm、好ましく
は０．３〜０．８μmとする。また、ゲート電極１１９
と重ならないＬＤＤ領域をＬoffとしてそのチャネル長
方向の長さは０．５〜３．０μm、好ましくは１．０〜
２．０μmとする。このＬovの長さはゲート電極１１９
の厚さとテーパー部の角度θ１から制御するものとし、
Ｌoffの長さは形成するレジストマスクの寸法により決
定される。
【００６４】このＬＤＤ領域について図４を用いて説明
する。図４に示すのは、図３（Ｃ）の第１のｎチャネル
型ＴＦＴ（Ａ）２０１ａの部分拡大図である。ＬＤＤ領
域（Ｌov）２１１はゲート電極のテーパー部の下に形成
される。また、ＬＤＤ領域（Ｌoff）２６１はゲート電
極と重ならないように形成されている。このとき、ＬＤ
Ｄ領域（Ｌov）におけるリン（Ｐ）の濃度分布は２３２
の曲線で示されるようにチャネル形成領域２１１から遠
ざかるにつれて増加する。この増加の割合は、イオンド
ープにおける加速電圧やドーズ量などの条件、ゲート電
極のテーパー部の角度θ１やゲート電極１１９の厚さに
よって異なってくる。このように、ゲート電極の端部を
テーパー形状として、そのテーパー部を通して不純物元
素を添加することにより、テーパー部の下に存在する半
導体層中に、徐々に前記不純物元素の濃度が変化するよ
うな不純物領域を形成することができる。一方、ＬＤＤ
領域（Ｌoff）２６１の濃度はその領域内で一定なもの
とする。本発明はこのような不純物領域を積極的に活用
する。ｎチャネル型ＴＦＴにおいてこのようなＬＤＤ領
域（Ｌov）を形成することにより、ドレイン領域近傍に
発生する高電界を緩和して、ホットキャリアの発生を防
ぎ、ＴＦＴの劣化を防止することができる。また、ＬＤ
Ｄ領域（Ｌoff）はオフ電流値を低減させるのに効果的
に作用する。そして、このような機能の異なるＬＤＤ領
域を一つのＴＦＴに設けることにより、その電気的特性
を高めることができる。
する。図４に示すのは、図３（Ｃ）の第１のｎチャネル
型ＴＦＴ（Ａ）２０１ａの部分拡大図である。ＬＤＤ領
域（Ｌov）２１１はゲート電極のテーパー部の下に形成
される。また、ＬＤＤ領域（Ｌoff）２６１はゲート電
極と重ならないように形成されている。このとき、ＬＤ
Ｄ領域（Ｌov）におけるリン（Ｐ）の濃度分布は２３２
の曲線で示されるようにチャネル形成領域２１１から遠
ざかるにつれて増加する。この増加の割合は、イオンド
ープにおける加速電圧やドーズ量などの条件、ゲート電
極のテーパー部の角度θ１やゲート電極１１９の厚さに
よって異なってくる。このように、ゲート電極の端部を
テーパー形状として、そのテーパー部を通して不純物元
素を添加することにより、テーパー部の下に存在する半
導体層中に、徐々に前記不純物元素の濃度が変化するよ
うな不純物領域を形成することができる。一方、ＬＤＤ
領域（Ｌoff）２６１の濃度はその領域内で一定なもの
とする。本発明はこのような不純物領域を積極的に活用
する。ｎチャネル型ＴＦＴにおいてこのようなＬＤＤ領
域（Ｌov）を形成することにより、ドレイン領域近傍に
発生する高電界を緩和して、ホットキャリアの発生を防
ぎ、ＴＦＴの劣化を防止することができる。また、ＬＤ
Ｄ領域（Ｌoff）はオフ電流値を低減させるのに効果的
に作用する。そして、このような機能の異なるＬＤＤ領
域を一つのＴＦＴに設けることにより、その電気的特性
を高めることができる。
【００６５】駆動回路の第２のｐチャネル型ＴＦＴ
（Ａ）２０２ａは同様に、島状半導体層１０６にチャネ
ル形成領域２１４、ゲート電極１２０と重なるＬＤＤ領
域２１５、第４の不純物領域で形成されるソース領域２
１６、ドレイン領域２１７を有した構造となっている。
第２のｎチャネル型ＴＦＴ（Ａ）２０３ａには、島状半
導体層１０７にチャネル形成領域２１８、ゲート電極１
２１と重なるＬＤＤ領域（Ｌov）２１９、ゲート電極１
２１と重ならないＬＤＤ領域（Ｌoff）２６２、第２の
不純物領域で形成するソース領域２２０、ドレイン領域
２２１を有している。ＬＤＤ領域（Ｌov）２１９はＬＤ
Ｄ領域（Ｌov）２１１と、ＬＤＤ領域（Ｌoff）２６２
はＬＤＤ領域（Ｌoff）２６１とそれぞれ同じ構成とす
る。
（Ａ）２０２ａは同様に、島状半導体層１０６にチャネ
ル形成領域２１４、ゲート電極１２０と重なるＬＤＤ領
域２１５、第４の不純物領域で形成されるソース領域２
１６、ドレイン領域２１７を有した構造となっている。
第２のｎチャネル型ＴＦＴ（Ａ）２０３ａには、島状半
導体層１０７にチャネル形成領域２１８、ゲート電極１
２１と重なるＬＤＤ領域（Ｌov）２１９、ゲート電極１
２１と重ならないＬＤＤ領域（Ｌoff）２６２、第２の
不純物領域で形成するソース領域２２０、ドレイン領域
２２１を有している。ＬＤＤ領域（Ｌov）２１９はＬＤ
Ｄ領域（Ｌov）２１１と、ＬＤＤ領域（Ｌoff）２６２
はＬＤＤ領域（Ｌoff）２６１とそれぞれ同じ構成とす
る。
【００６６】画素ＴＦＴ２０４には、島状半導体層１０
８にチャネル形成領域２２２ａ、２２２ｂ、第１の不純
物領域で形成し、ゲート電極１２２と重なるＬＤＤ領域
（Ｌov）２２３ａ、２２３ｂ、ゲート電極１２２と重な
らないＬＤＤ領域（Ｌoff）２６３ａ、２６３ｂ、第２
の不純物領域で形成するソースまたはドレイン領域２２
５〜２２７を有している。ＬＤＤ領域（Ｌov）２２３
ａ、２２３ｂはＬＤＤ領域（Ｌov）２１１と、ＬＤＤ領
域（Ｌoff）２６３ａ、２６３ｂはＬＤＤ領域（Ｌoff）
２６１とそれぞれ同じ構成とする。さらに、容量配線１
２３と、ゲート絶縁膜と、画素ＴＦＴ２０４のドレイン
領域２２７に接続する半導体層２２８、２２９とから保
持容量２０５が形成されている。図３（Ｃ）では、駆動
回路のｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを
一対のソース・ドレイン間に一つのゲート電極を設けた
シングルゲートの構造とし、画素ＴＦＴをダブルゲート
構造としたが、これらのＴＦＴはいずれもシングルゲー
ト構造としても良いし、複数のゲート電極を一対のソー
ス・ドレイン間に設けたマルチゲート構造としても差し
支えない。
８にチャネル形成領域２２２ａ、２２２ｂ、第１の不純
物領域で形成し、ゲート電極１２２と重なるＬＤＤ領域
（Ｌov）２２３ａ、２２３ｂ、ゲート電極１２２と重な
らないＬＤＤ領域（Ｌoff）２６３ａ、２６３ｂ、第２
の不純物領域で形成するソースまたはドレイン領域２２
５〜２２７を有している。ＬＤＤ領域（Ｌov）２２３
ａ、２２３ｂはＬＤＤ領域（Ｌov）２１１と、ＬＤＤ領
域（Ｌoff）２６３ａ、２６３ｂはＬＤＤ領域（Ｌoff）
２６１とそれぞれ同じ構成とする。さらに、容量配線１
２３と、ゲート絶縁膜と、画素ＴＦＴ２０４のドレイン
領域２２７に接続する半導体層２２８、２２９とから保
持容量２０５が形成されている。図３（Ｃ）では、駆動
回路のｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを
一対のソース・ドレイン間に一つのゲート電極を設けた
シングルゲートの構造とし、画素ＴＦＴをダブルゲート
構造としたが、これらのＴＦＴはいずれもシングルゲー
ト構造としても良いし、複数のゲート電極を一対のソー
ス・ドレイン間に設けたマルチゲート構造としても差し
支えない。
【００６７】図１０は画素部のほぼ一画素分を示す上面
図である。図中に示すＡ−Ａ'断面が図３（Ｃ）に示す
画素部の断面図に対応している。画素ＴＦＴ２０４は、
ゲート電極１２２は図示されていないゲート絶縁膜を介
してその下の島状半導体層１０８と交差し、さらに複数
の島状半導体層に跨って延在してゲート配線を兼ねてい
る。図示はしていないが、島状半導体層には、図３
（Ｃ）で説明したソース領域、ドレイン領域、ＬＤＤ領
域が形成されている。また、２３０はソース配線１４８
とソース領域２２５とのコンタクト部、２３１はドレイ
ン配線１５３とドレイン領域２２７とのコンタクト部で
ある。保持容量２０５は、画素ＴＦＴ２０４のドレイン
領域２２７から延在する半導体層２２８、２２９とゲー
ト絶縁膜を介して容量配線１２３が重なる領域で形成さ
れている。この構成において半導体層２２８には、価電
子制御を目的とした不純物元素は添加されていない。
図である。図中に示すＡ−Ａ'断面が図３（Ｃ）に示す
画素部の断面図に対応している。画素ＴＦＴ２０４は、
ゲート電極１２２は図示されていないゲート絶縁膜を介
してその下の島状半導体層１０８と交差し、さらに複数
の島状半導体層に跨って延在してゲート配線を兼ねてい
る。図示はしていないが、島状半導体層には、図３
（Ｃ）で説明したソース領域、ドレイン領域、ＬＤＤ領
域が形成されている。また、２３０はソース配線１４８
とソース領域２２５とのコンタクト部、２３１はドレイ
ン配線１５３とドレイン領域２２７とのコンタクト部で
ある。保持容量２０５は、画素ＴＦＴ２０４のドレイン
領域２２７から延在する半導体層２２８、２２９とゲー
ト絶縁膜を介して容量配線１２３が重なる領域で形成さ
れている。この構成において半導体層２２８には、価電
子制御を目的とした不純物元素は添加されていない。
【００６８】以上の様な構成は、画素ＴＦＴおよび駆動
回路が要求する仕様に応じて各回路を構成するＴＦＴの
構造を最適化し、半導体装置の動作性能と信頼性を向上
させることを可能としている。さらにゲート電極を耐熱
性を有する導電性材料で形成することによりＬＤＤ領域
やソース領域およびドレイン領域の活性化を容易として
いる。
回路が要求する仕様に応じて各回路を構成するＴＦＴの
構造を最適化し、半導体装置の動作性能と信頼性を向上
させることを可能としている。さらにゲート電極を耐熱
性を有する導電性材料で形成することによりＬＤＤ領域
やソース領域およびドレイン領域の活性化を容易として
いる。
【００６９】さらに、ゲート電極にゲート絶縁膜を介し
て重なるＬＤＤ領域を形成する際に、導電型を制御する
目的で添加した不純物元素に濃度勾配を持たせてＬＤＤ
領域を形成することで、特にドレイン領域近傍における
電界緩和効果が高まることが期待できる。さらに、ゲー
ト電極と重ならないＬＤＤ領域を設けることでオフ電流
値を低減させることが可能となる。
て重なるＬＤＤ領域を形成する際に、導電型を制御する
目的で添加した不純物元素に濃度勾配を持たせてＬＤＤ
領域を形成することで、特にドレイン領域近傍における
電界緩和効果が高まることが期待できる。さらに、ゲー
ト電極と重ならないＬＤＤ領域を設けることでオフ電流
値を低減させることが可能となる。
【００７０】アクティブマトリクス型の液晶表示装置の
場合、第１のｐチャネル型ＴＦＴ（Ａ）２００ａと第１
のｎチャネル型ＴＦＴ（Ａ）２０１ａは高速動作を重視
するシフトレジスタ回路、バッファ回路、レベルシフタ
回路などを形成するのに用いる。図３（Ｃ）ではこれら
の回路をロジック回路部として表している。第１のｎチ
ャネル型ＴＦＴ（Ａ）２０１ａのＬＤＤ領域２１１はホ
ットキャリア対策を重視した構造となっている。さら
に、耐圧を高め動作を安定化させるために、図８（Ａ）
で示すようにこのロジック回路部のＴＦＴを第１のｐチ
ャネル型ＴＦＴ（Ｂ）２００ｂと第１のｎチャネル型Ｔ
ＦＴ（Ｂ）２０１ｂで形成しても良い。このＴＦＴは、
一対のソース・ドレイン間に２つのゲート電極を設けた
ダブルゲート構造であり、このようなＴＦＴは本実施例
の工程を用いて同様に作製できる。第１のｐチャネル型
ＴＦＴ（Ｂ）２００ｂには、島状半導体層にチャネル形
成領域２３６ａ、２３６ｂ、第３の不純物領域から成り
ゲート電極１１８と重なるＬＤＤ領域２３７ａ、２３７
ｂ、第４の不純物領域から成るソース領域２３８とドレ
イン領域２３９、２４０を有した構造となっている。第
１のｎチャネル型ＴＦＴ（Ｂ）２０１ｂには、島状半導
体層にチャネル形成領域２４１ａ、２４１ｂ、第１の不
純物領域で形成されゲート電極１１９と重なるＬＤＤ領
域（Ｌov）２４２ａ、２４２ｂ、ゲート電極１１９と重
ならないＬＤＤ領域（Ｌoff）２６４ａ、２６４ｂ、第
２の不純物領域で形成するソース領域２４３とドレイン
領域２４４、２４５を有している。チャネル長はいずれ
も３〜７μmとして、Ｌovの長さを０．１〜１．５μm、
好ましくは０．３〜０．８μmとし、Ｌoffの長さを０．
５〜３．０μm、好ましくは１．５〜２．０μmとする。
図８（Ａ）のような構成とすることで耐圧を高めること
ができる。
場合、第１のｐチャネル型ＴＦＴ（Ａ）２００ａと第１
のｎチャネル型ＴＦＴ（Ａ）２０１ａは高速動作を重視
するシフトレジスタ回路、バッファ回路、レベルシフタ
回路などを形成するのに用いる。図３（Ｃ）ではこれら
の回路をロジック回路部として表している。第１のｎチ
ャネル型ＴＦＴ（Ａ）２０１ａのＬＤＤ領域２１１はホ
ットキャリア対策を重視した構造となっている。さら
に、耐圧を高め動作を安定化させるために、図８（Ａ）
で示すようにこのロジック回路部のＴＦＴを第１のｐチ
ャネル型ＴＦＴ（Ｂ）２００ｂと第１のｎチャネル型Ｔ
ＦＴ（Ｂ）２０１ｂで形成しても良い。このＴＦＴは、
一対のソース・ドレイン間に２つのゲート電極を設けた
ダブルゲート構造であり、このようなＴＦＴは本実施例
の工程を用いて同様に作製できる。第１のｐチャネル型
ＴＦＴ（Ｂ）２００ｂには、島状半導体層にチャネル形
成領域２３６ａ、２３６ｂ、第３の不純物領域から成り
ゲート電極１１８と重なるＬＤＤ領域２３７ａ、２３７
ｂ、第４の不純物領域から成るソース領域２３８とドレ
イン領域２３９、２４０を有した構造となっている。第
１のｎチャネル型ＴＦＴ（Ｂ）２０１ｂには、島状半導
体層にチャネル形成領域２４１ａ、２４１ｂ、第１の不
純物領域で形成されゲート電極１１９と重なるＬＤＤ領
域（Ｌov）２４２ａ、２４２ｂ、ゲート電極１１９と重
ならないＬＤＤ領域（Ｌoff）２６４ａ、２６４ｂ、第
２の不純物領域で形成するソース領域２４３とドレイン
領域２４４、２４５を有している。チャネル長はいずれ
も３〜７μmとして、Ｌovの長さを０．１〜１．５μm、
好ましくは０．３〜０．８μmとし、Ｌoffの長さを０．
５〜３．０μm、好ましくは１．５〜２．０μmとする。
図８（Ａ）のような構成とすることで耐圧を高めること
ができる。
【００７１】また、アナログスイッチで構成するサンプ
リング回路には、同様な構成とした第２のｐチャネル型
ＴＦＴ（Ａ）２０２ａと第２のｎチャネル型ＴＦＴ
（Ａ）２０３ａを適用することができる。サンプリング
回路はホットキャリア対策と低オフ電流動作が重視され
るので、図８（Ｂ）で示すようにこの回路のＴＦＴを第
２のｐチャネル型ＴＦＴ（Ｂ）２０２ｂと第２のｎチャ
ネル型ＴＦＴ（Ｂ）２０３ｂで形成しても良い。この第
２のｐチャネル型ＴＦＴ（Ｂ）２０２ｂは、一対のソー
ス・ドレイン間に３つのゲート電極を設けたトリプルゲ
ート構造であり、このようなＴＦＴは本実施例の工程を
用いて同様に作製できる。第２のｐチャネル型ＴＦＴ
（Ｂ）２０２ｂには、島状半導体層にチャネル形成領域
２４６ａ、２４６ｂ、２４６ｃ、第３の不純物領域から
成りゲート電極１２０と重なるＬＤＤ領域２４７ａ、２
４７ｂ、２４７ｃ、第４の不純物領域から成るソース領
域２４９とドレイン領域２５０〜２５２を有した構造と
なっている。第２のｎチャネル型ＴＦＴ（Ｂ）２０３ｂ
には、島状半導体層にチャネル形成領域２５３ａ、２５
３ｂ、第１の不純物領域で形成されゲート電極１２１と
重なるＬＤＤ領域（Ｌov）２５４ａ、２５４ｂ、ゲート
電極１２１と重ならないＬＤＤ領域（Ｌoff）２６５
ａ、２６５ｂ、第２の不純物領域で形成するソース領域
２５５とドレイン領域２５６、２５７を有している。図
８（Ｂ）のような構成とすることでオフ電流値を低減さ
せることができる。
リング回路には、同様な構成とした第２のｐチャネル型
ＴＦＴ（Ａ）２０２ａと第２のｎチャネル型ＴＦＴ
（Ａ）２０３ａを適用することができる。サンプリング
回路はホットキャリア対策と低オフ電流動作が重視され
るので、図８（Ｂ）で示すようにこの回路のＴＦＴを第
２のｐチャネル型ＴＦＴ（Ｂ）２０２ｂと第２のｎチャ
ネル型ＴＦＴ（Ｂ）２０３ｂで形成しても良い。この第
２のｐチャネル型ＴＦＴ（Ｂ）２０２ｂは、一対のソー
ス・ドレイン間に３つのゲート電極を設けたトリプルゲ
ート構造であり、このようなＴＦＴは本実施例の工程を
用いて同様に作製できる。第２のｐチャネル型ＴＦＴ
（Ｂ）２０２ｂには、島状半導体層にチャネル形成領域
２４６ａ、２４６ｂ、２４６ｃ、第３の不純物領域から
成りゲート電極１２０と重なるＬＤＤ領域２４７ａ、２
４７ｂ、２４７ｃ、第４の不純物領域から成るソース領
域２４９とドレイン領域２５０〜２５２を有した構造と
なっている。第２のｎチャネル型ＴＦＴ（Ｂ）２０３ｂ
には、島状半導体層にチャネル形成領域２５３ａ、２５
３ｂ、第１の不純物領域で形成されゲート電極１２１と
重なるＬＤＤ領域（Ｌov）２５４ａ、２５４ｂ、ゲート
電極１２１と重ならないＬＤＤ領域（Ｌoff）２６５
ａ、２６５ｂ、第２の不純物領域で形成するソース領域
２５５とドレイン領域２５６、２５７を有している。図
８（Ｂ）のような構成とすることでオフ電流値を低減さ
せることができる。
【００７２】このように、ＴＦＴのゲート電極の構成を
シングルゲート構造とするか、複数のゲート電極を一対
のソース・ドレイン間に設けたマルチゲート構造とする
かは、回路の特性に応じて実施者が適宣選択すれば良
い。そして、本実施例で完成したアクティブマトリクス
基板を用いることで反射型の液晶表示装置を作製するこ
とができる。
シングルゲート構造とするか、複数のゲート電極を一対
のソース・ドレイン間に設けたマルチゲート構造とする
かは、回路の特性に応じて実施者が適宣選択すれば良
い。そして、本実施例で完成したアクティブマトリクス
基板を用いることで反射型の液晶表示装置を作製するこ
とができる。
【００７３】［実施例２］実施例１ではゲート電極の材
料にＷやＴａなどの耐熱性導電性材料を用いる例を示し
た。このような材料を用いる理由は、ゲート電極形成後
に導電型の制御を目的として半導体層に添加した不純物
元素を４００〜７００℃の熱アニールによって活性化さ
せる必要があり、その工程を実施する上でゲート電極に
耐熱性を持たせる必要があるためである。しかしなが
ら、このような耐熱性導電性材料は面積抵抗で１０Ω程
度あり、画面サイズが４インチクラスかそれ以上の液晶
表示装置には必ずしも適していなかった。ゲート電極に
接続するゲート配線を同じ材料で形成すると、基板上に
おける引回し長さが必然的に大きくなり、配線抵抗の影
響による配線遅延の問題を無視することができなくなる
ためである。
料にＷやＴａなどの耐熱性導電性材料を用いる例を示し
た。このような材料を用いる理由は、ゲート電極形成後
に導電型の制御を目的として半導体層に添加した不純物
元素を４００〜７００℃の熱アニールによって活性化さ
せる必要があり、その工程を実施する上でゲート電極に
耐熱性を持たせる必要があるためである。しかしなが
ら、このような耐熱性導電性材料は面積抵抗で１０Ω程
度あり、画面サイズが４インチクラスかそれ以上の液晶
表示装置には必ずしも適していなかった。ゲート電極に
接続するゲート配線を同じ材料で形成すると、基板上に
おける引回し長さが必然的に大きくなり、配線抵抗の影
響による配線遅延の問題を無視することができなくなる
ためである。
【００７４】例えば、画素密度がＶＧＡの場合、４８０
本のゲート配線と６４０本のソース配線が形成され、Ｘ
ＧＡの場合には７６８本のゲート配線と１０２４本のソ
ース配線が形成される。表示領域の画面サイズは、１３
インチクラスの場合対角線の長さは３４０mmとなり、１
８インチクラスの場合には４６０mmとなる。本実施例で
はこのような液晶表示装置を実現する手段として、ゲー
ト配線をＡｌや銅（Ｃｕ）などの低抵抗導電性材料で形
成する方法について図５を用いて説明する。
本のゲート配線と６４０本のソース配線が形成され、Ｘ
ＧＡの場合には７６８本のゲート配線と１０２４本のソ
ース配線が形成される。表示領域の画面サイズは、１３
インチクラスの場合対角線の長さは３４０mmとなり、１
８インチクラスの場合には４６０mmとなる。本実施例で
はこのような液晶表示装置を実現する手段として、ゲー
ト配線をＡｌや銅（Ｃｕ）などの低抵抗導電性材料で形
成する方法について図５を用いて説明する。
【００７５】まず、実施例１と同様にして図１（Ａ）〜
図２（Ｄ）に示す工程を行う。そして導電型の制御を目
的として、それぞれの島状半導体層に添加された不純物
元素を活性化する工程を行う。この工程はファーネスア
ニール炉を用いる熱アニール法で行う。その他に、レー
ザーアニール法、またはラピッドサーマルアニール法
（ＲＴＡ法）を適用することができる。熱アニール法で
は酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒
素雰囲気中で４００〜７００℃、代表的には５００〜６
００℃で行うものであり、本実施例では５００℃で４時
間の熱処理を行う。
図２（Ｄ）に示す工程を行う。そして導電型の制御を目
的として、それぞれの島状半導体層に添加された不純物
元素を活性化する工程を行う。この工程はファーネスア
ニール炉を用いる熱アニール法で行う。その他に、レー
ザーアニール法、またはラピッドサーマルアニール法
（ＲＴＡ法）を適用することができる。熱アニール法で
は酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒
素雰囲気中で４００〜７００℃、代表的には５００〜６
００℃で行うものであり、本実施例では５００℃で４時
間の熱処理を行う。
【００７６】この熱処理において、ゲート電極１１８〜
１２２と容量配線１２３を形成する導電層（Ｂ）１１８
ｂ〜１２３ｂは、表面から５〜８０nmの厚さで導電層
（Ｃ）１１８ｃ〜１２３ｃが形成される。例えば、導電
層（Ｂ）１１８ｂ〜１２３ｂがタングステン（Ｗ）の場
合には窒化タングステン（ＷＮ）が形成され、タンタル
（Ｔａ）の場合には窒化タンタル（ＴａＮ）が形成され
る。また、導電層（Ｃ）１１８ｃ〜１２３ｃは、窒素ま
たはアンモニアなどを用いた窒素を含むプラズマ雰囲気
にゲート電極１１８〜１２３を晒しても同様に形成する
ことができる。さらに、３〜１００％の水素を含む雰囲
気中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状半導体層を水素化する工程を行う。この工程は
熱的に励起された水素により半導体層のダングリングボ
ンドを終端する工程である。水素化の他の手段として、
プラズマ水素化（プラズマにより励起された水素を用い
る）を行っても良い（図５（Ａ））。
１２２と容量配線１２３を形成する導電層（Ｂ）１１８
ｂ〜１２３ｂは、表面から５〜８０nmの厚さで導電層
（Ｃ）１１８ｃ〜１２３ｃが形成される。例えば、導電
層（Ｂ）１１８ｂ〜１２３ｂがタングステン（Ｗ）の場
合には窒化タングステン（ＷＮ）が形成され、タンタル
（Ｔａ）の場合には窒化タンタル（ＴａＮ）が形成され
る。また、導電層（Ｃ）１１８ｃ〜１２３ｃは、窒素ま
たはアンモニアなどを用いた窒素を含むプラズマ雰囲気
にゲート電極１１８〜１２３を晒しても同様に形成する
ことができる。さらに、３〜１００％の水素を含む雰囲
気中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状半導体層を水素化する工程を行う。この工程は
熱的に励起された水素により半導体層のダングリングボ
ンドを終端する工程である。水素化の他の手段として、
プラズマ水素化（プラズマにより励起された水素を用い
る）を行っても良い（図５（Ａ））。
【００７７】活性化および水素化の工程が終了したら、
ゲート配線を低抵抗導電性材料で形成する。低抵抗導電
性層はＡｌやＣｕを主成分とする導電層（Ｄ）で形成す
る。例えば、Ｔｉを０．１〜２重量％含むＡｌ膜を導電
層（Ｄ）として全面に形成する（図示せず）。導電層
（Ｄ）は２００〜４００nm（好ましくは２５０〜３５０
nm）とすれば良い。そして、フォトマスクを用いて所定
のレジストパターンを形成し、エッチング処理して、ゲ
ート配線２３３、２３４と容量配線２３５を形成する。
エッチング処理はリン酸系のエッチング溶液によるウエ
ットエッチングで導電層（Ｄ）を除去することにより、
下地との選択加工性を保ってゲート配線を形成すること
ができる。そして第１の層間絶縁膜２９０を実施例１と
同様にして形成する（図５（Ｂ））。
ゲート配線を低抵抗導電性材料で形成する。低抵抗導電
性層はＡｌやＣｕを主成分とする導電層（Ｄ）で形成す
る。例えば、Ｔｉを０．１〜２重量％含むＡｌ膜を導電
層（Ｄ）として全面に形成する（図示せず）。導電層
（Ｄ）は２００〜４００nm（好ましくは２５０〜３５０
nm）とすれば良い。そして、フォトマスクを用いて所定
のレジストパターンを形成し、エッチング処理して、ゲ
ート配線２３３、２３４と容量配線２３５を形成する。
エッチング処理はリン酸系のエッチング溶液によるウエ
ットエッチングで導電層（Ｄ）を除去することにより、
下地との選択加工性を保ってゲート配線を形成すること
ができる。そして第１の層間絶縁膜２９０を実施例１と
同様にして形成する（図５（Ｂ））。
【００７８】その後、実施例１と同様にして有機絶縁物
材料から成る第２の層間絶縁膜１４７、ソース配線１４
８〜１５１、１６７、ドレイン配線１５３〜１５６、１
６８を形成してアクティブマトリクス基板を完成させる
ことができる。図６（Ａ）、（Ｂ）はこの状態の上面図
を示し、図６（Ａ）のＢ−Ｂ'断面および図６（Ｂ）の
Ｃ−Ｃ'断面は図５（Ｃ）のＡ−Ａ'およびＣ−Ｃ'に対
応している。図６（Ａ）、（Ｂ）ではゲート絶縁膜、第
１の層間絶縁膜、第２の層間絶縁膜を省略して示してい
るが、島状半導体層１０４、１０５、１０８の図示され
ていないソースおよびドレイン領域にソース配線１４
４、１４５、１４８とドレイン配線１４９、１５０、１
５３がコンタクトホールを介して接続している。また、
図６（Ａ）のＤ−Ｄ'断面および図６（Ｂ）のＥ−Ｅ'断
面を図７（Ａ）と（Ｂ）にそれぞれ示す。ゲート配線２
３３はゲート電極１１８、１１９と、またゲート配線２
３４はゲート電極１２２と島状半導体層１０４、１０
５、１０８の外側で重なるように形成され、導電層
（Ｃ）と導電層（Ｄ）が接触して電気的に導通してい
る。このようにゲート配線低抵抗導電性材料で形成する
ことにより、配線抵抗を十分低減できる。従って、画素
部（画面サイズ）が４インチクラス以上の表示装置に適
用することができる。
材料から成る第２の層間絶縁膜１４７、ソース配線１４
８〜１５１、１６７、ドレイン配線１５３〜１５６、１
６８を形成してアクティブマトリクス基板を完成させる
ことができる。図６（Ａ）、（Ｂ）はこの状態の上面図
を示し、図６（Ａ）のＢ−Ｂ'断面および図６（Ｂ）の
Ｃ−Ｃ'断面は図５（Ｃ）のＡ−Ａ'およびＣ−Ｃ'に対
応している。図６（Ａ）、（Ｂ）ではゲート絶縁膜、第
１の層間絶縁膜、第２の層間絶縁膜を省略して示してい
るが、島状半導体層１０４、１０５、１０８の図示され
ていないソースおよびドレイン領域にソース配線１４
４、１４５、１４８とドレイン配線１４９、１５０、１
５３がコンタクトホールを介して接続している。また、
図６（Ａ）のＤ−Ｄ'断面および図６（Ｂ）のＥ−Ｅ'断
面を図７（Ａ）と（Ｂ）にそれぞれ示す。ゲート配線２
３３はゲート電極１１８、１１９と、またゲート配線２
３４はゲート電極１２２と島状半導体層１０４、１０
５、１０８の外側で重なるように形成され、導電層
（Ｃ）と導電層（Ｄ）が接触して電気的に導通してい
る。このようにゲート配線低抵抗導電性材料で形成する
ことにより、配線抵抗を十分低減できる。従って、画素
部（画面サイズ）が４インチクラス以上の表示装置に適
用することができる。
【００７９】［実施例３］実施例１で作製したアクティ
ブマトリクス基板はそのまま反射型の液晶表示装置に適
用することができる。一方、透過型の液晶表示装置とす
る場合には画素部の各画素に設ける画素電極を透明電極
で形成すれば良い。本実施例では透過型の液晶表示装置
に対応するアクティブマトリクス基板の作製方法につい
て図９を用いて説明する。
ブマトリクス基板はそのまま反射型の液晶表示装置に適
用することができる。一方、透過型の液晶表示装置とす
る場合には画素部の各画素に設ける画素電極を透明電極
で形成すれば良い。本実施例では透過型の液晶表示装置
に対応するアクティブマトリクス基板の作製方法につい
て図９を用いて説明する。
【００８０】アクティブマトリクス基板は実施例１と同
様に作製する。図９（Ａ）では、ソース配線とドレイン
配線は導電性の金属膜をスパッタ法や真空蒸着法で形成
する。ドレイン配線２５６を例としてこの構成を図９
（Ｂ）で詳細に説明すると、Ｔｉ膜２５６ａを５０〜１
５０nmの厚さで形成し、島状半導体層のソースまたはド
レイン領域を形成する半導体膜とコンタクトを形成す
る。そのＴｉ膜２５６ａ上に重ねてアルミニウム（Ａ
ｌ）膜２５６ｂを３００〜４００nmの厚さで形成し、さ
らにＴｉ膜２５６ｃまたは窒化チタン（ＴｉＮ）膜を１
００〜２００nmの厚さで形成して３層構造とする。その
後、透明導電膜を全面に形成し、フォトマスクを用いた
パターニング処理およびエッチング処理により画素電極
２５７を形成する。画素電極２５７は、有機樹脂材料か
ら成る第２の層間絶縁膜上に形成され、画素ＴＦＴ２０
４のドレイン配線２５６と重なる部分を設け電気的な接
続を形成している。
様に作製する。図９（Ａ）では、ソース配線とドレイン
配線は導電性の金属膜をスパッタ法や真空蒸着法で形成
する。ドレイン配線２５６を例としてこの構成を図９
（Ｂ）で詳細に説明すると、Ｔｉ膜２５６ａを５０〜１
５０nmの厚さで形成し、島状半導体層のソースまたはド
レイン領域を形成する半導体膜とコンタクトを形成す
る。そのＴｉ膜２５６ａ上に重ねてアルミニウム（Ａ
ｌ）膜２５６ｂを３００〜４００nmの厚さで形成し、さ
らにＴｉ膜２５６ｃまたは窒化チタン（ＴｉＮ）膜を１
００〜２００nmの厚さで形成して３層構造とする。その
後、透明導電膜を全面に形成し、フォトマスクを用いた
パターニング処理およびエッチング処理により画素電極
２５７を形成する。画素電極２５７は、有機樹脂材料か
ら成る第２の層間絶縁膜上に形成され、画素ＴＦＴ２０
４のドレイン配線２５６と重なる部分を設け電気的な接
続を形成している。
【００８１】図９（Ｃ）では最初に第２の層間絶縁膜１
４３上に透明導電膜を形成し、パターニング処理および
エッチング処理をして画素電極２５８を形成した後、ド
レイン配線２５９を画素電極２５８と重なる部分を設け
て形成した例である。ドレイン配線２５９は、図９
（Ｄ）で示すようにＴｉ膜２５９ａを５０〜１５０nmの
厚さで形成し、島状半導体層のソースまたはドレイン領
域を形成する半導体膜とコンタクトを形成し、そのＴｉ
膜２５９ａ上に重ねてＡｌ膜２５９ｂを３００〜４００
nmの厚さで形成して設ける。この構成にすると、画素電
極２５８はドレイン配線２５９を形成するＴｉ膜２５９
ａのみと接触することになる。その結果、透明導電膜材
料とＡｌとが直接接し反応するのを確実に防止できる。
４３上に透明導電膜を形成し、パターニング処理および
エッチング処理をして画素電極２５８を形成した後、ド
レイン配線２５９を画素電極２５８と重なる部分を設け
て形成した例である。ドレイン配線２５９は、図９
（Ｄ）で示すようにＴｉ膜２５９ａを５０〜１５０nmの
厚さで形成し、島状半導体層のソースまたはドレイン領
域を形成する半導体膜とコンタクトを形成し、そのＴｉ
膜２５９ａ上に重ねてＡｌ膜２５９ｂを３００〜４００
nmの厚さで形成して設ける。この構成にすると、画素電
極２５８はドレイン配線２５９を形成するＴｉ膜２５９
ａのみと接触することになる。その結果、透明導電膜材
料とＡｌとが直接接し反応するのを確実に防止できる。
【００８２】透明導電膜の材料は、酸化インジウム（Ｉ
ｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―Ｓ
ｎＯ2；ＩＴＯ）などをスパッタ法や真空蒸着法などを
用いて形成して用いることができる。このような材料の
エッチング処理は塩酸系の溶液により行う。しかし、特
にＩＴＯのエッチングは残渣が発生しやすいので、エッ
チング加工性を改善するために酸化インジウム酸化亜鉛
合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジ
ウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯに対して
熱安定性にも優れているので、図９（Ａ）、（Ｂ）の構
成においてドレイン配線２５６の端面で、Ａｌ膜２５６
ｂが画素電極２５７と接触して腐蝕反応をすることを防
止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材料で
あり、さらに可視光の透過率や導電率を高めるためにガ
リウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）な
どを用いることができる。
ｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―Ｓ
ｎＯ2；ＩＴＯ）などをスパッタ法や真空蒸着法などを
用いて形成して用いることができる。このような材料の
エッチング処理は塩酸系の溶液により行う。しかし、特
にＩＴＯのエッチングは残渣が発生しやすいので、エッ
チング加工性を改善するために酸化インジウム酸化亜鉛
合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジ
ウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯに対して
熱安定性にも優れているので、図９（Ａ）、（Ｂ）の構
成においてドレイン配線２５６の端面で、Ａｌ膜２５６
ｂが画素電極２５７と接触して腐蝕反応をすることを防
止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材料で
あり、さらに可視光の透過率や導電率を高めるためにガ
リウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）な
どを用いることができる。
【００８３】実施例１では反射型の液晶表示装置を作製
できるアクティブマトリクス基板を６枚のフォトマスク
により作製したが、さらに１枚のフォトマスクの追加
（合計７枚）で、透過型の液晶表示装置に対応したアク
ティブマトリクス基板を完成させることができる。本実
施例では、実施例１と同様な工程として説明したが、こ
のような構成は実施例２で示すアクティブマトリクス基
板に適用することができる。
できるアクティブマトリクス基板を６枚のフォトマスク
により作製したが、さらに１枚のフォトマスクの追加
（合計７枚）で、透過型の液晶表示装置に対応したアク
ティブマトリクス基板を完成させることができる。本実
施例では、実施例１と同様な工程として説明したが、こ
のような構成は実施例２で示すアクティブマトリクス基
板に適用することができる。
【００８４】［実施例４］本実施例では、実施例１〜実
施例３で示したアクティブマトリクス基板のＴＦＴの活
性層を形成する結晶質半導体層の他の作製方法について
示す。結晶質半導体層は非晶質半導体層を熱アニール法
やレーザーアニール法、またはＲＴＡ法などで結晶化さ
せて形成するが、その他に特開平７−１３０６５２号公
報で開示されている触媒元素を用いる結晶化法を適用す
ることもできる。その場合の例を図１１を用いて説明す
る。
施例３で示したアクティブマトリクス基板のＴＦＴの活
性層を形成する結晶質半導体層の他の作製方法について
示す。結晶質半導体層は非晶質半導体層を熱アニール法
やレーザーアニール法、またはＲＴＡ法などで結晶化さ
せて形成するが、その他に特開平７−１３０６５２号公
報で開示されている触媒元素を用いる結晶化法を適用す
ることもできる。その場合の例を図１１を用いて説明す
る。
【００８５】図１１（Ａ）で示すように、実施例１と同
様にして、ガラス基板１１０１上に下地膜１１０２ａ、
１１０２ｂ、非晶質構造を有する半導体層１１０３を２
５〜８０nmの厚さで形成する。非晶質半導体層は非晶質
シリコン（ａ−Ｓｉ）膜、非晶質シリコン・ゲルマニウ
ム（ａ−ＳｉＧｅ）膜、非晶質炭化シリコン（ａ−Ｓｉ
Ｃ）膜，非晶質シリコン・スズ（ａ−ＳｉＳｎ）膜など
が適用できる。これらの非晶質半導体層は水素を０．１
〜４０atomic%程度含有するようにして形成すると良
い。例えば、非晶質シリコン膜を５５nmの厚さで形成す
る。そして、重量換算で１０ｐｐｍの触媒元素を含む水
溶液をスピナーで基板を回転させて塗布するスピンコー
ト法で触媒元素を含有する層１１０４を形成する。触媒
元素にはニッケル（Ｎｉ）、鉄（Ｆｅ）、パラジウム
（Ｐｄ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐ
ｔ）、銅（Ｃｕ）、金（Ａｕ）などである。この触媒元
素を含有する層１１０４は、スピンコート法の他に印刷
法やスプレー法、バーコーター法、或いはスパッタ法や
真空蒸着法によって上記触媒元素の層を１〜５nmの厚さ
に形成しても良い。
様にして、ガラス基板１１０１上に下地膜１１０２ａ、
１１０２ｂ、非晶質構造を有する半導体層１１０３を２
５〜８０nmの厚さで形成する。非晶質半導体層は非晶質
シリコン（ａ−Ｓｉ）膜、非晶質シリコン・ゲルマニウ
ム（ａ−ＳｉＧｅ）膜、非晶質炭化シリコン（ａ−Ｓｉ
Ｃ）膜，非晶質シリコン・スズ（ａ−ＳｉＳｎ）膜など
が適用できる。これらの非晶質半導体層は水素を０．１
〜４０atomic%程度含有するようにして形成すると良
い。例えば、非晶質シリコン膜を５５nmの厚さで形成す
る。そして、重量換算で１０ｐｐｍの触媒元素を含む水
溶液をスピナーで基板を回転させて塗布するスピンコー
ト法で触媒元素を含有する層１１０４を形成する。触媒
元素にはニッケル（Ｎｉ）、鉄（Ｆｅ）、パラジウム
（Ｐｄ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐ
ｔ）、銅（Ｃｕ）、金（Ａｕ）などである。この触媒元
素を含有する層１１０４は、スピンコート法の他に印刷
法やスプレー法、バーコーター法、或いはスパッタ法や
真空蒸着法によって上記触媒元素の層を１〜５nmの厚さ
に形成しても良い。
【００８６】そして、図１１（Ｂ）に示す結晶化の工程
では、まず４００〜５００℃で１時間程度の熱処理を行
い、非晶質シリコン膜の含有水素量を５atomic％以下に
する。非晶質シリコン膜の含有水素量が成膜後において
最初からこの値である場合にはこの熱処理は必ずしも必
要でない。そして、ファーネスアニール炉を用い、窒素
雰囲気中で５５０〜６００℃で１〜８時間の熱アニール
を行う。以上の工程により結晶質シリコン膜から成る結
晶質半導体層１１０５を得ることができる（図１１
（Ｃ））。しかし、この熱アニールによって作製された
結晶質半導体層１１０５は、光学顕微鏡観察により巨視
的に観察すると局所的に非晶質領域が残存していること
が観察されることがあり、このような場合、同様にラマ
ン分光法では４８０ｃｍ-1にブロードなピークを持つ非
晶質成分が観測される。そのため、熱アニールの後に実
施例１で説明したレーザーアニール法で結晶質半導体層
１１０５を処理してその結晶性を高めることは有効な手
段として適用できる。
では、まず４００〜５００℃で１時間程度の熱処理を行
い、非晶質シリコン膜の含有水素量を５atomic％以下に
する。非晶質シリコン膜の含有水素量が成膜後において
最初からこの値である場合にはこの熱処理は必ずしも必
要でない。そして、ファーネスアニール炉を用い、窒素
雰囲気中で５５０〜６００℃で１〜８時間の熱アニール
を行う。以上の工程により結晶質シリコン膜から成る結
晶質半導体層１１０５を得ることができる（図１１
（Ｃ））。しかし、この熱アニールによって作製された
結晶質半導体層１１０５は、光学顕微鏡観察により巨視
的に観察すると局所的に非晶質領域が残存していること
が観察されることがあり、このような場合、同様にラマ
ン分光法では４８０ｃｍ-1にブロードなピークを持つ非
晶質成分が観測される。そのため、熱アニールの後に実
施例１で説明したレーザーアニール法で結晶質半導体層
１１０５を処理してその結晶性を高めることは有効な手
段として適用できる。
【００８７】図１２は同様に触媒元素を用いる結晶化法
の実施例であり、触媒元素を含有する層をスパッタ法に
より形成するものである。まず、実施例１と同様にし
て、ガラス基板１２０１上に下地膜１２０２ａ、１２０
２ｂ、非晶質構造を有する半導体層１２０３を２５〜８
０nmの厚さで形成する。そして、非晶質構造を有する半
導体層１２０３の表面に０．５〜５nm程度の酸化膜（図
示せず）を形成する。このような厚さの酸化膜は、プラ
ズマＣＶＤ法やスパッタ法などで積極的に該当する被膜
を形成しても良いが、１００〜３００℃に基板を加熱し
てプラズマ化した酸素雰囲気中に非晶質構造を有する半
導体層１２０３の表面を晒しても良いし、過酸化水素水
（Ｈ2Ｏ2）を含む溶液に非晶質構造を有する半導体層１
２０３の表面を晒して形成しても良い。或いは、酸素を
含む雰囲気中で紫外線光を照射してオゾンを発生させ、
そのオゾン雰囲気中に非晶質構造を有する半導体層１２
０３を晒すことによっても形成できる。
の実施例であり、触媒元素を含有する層をスパッタ法に
より形成するものである。まず、実施例１と同様にし
て、ガラス基板１２０１上に下地膜１２０２ａ、１２０
２ｂ、非晶質構造を有する半導体層１２０３を２５〜８
０nmの厚さで形成する。そして、非晶質構造を有する半
導体層１２０３の表面に０．５〜５nm程度の酸化膜（図
示せず）を形成する。このような厚さの酸化膜は、プラ
ズマＣＶＤ法やスパッタ法などで積極的に該当する被膜
を形成しても良いが、１００〜３００℃に基板を加熱し
てプラズマ化した酸素雰囲気中に非晶質構造を有する半
導体層１２０３の表面を晒しても良いし、過酸化水素水
（Ｈ2Ｏ2）を含む溶液に非晶質構造を有する半導体層１
２０３の表面を晒して形成しても良い。或いは、酸素を
含む雰囲気中で紫外線光を照射してオゾンを発生させ、
そのオゾン雰囲気中に非晶質構造を有する半導体層１２
０３を晒すことによっても形成できる。
【００８８】このようにして表面に薄い酸化膜を有する
非晶質構造を有する半導体層１２０３上に前記触媒元素
を含有する層１２０４をスパッタ法で形成する。この層
の厚さに限定はないが、１０〜１００nm程度の厚さに形
成すれば良い。例えば、Ｎｉをターゲットとして、Ｎｉ
膜を形成することは有効な方法である。スパッタ法で
は、電界で加速された前記触媒元素から成る高エネルギ
ー粒子の一部が基板側にも飛来し、非晶質構造を有する
半導体層１２０３の表面近傍、または該半導体層表面に
形成した酸化膜中に打ち込まれる。その割合はプラズマ
生成条件や基板のバイアス状態によって異なるものであ
るが、好適には非晶質構造を有する半導体層１２０３の
表面近傍や該酸化膜中に打ち込まれる触媒元素の量を１
×１０11〜１×１０14atoms/cm2程度となるようにする
と良い。
非晶質構造を有する半導体層１２０３上に前記触媒元素
を含有する層１２０４をスパッタ法で形成する。この層
の厚さに限定はないが、１０〜１００nm程度の厚さに形
成すれば良い。例えば、Ｎｉをターゲットとして、Ｎｉ
膜を形成することは有効な方法である。スパッタ法で
は、電界で加速された前記触媒元素から成る高エネルギ
ー粒子の一部が基板側にも飛来し、非晶質構造を有する
半導体層１２０３の表面近傍、または該半導体層表面に
形成した酸化膜中に打ち込まれる。その割合はプラズマ
生成条件や基板のバイアス状態によって異なるものであ
るが、好適には非晶質構造を有する半導体層１２０３の
表面近傍や該酸化膜中に打ち込まれる触媒元素の量を１
×１０11〜１×１０14atoms/cm2程度となるようにする
と良い。
【００８９】その後、触媒元素を含有する層１２０４を
選択的に除去する。例えば、この層がＮｉ膜で形成され
ている場合には、硝酸などの溶液で除去することが可能
であり、または、フッ酸を含む水溶液で処理すればＮｉ
膜と非晶質構造を有する半導体層１２０３上に形成した
酸化膜を同時に除去できる。いずれにしても、非晶質構
造を有する半導体層１２０３の表面近傍の触媒元素の量
を１×１０11〜１×１０14atoms/cm2程度となるように
しておく。そして、図１２（Ｂ）で示すように、図１１
（Ｂ）と同様にして熱アニールによる結晶化の工程を行
い、結晶質半導体層１２０５を得ることができる（図１
１（Ｃ））。
選択的に除去する。例えば、この層がＮｉ膜で形成され
ている場合には、硝酸などの溶液で除去することが可能
であり、または、フッ酸を含む水溶液で処理すればＮｉ
膜と非晶質構造を有する半導体層１２０３上に形成した
酸化膜を同時に除去できる。いずれにしても、非晶質構
造を有する半導体層１２０３の表面近傍の触媒元素の量
を１×１０11〜１×１０14atoms/cm2程度となるように
しておく。そして、図１２（Ｂ）で示すように、図１１
（Ｂ）と同様にして熱アニールによる結晶化の工程を行
い、結晶質半導体層１２０５を得ることができる（図１
１（Ｃ））。
【００９０】図１１または図１２で作製された結晶質半
導体層１１０５、１２０５から島状半導体層１０４〜１
０８を作製すれば、実施例１と同様にしてアクティブマ
トリクス基板を完成させることができる。しかし、結晶
化の工程においてシリコンの結晶化を助長する触媒元素
を使用した場合、島状半導体層中には微量（１×１０ 17
〜１×１０19atoms/cm3程度）の触媒元素が残留する。
勿論、そのような状態でもＴＦＴを完成させることが可
能であるが、残留する触媒元素を少なくともチャネル形
成領域から除去する方がより好ましかった。この触媒元
素を除去する手段の一つにリン（Ｐ）によるゲッタリン
グ作用を利用する手段がある。
導体層１１０５、１２０５から島状半導体層１０４〜１
０８を作製すれば、実施例１と同様にしてアクティブマ
トリクス基板を完成させることができる。しかし、結晶
化の工程においてシリコンの結晶化を助長する触媒元素
を使用した場合、島状半導体層中には微量（１×１０ 17
〜１×１０19atoms/cm3程度）の触媒元素が残留する。
勿論、そのような状態でもＴＦＴを完成させることが可
能であるが、残留する触媒元素を少なくともチャネル形
成領域から除去する方がより好ましかった。この触媒元
素を除去する手段の一つにリン（Ｐ）によるゲッタリン
グ作用を利用する手段がある。
【００９１】この目的におけるリン（Ｐ）によるゲッタ
リング処理は、図３（Ｂ）で説明した活性化工程で同時
に行うことができる。この様子を図１３で説明する。ゲ
ッタリングに必要なリン（Ｐ）の濃度は第２の不純物領
域の不純物濃度と同程度でよく、活性化工程の熱アニー
ルにより、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦ
Ｔのチャネル形成領域から触媒元素をその濃度でリン
（Ｐ）を含有する不純物領域へ偏析させることができる
（図１３で示す矢印の方向）。その結果その不純物領域
には１×１０17〜１×１０19atoms/cm3程度の触媒元素
が偏析する。このようにして作製したＴＦＴはオフ電流
値が下がり、結晶性が良いことから高い電界効果移動度
が得られ、良好な特性を達成することができる。
リング処理は、図３（Ｂ）で説明した活性化工程で同時
に行うことができる。この様子を図１３で説明する。ゲ
ッタリングに必要なリン（Ｐ）の濃度は第２の不純物領
域の不純物濃度と同程度でよく、活性化工程の熱アニー
ルにより、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦ
Ｔのチャネル形成領域から触媒元素をその濃度でリン
（Ｐ）を含有する不純物領域へ偏析させることができる
（図１３で示す矢印の方向）。その結果その不純物領域
には１×１０17〜１×１０19atoms/cm3程度の触媒元素
が偏析する。このようにして作製したＴＦＴはオフ電流
値が下がり、結晶性が良いことから高い電界効果移動度
が得られ、良好な特性を達成することができる。
【００９２】［実施例５］本実施例では実施例１で作製
したアクティブマトリクス基板から、アクティブマトリ
クス型液晶表示装置を作製する工程を説明する。まず、
図１４（Ａ）に示すように、図３（Ｃ）の状態のアクテ
ィブマトリクス基板に柱状スペーサから成るスペーサを
形成する。スペーサは数μmの粒子を散布して設ける方
法でも良いが、ここでは基板全面に樹脂膜を形成した後
これをパターニングして形成する方法を採用する。この
ようなスペーサの材料に限定はないが、例えば、ＪＳＲ
社製のＮＮ７００を用い、スピナーで塗布した後、露光
と現像処理によって所定のパターンに形成する。さらに
クリーンオーブンなどで１５０〜２００℃で加熱して硬
化させる。このようにして作製されるスペーサは露光と
現像処理の条件によって形状を異ならせることができる
が、好ましくは、図１５で示すように、スペーサの形状
は柱状で頂部が平坦な形状となるようにすると、対向側
の基板を合わせたときに液晶表示パネルとしての機械的
な強度を確保することができる。形状は円錐状、角錐状
など特別の限定はないが、例えば円錐状としたときに具
体的には、高さＨを１．２〜５μmとし、平均半径Ｌ１
を５〜７μm、平均半径Ｌ１と底部の半径Ｌ２との比を
１対１．５とする。このとき側面のテーパー角は±１５
°以下とする。
したアクティブマトリクス基板から、アクティブマトリ
クス型液晶表示装置を作製する工程を説明する。まず、
図１４（Ａ）に示すように、図３（Ｃ）の状態のアクテ
ィブマトリクス基板に柱状スペーサから成るスペーサを
形成する。スペーサは数μmの粒子を散布して設ける方
法でも良いが、ここでは基板全面に樹脂膜を形成した後
これをパターニングして形成する方法を採用する。この
ようなスペーサの材料に限定はないが、例えば、ＪＳＲ
社製のＮＮ７００を用い、スピナーで塗布した後、露光
と現像処理によって所定のパターンに形成する。さらに
クリーンオーブンなどで１５０〜２００℃で加熱して硬
化させる。このようにして作製されるスペーサは露光と
現像処理の条件によって形状を異ならせることができる
が、好ましくは、図１５で示すように、スペーサの形状
は柱状で頂部が平坦な形状となるようにすると、対向側
の基板を合わせたときに液晶表示パネルとしての機械的
な強度を確保することができる。形状は円錐状、角錐状
など特別の限定はないが、例えば円錐状としたときに具
体的には、高さＨを１．２〜５μmとし、平均半径Ｌ１
を５〜７μm、平均半径Ｌ１と底部の半径Ｌ２との比を
１対１．５とする。このとき側面のテーパー角は±１５
°以下とする。
【００９３】スペーサの配置は任意に決定すれば良い
が、好ましくは、図１４（Ａ）で示すように、画素部に
おいてはドレイン配線１５３（画素電極）のコンタクト
部２３１と重ねてその部分を覆うように柱状スペーサ４
０６を形成すると良い。コンタクト部２３１は平坦性が
損なわれこの部分では液晶がうまく配向しなくなるの
で、このようにしてコンタクト部２３１にスペーサ用の
樹脂を充填する形で柱状スペーサ４０６を形成すること
でディスクリネーションなどを防止することができる。
また、駆動回路のＴＦＴ上にもスペーサ４０５ａ〜４０
５ｅを形成しておく。このスペーサは駆動回路部の全面
に渡って形成しても良いし、図１４で示すようにソース
配線およびドレイン配線を覆うようにして設けても良
い。
が、好ましくは、図１４（Ａ）で示すように、画素部に
おいてはドレイン配線１５３（画素電極）のコンタクト
部２３１と重ねてその部分を覆うように柱状スペーサ４
０６を形成すると良い。コンタクト部２３１は平坦性が
損なわれこの部分では液晶がうまく配向しなくなるの
で、このようにしてコンタクト部２３１にスペーサ用の
樹脂を充填する形で柱状スペーサ４０６を形成すること
でディスクリネーションなどを防止することができる。
また、駆動回路のＴＦＴ上にもスペーサ４０５ａ〜４０
５ｅを形成しておく。このスペーサは駆動回路部の全面
に渡って形成しても良いし、図１４で示すようにソース
配線およびドレイン配線を覆うようにして設けても良
い。
【００９４】その後、配向膜４０７を形成する。通常液
晶表示素子の配向膜にはポリイミド樹脂を用いる。配向
膜を形成した後、ラビング処理を施して液晶分子がある
一定のプレチルト角を持って配向するようにする。画素
部に設けた柱状スペーサ４０６の端部からラビング方向
に対してラビングされない領域が２μm以下となるよう
にした。また、ラビング処理では静電気の発生がしばし
ば問題となるが、駆動回路のＴＦＴ上に形成したスペー
サ４０５ａ〜４０５ｅにより静電気からＴＦＴを保護す
る効果を得ることができる。また図では説明しないが、
配向膜４０７を先に形成してから、スペーサ４０６、４
０５ａ〜４０５ｅを形成した構成としても良い。
晶表示素子の配向膜にはポリイミド樹脂を用いる。配向
膜を形成した後、ラビング処理を施して液晶分子がある
一定のプレチルト角を持って配向するようにする。画素
部に設けた柱状スペーサ４０６の端部からラビング方向
に対してラビングされない領域が２μm以下となるよう
にした。また、ラビング処理では静電気の発生がしばし
ば問題となるが、駆動回路のＴＦＴ上に形成したスペー
サ４０５ａ〜４０５ｅにより静電気からＴＦＴを保護す
る効果を得ることができる。また図では説明しないが、
配向膜４０７を先に形成してから、スペーサ４０６、４
０５ａ〜４０５ｅを形成した構成としても良い。
【００９５】対向側の対向基板４０１には、遮光膜４０
２、透明導電膜４０３および配向膜４０４を形成する。
遮光膜４０２はＴｉ膜、Ｃｒ膜、Ａｌ膜などを１５０〜
３００nmの厚さで形成する。そして、画素部と駆動回路
が形成されたアクティブマトリクス基板と対向基板とを
シール剤４０８で貼り合わせる。シール剤４０８にはフ
ィラー（図示せず）が混入されていて、このフィラーと
スペーサ４０６、４０５ａ〜４０５ｅによって均一な間
隔を持って２枚の基板が貼り合わせられる。その後、両
基板の間に液晶材料４０９を注入する。液晶材料には公
知の液晶材料を用いれば良い。例えば、ＴＮ液晶の他
に、電場に対して透過率が連続的に変化する電気光学応
答性を示す、無しきい値反強誘電性混合液晶を用いるこ
ともできる。この無しきい値反強誘電性混合液晶には、
Ｖ字型の電気光学応答特性を示すものもある。このよう
にして図１４（Ｂ）に示すアクティブマトリクス型液晶
表示装置が完成する。
２、透明導電膜４０３および配向膜４０４を形成する。
遮光膜４０２はＴｉ膜、Ｃｒ膜、Ａｌ膜などを１５０〜
３００nmの厚さで形成する。そして、画素部と駆動回路
が形成されたアクティブマトリクス基板と対向基板とを
シール剤４０８で貼り合わせる。シール剤４０８にはフ
ィラー（図示せず）が混入されていて、このフィラーと
スペーサ４０６、４０５ａ〜４０５ｅによって均一な間
隔を持って２枚の基板が貼り合わせられる。その後、両
基板の間に液晶材料４０９を注入する。液晶材料には公
知の液晶材料を用いれば良い。例えば、ＴＮ液晶の他
に、電場に対して透過率が連続的に変化する電気光学応
答性を示す、無しきい値反強誘電性混合液晶を用いるこ
ともできる。この無しきい値反強誘電性混合液晶には、
Ｖ字型の電気光学応答特性を示すものもある。このよう
にして図１４（Ｂ）に示すアクティブマトリクス型液晶
表示装置が完成する。
【００９６】図１６はこのようなアクティブマトリクス
基板の上面図を示し、画素部および駆動回路部とスペー
サおよびシール剤の位置関係を示す上面図である。実施
例１で述べたガラス基板１０１上に画素部６０４の周辺
に駆動回路として走査信号駆動回路６０５と画像信号駆
動回路６０６が設けられている。さらに、その他ＣＰＵ
やメモリーなどの信号処理回路６０７も付加されていて
も良い。そして、これらの駆動回路は接続配線６０３に
よって外部入出力端子６０２と接続されている。画素部
６０４では走査信号駆動回路６０５から延在するゲート
配線群６０８と画像信号駆動回路６０６から延在するソ
ース配線群６０９がマトリクス状に交差して画素を形成
し、各画素にはそれぞれ画素ＴＦＴ２０４と保持容量２
０５が設けられている。
基板の上面図を示し、画素部および駆動回路部とスペー
サおよびシール剤の位置関係を示す上面図である。実施
例１で述べたガラス基板１０１上に画素部６０４の周辺
に駆動回路として走査信号駆動回路６０５と画像信号駆
動回路６０６が設けられている。さらに、その他ＣＰＵ
やメモリーなどの信号処理回路６０７も付加されていて
も良い。そして、これらの駆動回路は接続配線６０３に
よって外部入出力端子６０２と接続されている。画素部
６０４では走査信号駆動回路６０５から延在するゲート
配線群６０８と画像信号駆動回路６０６から延在するソ
ース配線群６０９がマトリクス状に交差して画素を形成
し、各画素にはそれぞれ画素ＴＦＴ２０４と保持容量２
０５が設けられている。
【００９７】図１４において画素部において設けた柱状
スペーサ４０６は、すべての画素に対して設けても良い
が、図１６で示すようにマトリクス状に配列した画素の
数個から数十個おきに設けても良い。即ち、画素部を構
成する画素の全数に対するスペーサの数の割合は２０〜
１００％とすることが可能である。また、駆動回路部に
設けるスペーサ４０５ａ〜４０５ｅはその全面を覆うよ
うに設けても良いし各ＴＦＴのソースおよびドレイン配
線の位置にあわせて設けても良い。図１６では駆動回路
部に設けるスペーサの配置を６１０〜６１２で示す。そ
して、図１６で示すシール剤６１９は、基板１０１上の
画素部６０４および走査信号駆動回路６０５、画像信号
駆動回路６０６、その他の信号処理回路６０７の外側で
あって、外部入出力端子６０２よりも内側に形成する。
スペーサ４０６は、すべての画素に対して設けても良い
が、図１６で示すようにマトリクス状に配列した画素の
数個から数十個おきに設けても良い。即ち、画素部を構
成する画素の全数に対するスペーサの数の割合は２０〜
１００％とすることが可能である。また、駆動回路部に
設けるスペーサ４０５ａ〜４０５ｅはその全面を覆うよ
うに設けても良いし各ＴＦＴのソースおよびドレイン配
線の位置にあわせて設けても良い。図１６では駆動回路
部に設けるスペーサの配置を６１０〜６１２で示す。そ
して、図１６で示すシール剤６１９は、基板１０１上の
画素部６０４および走査信号駆動回路６０５、画像信号
駆動回路６０６、その他の信号処理回路６０７の外側で
あって、外部入出力端子６０２よりも内側に形成する。
【００９８】このようなアクティブマトリクス型液晶表
示装置の構成を図１７の斜視図を用いて説明する。図１
７においてアクティブマトリクス基板は、ガラス基板１
０１上に形成された、画素部６０４と、走査信号駆動回
路６０５と、画像信号駆動回路６０６とその他の信号処
理回路６０７とで構成される。画素部６０４には画素Ｔ
ＦＴ２０４と保持容量２０５が設けられ、画素部の周辺
に設けられる駆動回路はＣＭＯＳ回路を基本として構成
されている。走査信号駆動回路６０５と画像信号駆動回
路６０６からは、それぞれゲート配線１２２とソース配
線１４８が画素部６０４に延在し、画素ＴＦＴ２０４に
接続している。また、フレキシブルプリント配線板（Fl
exible Printed Circuit：ＦＰＣ）６１３が外部入力端
子６０２に接続していて画像信号などを入力するのに用
いる。ＦＰＣ６１３は補強樹脂６１４によって強固に接
着されている。そして接続配線６０３でそれぞれの駆動
回路に接続している。また、対向基板４０１には図示し
ていない、遮光膜や透明電極が設けられている。
示装置の構成を図１７の斜視図を用いて説明する。図１
７においてアクティブマトリクス基板は、ガラス基板１
０１上に形成された、画素部６０４と、走査信号駆動回
路６０５と、画像信号駆動回路６０６とその他の信号処
理回路６０７とで構成される。画素部６０４には画素Ｔ
ＦＴ２０４と保持容量２０５が設けられ、画素部の周辺
に設けられる駆動回路はＣＭＯＳ回路を基本として構成
されている。走査信号駆動回路６０５と画像信号駆動回
路６０６からは、それぞれゲート配線１２２とソース配
線１４８が画素部６０４に延在し、画素ＴＦＴ２０４に
接続している。また、フレキシブルプリント配線板（Fl
exible Printed Circuit：ＦＰＣ）６１３が外部入力端
子６０２に接続していて画像信号などを入力するのに用
いる。ＦＰＣ６１３は補強樹脂６１４によって強固に接
着されている。そして接続配線６０３でそれぞれの駆動
回路に接続している。また、対向基板４０１には図示し
ていない、遮光膜や透明電極が設けられている。
【００９９】このような構成の液晶表示装置は、実施例
１〜３で示したアクティブマトリクス基板を用いて形成
することができる。実施例１で示すアクティブマトリク
ス基板を用いれば反射型の液晶表示装置が得られ、実施
例３で示すアクティブマトリクス基板を用いると透過型
の液晶表示装置を得ることができる。
１〜３で示したアクティブマトリクス基板を用いて形成
することができる。実施例１で示すアクティブマトリク
ス基板を用いれば反射型の液晶表示装置が得られ、実施
例３で示すアクティブマトリクス基板を用いると透過型
の液晶表示装置を得ることができる。
【０１００】［実施例６］図１８は実施例１〜３で示し
たアクティブマトリクス基板の回路構成の一例であり、
直視型の表示装置の回路構成を示す図である。このアク
ティブマトリクス基板は、画像信号駆動回路６０６、走
査信号駆動回路（Ａ）、（Ｂ）６０５、画素部６０４を
有している。尚、本明細書中において記した駆動回路と
は、画像信号駆動回路６０６、走査信号駆動回路６０５
を含めた総称である。
たアクティブマトリクス基板の回路構成の一例であり、
直視型の表示装置の回路構成を示す図である。このアク
ティブマトリクス基板は、画像信号駆動回路６０６、走
査信号駆動回路（Ａ）、（Ｂ）６０５、画素部６０４を
有している。尚、本明細書中において記した駆動回路と
は、画像信号駆動回路６０６、走査信号駆動回路６０５
を含めた総称である。
【０１０１】画像信号駆動回路６０６は、シフトレジス
タ回路５０１ａ、レベルシフタ回路５０２ａ、バッファ
回路５０３ａ、サンプリング回路５０４を備えている。
また、走査信号駆動回路（Ａ）（Ｂ）１８５は、シフト
レジスタ回路５０１ｂ、レベルシフタ回路５０２ｂ、バ
ッファ回路５０３ｂを備えている。
タ回路５０１ａ、レベルシフタ回路５０２ａ、バッファ
回路５０３ａ、サンプリング回路５０４を備えている。
また、走査信号駆動回路（Ａ）（Ｂ）１８５は、シフト
レジスタ回路５０１ｂ、レベルシフタ回路５０２ｂ、バ
ッファ回路５０３ｂを備えている。
【０１０２】シフトレジスタ回路５０１ａ、５０１ｂは
駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）であり、こ
の回路を形成するＣＭＯＳ回路はのＴＦＴは、図３
（Ｃ）の第１のｐチャネル型ＴＦＴ（Ａ）２００ａと第
１のｎチャネル型ＴＦＴ（Ａ）２０１ａで形成する。或
いは、図８（Ａ）で示す第１のｐチャネル型ＴＦＴ
（Ｂ）２００ｂと第１のｎチャネル型ＴＦＴ（Ｂ）２０
１ｂで形成しても良い。また、レベルシフタ回路５０２
ａ、５０２ｂやバッファ回路５０３ａ、５０３ｂは駆動
電圧が１４〜１６Ｖと高くなるので図８（Ａ）で示すよ
うなマルチゲートのＴＦＴ構造とすることが望ましい。
マルチゲート構造でＴＦＴを形成すると耐圧が高まり、
回路の信頼性を向上させる上で有効である。
駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）であり、こ
の回路を形成するＣＭＯＳ回路はのＴＦＴは、図３
（Ｃ）の第１のｐチャネル型ＴＦＴ（Ａ）２００ａと第
１のｎチャネル型ＴＦＴ（Ａ）２０１ａで形成する。或
いは、図８（Ａ）で示す第１のｐチャネル型ＴＦＴ
（Ｂ）２００ｂと第１のｎチャネル型ＴＦＴ（Ｂ）２０
１ｂで形成しても良い。また、レベルシフタ回路５０２
ａ、５０２ｂやバッファ回路５０３ａ、５０３ｂは駆動
電圧が１４〜１６Ｖと高くなるので図８（Ａ）で示すよ
うなマルチゲートのＴＦＴ構造とすることが望ましい。
マルチゲート構造でＴＦＴを形成すると耐圧が高まり、
回路の信頼性を向上させる上で有効である。
【０１０３】サンプリング回路５０４はアナログスイッ
チから成り、駆動電圧が１４〜１６Ｖであるが、極性が
交互に反転して駆動される上、オフ電流値を低減させる
必要があるため、図３（Ｃ）で示す第２のｐチャネル型
ＴＦＴ（Ａ）２０２ａと第２のｎチャネル型ＴＦＴ
（Ａ）２０３ａで形成することが望ましい。或いは、オ
フ電流値を効果的に低減させるために図８（Ｂ）で示す
第２のｐチャネル型ＴＦＴ（Ｂ）２００ｂと第２のｎチ
ャネル型ＴＦＴ（Ｂ）２０１ｂで形成しても良い。
チから成り、駆動電圧が１４〜１６Ｖであるが、極性が
交互に反転して駆動される上、オフ電流値を低減させる
必要があるため、図３（Ｃ）で示す第２のｐチャネル型
ＴＦＴ（Ａ）２０２ａと第２のｎチャネル型ＴＦＴ
（Ａ）２０３ａで形成することが望ましい。或いは、オ
フ電流値を効果的に低減させるために図８（Ｂ）で示す
第２のｐチャネル型ＴＦＴ（Ｂ）２００ｂと第２のｎチ
ャネル型ＴＦＴ（Ｂ）２０１ｂで形成しても良い。
【０１０４】また、画素部は駆動電圧が１４〜１６Ｖで
あり、低消費電力化の観点からサンプリング回路よりも
さらにオフ電流値を低減することが要求され、図３
（Ｃ）で示す画素ＴＦＴ２０４のようにマルチゲート構
造を基本とする。
あり、低消費電力化の観点からサンプリング回路よりも
さらにオフ電流値を低減することが要求され、図３
（Ｃ）で示す画素ＴＦＴ２０４のようにマルチゲート構
造を基本とする。
【０１０５】尚、本実例の構成は、実施例１〜３に示し
た工程に従ってＴＦＴを作製することによって容易に実
現することができる。本実施例では、画素部と駆動回路
の構成のみを示しているが、実施例１〜３の工程に従え
ば、その他にも信号分割回路、分周波回路、Ｄ／Ａコン
バータ、γ補正回路、オペアンプ回路、さらにメモリー
回路や演算処理回路などの信号処理回路、あるいは論理
回路を同一基板上に形成することが可能である。このよ
うに、本発明は同一基板上に画素部とその駆動回路とを
含む半導体装置、例えば信号制御回路および画素部を具
備した液晶表示装置を実現することができる。
た工程に従ってＴＦＴを作製することによって容易に実
現することができる。本実施例では、画素部と駆動回路
の構成のみを示しているが、実施例１〜３の工程に従え
ば、その他にも信号分割回路、分周波回路、Ｄ／Ａコン
バータ、γ補正回路、オペアンプ回路、さらにメモリー
回路や演算処理回路などの信号処理回路、あるいは論理
回路を同一基板上に形成することが可能である。このよ
うに、本発明は同一基板上に画素部とその駆動回路とを
含む半導体装置、例えば信号制御回路および画素部を具
備した液晶表示装置を実現することができる。
【０１０６】［実施例７］本発明を実施して作製された
アクティブマトリクス基板および液晶表示装置は様々な
電気光学装置に用いることができる。そして、そのよう
な電気光学装置を表示媒体として組み込んだ電子機器全
てに本発明を適用することがでできる。電子機器として
は、パーソナルコンピュータ、デジタルカメラ、ビデオ
カメラ、携帯情報端末（モバイルコンピュータ、携帯電
話、電子書籍など）、ナビゲーションシステムなどが上
げられる。
アクティブマトリクス基板および液晶表示装置は様々な
電気光学装置に用いることができる。そして、そのよう
な電気光学装置を表示媒体として組み込んだ電子機器全
てに本発明を適用することがでできる。電子機器として
は、パーソナルコンピュータ、デジタルカメラ、ビデオ
カメラ、携帯情報端末（モバイルコンピュータ、携帯電
話、電子書籍など）、ナビゲーションシステムなどが上
げられる。
【０１０７】図２１（Ａ）は携帯情報端末であり、本体
２２０１、画像入力部２２０２、受像部２２０３、操作
スイッチ２２０４、表示装置２２０５で構成される。本
発明は表示装置２２０５やその他の信号制御回路に適用
することができる。
２２０１、画像入力部２２０２、受像部２２０３、操作
スイッチ２２０４、表示装置２２０５で構成される。本
発明は表示装置２２０５やその他の信号制御回路に適用
することができる。
【０１０８】このような携帯型情報端末は、屋内はもと
より屋外で使用されることも多い。長時間の使用を可能
とするためにはバックライト使用せず、外光を利用する
反射型の液晶表示装置が低消費電力型として適している
が、周囲が暗い場合にはバックライトを設けた透過型の
液晶表示装置が適している。このような背景から反射型
と透過型の両方の特徴を兼ね備えたハイブリット型の液
晶表示装置が開発されているが、本発明はこのようなハ
イブリット型の液晶表示装置にも適用できる。表示装置
２２０５はタッチパネル３００２、液晶表示装置３００
３、ＬＥＤバックライト３００４により構成されてい
る。タッチパネル３００２は携帯型情報端末の操作を簡
便にするために設けている。タッチパネル３００２の構
成は、一端にＬＥＤなどの発光素子３１００を、他の一
端にフォトダイオードなどの受光素子３２００が設けら
れ、その両者の間に光路が形成されている。このタッチ
パネル３００２を押して光路を遮ると受光素子３２００
の出力が変化するので、この原理を用いて発光素子と受
光素子を液晶表示装置上でマトリクス状に配置させるこ
とにより、入力媒体として機能させることができる。
より屋外で使用されることも多い。長時間の使用を可能
とするためにはバックライト使用せず、外光を利用する
反射型の液晶表示装置が低消費電力型として適している
が、周囲が暗い場合にはバックライトを設けた透過型の
液晶表示装置が適している。このような背景から反射型
と透過型の両方の特徴を兼ね備えたハイブリット型の液
晶表示装置が開発されているが、本発明はこのようなハ
イブリット型の液晶表示装置にも適用できる。表示装置
２２０５はタッチパネル３００２、液晶表示装置３００
３、ＬＥＤバックライト３００４により構成されてい
る。タッチパネル３００２は携帯型情報端末の操作を簡
便にするために設けている。タッチパネル３００２の構
成は、一端にＬＥＤなどの発光素子３１００を、他の一
端にフォトダイオードなどの受光素子３２００が設けら
れ、その両者の間に光路が形成されている。このタッチ
パネル３００２を押して光路を遮ると受光素子３２００
の出力が変化するので、この原理を用いて発光素子と受
光素子を液晶表示装置上でマトリクス状に配置させるこ
とにより、入力媒体として機能させることができる。
【０１０９】図２１（Ｂ）はハイブリット型の液晶表示
装置の画素部の構成であり、画素ＴＦＴ２０４および保
持容量２０５上の第２の層間絶縁膜上にドレイン配線２
９３と画素電極２９２が設けられている。このような構
成は、実施例３を適用すれば形成することができる。ド
レイン配線はＴｉ膜とＡｌ膜の積層構造として画素電極
を兼ねる構成としている。画素電極２９２は実施例３で
説明した透明導電膜材料を用いて形成する。液晶表示装
置３００３をこのようなアクティブマトリクス基板から
作製することで携帯型情報端末に好適に用いることがで
きる。
装置の画素部の構成であり、画素ＴＦＴ２０４および保
持容量２０５上の第２の層間絶縁膜上にドレイン配線２
９３と画素電極２９２が設けられている。このような構
成は、実施例３を適用すれば形成することができる。ド
レイン配線はＴｉ膜とＡｌ膜の積層構造として画素電極
を兼ねる構成としている。画素電極２９２は実施例３で
説明した透明導電膜材料を用いて形成する。液晶表示装
置３００３をこのようなアクティブマトリクス基板から
作製することで携帯型情報端末に好適に用いることがで
きる。
【０１１０】図２２（Ａ）はパーソナルコンピュータで
あり、マイクロプロセッサやメモリーなどを備えた本体
２００１、画像入力部２００２、表示装置２００３、キ
ーボード２００４で構成される。本発明は表示装置２０
０３やその他の信号処理回路を形成することができる。
あり、マイクロプロセッサやメモリーなどを備えた本体
２００１、画像入力部２００２、表示装置２００３、キ
ーボード２００４で構成される。本発明は表示装置２０
０３やその他の信号処理回路を形成することができる。
【０１１１】図２２（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本発明は表示装置２１０２やその他
の信号制御回路に適用することができる。
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本発明は表示装置２１０２やその他
の信号制御回路に適用することができる。
【０１１２】図２２（Ｃ）はテレビゲームまたはビデオ
ゲームなどの電子遊技機器であり、ＣＰＵ等の電子回路
２３０８、記録媒体２３０４などが搭載された本体２３
０１、コントローラ２３０５、表示装置２３０３、本体
２３０１に組み込まれた表示装置２３０２で構成され
る。表示装置２３０３と本体２３０１に組み込まれた表
示装置２３０２とは、同じ情報を表示しても良いし、前
者を主表示装置とし、後者を副表示装置として記録媒体
２３０４の情報を表示したり、機器の動作状態を表示し
たり、或いはタッチセンサーの機能を付加して操作盤と
することもできる。また、本体２３０１とコントローラ
２３０５と表示装置２３０３とは、相互に信号を伝達す
るために有線通信としても良いし、センサ部２３０６、
２３０７を設けて無線通信または光通信としても良い。
本発明は、表示装置２３０２、２３０３に適用すること
ができる。表示装置２３０３は従来のＣＲＴを用いるこ
ともできる。
ゲームなどの電子遊技機器であり、ＣＰＵ等の電子回路
２３０８、記録媒体２３０４などが搭載された本体２３
０１、コントローラ２３０５、表示装置２３０３、本体
２３０１に組み込まれた表示装置２３０２で構成され
る。表示装置２３０３と本体２３０１に組み込まれた表
示装置２３０２とは、同じ情報を表示しても良いし、前
者を主表示装置とし、後者を副表示装置として記録媒体
２３０４の情報を表示したり、機器の動作状態を表示し
たり、或いはタッチセンサーの機能を付加して操作盤と
することもできる。また、本体２３０１とコントローラ
２３０５と表示装置２３０３とは、相互に信号を伝達す
るために有線通信としても良いし、センサ部２３０６、
２３０７を設けて無線通信または光通信としても良い。
本発明は、表示装置２３０２、２３０３に適用すること
ができる。表示装置２３０３は従来のＣＲＴを用いるこ
ともできる。
【０１１３】図２２（Ｄ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示装置２４０２、スピーカー部２
４０３、記録媒体２４０４、操作スイッチ２４０５で構
成される。尚、記録媒体にはＤＶＤ（Digital Versatil
e Disc）やコンパクトディスク（ＣＤ）などを用い、音
楽プログラムの再生や映像表示、ビデオゲーム（または
テレビゲーム）やインターネットを介した情報表示など
を行うことができる。本発明は表示装置２４０２やその
他の信号制御回路に好適に利用することができる。
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示装置２４０２、スピーカー部２
４０３、記録媒体２４０４、操作スイッチ２４０５で構
成される。尚、記録媒体にはＤＶＤ（Digital Versatil
e Disc）やコンパクトディスク（ＣＤ）などを用い、音
楽プログラムの再生や映像表示、ビデオゲーム（または
テレビゲーム）やインターネットを介した情報表示など
を行うことができる。本発明は表示装置２４０２やその
他の信号制御回路に好適に利用することができる。
【０１１４】図２２（Ｅ）はデジタルカメラであり、本
体２５０１、表示装置２５０２、接眼部２５０３、操作
スイッチ２５０４、受像部（図示しない）で構成され
る。本発明は表示装置２５０２やその他の信号制御回路
に適用することができる。
体２５０１、表示装置２５０２、接眼部２５０３、操作
スイッチ２５０４、受像部（図示しない）で構成され
る。本発明は表示装置２５０２やその他の信号制御回路
に適用することができる。
【０１１５】図２３（Ａ）はフロント型プロジェクター
であり、光源光学系および表示装置２６０１、スクリー
ン２６０２で構成される。本発明は表示装置やその他の
信号制御回路に適用することができる。図２３（Ｂ）は
リア型プロジェクターであり、本体２７０１、光源光学
系および表示装置２７０２、ミラー２７０３、スクリー
ン２７０４で構成される。本発明は表示装置やその他の
信号制御回路に適用することができる。
であり、光源光学系および表示装置２６０１、スクリー
ン２６０２で構成される。本発明は表示装置やその他の
信号制御回路に適用することができる。図２３（Ｂ）は
リア型プロジェクターであり、本体２７０１、光源光学
系および表示装置２７０２、ミラー２７０３、スクリー
ン２７０４で構成される。本発明は表示装置やその他の
信号制御回路に適用することができる。
【０１１６】なお、図２３（Ｃ）に、図２３（Ａ）およ
び図２３（Ｂ）における光源光学系および表示装置２６
０１、２７０２の構造の一例を示す。光源光学系および
表示装置２６０１、２７０２は光源光学系２８０１、ミ
ラー２８０２、２８０４〜２８０６、ダイクロイックミ
ラー２８０３、ビームスプリッター２８０７、液晶表示
装置２８０８、位相差板２８０９、投射光学系２８１０
で構成される。投射光学系２８１０は複数の光学レンズ
で構成される。図２３（Ｃ）では液晶表示装置２８０８
を三つ使用する三板式の例を示したが、このような方式
に限定されず、単板式の光学系で構成しても良い。ま
た、図２３（Ｃ）中で矢印で示した光路には適宣光学レ
ンズや偏光機能を有するフィルムや位相を調節するため
のフィルムや、ＩＲフィルムなどを設けても良い。ま
た、図２３（Ｄ）は図２３（Ｃ）における光源光学系２
８０１の構造の一例を示した図である。本実施例では、
光源光学系２８０１はリフレクター２８１１、光源２８
１２、レンズアレイ２８１３、２８１４、偏光変換素子
２８１５、集光レンズ２８１６で構成される。尚、図２
３（Ｄ）に示した光源光学系は一例であって図示した構
成に限定されるものではない。
び図２３（Ｂ）における光源光学系および表示装置２６
０１、２７０２の構造の一例を示す。光源光学系および
表示装置２６０１、２７０２は光源光学系２８０１、ミ
ラー２８０２、２８０４〜２８０６、ダイクロイックミ
ラー２８０３、ビームスプリッター２８０７、液晶表示
装置２８０８、位相差板２８０９、投射光学系２８１０
で構成される。投射光学系２８１０は複数の光学レンズ
で構成される。図２３（Ｃ）では液晶表示装置２８０８
を三つ使用する三板式の例を示したが、このような方式
に限定されず、単板式の光学系で構成しても良い。ま
た、図２３（Ｃ）中で矢印で示した光路には適宣光学レ
ンズや偏光機能を有するフィルムや位相を調節するため
のフィルムや、ＩＲフィルムなどを設けても良い。ま
た、図２３（Ｄ）は図２３（Ｃ）における光源光学系２
８０１の構造の一例を示した図である。本実施例では、
光源光学系２８０１はリフレクター２８１１、光源２８
１２、レンズアレイ２８１３、２８１４、偏光変換素子
２８１５、集光レンズ２８１６で構成される。尚、図２
３（Ｄ）に示した光源光学系は一例であって図示した構
成に限定されるものではない。
【０１１７】また、ここでは図示しなかったが、本発明
はその他にも、ナビゲーションシステムやイメージセン
サの読み取り回路などに適用することも可能である。こ
のように本願発明の適用範囲はきわめて広く、あらゆる
分野の電子機器に適用することが可能である。また、本
実施例の電子機器は実施例１〜５の技術を用いて実現す
ることができる。
はその他にも、ナビゲーションシステムやイメージセン
サの読み取り回路などに適用することも可能である。こ
のように本願発明の適用範囲はきわめて広く、あらゆる
分野の電子機器に適用することが可能である。また、本
実施例の電子機器は実施例１〜５の技術を用いて実現す
ることができる。
【０１１８】
【発明の効果】本発明を用いることで、同一の基板上に
複数の機能回路が形成された半導体装置（ここでは具体
的には電気光学装置）において、その機能回路が要求す
る仕様に応じて適切な性能のＴＦＴを配置することが可
能となり、その動作特性を大幅に向上させることができ
る。
複数の機能回路が形成された半導体装置（ここでは具体
的には電気光学装置）において、その機能回路が要求す
る仕様に応じて適切な性能のＴＦＴを配置することが可
能となり、その動作特性を大幅に向上させることができ
る。
【０１１９】本発明の半導体装置の作製方法に従えば、
駆動回路部のｐチャネル型ＴＦＴにゲート電極と重なる
ＬＤＤ構造を設け、ｎチャネル型ＴＦＴおよび画素ＴＦ
Ｔをゲート電極と一部が重なるＬＤＤ構造としたアクテ
ィブマトリクス基板を６枚のフォトマスクで製造するこ
とができる。このようなアクティブマトリクス基板から
反射型の液晶表示装置を作製することができる。また、
同工程に従えば透過型の液晶表示装置を７枚のフォトマ
スクで製造することができる。
駆動回路部のｐチャネル型ＴＦＴにゲート電極と重なる
ＬＤＤ構造を設け、ｎチャネル型ＴＦＴおよび画素ＴＦ
Ｔをゲート電極と一部が重なるＬＤＤ構造としたアクテ
ィブマトリクス基板を６枚のフォトマスクで製造するこ
とができる。このようなアクティブマトリクス基板から
反射型の液晶表示装置を作製することができる。また、
同工程に従えば透過型の液晶表示装置を７枚のフォトマ
スクで製造することができる。
【０１２０】本発明の半導体装置の作製方法に従えば、
ゲート電極を耐熱性導電性材料で形成し、ゲート配線を
低抵抗導電性材料で形成したＴＦＴにおいて、駆動回路
部のｐチャネル型ＴＦＴをゲート電極と重なるＬＤＤ構
造とし、ｎチャネル型ＴＦＴおよび画素ＴＦＴをゲート
電極と一部が重なるＬＤＤ構造としたアクティブマトリ
クス基板を６枚のフォトマスクで製造することができ、
このようなアクティブマトリクス基板から反射型の液晶
表示装置を作製することができる。また、同工程に従え
ば、透過型の液晶表示装置を７枚のフォトマスクで製造
することができる。
ゲート電極を耐熱性導電性材料で形成し、ゲート配線を
低抵抗導電性材料で形成したＴＦＴにおいて、駆動回路
部のｐチャネル型ＴＦＴをゲート電極と重なるＬＤＤ構
造とし、ｎチャネル型ＴＦＴおよび画素ＴＦＴをゲート
電極と一部が重なるＬＤＤ構造としたアクティブマトリ
クス基板を６枚のフォトマスクで製造することができ、
このようなアクティブマトリクス基板から反射型の液晶
表示装置を作製することができる。また、同工程に従え
ば、透過型の液晶表示装置を７枚のフォトマスクで製造
することができる。
【図１】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を
示す断面図。
示す断面図。
【図２】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を
示す断面図。
示す断面図。
【図３】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を
示す断面図。
示す断面図。
【図４】 ｎチャネル型ＴＦＴのＬＤＤ領域の構造を説
明する図。
明する図。
【図５】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を
示す断面図。
示す断面図。
【図６】 駆動回路のＴＦＴと画素ＴＦＴの構造を示す
上面図。
上面図。
【図７】 駆動回路のＴＦＴの作製工程を示す断面図。
【図８】 駆動回路のＴＦＴの構成を示す断面図。
【図９】 画素ＴＦＴの構成を示す断面図。
【図１０】 画素部の画素を示す上面図。
【図１１】 結晶質半導体層の作製工程を示す断面図。
【図１２】 結晶質半導体層の作製工程を示す断面図。
【図１３】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程
を示す断面図。
を示す断面図。
【図１４】 アクティブマトリクス型液晶表示装置の作
製工程を示す断面図。
製工程を示す断面図。
【図１５】 柱状スペーサの形状を説明する図。
【図１６】 液晶表示装置の入出力端子、配線、回路配
置、スペーサ、シール剤の配置を説明する上面図。
置、スペーサ、シール剤の配置を説明する上面図。
【図１７】 液晶表示装置の構造を示す斜視図。
【図１８】 液晶表示装置の回路構成を説明するブロッ
ク図。
ク図。
【図１９】 ＩＣＰの原理を説明する図。
【図２０】 パターン形成したＷ膜の端部におけるテー
パー部の角度とエッチング条件の関係を示すグラフ。
パー部の角度とエッチング条件の関係を示すグラフ。
【図２１】 携帯型情報端末の一例を示す図。
【図２２】 半導体装置の一例を示す図。
【図２３】 投影型液晶表示装置の構成を示す図。
【図２４】 パターン形成したＷ膜の端部における形状
を示す電子顕微鏡写真。
を示す電子顕微鏡写真。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/28 Ｈ０１Ｌ 21/90 Ｓ 21/768 29/78 ６１２Ｂ ６１７Ｋ ６１７Ｍ (72)発明者 荒井 康行 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内
Claims (15)
- 【請求項１】画素部に設けた画素ＴＦＴと、該画素部の
周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有
する駆動回路を同一の基板上に設けた半導体装置におい
て、前記駆動回路のｎチャネル型ＴＦＴは、テーパー部
を有するゲート電極が設けられ、チャネル形成領域と、
該チャネル形成領域に接し、かつ、該ゲート電極と一部
が重なるように設けられＬＤＤ領域を形成する第１の不
純物領域と、該第１の不純物領域の外側に設けられソー
ス領域またはドレイン領域を形成する第２の不純物領域
とを有し、前記駆動回路のｐチャネル型ＴＦＴは、テー
パー部を有するゲート電極が設けられ、チャネル形成領
域と、該チャネル形成領域に接し、かつ、該ゲート電極
と重なるように設けられＬＤＤ領域を形成する第３の不
純物領域と、該第３の不純物領域の外側に設けられソー
ス領域またはドレイン領域を形成する第４の不純物領域
とを有し、前記画素ＴＦＴは、テーパー部を有するゲー
ト電極が設けられ、チャネル形成領域と、該チャネル形
成領域に接し、かつ、該ゲート電極と一部が重なるよう
に設けられＬＤＤ領域を形成する第１の不純物領域と、
該第１の不純物領域の外側に設けられソース領域または
ドレイン領域を形成する第２の不純物領域とを有し、前
記第１の不純物領域のゲート電極と重なる領域における
一導伝型の不純物元素の濃度と、第３の不純物領域の一
導伝型とは反対の導伝型の不純物元素の濃度とは、該不
純物領域が接するチャネル形成領域から遠ざかるにつれ
て高くなるように設けられ、前記画素部に設けた画素電
極は光反射性表面を有し、有機絶縁物材料からなる第２
の層間絶縁膜上に形成され、少なくとも、前記画素ＴＦ
Ｔのゲート電極の上方に設けた無機絶縁物材料から成る
第１の層間絶縁膜と、該絶縁膜上に密接して形成された
前記第２の層間絶縁膜とに設けられた開孔を介して、前
記画素ＴＦＴに接続していることを特徴とする半導体装
置。 - 【請求項２】画素部に設けた画素ＴＦＴと、該画素部の
周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有
する駆動回路を同一の基板上に設けた半導体装置におい
て、前記駆動回路のｎチャネル型ＴＦＴは、テーパー部
を有するゲート電極が設けられ、チャネル形成領域と、
該チャネル形成領域に接し、かつ、該ゲート電極と一部
が重なるように設けられＬＤＤ領域を形成する第１の不
純物領域と、該第１の不純物領域の外側に設けられソー
ス領域またはドレイン領域を形成する第２の不純物領域
とを有し、前記駆動回路のｐチャネル型ＴＦＴは、テー
パー部を有するゲート電極が設けられ、チャネル形成領
域と、該チャネル形成領域に接し、かつ、該ゲート電極
と重なるように設けられＬＤＤ領域を形成する第３の不
純物領域と、該第３の不純物領域の外側に設けられソー
ス領域またはドレイン領域を形成する第４の不純物領域
とを有し、前記画素ＴＦＴは、テーパー部を有するゲー
ト電極が設けられ、チャネル形成領域と、該チャネル形
成領域に接し、かつ、該ゲート電極と一部が重なるよう
に設けられＬＤＤ領域を形成する第１の不純物領域と、
該第１の不純物領域の外側に設けられソース領域または
ドレイン領域を形成する第２の不純物領域とを有し、前
記第１の不純物領域のゲート電極と重なる領域における
一導伝型の不純物元素の濃度と、第３の不純物領域の一
導伝型とは反対の導伝型の不純物元素の濃度とは、該不
純物領域が接するチャネル形成領域から遠ざかるにつれ
て高くなるように設けられ、前記画素部に設けた画素電
極は光透過性を有し、有機絶縁物材料からなる第２の層
間絶縁膜上に形成され、少なくとも、前記画素ＴＦＴの
ゲート電極の上方に設けた無機絶縁物材料から成る第１
の層間絶縁膜と、該絶縁膜上に密接して形成された前記
第２の層間絶縁膜とに設けられた開孔を介して形成され
た、前記画素ＴＦＴに接続する導電性金属配線と接続し
ていることを特徴とする半導体装置。 - 【請求項３】一対の基板間に液晶を挟持した半導体装置
であって、画素部に設けた画素ＴＦＴと、該画素部の周
辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを設け
た駆動回路とを有する一方の基板には、前記駆動回路の
ｎチャネル型ＴＦＴは、テーパー部を有するゲート電極
が設けられ、チャネル形成領域と、該チャネル形成領域
に接し、かつ、該ゲート電極と一部が重なるように設け
られＬＤＤ領域を形成する第１の不純物領域と、該第１
の不純物領域の外側に設けられソース領域またはドレイ
ン領域を形成する第２の不純物領域とを有し、前記駆動
回路のｐチャネル型ＴＦＴは、テーパー部を有するゲー
ト電極が設けられ、チャネル形成領域と、該チャネル形
成領域に接し、かつ、該ゲート電極と重なるように設け
られＬＤＤ領域を形成する第３の不純物領域と、該第３
の不純物領域の外側に設けられソース領域またはドレイ
ン領域を形成する第４の不純物領域とを有し、前記画素
ＴＦＴは、テーパー部を有するゲート電極が設けられ、
チャネル形成領域と、該チャネル形成領域に接し、か
つ、該ゲート電極と一部が重なるように設けられＬＤＤ
領域を形成する第１の不純物領域と、該第１の不純物領
域の外側に設けられソース領域またはドレイン領域を形
成する第２の不純物領域とを有し、前記第１の不純物領
域のゲート電極と重なる領域における一導伝型の不純物
元素の濃度と、第３の不純物領域の一導伝型とは反対の
導伝型の不純物元素の濃度とは、該不純物領域が接する
チャネル形成領域から遠ざかるにつれて高くなるように
設けられ、前記画素部に設けた画素電極は光反射性表面
を有し、有機絶縁物材料からなる第２の層間絶縁膜上に
形成され、少なくとも、前記画素ＴＦＴのゲート電極の
上方に設けた無機絶縁物材料から成る第１の層間絶縁膜
と、該絶縁膜上に密接して形成された前記第２の層間絶
縁膜とに設けられた開孔を介して、前記画素ＴＦＴに接
続していて、透明導電膜が形成された他方の基板と、前
記前記第２の層間絶縁膜とに設けられた開孔に重ねて形
成された少なくとも一つの柱状スペーサを介して貼り合
わされていることを特徴とする半導体装置。 - 【請求項４】一対の基板間に液晶を挟持した半導体装置
であって、画素部に設けた画素ＴＦＴと、該画素部の周
辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを設け
た駆動回路とを有する一方の基板には、前記駆動回路の
ｎチャネル型ＴＦＴは、テーパー部を有するゲート電極
が設けられ、チャネル形成領域と、該チャネル形成領域
に接し、かつ、該ゲート電極と一部が重なるように設け
られＬＤＤ領域を形成する第１の不純物領域と、該第１
の不純物領域の外側に設けられソース領域またはドレイ
ン領域を形成する第２の不純物領域とを有し、前記駆動
回路のｐチャネル型ＴＦＴは、テーパー部を有するゲー
ト電極が設けられ、チャネル形成領域と、該チャネル形
成領域に接し、かつ、該ゲート電極と重なるように設け
られＬＤＤ領域を形成する第３の不純物領域と、該第３
の不純物領域の外側に設けられソース領域またはドレイ
ン領域を形成する第４の不純物領域とを有し、前記画素
ＴＦＴは、テーパー部を有するゲート電極が設けられ、
チャネル形成領域と、該チャネル形成領域に接し、か
つ、該ゲート電極と一部が重なるように設けられＬＤＤ
領域を形成する第１の不純物領域と、該第１の不純物領
域の外側に設けられソース領域またはドレイン領域を形
成する第２の不純物領域とを有し、前記第１の不純物領
域のゲート電極と重なる領域における一導伝型の不純物
元素の濃度と、第３の不純物領域の一導伝型とは反対の
導伝型の不純物元素の濃度とは、該不純物領域が接する
チャネル形成領域から遠ざかるにつれて高くなるように
設けられ、前記画素部に設けた画素電極は光透過性を有
し、有機絶縁物材料からなる第２の層間絶縁膜上に形成
され、少なくとも、前記画素ＴＦＴのゲート電極の上方
に設けた無機絶縁物材料から成る第１の層間絶縁膜と、
該絶縁膜上に密接して形成された前記第２の層間絶縁膜
とに設けられた開孔を介して形成された、前記画素ＴＦ
Ｔに接続する導電性金属配線と接続していて、透明導電
膜が形成された他方の基板と、前記前記第２の層間絶縁
膜とに設けられた開孔に重ねて形成された少なくとも一
つの柱状スペーサを介して貼り合わされていることを特
徴とする半導体装置。 - 【請求項５】請求項１乃至請求項４のいずれか一項にお
いて、前記画素ＴＦＴと、前記駆動回路のｐチャネル型
ＴＦＴとｎチャネル型ＴＦＴとのゲート電極は耐熱性導
電性材料から形成され、前記駆動回路から延在し、該ゲ
ート電極に接続するゲート配線は低抵抗導電性材料から
形成されることを特徴とする半導体装置。 - 【請求項６】請求項５において、前記耐熱性導電性材料
は、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン
（Ｗ）から選ばれた元素、または前記元素を成分とする
化合物、または前記元素を組み合わせた化合物、または
前記元素を成分とする窒化物、前記元素を成分とするシ
リサイド、であることを特徴とする半導体装置。 - 【請求項７】請求項１乃至請求項４のいずれか一項にお
いて、前記ゲート電極のテーパー部の角度は５〜４５°
であることを特徴とする半導体装置。 - 【請求項８】請求項１乃至請求項７のいずれか一項にお
いて、前記半導体装置は、パーソナルコンピュータ、ビ
デオカメラ、携帯型情報端末、デジタルカメラ、デジタ
ルビデオディスクプレーヤー、電子遊技機器、プロジェ
クターから選ばれた一つであることを特徴とする半導体
装置。 - 【請求項９】画素部に設けた画素ＴＦＴと、該画素部の
周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有
する駆動回路を同一の基板上に設けた半導体装置におい
て、前記基板上に結晶構造を含む半導体層を形成する第
１の工程と、前記結晶構造を含む半導体層を選択的にエ
ッチングして複数の島状半導体層を形成する第２の工程
と、前記島状半導体層に接してゲート絶縁膜を形成する
第３の工程と、前記ゲート絶縁膜上に耐熱性導電性材料
から成る導電層を形成する第４の工程と、前記導電層を
選択的にエッチングして、テーパー部を有するゲート電
極を形成する第５の工程と、少なくとも、前記駆動回路
のｎチャネル型ＴＦＴおよび前記画素ＴＦＴを形成する
前記島状半導体層に、前記ゲート電極のテーパー部と前
記ゲート絶縁膜を通してｎ型を付与する不純物元素を添
加して、前記基板と平行な方向において該ｎ型を付与す
る不純物元素の濃度勾配を有する第１の不純物領域を形
成する第６の工程と、前記駆動回路のｎチャネル型ＴＦ
Ｔおよび前記画素ＴＦＴを形成する前記島状半導体層
に、前記ゲート電極と該ゲート電極に隣接する領域とに
マスクを形成してｎ型を付与する不純物元素を添加して
第２の不純物領域を形成する第７の工程と、前記駆動回
路のｐチャネル型ＴＦＴを形成する前記島状半導体層
に、前記ゲート電極のテーパー部と前記ゲート絶縁膜を
通してｐ型を付与する不純物元素を添加して、前記基板
と平行な方向において該ｐ型を付与する不純物元素の濃
度勾配を有する第３の不純物領域と、前記ゲート電極の
テーパー部を介しないでｐ型を付与する不純物元素を添
加して、第４の不純物領域とを同時に形成する第８の工
程と、前記駆動回路のｎチャネル型ＴＦＴと前記画素Ｔ
ＦＴとｐチャネル型ＴＦＴとの上方に、無機絶縁物材料
から成る第１の層間絶縁膜を形成する第９の工程と、該
第１の層間絶縁膜に密接して有機絶縁物材料からなる第
２の層間絶縁膜を形成する第１０の工程と、前記画素Ｔ
ＦＴに接続する光反射性表面を有する画素電極を、前記
第２の層間絶縁膜上に形成する第１１の工程とを有する
ことを特徴とする半導体装置の作製方法。 - 【請求項１０】画素部に設けた画素ＴＦＴと、該画素部
の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを
有する駆動回路を同一の基板上に設けた半導体装置にお
いて、前記基板上に結晶構造を含む半導体層を形成する
第１の工程と、前記結晶構造を含む半導体層を選択的に
エッチングして複数の島状半導体層を形成する第２の工
程と、前記島状半導体層に接してゲート絶縁膜を形成す
る第３の工程と、前記ゲート絶縁膜上に耐熱性導電性材
料から成る導電層を形成する第４の工程と、前記導電層
を選択的にエッチングして、テーパー部を有するゲート
電極を形成する第５の工程と、少なくとも、前記駆動回
路のｎチャネル型ＴＦＴおよび前記画素ＴＦＴを形成す
る前記島状半導体層に、前記ゲート電極のテーパー部と
前記ゲート絶縁膜を通してｎ型を付与する不純物元素を
添加して、前記基板と平行な方向において該ｎ型を付与
する不純物元素の濃度勾配を有する第１の不純物領域を
形成する第６の工程と、前記駆動回路のｎチャネル型Ｔ
ＦＴおよび前記画素ＴＦＴを形成する前記島状半導体層
に、前記ゲート電極と該ゲート電極に隣接する領域とに
マスクを形成してｎ型を付与する不純物元素を添加して
第２の不純物領域を形成する第７の工程と、前記駆動回
路のｐチャネル型ＴＦＴを形成する前記島状半導体層
に、前記ゲート電極のテーパー部と前記ゲート絶縁膜を
通してｐ型を付与する不純物元素を添加して、前記基板
と平行な方向において該ｐ型を付与する不純物元素の濃
度勾配を有する第３の不純物領域と、前記ゲート電極の
テーパー部を介しないでｐ型を付与する不純物元素を添
加して、第４の不純物領域とを同時に形成する第８の工
程と、前記駆動回路のｎチャネル型ＴＦＴと前記画素Ｔ
ＦＴとｐチャネル型ＴＦＴとの上方に、無機絶縁物材料
から成る第１の層間絶縁膜を形成する第９の工程と、該
第１の層間絶縁膜に密接して有機絶縁物材料からなる第
２の層間絶縁膜を形成する第１０の工程と、前記画素Ｔ
ＦＴに接続する導電性金属配線を形成する第１１の工程
と、前記第２の層間絶縁膜上に前記導電性金属配線に接
続する透明導電膜から成る画素電極を形成する第１２の
工程とを有することを特徴とする半導体装置の作製方
法。 - 【請求項１１】一対の基板間に液晶を挟持した半導体装
置の作製方法において、画素部に設けた画素ＴＦＴと、
該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型Ｔ
ＦＴとを設けた駆動回路とを一方の基板は、前記一方の
基板上に結晶構造を含む半導体層を形成する第１の工程
と、前記結晶構造を含む半導体層を選択的にエッチング
して複数の島状半導体層を形成する第２の工程と、前記
島状半導体層に接してゲート絶縁膜を形成する第３の工
程と、前記ゲート絶縁膜上に耐熱性導電性材料から成る
導電層を形成する第４の工程と、前記導電層を選択的に
エッチングして、テーパー部を有するゲート電極を形成
する第５の工程と、少なくとも、前記駆動回路のｎチャ
ネル型ＴＦＴおよび前記画素ＴＦＴを形成する前記島状
半導体層に、前記ゲート電極のテーパー部と前記ゲート
絶縁膜を通してｎ型を付与する不純物元素を添加して、
前記基板と平行な方向において該ｎ型を付与する不純物
元素の濃度勾配を有する第１の不純物領域を形成する第
６の工程と、前記駆動回路のｎチャネル型ＴＦＴおよび
前記画素ＴＦＴを形成する前記島状半導体層に、前記ゲ
ート電極と該ゲート電極に隣接する領域とにマスクを形
成してｎ型を付与する不純物元素を添加して第２の不純
物領域を形成する第７の工程と、前記駆動回路のｐチャ
ネル型ＴＦＴを形成する前記島状半導体層に、前記ゲー
ト電極のテーパー部と前記ゲート絶縁膜を通してｐ型を
付与する不純物元素を添加して、前記基板と平行な方向
において該ｐ型を付与する不純物元素の濃度勾配を有す
る第３の不純物領域と、前記ゲート電極のテーパー部を
介しないでｐ型を付与する不純物元素を添加して、第４
の不純物領域とを同時に形成する第８の工程と、前記駆
動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとｐチャ
ネル型ＴＦＴとの上方に、無機絶縁物材料から成る第１
の層間絶縁膜を形成する第９の工程と、該第１の層間絶
縁膜に密接して有機絶縁物材料からなる第２の層間絶縁
膜を形成する第１０の工程と、前記第２の層間絶縁膜と
第１の層間絶縁膜とに設けられた開孔を介して前記画素
ＴＦＴに接続する光反射性表面を有する画素電極を前記
第２の層間絶縁膜上に形成する第１１の工程と、他方の
基板は少なくとも透明導電膜を形成する第１２の工程
と、前記開孔に重ねて形成された少なくとも一つの柱状
スペーサを介して、前記一方の基板と前記他方の基板を
貼合わせる第１３の工程とを有することを特徴とする半
導体装置の作製方法。 - 【請求項１２】一対の基板間に液晶を挟持した半導体装
置の作製方法において、画素部に設けた画素ＴＦＴと、
該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型Ｔ
ＦＴとを設けた駆動回路とを一方の基板は、前記一方の
基板上に結晶構造を含む半導体層を形成する第１の工程
と、前記結晶構造を含む半導体層を選択的にエッチング
して複数の島状半導体層を形成する第２の工程と、前記
島状半導体層に接してゲート絶縁膜を形成する第３の工
程と、前記ゲート絶縁膜上に耐熱性導電性材料から成る
導電層を形成する第４の工程と、前記導電層を選択的に
エッチングして、テーパー部を有するゲート電極を形成
する第５の工程と、少なくとも、前記駆動回路のｎチャ
ネル型ＴＦＴおよび前記画素ＴＦＴを形成する前記島状
半導体層に、前記ゲート電極のテーパー部と前記ゲート
絶縁膜を通してｎ型を付与する不純物元素を添加して、
前記基板と平行な方向において該ｎ型を付与する不純物
元素の濃度勾配を有する第１の不純物領域を形成する第
６の工程と、前記駆動回路のｎチャネル型ＴＦＴおよび
前記画素ＴＦＴを形成する前記島状半導体層に、前記ゲ
ート電極と該ゲート電極に隣接する領域とにマスクを形
成してｎ型を付与する不純物元素を添加して第２の不純
物領域を形成する第７の工程と、前記駆動回路のｐチャ
ネル型ＴＦＴを形成する前記島状半導体層に、前記ゲー
ト電極のテーパー部と前記ゲート絶縁膜を通してｐ型を
付与する不純物元素を添加して、前記基板と平行な方向
において該ｐ型を付与する不純物元素の濃度勾配を有す
る第３の不純物領域と、前記ゲート電極のテーパー部を
介しないでｐ型を付与する不純物元素を添加して、第４
の不純物領域とを同時に形成する第８の工程と、前記駆
動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとｐチャ
ネル型ＴＦＴとの上方に、無機絶縁物材料から成る第１
の層間絶縁膜を形成する第９の工程と、該第１の層間絶
縁膜に密接して有機絶縁物材料からなる第２の層間絶縁
膜を形成する第１０の工程と、前記第２の層間絶縁膜と
第１の層間絶縁膜とに設けられた開孔を介して前記画素
ＴＦＴに接続する導電性金属配線を形成する第１１の工
程と、前記第２の層間絶縁膜上に該金属配線に接続する
透明導電膜から成る画素電極を形成する第１２の工程
と、他方の基板は少なくとも透明導電膜を形成する第１
３の工程と、前記開孔に重ねて形成された少なくとも一
つの柱状スペーサを介して、前記一方の基板と前記他方
の基板を貼合わせる第１４の工程とを有することを特徴
とする半導体装置の作製方法。 - 【請求項１３】請求項９乃至請求項１２のいずれか一項
において、前記画素ＴＦＴと、該画素部の周辺にｐチャ
ネル型ＴＦＴとｎチャネル型ＴＦＴとのゲート電極を耐
熱性導電性材料から形成する工程と、前記駆動回路から
延在し、該ゲート電極に接続するゲート配線を低抵抗導
電性材料から形成する工程とを有することを特徴とする
半導体装置の作製方法。 - 【請求項１４】請求項１３において、前記耐熱性導電性
材料は、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデ
ン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、ま
たは前記元素を成分とする化合物、または前記元素を組
み合わせた化合物、または前記元素を成分とする窒化
物、前記元素を成分とするシリサイド、から形成するこ
とを特徴とする半導体装置の作製方法。 - 【請求項１５】請求項９乃至請求項１４のいずれか一項
において、前記半導体装置は、パーソナルコンピュー
タ、ビデオカメラ、携帯型情報端末、デジタルカメラ、
デジタルビデオディスクプレーヤー、電子遊技機器、プ
ロジェクターから選ばれた一つであることを特徴とする
半導体装置の作製方法。
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