CN110731002A - 氮化物半导体层叠物、半导体装置、氮化物半导体层叠物的制造方法、氮化物半导体自支撑基板的制造方法以及半导体装置的制造方法 - Google Patents

氮化物半导体层叠物、半导体装置、氮化物半导体层叠物的制造方法、氮化物半导体自支撑基板的制造方法以及半导体装置的制造方法 Download PDF

Info

Publication number
CN110731002A
CN110731002A CN201880038898.8A CN201880038898A CN110731002A CN 110731002 A CN110731002 A CN 110731002A CN 201880038898 A CN201880038898 A CN 201880038898A CN 110731002 A CN110731002 A CN 110731002A
Authority
CN
China
Prior art keywords
substrate
semiconductor layer
semiconductor
concentration
nitride semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201880038898.8A
Other languages
English (en)
Other versions
CN110731002B (zh
Inventor
藤仓序章
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Chemical Co Ltd
Original Assignee
Sai Auk Faith Co Ltd
Sumitomo Chemical Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sai Auk Faith Co Ltd, Sumitomo Chemical Co Ltd filed Critical Sai Auk Faith Co Ltd
Publication of CN110731002A publication Critical patent/CN110731002A/zh
Application granted granted Critical
Publication of CN110731002B publication Critical patent/CN110731002B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/20—Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C30B29/406—Gallium nitride
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B31/00—Diffusion or doping processes for single crystals or homogeneous polycrystalline material with defined structure; Apparatus therefor
    • C30B31/20—Doping by irradiation with electromagnetic waves or by particle radiation
    • C30B31/22—Doping by irradiation with electromagnetic waves or by particle radiation by ion-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02581—Transition metal or rare earth elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66196—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
    • H01L29/66204—Diodes
    • H01L29/66212—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2654—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds
    • H01L21/26546—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds of electrically active species
    • H01L21/26553—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3245—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering of AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H01L29/475—Schottky barrier electrodes on AIII-BV compounds

Abstract

一种氮化物半导体层叠物，其具有：基板，其具有由氮极性面形成的表面、以及与表面处于相反侧的由III族元素极性面形成的背面，所述基板由III族氮化物半导体形成；保护层，其至少设置在基板的背面侧，耐热性比基板的背面高；以及半导体层，其设置在基板的表面侧，由III族氮化物半导体形成，半导体层中的O的浓度低于1×1017at/cm3。

Description

氮化物半导体层叠物、半导体装置、氮化物半导体层叠物的制 造方法、氮化物半导体自支撑基板的制造方法以及半导体装 置的制造方法
技术领域
本发明涉及氮化物半导体层叠物、半导体装置、氮化物半导体层叠物的制造方法、氮化物半导体自支撑基板的制造方法以及半导体装置的制造方法。
背景技术
在制造氮化物半导体层叠物、氮化物半导体自支撑基板、半导体装置等时，有时会利用气相外延法使由III族氮化物半导体形成的半导体层在规定的基板上进行外延生长(例如非专利文献1)。
现有技术文献
非专利文献
非专利文献1：S.Keller et al.:JOURNAL OF APPLIED PHYSICS Vol.102,083546(2007)
发明内容
发明要解决的问题
本发明的目的在于提供能够分别以高纯度制造氮化物半导体层叠物、氮化物半导体自支撑基板和半导体装置的技术。
用于解决问题的方案
根据本发明的一个方案，提供氮化物半导体层叠物及其相关技术，所述氮化物半导体层叠物具有：
基板，其具有由氮极性面形成的表面、以及与前述表面处于相反侧的由III族元素极性面形成的背面，所述基板由III族氮化物半导体形成；
保护层，其至少设置在前述基板的前述背面侧，耐热性比前述基板的前述背面高；以及
半导体层，其设置在前述基板的前述表面侧，由III族氮化物半导体形成，前述半导体层中的O的浓度低于1×1017at/cm3。
发明的效果
根据本发明，能够分别以高纯度制造氮化物半导体层叠物、氮化物半导体自支撑基板以及半导体装置。
附图说明
图1是示出本发明的第一实施方式的氮化物半导体层叠物的截面图。
图2是示出本发明的第一实施方式的氮化物半导体层叠物的制造方法或氮化物半导体自支撑基板的制造方法的流程图。
图3的(a)和(b)是示出第一实施方式的保护层形成工序中的基板的载置状态的截面图。
图4是示出保护层形成工序后的基板的截面图。
图5是气相外延装置的构成示意图，示出在反应容器内实行晶体生长步骤过程中的状况。
图6是气相外延装置的构成示意图，示出将反应容器的炉口打开的状态。
图7是示出切片工序的截面图。
图8是示出本发明的第二实施方式的氮化物半导体层叠物的截面图。
图9是示出本发明的第二实施方式的半导体装置的截面图。
图10是示出本发明的第二实施方式的氮化物半导体层叠物的制造方法或半导体装置的制造方法的流程图。
图11的(a)是示出离子注入工序的截面图，图11的(b)是示出活化退火工序的截面图。
图12是示出本发明的第二实施方式的变形例的半导体装置的截面图。
具体实施方式
<发明人得到的见解>
在制造氮化物半导体层叠物、氮化物半导体自支撑基板或半导体装置时，有时会在由III族氮化物半导体形成的基板的由氮(N)极性面形成的表面上形成半导体层。在使半导体层在N极性面上进行外延生长的情况下，与使半导体层在III族元素极性面上进行外延生长的情况相比，有容易在半导体层中混入氧(O)等杂质的倾向。因此，一直以来，如非专利文献1等那样，在1200℃以上的生长温度下使半导体层生长。
然而，若在上述这种高的生长温度下使半导体层在基板的由N极性面形成的表面上生长，则有可能产生如下所述的现象。
若在高的生长温度下使半导体层生长，则基板的由III族元素极性面形成的背面会发生热分解，III族元素从该背面剧烈蒸发(例如1μm/hr以上)。若III族元素从基板的背面蒸发，则高浓度的III族元素的蒸气会包裹基板的表面，III族元素的液滴(droplet)会附着于基板的表面上。若这种III族元素的液滴附着于基板的表面，则会阻碍半导体层在该基板上的生长。结果，有可能半导体层的表面中的至少一部分会变粗糙。
另外，若III族元素从基板的背面蒸发，则基板的背面中含有的杂质(硅(Si)等)会包裹基板的表面，有可能会在半导体层中混入杂质。因此，难以使高纯度的半导体层生长。
另外，若在高的生长温度下使半导体层生长，则以构成气相外延装置的反应容器的含有石英或硼(B)的构件作为起因，有可能会在半导体层中混入Si、O或B等。基于该理由，也难以使高纯度的半导体层生长。
如此，在高的生长温度下使半导体层在基板的由N极性面形成的表面上生长的情况下，由于上述现象，难以分别以高纯度制造氮化物半导体层叠物、氮化物半导体自支撑基板或半导体装置。
本发明是基于发明人所发现的上述新问题而做出的。
<本发明的第一实施方式>
以下边参照附图边对本发明的第一实施方式进行说明。
(1)氮化物半导体层叠物
首先，使用图1对本实施方式的氮化物半导体层叠物(以下也称为“层叠物”)1进行说明。图1是示出本实施方式的氮化物半导体层叠物的截面图。
如图1所示，本实施方式的层叠物1例如构成为制造后述的氮化物半导体自支撑基板(以下也称为“自支撑基板”)2时的锭(中间体)。具体而言，层叠物1例如具有基板(基底基板)10、保护层(热分解抑制层)20以及半导体层(外延生长层)30。
(基板)
基板10以作为使后述的半导体层30进行同质外延生长的基底基板(晶种基板)发挥功能的方式构成。具体而言，基板10由氮化物半导体自支撑基板形成，该氮化物半导体自支撑基板由III族氮化物半导体形成。本实施方式中，例如为氮化镓(GaN)自支撑基板。需要说明的是，在下文中，将基板10的上表面(上侧主面、第一主面)记作“表面11”，将基板10的与上表面处于相反侧的下表面(下侧主面、第二主面)记作“背面12”，将连接基板10的上表面与下表面并与它们垂直的面记作“侧面13”。
另外，本实施方式中，基板10的表面11为(000-1)面(-c面)、即N极性面。基板10的表面11例如为镜面。换言之，基板10的表面11为可以使半导体层30在其上进行外延生长的、所谓的开盒即用表面(Epi-ready surface)。具体而言，基板10的表面11的均方根粗糙度(RMS)例如为10nm以下，优选为1nm以下。需要说明的是，此处所说的“RMS”是指用原子力显微镜(AFM)测定20μm见方面积时的RMS。
需要说明的是，构成基板10的GaN晶体可以相对于基底基板100的表面102具有规定的偏离角。“偏离角”是指基板10的表面11的法线方向与构成基板10的主轴方向(离主面最近的低指数面的法线方向)所成的角。具体而言，基板10的偏离角例如可以设定为0°以上且5°以下。
另外，基板10的表面11的位错密度(平均位错密度)例如为1×107cm-2以下，优选为1×105cm-2以下。若基板10的表面11的位错密度超过1×107cm-2，则在基板10上形成的半导体层30的位错密度升高，有可能无法由半导体层30得到晶体品质良好的自支撑基板2。与此相对，通过使基板10的表面11的位错密度为1×107cm-2以下，能够使在基板10上形成的半导体层30的位错密度较低，由半导体层30得到晶体品质良好的自支撑基板2。进而，通过使基板10的表面11的位错密度为1×105cm-2以下，能够由半导体层30稳定地得到晶体品质良好的自支撑基板2。需要说明的是，基板10的表面的位错密度越低越好，因此对其下限值并没有限定，但以目前的技术水平，基板10的表面11的位错密度的下限值例如为1×102cm-2左右。
另一方面，本实施方式中，基板10的背面12为(0001)面(+c面)、即III族元素极性面(此处，Ga极性面)。基板10的背面12例如为具有不规则的凹凸的粗糙面、所谓的研磨面。即，基板10的背面12的表面粗糙度大于基板10的表面11的表面粗糙度。具体而言，将基板10的背面12的RMS例如设定为0.5μm以上且5μm以下。需要说明的是，基板10的背面12可以与表面11同样为开盒即用表面。
另外，基板10的厚度取决于基板10的直径，例如设定为300μm以上且2mm以下。典型的是，在基板10的直径为2英寸(50.8mm)的情况下，基板10的厚度采用300～600μm，在基板10的直径为4英寸(100mm)的情况下，基板10的厚度采用600～1200μm，在基板10的直径为6英寸(150mm)的情况下，基板10的厚度采用1000～2000μm。此处，例如基板10的直径采用2英寸，基板10的厚度采用400μm。
(保护层)
保护层20至少设置在基板10的背面12侧，由耐热性比基板10的背面12高的材料构成。此处所说的“耐热性”是指对加热到规定温度时的热分解(升华)的耐性。本实施方式中，例如在1250℃以上的温度下加热时的保护层20的热分解速度低于基板10的背面12的热分解速度。通过至少在基板10的背面12侧设置这种保护层20，在后述的半导体层生长工序S160中，能够抑制基板10的背面12的热分解，抑制Ga蒸气从基板10的背面12的产生。
需要说明的是，在上述耐热性的基础上，保护层20还可以由对后述的半导体层生长工序S160中的气氛的耐腐蚀性比基板10高的材料构成。此处所说的“半导体层生长工序S160中的气氛”尤其是指含有氢(H)的气氛，即含有作为载气的氢(H2)气、作为氮化剂的氨(NH3)气等的气氛。另外，此处所说的“对半导体层生长工序S160中的气氛的耐腐蚀性”是指对被该气氛蚀刻(腐蚀)的作用的耐性。即，半导体层生长工序S160中的气氛下的保护层20的蚀刻速度可以比基板10的蚀刻速度低。由此，在半导体层生长工序S160中，能够使半导体层30在基板10上稳定地生长。
本实施方式中，保护层20还设置在基板10的侧面13侧。由此，在后述的半导体层生长工序S160中，能够抑制基板10的侧面13的热分解，抑制Ga蒸气从基板10的侧面13的产生。
需要说明的是，图1等中，将基板10的侧面13示意性地记载为分别垂直于表面11和背面12，而基板10的侧面13例如可以由倾斜的斜面构成，或将多个斜面组合而构成。
作为具体的构成保护层20的材料，例如可列举出氮化铝(AlN)、氧化铝(Al2O3)或氮化硼(BN)。通过由这种材料形成保护层20，能够获得比基板10更高的耐热性、更高的耐腐蚀性。此处，构成保护层20的材料例如采用AlN。
另外，保护层20例如由非晶或多晶形成。例如，在保护层20为AlN的情况下，在将沉积温度设定为600℃以下时，保护层20会以非晶的形式形成，在将沉积温度设定为600℃以上且800℃以下时，保护层20会以多晶的形式形成。
本实施方式中，通过由非晶或多晶形成保护层20，保护层20内的晶体取向是不规则的，即解理方向是不规则。由此，能够在保护层20中抑制沿特定的解理方向产生裂纹。另外，即使在保护层20内产生了内部应力，由于解理性低，也能够使内部应力各向同性地分散。上述的结果，能够使保护层20不容易破裂。
需要说明的是，保护层20也可以由单晶形成。即，保护层20也可以在基板10的背面12侧进行外延生长。例如，在保护层20为AlN的情况下，在将沉积(生长温度)设定为800℃以上时，保护层20会成为单晶。由此，能够提高保护层20与基板10的密合性，确实地避免基板10的背面12的热分解。
另外，本实施方式中，保护层20的厚度例如设定为20nm以上且1000nm以下、优选为50nm以上且800nm以下。若保护层20的厚度小于20nm，则保护层20对基板10的背面12和侧面13的被覆性降低。因此，在后述的半导体层生长工序S160中将基板10的温度设定为1250℃以上时，有可能通过保护层20的被覆缺陷部而导致基板10的背面12和侧面13中的至少任一者发生热分解。与此相对，通过将保护层20的厚度设定为20nm以上，能够在对基板10的背面12和侧面13抑制生成被覆缺陷部的同时使保护层20进行被覆。由此，即使在半导体层生长工序S160中将基板10的温度设定为1250℃以上时，也能够抑制隔着保护层20的基板10的背面12和侧面13的热分解。进而，通过将保护层20的厚度设定为50nm，能够稳定地抑制基板10的背面12和侧面13的热分解。另一方面，若保护层20的厚度超过1000nm，则由于保护层20与基板10的线膨胀系数差而产生热应力，即使在保护层20为非晶或多晶的情况下，基板10或保护层20也有可能产生裂纹。与此相对，通过将保护层20的厚度设定为1000nm以下，能够抑制在保护层20与基板10之间产生过大的热应力。由此，在保护层20为非晶或多晶的情况下，能够抑制基板10或保护层20中产生裂纹。进而，通过将保护层20的厚度设定为800nm以下，能够确实地抑制由热应力引起的基板10或保护层20中的裂纹的产生。需要说明的是，在保护层20由单晶形成的情况下，有可能产生裂纹的保护层20的厚度超过800nm，能够确实地抑制产生裂纹的保护层20的厚度为500nm以下。
需要说明的是，根据基板10的背面12和侧面13各自的热分解速度的不同，可以使在基板10的背面12侧设置的保护层20的厚度与在基板10的侧面13侧设置的保护层20的厚度不同。例如在基板10的背面12的热分解速度高于侧面13的热分解速度的情况下，可以使在基板10的背面12侧设置的保护层20的厚度厚于在基板10的侧面13侧设置的保护层20的厚度。由此，能够使热分解速度高的基板10的背面12不容易热分解。另一方面，在基板10的侧面13的热分解速度高于背面12的热分解速度的情况下，可以使在基板10的侧面13侧设置的保护层20的厚度厚于在基板10的背面12侧设置的保护层20的厚度。由此，能够使热分解速度高的基板10的侧面13不容易热分解。
(半导体层)
半导体层30设置在基板10的表面11侧，以能够通过切出规定的厚度而得到后述的自支撑基板2的方式构成。本实施方式中，半导体层30由III族氮化物半导体形成，具体而言，例如与基板10同样由GaN形成。另外，半导体层30在基板10的表面11上直接设置(接触)，通过在基板10的表面11上进行同质外延生长，以单晶的形式形成。半导体层30的表面与基板10的表面11同样为(000-1)面(-c面)、即N极性面。
本实施方式中，半导体层30以如下的方式设置：通过在基板10的表面11上以N极性面进行生长，从而随着从基板10的表面11起沿垂直方向远离，直径越来越比基板10扩大。换言之，半导体层30为倒圆锥台形。由此，能够由半导体层30得到直径比基板10大的自支撑基板2。
另外，本实施方式中，通过由保护层20抑制Ga蒸气从基板10的至少背面12侧产生，能够使半导体层30的表面平滑。具体而言，半导体层30的表面的RMS例如与基板10的表面11同等，例如为10nm以下，优选为1nm以下。
需要说明的是，半导体层30的表面的位错密度例如与基板10的表面11的位错密度同等，为1×107个/cm2以下。
另外，本实施方式中，利用后述的制造方法，通过在进行用于使构成反应室201中的至少高温反应区域201a的各种构件的表面洁净化和改性的高温烘烤步骤后，在1250℃以上的生长温度下一边抑制杂质的混入一边生长，从而半导体层30成为纯度非常高的晶体层。
具体而言，半导体层30中的氧(O)的浓度例如低于1×1017at/cm3，优选低于1×1016at/cm3，更优选低于5×1015at/cm3。由此，能够通过作为n型杂质(施主)的Si和锗(Ge)的总浓度来容易地控制半导体层30中的自由电子浓度，使得半导体层30中的自由电子浓度与Si和Ge的总浓度基本相等。
另外，半导体层30中的碳(C)的浓度例如低于1×1017at/cm3，优选低于1×1016at/cm3，更优选低于5×1015at/cm3。通过使在半导体层30中对n型杂质进行补偿的C的浓度较低，能够通过n型杂质的浓度来容易地控制半导体层30中的自由电子浓度。
本实施方式中，半导体层30中的Si和Ge的各浓度例如低于1×1017at/cm3，优选低于1×1016at/cm3，更优选低于5×1015at/cm3。由此，能够使半导体层30中的自由电子浓度低于规定值，能够提高半导体层30的绝缘性。结果，可以将由半导体层30得到的自支撑基板2制成半绝缘性基板。具体而言，可以使20℃以上且200℃以下的温度条件下的自支撑基板2的电阻率为1×106Ω·cm以上。
另外，半导体层30中的硼(B)和铁(Fe)的各浓度例如低于1×1015at/cm3。需要说明的是，这些杂质浓度均低于目前可利用的二次离子质谱(SIMS)等合理的分析手段的测量极限(检测下限值)，现阶段难以具体提示晶体中含有的各种杂质的浓度。
另外，半导体层30中的上述杂质以外的杂质的浓度也较低。具体而言，例如砷(As)、氯(Cl)、磷(P)、氟(F)、钠(Na)、钾(K)、锡(Sn)、钛(Ti)、锰(Mn)、铬(Cr)、钼(Mo)、钨(W)和镍(Ni)中任一种元素的浓度均低于SIMS测定的检测下限值。
需要说明的是，SIMS测定中的各元素的目前的检测下限值如下所述。
As：5×1012at/cm3、Cl：1×1014at/cm3、P：2×1015at/cm3、F：4×1013at/cm3、Na：5×1011at/cm3、K：2×1012at/cm3、Sn：1×1013at/cm3、Ti：1×1012at/cm3、Mn：5×1012at/cm3、Cr：7×1013at/cm3、Mo：1×1015at/cm3、W：3×1016at/cm3、Ni：1×1014at/cm3。
另外，本实施方式中，通过保护层20，使得半导体层30能够长时间稳定生长，由此能够增大(加厚)半导体层30的厚度。具体而言，半导体层30的厚度例如可以设定为超过100μm、优选为1000μm以上。
(2)氮化物半导体层叠物的制造方法和氮化物半导体自支撑基板的制造方法
接着，使用图1～图6对本实施方式的氮化物半导体层叠物的制造方法和氮化物半导体自支撑基板的制造方法进行说明。图2是示出本实施方式的氮化物半导体层叠物的制造方法或氮化物半导体自支撑基板的制造方法的流程图。需要说明的是，将步骤简写为“S”。图3的(a)和(b)是示出本实施方式的保护层形成工序中的基板的载置状态的截面图。图4是示出保护层形成工序后的基板的截面图。图5是气相外延装置的构成示意图，示出在反应容器内实施晶体生长步骤过程中的状况。图6是气相外延装置的构成示意图，示出将反应容器的炉口打开的状态。图7是示出切片工序的截面图。
本实施方式对通过实施以下所示的S120～S180而制造层叠物1和氮化物半导体自支撑基板2的例子进行说明。
(S120：基板准备工序)
首先，准备由III族氮化物半导体形成的基板10。具体而言，作为基板10，准备例如GaN自支撑基板。此时，使基板10的表面11为N极性面，使基板10的背面12为Ga极性面。
(S140：保护层形成工序)
接着，至少在基板10的背面12侧形成耐热性比基板10的背面12高的保护层20。本实施方式中，例如不仅在基板10的背面12侧、而且在基板10的侧面13侧也形成保护层20。
例如，利用溅射法、后述的氢化物气相外延(HVPE)法或金属有机物气相外延(MOVPE)法等形成保护层20。
此处，在保护层形成工序S140中，若以基板10的表面11与基座的表面接触的方式将基板10载置于基座上，则有可能在基板10的表面11产生损伤。若在基板10的表面11产生损伤，则在后述的半导体层生长工序S160中，有可能在半导体层30中产生缺陷。
因此，本实施方式如图3的(a)所示，例如一边使环状间隔物310以包围基板10的表面11的周缘的方式夹在基板10的表面11与基座208之间，一边以基板10的表面11与基座208的表面相对的方式将基板10载置于基座208上。由此，能够在基板10的表面11与基座208之间形成空隙310a。结果，能够抑制基板10的表面11与基座208接触，能够抑制基板10的表面11的损伤。另外，通过以包围基板10的表面11的周缘的方式设置环状间隔物310，能够不对基板10的表面11供给成膜气体，能够抑制在本工序中的基板10的表面11侧形成保护层20。如此一来，能够利用环状间隔物310保护基板10的表面11。需要说明的是，该情况下，环状间隔物310优选外径为基板10的外径大致相同、内径比基板10的外径小1～10mm左右。即，环状间隔物310的基板10的径向的宽度优选设定为0.5～5.0mm左右。另外，环状间隔物310的高度(厚度)优选设定为0.5～2mm左右。
或者，本实施方式如图3的(b)所示，例如可以使用具有间隔物底部320b和间隔物凸部320p的板状间隔物320。间隔物底部320b构成为圆板状。另外，间隔物凸部320p以包围间隔物底部320b的表面11的周缘的方式从间隔物底部320b突出设置。在使用板状间隔物载置320基板10时，使间隔物凸部320p与基板10的表面11的周缘抵接，使基板10的表面11与间隔物底部320b相对。接着，一边使板状间隔物320夹在基板10的表面11与基座208之间，一边将基板10载置于基座208上。由此，能够在基板10的表面11与间隔物底部320b之间形成空隙320a。结果，与环状间隔物310同样，能够利用板状间隔物320保护基板10的表面11。另外，由于有时会在基座208的袋部208p内产生污物(粒子等)，因此通过在这种情况下使用板状间隔物320，能够用间隔物底部320b挡住袋部208p内的污物。结果，可以抑制污物附着于基板10的表面11。需要说明的是，该情况下，与环状间隔物310同样，板状间隔物320优选外径与基板10的外径大致相同，且板状间隔物320的基板10的径向的宽度设定为0.5～5.0mm左右。另外，板状间隔物320的高度(厚度)优选设定为0.5～2mm左右。
需要说明的是，此时，通过在平坦的基座208上夹着环状间隔物310或板状间隔物320载置基板10，可以形成不仅露出基板10的背面12、而且还露出侧面13的状态。由此，能够一边保护基板10的表面11，一边不仅在基板10的背面12、而且在侧面13也形成保护层20。
通过这种方法，如图4所示，在基板10的背面12侧和侧面13侧形成保护层20。
此时，将保护层20的厚度例如设定为20nm以上且1000nm以下、优选为50nm以上且800nm以下。
另外，此时，通过在作为粗糙面的基板10的背面12侧直接形成保护层20，可以使保护层20为非晶或多晶。由此，如上所述，能够使保护层20不容易破裂。
需要说明的是，此时，例如在保护层20为AlN的情况下，通过将保护层20的沉积温度(生长温度)设定为300℃以上且600℃以下，可以使保护层20为非晶。另一方面，通过将保护层20的沉积温度设定为600℃以上且800℃以下，可以使保护层20为多晶。需要说明的是，通过将保护层20的生长温度设定为800℃以上且1500℃以下，可以使保护层20为单晶。需要说明的是，将保护层20的生长温度设定为1000℃以下时，能够抑制步骤2中的基板10的热分解等，因此优选。
(S160：半导体层形成工序)
接着，通过对加热到1250℃以上的生长温度的基板10供给含III族元素的气体和氮化剂，使由III族氮化物半导体形成的半导体层30在基板10的表面11侧进行外延生长。此处，例如使与基板10同样由GaN形成的半导体层30生长。
本实施方式例如利用以下方法使高纯度的半导体层30生长。
首先，参照图5和图6，对GaN晶体的生长中使用的HVPE装置200的构成进行说明。HVPE装置200具备例如构成为圆筒状的反应容器203。反应容器203以其外侧的大气、后述手套箱220内的气体不会混入内部的方式形成密闭结构。在反应容器203的内部形成有用于进行晶体生长的反应室201。在反应室201内设置有用于保持基板10的基座208。基座208连接于旋转机构216所具有的旋转轴215，以可自由转动的方式构成。另外，基座208内置有内部加热器210。内部加热器210的温度以可与后述区域加热器207分开控制的方式构成。进而，基座208的上游侧和周围被遮热壁211覆盖。通过设置遮热壁211，使得不向基板10供给除了从后述喷嘴249a～249c供给的气体以外的气体。
反应容器203借助形成为圆筒状且由SUS等形成的金属凸缘219连接于手套箱220。手套箱220也以大气不会混入其内部的方式形成气密结构。在手套箱220的内部设置的交换室202被高纯度氮气(以下也简称为N2气体)连续吹扫，维持氧和水分浓度为较低的值。手套箱220具备：透明的亚克力制的壁、与贯穿该壁的孔穴连接的多个橡胶制的手套、以及用于进行手套箱220内外之间的物体的搬入搬出的传递箱。传递箱具备抽真空机构和N2吹扫机构，以如下的方式构成：通过利用N2气体对其内部的大气进行置换，从而可以进行手套箱220内外的物体的搬入搬出，且不会向手套箱220内引入包含氧的大气。在从反应容器203将晶体基板搬入搬出时，如图6所示，将金属凸缘219的开口部、即炉口221打开而进行。由此，能够防止通过进行后述高温烘烤工序而完成洁净化和改性处理的反应容器203内的各构件的表面再次被污染，防止大气、包含上述各种杂质的气体附着于这些构件的表面。
在反应容器203的一端分别连接有：用于向后述气体发生器233a内供给氯化氢(HCl)气体的气体供给管232a、用于向反应室201内供给氨(NH3)气的气体供给管232b、用于向反应室201内供给高温烘烤和通常烘烤用的HCl气体的气体供给管232c、以及用于向反应室201内供给氮(N2)气的气体供给管232d。需要说明的是，气体供给管232a～232c以在HCl气体、NH3气体的基础上还可以供给作为载气的氢(H2)气和N2气体的方式构成。气体供给管232a～232c针对这些气体的各个种类分别具备流量控制器和阀(均未图示)，以能够针对气体的各个种类分别进行各种气体的流量控制、供给开始/停止的方式构成。另外，气体供给管232d也具备流量控制器和阀(均未图示)。从气体供给管232d供给的N2气体用于对反应室201内的遮热壁211的上游侧和周围进行吹扫从而维持这些部分的气氛的洁净度。
从气体供给管232c供给的HCl气体、以及从气体供给管232a～232c供给的H2气体在后述高温烘烤步骤和通常烘烤步骤中作为使反应室201内(尤其是遮热壁211的内侧)的构件表面洁净化的清洁气体发挥作用，另外，作为将这些表面改性为杂质释放概率小的表面的改性气体发挥作用。从气体供给管232a～232c供给的N2气体发挥如下作用：在各烘烤步骤中将从喷嘴249a～249c的前端喷出的HCl气体、H2气体的吹出流速调整适当，使得反应室201内(尤其是遮热壁211的内侧)的期望的部位得以恰当清洁等。
从气体供给管232a导入的HCl气体在后述晶体生长步骤中作为通过与Ga原料进行反应而生成属于Ga的卤化物的GaCl气体、即Ga原料气体的反应气体发挥作用。另外，从气体供给管232b供给的NH3气体在后述晶体生长步骤中作为通过与GaCl气体进行反应而使属于Ga的氮化物的GaN在基板10上生长的氮化剂、即N原料气体发挥作用。以下，有时将GaCl气体、NH3气体统称为原料气体。需要说明的是，从气体供给管232a～232c供给的H2气体、N2气体在后述晶体生长步骤中以将从喷嘴249a～249c的前端喷出的原料气体的吹出流速调整适当、使原料气体朝向基板10的方式发挥作用。
在气体供给管232a的下游侧如上所述地设置有用于容纳作为Ga原料的Ga熔液的气体发生器233a。在气体发生器233a上设置有用于将通过HCl气体与Ga熔液的反应而生成的GaCl气体向保持在基座208上的基板10的主面供给的喷嘴249a。在气体供给管232b、232c的下游侧设置有用于将从这些气体供给管供给的各种气体向保持在基座208上的基板10的主面供给的喷嘴249b、249c。喷嘴249a～249c分别以贯穿遮热壁211的上游侧的方式构成。
需要说明的是，气体供给管232c还以如下方式构成：除了可以供给HCl气体、H2气体、N2气体以外，还可以供给例如二茂铁(Fe(C5H5)2、简称：Cp2Fe)气体、三氯化铁(FeCl3)等含Fe气体、硅烷(SiH4)气体、二氯硅烷(SiH2Cl2)等含Si气体、双(环戊二烯基)镁(Mg(C5H5)2、简称：Cp2Mg)气体等含Mg气体作为掺杂气体。
在反应容器203的另一端设置的金属凸缘219上设置有用于对反应室201内进行排气的排气管230。在排气管230上从上游侧起依次设置有作为压力调节器的APC阀244、以及泵231。需要说明的是，也可以使用包括压力调节机构的鼓风机代替APC阀244和泵231。
在反应容器203的外周设置有用于将反应室201内加热到期望温度的区域加热器207。区域加热器207由上游侧的包括气体发生器233a的部分和下游侧的包括基座208的部分的至少2个加热器构成，各加热器分别具有温度传感器和温度调节器(均未图示)，以便能够分别单独地进行室温～1200℃的范围的温度调节。
另外，用于保持基板10的基座208如上所述，不同于区域加热器207地分别具备内部加热器210、温度传感器209以及温度调节器(未图示)，以便能够进行至少室温～1600℃的范围的温度调节。另外，基座208的上游侧和周围如上所述地被遮热壁211包围。遮热壁211的至少朝向基座208的面的表面(内周面)如后所述，需要使用限定不会产生杂质的构件，但对于除此以外的面(外周面)，只要是可耐受1600℃以上的温度的构件，就对使用的构件没有限定。遮热壁211的至少除了内周面以外的部分例如可以由碳、碳化硅(SiC)等耐热性高的非金属材料、Mo、W等耐热性高的金属材料构成，另外，也可以采用将板状的反射器层叠而成的结构。通过采用这种构成，即使在将基座208的温度设定为1600℃的情况下，也能够将遮热壁211的外部的温度抑制在1200℃以下。由于该温度在石英的软化点以下，因此在本构成中，作为构成反应容器203、气体发生器233a、气体供给管232a～232d的上游侧的部分的各构件，可以使用石英。
需要说明的是，在反应室201内，构成区域(高温反应区域)201a的构件的表面具有至少1600℃以上的耐热性，并且由分别不含石英(SiO2)和B的材料构成，所述区域201a是在实施后述晶体生长步骤时被加热到900℃以上的区域，且有可能与向基板10供给的气体接触。具体而言，比遮热壁211的基座208更靠上游侧的内壁、对喷嘴249a～249c而言为贯穿遮热壁211的内侧部分、以及对遮热壁211的外侧的部分而言也为实施晶体生长步骤时被加热到900℃以上的部分、基座208的表面等由氧化铝(Al2O3)、SiC、石墨、热解石墨等耐热性材料构成。需要说明的是，虽然未包括在区域201a中，但内部加热器210周围的部分当然也要求具有至少1600℃以上的耐热性。需要说明的是，要求构成区域201a等的构件具有这种高的耐热性是因为如后所述，在实施晶体生长步骤之前要实施高温烘烤步骤。
HVPE装置200所具备的各构件、例如气体供给管232a～232d所具备的各种阀、流量控制器、泵231、APC阀244、区域加热器207、内部加热器210、温度传感器209等分别连接于以计算机的形式构成的控制器280。
接着，针对使用上述HVPE装置200使GaN单晶在基板10上进行外延生长的处理的一例，边参照图5和图6边进行详细说明。以下的说明中，构成HVPE装置200的各部分的动作通过控制器280来控制。
(高温烘烤步骤)
本步骤在因进行HVPE装置200的维护、向气体发生器233a内投入Ga原料等而使反应室201内、交换室202内暴露于大气的情况下实施。进行本步骤之前，确认确保了反应室201和交换室202的气密。确认了气密后，用N2气体分别对反应室201内和交换室202内进行置换，使这些室内形成氧和水分低的状态，然后在使反应容器203内形成规定气氛的状态下对构成反应室201的各种构件的表面进行加热处理。该处理在未向反应容器203内搬入基板10的状态下、并且在向气体发生器233a内投入了Ga原料的状态下实施。
本步骤中，将区域加热器207的温度调节为与晶体生长步骤相同程度的温度。具体而言，包括气体发生器233a在内的上游侧的加热器的温度设定为700～900℃的温度，包括基座208在内的下游侧的加热器的温度设定为1000～1200℃的温度。进而，内部加热器210的温度设定为1500℃以上的规定温度。如后所述，晶体生长工艺中，内部加热器210设定为1250℃以上且1400℃以下的温度，因此高温反应区域201a的温度为900℃以上且1400℃以下。另一方面，在高温烘烤步骤中，通过将内部加热器210的温度设定为1500℃以上的温度，使得高温反应区域201a的温度达到1000～1500℃以上，载置基板10的基座208的附近达到1500℃以上的高温，并且，对于除此以外的位置，在各自的位置处，使得比晶体生长步骤中的温度高至少100℃以上。高温反应区域201a中，在晶体生长步骤的实施中，温度达到最低的900℃的部位、具体为遮热壁211的内侧的喷嘴249a～249c的上游侧的部位是最难去除所附着的杂质气体的部分。通过将内部加热器210的温度设定为1500℃以上的温度，以使该部分的温度达到至少1000℃以上的温度，从而可充分获得后述的洁净化和改性处理的效果，即减少生长的GaN晶体中的杂质的效果。使内部加热器210的温度为低于1500℃的温度时，无法充分提高高温反应区域201a内的任一点处的温度，难以获得后述的洁净化和改性处理的效果，即减少GaN晶体中的杂质的效果。
该步骤中的内部加热器210的温度的上限取决于遮热壁211的能力。即，只要能够将遮热壁211外侧的石英部件等的温度抑制在不超过它们的耐热温度的范围，则越提高内部加热器210的温度，越容易获得后述的洁净化和改性处理的效果。在遮热壁211外侧的石英部件等的温度超过它们的耐热温度的情况下，有时HVPE装置200的维护频率、成本会增加。
另外，本步骤在区域加热器207和内部加热器210的温度各自达到上述规定温度后，从气体供给管232a、232b分别以例如3slm左右的流量供给H2气体。另外，从气体供给管232c以例如2slm左右的流量供给HCl气体，并且以例如1slm左右的流量供给H2气体。另外，从气体供给管232d以例如10slm左右的流量供给N2气体。并且，通过将该状态维持规定时间来实施反应室201内的烘烤。通过在上述时刻、也就是将反应室201内升温后开始供给H2气体、HCl气体，能够减少无助于后述的洁净化、改性处理而仅是白白流动的气体的量，降低晶体生长的处理成本。
另外，本步骤在使泵231工作的状态下进行，此时，通过调节APC阀244的开度，从而将反应容器203内的压力维持为例如0.5个大气压以上且2个大气压以下的压力。通过在反应容器203内的排气中进行本步骤，可以高效地进行杂质从反应容器203内的去除，即反应容器203内的洁净化。需要说明的是，若反应容器203内的压力低于0.5个大气压，则难以获得后述的洁净化和改性处理的效果。另外，若反应容器203内的压力超过2个大气压，则反应室201内的构件所受到的蚀刻损伤会过量。
另外，本步骤将反应容器203内的HCl气体相对于H2气体的分压比率(HCl的分压/H2的分压)设定为例如1/50～1/2的大小。若上述分压比率小于1/50，则难以获得后述的洁净化和改性处理的效果。另外，若上述分压比率大于1/2，则反应室201内的构件所受到的蚀刻损伤会过量。需要说明的是，该分压控制可以通过在气体供给管232a～232c上设置的流量控制器的流量调节来进行。
通过以例如30分钟以上且300分钟以下的时间实施本步骤，能够对反应室201中的至少构成高温反应区域201a的各种构件的表面进行洁净化，并去除附着于这些表面的异物。并且，通过将这些构件的表面保持在比后述晶体生长步骤中的温度高100℃以上的高温，可以促进杂质气体从这些表面的释放，并将它们改性成在晶体生长步骤中的温度、压力条件下不易产生Si、B、Fe、O以及C等杂质的释放的面。需要说明的是，若本步骤的实施时间少于30分钟，则有时此处所述的洁净化和改性处理的效果会不充分。另外，若本步骤的实施时间超过300分钟，则构成高温反应区域201a的构件的损伤会过量。
需要说明的是，向反应容器203内供给H2气体、HCl气体时，不实施NH3气体向反应容器203内的供给。若在本步骤中向反应容器203内供给NH3气体，则难以获得上述的洁净化和改性处理的效果，尤其是改性处理的效果。
另外，向反应容器203内供给H2气体、HCl气体时，也可以供给氯(Cl2)气之类的卤素系气体来代替HCl气体。在该情况下，也可同样获得上述的洁净化和改性处理的效果。
另外，向反应容器203内供给H2气体、HCl气体时，可以从气体供给管232a～232c添加作为载气的N2气体。通过添加N2气体来调节气体从喷嘴249a～249c的吹出流速，能够防止产生上述的洁净化和改性处理不完全的部分。需要说明的是，也可以供给Ar气体、He气体等稀有气体来代替N2气体。
上述的洁净化和改性处理完成后，降低区域加热器207的输出，使反应容器203内降温至例如200℃以下的温度，即能够进行基板10向反应容器203内的搬入等的温度。另外，停止向反应容器203内供给H2气体、HCl气体，用N2气体进行吹扫。反应容器203内的吹扫完成后，一边维持向反应容器203内供给N2气体，一边调节APC阀244的开度以使反应容器203内的压力为大气压、或略高于大气压的压力。
(通常烘烤步骤)
上述高温烘烤步骤在反应室201内、交换室202内暴露于大气的情况下实施。然而，在进行晶体生长步骤时，通常，包括其前后在内，反应室201内、交换室202内不会暴露于大气，因此不需要高温烘烤步骤。不过，通过进行晶体生长步骤，使得GaN的多晶附着于喷嘴249a～249c的表面、基座208的表面、遮热壁211的内壁等。若在有GaN的多晶残留的状态下实施接下来的晶体生长步骤，则从多晶分离等而飞散的GaN多晶粉、Ga液滴等会附着于基板10，构成阻碍良好的晶体生长的原因。因此，在晶体生长步骤之后，出于去除上述GaN多晶的目的而实施通常烘烤步骤。关于通常烘烤步骤的处理过程、处理条件，除了使内部加热器210为关闭状态、使基座208附近的温度为与晶体生长步骤相同的温度这些点以外，可以采用与高温烘烤步骤中的同样的处理过程、处理条件。通过进行通常烘烤步骤，能够从反应室201内去除GaN多晶。
(晶体生长步骤)
实施高温烘烤步骤或通常烘烤步骤后，在反应容器203内的降温和吹扫完成后，如图6所示，将反应容器203的炉口221打开，在基座208上载置基板10。炉口221与大气隔离，连接于用N2气体连续进行了吹扫的手套箱220。手套箱220如上所述，具备：透明的亚克力制的壁、与贯穿该壁的孔穴连接的多个橡胶制的手套、以及用于进行手套箱220内外之间的物体的搬入搬出的传递箱。通过将传递箱内部的大气置换成N2气体，可以进行手套箱220内外的物体的搬入搬出而不会向手套箱220内引入大气。通过使用这样的机构进行基板10的载置操作，能够防止通过进行高温烘烤步骤而完成了洁净化和改性处理的反应容器203内的各构件的再污染、杂质气体在这些构件上的再附着。需要说明的是，在基座208上载置的基板10的表面、即与喷嘴249a～249c相向一侧的主面(晶体生长面、基底面)如上所述，例如为GaN晶体的(000-1)面、即-c面(N极性面)。
完成基板10向反应室201内的搬入后，关闭炉口221，一边实施反应室201内的加热和排气，一边开始向反应室201内供给H2气体或者H2气体与N2气体。
需要说明的是，本步骤中，为了防止构成基板10的GaN晶体的热分解，优选在基板10的温度达到500℃的时刻、或在该时刻之前开始从气体供给管232b向反应室201内供给NH3气体。另外，为了提高半导体层30的面内膜厚均匀性等，本步骤优选在使基座208转动的状态下实施。
接着，在反应室201内达到期望的处理温度、处理压力且反应室201内的气氛形成期望气氛的状态下，开始从气体供给管232a供给HCl气体，对基板10的表面供给GaCl气体。
由此，如图1所示，使GaN晶体在基板10的表面11上进行同质外延生长，形成半导体层30。
此时，通过使半导体层30在基板10的由N极性面形成的表面11上进行外延生长，能够使半导体层30在N极性面(沿-c轴方向)生长。由此，能够以随着沿垂直方向远离基板10的表面11而直径越来越比基板10扩大的方式使半导体层30生长。
另外，此时，能够由保护层20抑制基板10的至少背面12的热分解，能够抑制因来自基板10的背面12的Ga蒸气而导致Ga的液滴附着于基板10的表面11。由此，能够使半导体层30的表面平滑。具体而言，如上所述，能够使半导体层30的RMS例如为10nm以下、优选为1nm以下。
另外，此时，通过以在基板10的至少背面12侧设置有保护层20的状态使半导体层30生长，能够在超过假设不设置保护层20时基板10的背面12开始热分解的临界温度的温度下使半导体层30生长。具体而言，半导体层30的生长温度例如可以设定为1250℃以上且1400℃以下。由此，能够抑制杂质混入半导体层30，使半导体层30以高纯度生长。
进而，此时，通过在进行使反应室201中的至少构成高温反应区域201a的各种构件的表面洁净化和改性的高温烘烤步骤后，在1250℃以上的生长温度下使半导体层30生长，能够使纯度非常高的半导体层30生长。具体而言，如上所述，可以使半导体层30中的O的浓度、半导体层30中的C的浓度例如低于1×1017at/cm3、优选低于1×1016at/cm3、更优选低于5×1015at/cm3。另外，可以使半导体层30中的B和Fe的各浓度例如低于1×1015at/cm3。需要说明的是，本实施方式中不进行Si的掺杂，因此可以使半导体层30中的Si的浓度例如低于1×1017at/cm3、优选低于1×1016at/cm3、更优选低于5×1015at/cm3。其他杂质的浓度也可以如上所述地设定得较低。
另外，此时，通过以不仅在基板10的背面12侧、而且在侧面13侧也设置有保护层20的状态使半导体层30生长，能够抑制基板10的侧面13的热分解，抑制Ga蒸气从基板10的侧面13产生。由此，能够抑制因从基板10的侧面13产生Ga蒸气而导致Ga的液滴附着于扩大生长中的半导体层30的侧面。
另外，此时，通过以在基板10的至少背面12侧设置有保护层20的状态使半导体层30生长，能够使半导体层30长时间稳定生长。由此，能够增大半导体层30的厚度。具体而言，如上所述，可以将半导体层30的厚度例如设定为超过100μm、优选为1000μm。
需要说明的是，作为本步骤的详细温度设定，区域加热器207的温度优选的是，包括气体发生器233a在内的上游侧的加热器例如设定为700～900℃的温度，包括基座208在内的下游侧的加热器例如设定为1000℃以上且1200℃以下的温度。另外，内部加热器210优选设定为1250℃以上且1400℃以下的温度。由此，将基座208的温度调节至1250℃以上且1400℃以下的规定的生长温度。
作为本步骤的其他处理条件，以下进行例示。
处理压力：0.5～2个大气压
GaCl气体的分压：0.1～20kPa
NH3气体的分压/GaCl气体的分压：1～100
H2气体的分压/GaCl气体的分压：0～100
另外，对基板10的表面供给GaCl气体和NH3气体时，可以从气体供给管232a～232c分别添加作为载气的N2气体。通过添加N2气体来调节从喷嘴249a～249c供给的气体的吹出流速，能够适当控制基板10表面的原料气体供给量等的分布，并且在整个面内区域实现均匀的生长速度分布。需要说明的是，也可以供给Ar气体、He气体等稀有气体来代替N2气体。
(搬出步骤)
在基板10上生长出期望厚度的半导体层30后，在一边向反应室201内供给NH3气体、N2气体并且一边对反应室201内进行排气的状态下，分别停止向反应室201内供给HCl气体、H2气体、基于区域加热器207的加热。然后，在反应室201内的温度降温至500℃以下后，停止供给NH3气体，将反应室201内的气氛置换成N2气体、使其恢复至大气压。然后，使反应室201内降温至例如200℃以下的温度，即可以从反应容器203内搬出形成有半导体层30的基板10(即层叠物1)的温度。然后，经由手套箱220和传递箱将层叠物1从反应室201内搬出。
由上，制造本实施方式的层叠物1。
(S180：切片工序)
将层叠物1搬出后，如图7所示，通过将层叠物1中的半导体层30例如平行于生长面地进行切片，从而制作1张以上的自支撑基板2。该切片加工例如可以使用线锯、放电加工机等来进行。此时，通过将进行了扩大生长的半导体层30切片，能够得到直径比基板10大的自支撑基板2。
然后，通过对自支撑基板2的表面(-c面、N极性面)实施规定的研磨加工，将该面制成开盒即用(Epi-ready)的镜面。需要说明的是，自支撑基板2的背面(+c面、Ga极性面)制成研磨面或镜面。
由上，制造本实施方式的自支撑基板2。
需要说明的是，上述高温烘烤步骤、通常烘烤步骤、晶体生长步骤以及搬出步骤的实行顺序优选如下所述地实施。即，在设n为1以上的整数的情况下，例如，优选按反应室201内、交换室202内暴露于大气→高温烘烤步骤→晶体生长步骤→搬出步骤→(通常烘烤步骤→晶体生长步骤→搬出步骤)×n这样的顺序实施。
需要说明的是，可以对在切出自支撑基板2后残留的、至少在背面12侧设置有保护层20的基板10加以再次利用，在基板10的表面11侧使半导体层30进行再生长。由此，能够削减自支撑基板2的制造成本。
(3)由本实施方式获得的效果
根据本实施方式，可获得以下所示的1种或多种效果。
(a)通过在由III族氮化物半导体形成的基板10中的由III族元素极性面形成的背面12侧形成耐热性比基板10的背面12高的保护层20，从而在1250℃以上的生长温度下使半导体层30在基板10的由N极性面形成的表面11侧生长时，能够抑制基板10的至少背面12的热分解，能够抑制III族元素的蒸气从基板10的背面12产生。由此，能够抑制因III族元素的蒸气从基板10的背面12产生而导致的III族元素的液滴在基板10的表面11的附着。结果，即使生长温度为1250℃以上，也能够使半导体层30的表面平滑。
另外，通过抑制III族元素的蒸气从基板10的背面12产生，能够抑制III族元素的液滴附着于扩大生长中的半导体层30的侧面。结果，能够抑制对半导体层30的径向生长的阻碍，使半导体层30稳定地进行扩大生长。
另外，通过由保护层20抑制基板10的背面12的热分解，能够在半导体层30的生长中抑制基板10的背面12所含有的杂质混入基板10的表面11。即，能够抑制来自基板10的背面12的杂质混入到半导体层30中。
另外，通过可以在1250℃以上的非常高的生长温度下使半导体层30稳定生长，即使使半导体层30在N极性面生长，也能够抑制杂质混入半导体层30，能够使半导体层30以高纯度生长。具体而言，可以使半导体层30中的O的浓度、半导体层30中的C的浓度例如至多为低于1×1017at/cm3。
如此，本实施方式能够分别以高纯度制造层叠物1和自支撑基板2。
(b)本实施方式在使半导体层30进行外延生长的工序前，实施如下的高温烘烤步骤：通过一边将高温反应区域201a的温度加热到1500℃以上的温度，一边实施向反应容器203内的H2气体和卤素系气体的供给且不实施向反应容器203内的氮化剂的供给，从而对构成高温反应区域201a的构件的表面进行洁净化和改性，所述高温反应区域201a是在用于使半导体层30进行外延生长的反应容器203内的至少加热到生长温度的区域，其未与搬入基板10的区域隔开，会接触向基板10供给的气体。然后，通过在1250℃以上的生长温度下使半导体层30生长，能够使纯度非常高的半导体层30生长。具体而言，可以使半导体层30中的O的浓度、半导体层30中的C的浓度例如低于1×1017at/cm3、优选低于1×1016at/cm3、更优选低于5×1015at/cm3。
(c)通过使半导体层30中的O的浓度例如低于1×1017at/cm3、优选低于1×1016at/cm3、更优选低于5×1015at/cm3，能够通过半导体层30中的Si或Ge等容易控制的n型杂质的浓度来控制半导体层30中的自由电子浓度。
此处，若使用现有的气相外延装置等使由III族氮化物半导体形成的半导体层在N极性面生长，则有可能因构成气相外延装置的构件等而导致O意外混入到半导体层中。III族氮化物半导体中的O成为生成自由电子的n型杂质(施主)。如此，在成为n型杂质的O意外混入到半导体层中的状态下，难以控制半导体层中的自由电子浓度。
与此相对，本实施方式中，通过上述制造方法将较难控制添加量的O的浓度降低至极限，从而能够通过较容易控制添加量的Si和Ge的总浓度来确定半导体层30中的n型杂质的添加量。由此，能够使半导体层30中的自由电子浓度与Si和Ge的总浓度基本相等。
例如，如本实施方式这样，通过将半导体层30中的Si和Ge的各浓度例如设定为低于1×1017at/cm3、优选低于1×1016at/cm3、更优选低于5×1015at/cm3，能够使半导体层30中的自由电子浓度低于规定值，能够提高半导体层30的绝缘性。其结果，能够将由半导体层30得到的自支撑基板2制成半绝缘性基板。
(d)通过将半导体层30中的C的浓度例如设定为低于1×1017at/cm3、优选低于1×1016at/cm3、更优选低于5×1015at/cm3，能够仅通过半导体层30中的n型杂质的浓度来控制半导体层30中的自由电子浓度。
此处，在使用现有的气相外延装置等的上述情况下，C也有可能意外混入到半导体层中。III族氮化物半导体中的C成为p型杂质(受主)，会对n型杂质进行补偿。如此，在对n型杂质进行补偿的C意外混入到半导体层中的状态下，难以控制半导体层中的自由电子浓度。
与此相对，本实施方式中，通过上述制造方法将对n型杂质进行补偿的C的浓度降低至极限，从而能够仅通过半导体层30中的n型杂质的浓度来容易地控制半导体层30中的自由电子浓度。即，能够使半导体层30中的自由电子浓度与n型杂质的浓度基本相等。
(e)本实施方式中得到的自支撑基板2如上所述为高纯度，因此具有在20℃以上且200℃以下的温度条件下的电阻率为1×106Ωcm以上这样的高绝缘性。需要说明的是，在GaN晶体含有大量的Si、O这样的施主杂质的情况下，为了提高该晶体的绝缘性，例如有时会在晶体中添加Mn、Fe、钴(Co)、Ni、铜(Cu)等补偿用杂质。然而，该情况下，有可能因添加补偿用杂质而使GaN晶体的品质容易劣化。例如，若在GaN晶体中添加补偿用杂质，则通过将该晶体切片而得到的自支撑基板容易产生破裂。另外，由于补偿用杂质会扩散到在基板上形成的层叠结构中，导致使用该基板制作的半导体器件的特性容易降低。与此相对，本实施方式的自支撑基板2可获得高绝缘性而无需添加补偿用杂质，因此能够避免现有方法中容易成为问题的结晶性劣化的课题。
(f)本实施方式中得到的自支撑基板2的绝缘性与通过向晶体中添加补偿用杂质而得到的绝缘性相比，温度依赖性低，是稳定的。这是由于，虽然乍看之下认为，如果对于以例如1×1017at/cm3以上的浓度含有Si、O的GaN晶体以高于该浓度的浓度添加Fe，就也可以赋予与本实施方式的GaN晶体接近的绝缘性。但是，被用作补偿用杂质的Fe的能级为0.6eV左右，相对较浅，因此通过添加Fe而得到的绝缘性与本实施方式的GaN晶体所具有的绝缘性相比，具有容易随温度上升等而降低的特性。与此相对，根据本实施方式，能够以不添加补偿用杂质的方式来实现绝缘性，因此能够避免现有方法中容易成为问题的温度依赖性增加的课题。
(g)作为反应容器203内的至少构成上述高温反应区域201a的构件，通过使用至少其表面由不含石英且不含B的材料形成的构件，能够抑制Si、O和B意外混入到半导体层30中。结果，能够使纯度非常高的半导体层30生长。
例如，在使反应室201内的至少构成上述高温反应区域201a的构件由例如SiC、石墨等不含O的耐热性材料构成的情况下，能够进一步降低在基板10上生长的GaN晶体中的O浓度。由此，可以进一步提高GaN晶体的品质，还可以进一步提高绝缘性。
例如，在使反应室201内的至少构成上述高温反应区域201a的构件由例如氧化铝等不含C的耐热性材料构成的情况下，可以进一步降低在基板10上生长的GaN晶体中的C浓度。由此，可以进一步提高GaN晶体的品质。
(h)通过在不仅在基板10的背面12侧、而且在侧面13侧也设置有保护层20的状态下使半导体层30生长，能够抑制基板10的侧面13的热分解，抑制Ga蒸气从基板10的侧面13产生。此处，在基板10的侧面13未设置保护层20的情况下，因Ga蒸气从基板10的侧面13产生，有可能导致Ga的液滴附着于扩大生长中的半导体层30的侧面。基板10的侧面13由于接近扩大生长中的半导体层30的侧面，因此容易发生这种现象。因此，有可能会阻碍半导体层30的径向生长。与此相对，本实施方式通过在不仅在基板10的背面12侧、而且在侧面13侧也设置有保护层20的状态下使半导体层30生长，能够抑制因Ga蒸气从基板10的侧面13产生而导致Ga的液滴附着于扩大生长中的半导体层30的侧面。结果，能够抑制对半导体层30的径向生长的阻碍，使半导体层30稳定地进行扩大生长。
(4)本实施方式的变形例
本实施方式的构成不限定于上述第一实施方式的构成，能够如以下所示的变形例那样进行变更。
(变形例1)
变形例1在于N极性面生长的半导体层30含有Fe这一点上不同于上述实施方式。即，半导体层30中的O和C的各浓度例如低于1×1017at/cm3。另外，半导体层30中的Si和Ge的各浓度例如低于1×1017at/cm3。另外，半导体层30中的B的浓度例如低于1×1015at/cm3。另一方面，半导体层30中的Fe的浓度例如为1×1017at/cm3以上。
由半导体层30得到的自支撑基板2在20℃以上且200℃以下的温度条件下的电阻率例如为1×108Ω·cm以上。
根据变形例1，通过在于N极性面生长的半导体层30中使作为n型杂质的Si、O等的浓度较低，即使将Fe的添加量抑制得较少，也能够提高半导体层30的绝缘性。
(变形例2)
变形例2在于N极性面生长的半导体层30为n型半导体层这一点上不同于上述实施方式。即，半导体层30中的O和C的各浓度例如低于1×1017at/cm3。另外，半导体层30中的B和Fe的各浓度例如低于1×1015at/cm3。另一方面，半导体层30中的Si的浓度例如为1×1018at/cm3以上。需要说明的是，可以代替Si添加Ge，或者在Si的基础上还添加Ge。
由半导体层30得到的自支撑基板2在20℃以上且200℃以下的温度条件下的电阻率例如为100Ω·cm以下。
根据变形例2，通过在于N极性面生长的半导体层30中使对作为n型杂质的Si进行补偿的C、Fe等的浓度较低，从而即使将Si的添加量抑制得较少，也能够使半导体层30中产生期望浓度的自由电子，对半导体层30赋予期望的导电性。
(变形例3)
变形例3在于N极性面生长的半导体层30为p型半导体层这一点上不同于上述实施方式。即，半导体层30中的O和C的各浓度例如低于1×1017at/cm3。另外，半导体层30中的Si和Ge的各浓度例如低于1×1017at/cm3。另外，半导体层30中的B和Fe的浓度例如低于1×1015at/cm3。另一方面，半导体层30中的Mg的浓度例如为3×1018at/cm3以上。
半导体层30中的空穴浓度例如为2×1017at/cm3以上。
根据变形例3，通过在于N极性面生长的半导体层30中使作为n型杂质的Si、O等的浓度较低，从而即使将Mg的添加量抑制得较少，也能够使半导体层30中产生期望浓度的空穴。
<本发明的第二实施方式>
以下边参照附图边对本发明的第二实施方式进行说明。本实施方式在由层叠物1得到半导体装置3这一点上不同于上述第一实施方式。以下仅对与上述第一实施方式不同的要素进行说明。
(1)氮化物半导体层叠物
首先，使用图8对本实施方式的层叠物1进行说明。图8是示出本实施方式的氮化物半导体层叠物的截面图。
如图1所示，本实施方式的层叠物1例如构成为制造作为后述的肖特基势垒二极管(SBD)的半导体装置3时的中间体。具体而言，层叠物1例如具有基板10、保护层20和半导体层30。
(基板)
本实施方式中，基板10例如构成为含有n型杂质的n型GaN自支撑基板。作为基板10中的n型杂质，例如可列举出Si或Ge。基板10中的n型杂质的浓度例如为1.0×1018at/cm3以上且1.0×1019at/cm3以下。
需要说明的是，基板10的表面11与第一实施方式同样为N极性面，基板10的背面12为Ga极性面。
(保护层)
保护层20至少设置在基板10的背面12侧，由耐热性比基板10的背面12高的材料构成。在本实施方式中也同样，保护层20例如不仅在基板10的背面12侧、而且在基板10的侧面13侧也设置。
(半导体层)
本实施方式中，在基板10的由N极性面形成的表面11上设置的半导体层30例如具有基底n型半导体层31和漂移层32。
(基底n型半导体层)
基底n型半导体层31作为继承基板10的结晶性并使漂移层32稳定地进行外延生长的缓冲层，以与基板10的表面11接触的方式设置。
另外，基底n型半导体层31构成为含有n型杂质并减少了除n型杂质以外的杂质的n型GaN层。即，基底n型半导体层31中的O和C的各浓度例如低于1×1017at/cm3。另外，基底n型半导体层31中的B和Fe的各浓度例如低于1×1015at/cm3。另一方面，基底n型半导体层31中的Si的浓度例如为1.0×1018at/cm3以上且1.0×1019at/cm3以下。需要说明的是，可以代替Si添加Ge，或者在Si的基础上还添加Ge。
基底n型半导体层31的厚度要比后述的漂移层32的厚度薄，例如为0.1μm以上且3μm以下。
(漂移层)
漂移层32设置在基底n型半导体层31上，构成为含有低浓度的n型杂质并减少了除n型杂质以外的杂质的n型GaN层。即，漂移层32中的O和C的各浓度例如低于1×1016at/cm3，优选低于5×1015at/cm3。另外，漂移层32中的B和Fe的各浓度例如低于1×1015at/cm3。另一方面，漂移层32中的Si的浓度低于基板10和基底n型半导体层31各自的Si的浓度，例如为1.0×1014at/cm3以上且5.0×1016at/cm3以下。通过将漂移层32中的Si的浓度设定为1.0×1014at/cm3以上，能够减小半导体装置3的导通电阻。另一方面，通过将漂移层32的Si的浓度设定为5.0×1016at/cm3以下，能够确保半导体装置3的规定的耐压。需要说明的是，可以代替Si添加Ge，或者在Si的基础上还添加Ge。
为了提高半导体装置3的耐压，漂移层32设置得例如要比基底n型半导体层31厚。具体而言，漂移层32的厚度例如为3μm以上且100μm以下。通过将漂移层32的厚度设定为3μm以上，能够确保半导体装置3的规定的耐压。另一方面，通过将漂移层32的厚度设定为100μm以下，能够减小半导体装置3的导通电阻。
需要说明的是，在基底n型半导体层31和漂移层32各自的厚度为上述范围内情况下，如图8所示，实际上无法观察层叠物1中的半导体层30的直径扩大。在如第一实施方式那样使半导体层30长时间生长的情况下，如图1所示，可看到半导体层30的直径扩大，但本实施方式由于半导体层30的厚度小，因此无法看到上述半导体层30的直径扩大。
需要说明的是，漂移层32例如具有用于将杂质进行离子注入的被注入区域(附图标记未图示)。
(2)半导体装置
接着，使用图9对本实施方式的半导体装置3进行说明。图9是示出本实施方式的半导体装置的截面图。
如图9所示，本实施方式的半导体装置3构成为使用上述层叠物1制造的SBD，例如具有基板10、基底n型半导体层31、漂移层32、绝缘膜40、p型电极(阳极)52和n型电极(阴极)54。
本实施方式的漂移层32例如在其表面侧的至少一部分具有将杂质进行离子注入的杂质注入区域(杂质区域、p型区域)35。本实施方式的杂质注入区域35例如通过将p型杂质进行离子注入而形成。作为p型杂质，例如可列举出Mg。杂质注入区域35中的p型杂质的浓度的最大值例如为1×1017at/cm3以上且1×1020at/cm3以下，杂质注入区域35距离漂移层32的表面的深度例如为50nm以上且300nm以下。
本实施方式的杂质注入区域35例如设置成俯视下为环状，构成为所谓的保护环。如此，通过使漂移层32具有作为保护环的杂质注入区域35，能够抑制p型电极52周边的电场集中。结果，能够提高半导体装置3的耐压。
p型电极52以与漂移层32的表面接触的方式设置。p型电极52以与漂移层32形成肖特基势垒的方式构成，例如由Pd、Pd/Ni或Ni/Au形成。另外，p型电极52以在俯视下该p型电极52的外周部与漂移层32中的杂质注入区域35重叠的方式配置。
n型电极54设置在基板10的背面12侧。n型电极54以与基板10进行欧姆接触的方式构成，例如由Ti/Al形成。
需要说明的是，半导体装置3的状态下，保护层20已被去除。
(3)半导体层叠物的制造方法和半导体装置的制造方法
接着，使用图8～图11对本实施方式的半导体层叠物的制造方法和半导体装置的制造方法进行说明。图10是示出本实施方式的氮化物半导体层叠物的制造方法或半导体装置的制造方法的流程图。图11的(a)是示出离子注入工序的截面图，(b)是示出活化退火工序的截面图。需要说明的是，图11的(a)和(b)示出层叠物1的一部分。
本实施方式对通过实施以下所示的S120～S200而制造层叠物1和半导体装置3的例子进行说明。
(S120～S140)
与第一实施方式同样，实施基板准备工序S120和保护层形成工序S140。通过保护层形成工序S140，至少在基板10的由Ga极性面形成的背面12侧形成耐热性比基板10的背面12高的保护层20。在本实施方式中也同样，例如不仅在基板10的背面12侧、而且在基板10的侧面13侧也形成保护层20。
(S160：半导体层形成工序)
接着，与第一实施方式同样，通过在进行使反应室201中的至少构成高温反应区域201a的各种构件的表面洁净化和改性的高温烘烤步骤后，对加热到1250℃以上的生长温度的基板10供给GaCl气体和NH3气体，使由GaN形成的半导体层30在基板10的由N极性面形成的表面11侧进行外延生长。
此时，本实施方式中，作为半导体层30，例如使基底n型半导体层31和漂移层32依次生长。
使基底n型半导体层31生长时，通过在供给GaCl气体和NH3气体的同时对基板10供给SiH4气体、SiH2Cl2等含Si气体而在基底n型半导体层31中掺杂Si。反应容器203内的含Si气体相对于GaCl气体的分压比率(含Si气体的分压/GaCl气体的分压)例如可以设定为1/1×104～1/1000。由此，基底n型半导体层31中的Si的浓度例如为1.0×1018at/cm3以上且1.0×1019at/cm3以下。
另外，使漂移层32生长时，与使基底n型半导体层31生长时同样，通过对基板10供给含Si气体而在漂移层32中掺杂Si。反应容器203内的含Si气体相对于GaCl气体的分压比率(含Si气体的分压/GaCl气体的分压)例如可以设定为1/1×108～1/2×105。由此，漂移层32中的Si的浓度例如为1.0×1014at/cm3以上且5.0×1016at/cm3以下。
由上，制造本实施方式的层叠物1。
(S200：半导体装置制作工序)
接着，使用层叠物1，如下所述地制作半导体装置3。
(离子注入步骤)
以覆盖漂移层32的表面的方式利用例如溅射法形成由硅氮化膜(SiNx膜)或AlN膜形成的表面侧盖层60。由此，在对漂移层32进行离子注入时，能够抑制对漂移层32的损伤。需要说明的是，此时，将表面侧盖层60的厚度例如设定为20nm以上且50nm以下。
形成表面侧盖层60后，在表面侧盖层60上形成规定的抗蚀图案70。此时，在抗蚀图案70中，在俯视下漂移层32的被注入区域的位置形成开口(附图标记未图示)。需要说明的是，本实施方式中，使抗蚀图案70的开口形成为例如俯视下的环状。
形成抗蚀图案70后，如图11的(a)所示，对漂移层32的由N极性面形成的表面中的、抗蚀图案70的开口露出的部分(漂移层32的被注入区域)进行p型杂质的离子注入。由此，在漂移层32中(漂移层32的表面侧中的至少一部分)形成含有p型杂质的杂质注入区域35。需要说明的是，本实施方式中，杂质注入区域35在俯视下为环状的保护环。
此时，作为p型杂质，例如将Mg进行离子注入。另外，此时，将使p型杂质进行离子注入时的加速电压例如设定为10keV以上且100keV以下，将剂量例如设定为1×1012cm-2以上且1×1015cm-2以下。由此，杂质注入区域35中的p型杂质浓度的最大值例如为1×1017at/cm3以上且1×1020at/cm3以下，杂质注入区域35距离漂移层32的表面的深度例如为50nm以上且300nm以下。
需要说明的是，此时，维持将半导体层生长工序S160中使用的保护层20设置在基板10的至少背面12侧的状态。
p型杂质的离子注入完成后，将抗蚀图案70去除。
(活化退火步骤)
接着，如图11的(b)所示，例如利用规定的加热处理装置(未图示)，在非活性气体的气氛下，对层叠物1至少照射红外线来对层叠物1进行退火。由此，使在离子注入步骤中半导体层30所受的晶体损伤恢复，将杂质注入区域35中的p型杂质导入晶格中进行(电)活化。
此时，退火处理例如按如下处理步骤、处理条件进行：以3～30秒的范围内的时间进行从开始温度到退火温度的升温，以20秒～3分钟的范围内的时间进行在退火温度下的保持，然后，以1～10分钟的范围内的时间进行从退火温度到停止温度的降温。将停止温度和开始温度例如分别设定为500～800℃的范围内的温度。将退火温度例如设定为1100℃以上且1250℃以下的范围内的温度。退火处理的非活性气体气氛采用含有N2气体或Ar气体等稀有气体的气氛，将其压力例如设定为100～250kPa的范围内的压力。
另外，此时，在基板10的表面11侧设置有表面侧盖层60的状态下对层叠物1进行退火。由此，在活化退火步骤中，能够抑制漂移层32的表面的热分解。
另外，此时，在将半导体层生长工序S160中使用的保护层20设置在基板10的至少背面12侧的状态下对层叠物1进行退火。由此，与半导体层生长工序S160同样，能够通过保护层20抑制基板10的背面12的热分解。
退火处理完成后，用规定的溶剂将表面侧盖层60和保护层20去除。
(p型电极形成步骤)
接着，以覆盖半导体层30的表面11的方式利用例如溅射法形成Pd/Ni膜，利用光刻法对Pd/Ni膜进行图案化形成规定的形状。由此，以在俯视下p型电极52的外周部与杂质注入区域35重叠的方式形成p型电极52。
(n型电极形成步骤)
接着，在基板10的背面12侧利用例如溅射法形成Ti/Al膜，利用光刻法对Ti/Al膜进行图案化形成规定的形状。由此，在基板10的背面12侧形成n型电极54。
(欧姆合金工序)
接着，例如利用规定的加热处理装置(未图示)，在非活性气体的气氛下，对层叠物1至少照射红外线来对层叠物1进行退火。由此，提高各自构成p型电极52和n型电极54的各金属膜的密合性，并且减小p型电极52对漂移层32的接触电阻、以及n型电极54对基板10的接触电阻。
然后，切割层叠物1并切分成规定大小的芯片。芯片尺寸典型的是0.3mm见方以上且20mm见方以下，能够由1张层叠物1取得几个以上且几万个以下的芯片。
由上，如图9所示，制造本实施方式的半导体装置3。半导体装置3中，通过在漂移层32的表面侧形成有作为保护环的杂质注入区域35，能够抑制p型电极52周边的电场集中。结果，能够提高半导体装置3的耐压。
(4)由本实施方式获得的效果
根据本实施方式，可获得以下所示的1种或多种效果。
(a)通过在由III族氮化物半导体形成的基板10中的由III族元素极性面形成的背面12侧形成耐热性比基板10的背面12高的保护层20，在1250℃以上的生长温度下在基板10的由N极性面形成的表面11侧使作为半导体装置3的功能层的半导体层30生长时，能够抑制因Ga蒸气从基板10的背面12产生而导致Ga的液滴附着于基板10的表面11。由此，即使生长温度为1250℃以上，也能够使半导体层30的表面平滑。结果，能够提高半导体装置3的耐压。
另外，半导体层30可以在1250℃以上的非常高的生长温度下稳定生长，从而即使使半导体层30在N极性面生长，也能够抑制杂质混入半导体层30，使半导体层30以高纯度生长。具体而言，可以使半导体层30中的O的浓度、半导体层30中的C的浓度例如至多为低于1×1017at/cm3。由此，能够容易地控制半导体层30的自由载流子的浓度。
如此，本实施方式能够分别以高纯度制造层叠物1和半导体装置3。
(b)通过在基板10的热稳定的由N极性面形成的表面11侧将杂质进行离子注入，即使在活化退火步骤中将退火温度设定为1100℃以上时，也能够抑制基板10的表面11的热分解。由此，与在基板的III族元素极性面侧使杂质进行离子注入的情况相比，能够提高退火温度或延长退火时间。结果，能够确实地活化经离子注入的杂质。
(c)由于进行离子注入的半导体层30中的O、Si和C等杂质的浓度极低，因此即使将Mg等p型杂质的注入量抑制得较少，也能够容易地控制杂质注入区域35中的空穴浓度，可以对杂质注入区域35赋予期望的导电性(p型半导体特性)。即，与含有更多的O、Si和C等杂质的现有的GaN晶体相比，能够极力抑制由Mg等杂质的离子注入导致的晶体品质降低并同时赋予期望的半导体特性。进而，与含有较多上述杂质的情况相比，通过使成为载流子散射的主要原因的杂质的浓度极低，能够避免载流子的迁移率降低。
(d)活化退火步骤中，在半导体层生长工序S160中使用的保护层20设置在基板10的至少背面12侧的状态下对层叠物1进行退火。即，将半导体层生长工序S160中使用的保护层20兼用作活化退火步骤下的背面侧盖层。由此，与半导体层生长工序S160同样，在活化退火步骤中，能够由保护层20抑制基板10的背面12的热分解。另外，不需要活化退火步骤下的背面侧盖层的形成工序，从而能够缩短制造工序。由此，能够提高半导体装置3的品质并且提高半导体装置3的生产率。
(5)本实施方式的变形例
本实施方式的构成不限定于上述第二实施方式的构成，能够如以下所示的变形例这样进行变更。
图12是示出本实施方式的变形例的半导体装置的截面图。
如图12所示的变形例那样，半导体装置3可以构成为所谓的结势垒肖特基(JBS)二极管。
本变形例中，含有p型杂质的杂质注入区域35的图案不同于上述实施方式的杂质注入区域35的图案。即，本变形例的杂质注入区域35中的比外周部更靠内侧的区域的一部分以在俯视下与p型电极52重叠的方式配置。具体而言，杂质注入区域35例如具有在俯视下以规定间隔配置成同心圆状的多个圆环状图案(附图标记未图示)。由此，形成漂移层32与p型电极52直接接合的肖特基结部(附图标记未图示)、以及漂移层32与p型电极52借助含有p型杂质的杂质注入区域35而接合的pn结部(附图标记未图示)。需要说明的是，杂质注入区域35可以具有条纹状等的其他图案。
根据本变形例，能够在借助含有p型杂质的杂质注入区域35而成的pn结部形成耗尽层。由此，能够使半导体装置3的正向的特性与上述实施方式那样的SBD的特性基本同等，并且使半导体装置3的逆向的耐压比SBD的耐压进一步提高。
<其他实施方式>
以上对本发明的实施方式进行了具体说明。然而，本发明并不限定于上述实施方式，可以在不脱离其主旨的范围内进行各种变更。
上述实施方式中，对基板10由GaN自支撑基板形成的情况进行了说明，而基板只要由III族氮化物半导体形成即可，不限于GaN。即，基板由AlxInyGa1-x-yN(0≤x+y≤1，0≤x≤1，0≤y≤1)的组成式所示的III族氮化物半导体形成即可。需要说明的是，在基板由AlN形成的情况下，保护层优选采用AlN以外，例如采用Al2O3或BN。
上述实施方式中，对半导体层30由GaN形成的情况进行了说明，而半导体层只要由III族氮化物半导体形成即可，不限于GaN。即，半导体层由AlxInyGa1-x-yN(0≤x+y≤1，0≤x≤1，0≤y≤1)的组成式所示的III族氮化物半导体形成即可。
上述实施方式中，对半导体层30由与基板10相同的材料(GaN)形成的情况进行了说明，而半导体层只要由上述III族氮化物半导体形成即可，可以由与基板不同的材料形成。
上述实施方式中，对保护层20不仅在基板10的背面12侧、而且在侧面13侧也设置的情况进行了说明，而保护层可以仅设置在基板的背面侧。
上述实施方式中，对在步骤2中隔着环状间隔物310、板状间隔物320将基板10载置于基座208上的情况进行了说明，而只要能够保护基板10的表面11侧，则也可以不使用环状间隔物310、板状间隔物320。例如可以预先在基座208的袋部208p内形成具有比基板10的表面11的面积略小的面积的槽部，以基板10的表面11侧覆盖该槽部的方式将基板10载置于基座208上。由此，能够保护基板10的表面11侧。
上述第二实施方式中，对杂质注入区域35通过进行p型杂质的离子注入来形成的情况进行了说明，而杂质注入区域也可以通过进行n型杂质或其他杂质的离子注入来形成。
实施例
以下对用于验证本发明的效果的各种实验结果进行说明。
(1)氮化物半导体层叠物的制造
分别制造规定数量的以下氮化物半导体层叠物的样品。
(实施例)
基板：GaN
基板的表面：N极性面
保护层：AlN
保护层的形成方法：HVPE法
保护层的厚度：300nm
保护层的形成处：基板的背面侧和侧面侧
半导体层：GaN
半导体层的制造装置：上述实施方式的HVPE装置
半导体层的厚度：1000μm
半导体层的生长温度：1250℃
(比较例)
基板：GaN
基板的表面：N极性面
保护层：无
半导体层：GaN
半导体层的制造装置：现有的HVPE装置
半导体层的厚度：1000μm
半导体层的生长温度：1250℃
(2)评价
用光学显微镜等观察使半导体层生长后的半导体层的表面状态。另外，利用SIMS进行半导体层的组成分析。
(3)结果
(比较例)
比较例的层叠物中，半导体层的表面粗糙。认为比较例在1250℃下使半导体层生长时，因基板的背面的热分解而产生的Ga蒸气包裹基板的表面，Ga的液滴附着于基板的表面。认为因此半导体层在基板上的生长受到阻碍，半导体层的表面粗糙。
另外，比较例的层叠物中，半导体层的外周形状发生了变形。认为比较例因Ga蒸气从基板的背面产生而导致Ga的液滴附着于扩大生长中的半导体层的侧面。认为因此半导体层的径向生长受到阻碍，半导体层的外周形状发生了变形。
另外，比较例的层叠物中，半导体层中的杂质的浓度如下所述。
O：3.5×1018at/cm3
C：2.3×1017at/cm3
Si：4.2×1017at/cm3
B：1.7×1016at/cm3
Fe：1.9×1016at/cm3
认为比较例在于1250℃下使半导体层生长时，因基板的背面的热分解而导致基板的背面中含有的杂质包裹基板的表面，杂质混入到半导体层中。另外，认为比较例在1250℃下使半导体层生长时，因构成HVPE装置的反应容器等的构件而导致杂质混入到半导体层中。认为上述的结果是半导体层中的杂质的浓度较高。
(实施例)
与此相对，实施例的层叠物中，半导体层的表面平滑，为镜面的状态。确认到，实施例通过在基板的由Ga极性面形成的背面侧形成保护层，能够在1250℃下使半导体层生长时抑制基板的背面的热分解，能够抑制Ga蒸气从基板的背面产生。确认到，由此能够抑制因Ga蒸气从基板的背面产生而导致的Ga的液滴在基板的表面的附着。结果确认到，即使生长温度为1250℃以上，也能够使半导体层的表面平滑。
另外，实施例的层叠物中，半导体层进行扩大生长，半导体层成为倒圆锥台形。确认到，实施例通过抑制Ga蒸气从基板的背面产生，能够抑制Ga的液滴附着于扩大生长中的半导体层的侧面。确认到，由此能够抑制对半导体层的径向生长的阻碍，使半导体层稳定地进行扩大生长。
另外，实施例的层叠物中，半导体层中的杂质的浓度如下所述。
O：7.2×1015at/cm3
C：3.6×1015at/cm3
Si：4.3×1015at/cm3
B：低于1×1015at/cm3(低于SIMS检测下限值)
Fe：低于1×1015at/cm3(低于SIMS检测下限值)
确认到，实施例在于1250℃下使半导体层生长时，半导体层可以在1250℃以上的非常高温的生长温度下稳定生长，即使使半导体层在N极性面生长，也能够抑制杂质混入半导体层，使半导体层以高纯度生长。另外确认到，实施例通过使用上述实施方式的HVPE装置在高温烘烤步骤实施后使半导体层生长，能够使纯度非常高的半导体层生长。
如此确认到，根据实施例，能够以高纯度制造氮化物半导体层叠物。
<本发明的优选方式>
以下附上本发明的优选方式。
(附记1)
一种氮化物半导体层叠物，其具有：
基板，其具有由氮极性面形成的表面、以及与前述表面处于相反侧的由III族元素极性面形成的背面，所述基板由III族氮化物半导体形成；
保护层，其至少设置在前述基板的前述背面侧，耐热性比前述基板的前述背面高；以及
半导体层，其设置在前述基板的前述表面侧，由III族氮化物半导体形成，
前述半导体层中的O的浓度低于1×1017at/cm3。
(附记2)
根据附记1所述的氮化物半导体层叠物，其中，
前述半导体层中的O的浓度低于1×1016at/cm3。
(附记3)
根据附记1所述的氮化物半导体层叠物，其中，
前述半导体层中的O的浓度低于5×1015at/cm3。
(附记4)
根据附记1～3中的任一项所述的氮化物半导体层叠物，其中，
前述半导体层中的C的浓度低于1×1017at/cm3。
(附记5)
根据附记4所述的氮化物半导体层叠物，其中，
前述半导体层中的C的浓度低于1×1016at/cm3。
(附记6)
根据附记4所述的氮化物半导体层叠物，其中，
前述半导体层中的C的浓度低于5×1015at/cm3。
(附记7)
根据附记1～6中的任一项所述的氮化物半导体层叠物，其中，
前述半导体层中的B和Fe的各浓度低于1×1015at/cm3。
(附记8)
根据附记1～7中的任一项所述的氮化物半导体层叠物，其中，
在1250℃以上的温度下加热时的前述保护层的热分解速度低于前述基板的前述背面的热分解速度。
(附记9)
根据附记1～8中的任一项所述的氮化物半导体层叠物，其中，
前述保护层还设置在前述基板的侧面侧。
(附记10)
根据附记1～9中的任一项所述的氮化物半导体层叠物，其中，
前述保护层的厚度为20nm以上且1000nm以下。
(附记11)
根据附记1～10中的任一项所述的氮化物半导体层叠物，其中，
前述保护层由氮化铝、氧化铝或氮化硼形成。
(附记12)
根据附记1～11中的任一项所述的氮化物半导体层叠物，其中，
前述保护层由非晶或多晶形成。
(附记13)
根据附记1～11中的任一项所述的氮化物半导体层叠物，其中，
前述保护层由单晶形成。
(附记14)
一种半导体装置，其具有：
基板，其具有由氮极性面形成的表面、以及与前述表面处于相反侧的由III族元素极性面形成的背面，所述基板由III族氮化物半导体形成；以及
半导体层，其设置在前述基板的前述表面侧，由III族氮化物半导体形成，
前述半导体层中的O的浓度低于1×1017at/cm3。
(附记15)
根据附记14所述的半导体装置，其中，
前述半导体层中的O的浓度低于1×1016at/cm3。
(附记16)
根据附记14所述的半导体装置，其中，
前述半导体层中的O的浓度低于5×1015at/cm3。
(附记17)
根据附记14～16中的任一项所述的半导体装置，其中，
前述半导体层中的C的浓度低于1×1017at/cm3。
(附记18)
根据附记17所述的半导体装置，其中，
前述半导体层中的C的浓度低于1×1016at/cm3。
(附记19)
根据附记17所述的半导体装置，其中，
前述半导体层中的C的浓度低于5×1015at/cm3。
(附记20)
根据附记14～19中的任一项所述的半导体装置，其中，
前述半导体层中的B和Fe的各浓度低于1×1015at/cm3。
(附记21)
根据附记14～20中的任一项所述的半导体装置，其中，
前述半导体层具有杂质的被注入区域。
(附记22)
一种氮化物半导体层叠物的制造方法，其具有：
准备基板的工序，所述基板具有由氮极性面形成的表面、以及与前述表面处于相反侧的由III族元素极性面形成的背面，所述基板由III族氮化物半导体形成；
至少在前述基板的前述背面侧形成耐热性比前述基板的前述背面高的保护层的工序；以及
通过对加热到1250℃以上的生长温度的前述基板供给含III族元素的气体和氮化剂，从而在前述基板的前述表面侧使由III族氮化物半导体形成的半导体层进行外延生长的工序，
前述使半导体层进行外延生长的工序中，
使前述半导体层中的O的浓度低于1×1017at/cm3。
(附记23)
根据附记22所述的氮化物半导体层叠物的制造方法，其中，
在前述使半导体层进行外延生长的工序前，实施如下的高温烘烤工序：一边将高温反应区域的温度加热到1500℃以上的温度，一边实施氢气和卤素系气体向前述反应容器内的供给且不实施前述氮化剂向前述反应容器内的供给，由此对构成前述高温反应区域的构件的表面进行洁净化和改性，前述高温反应区域是用于使前述半导体层进行外延生长的反应容器内的至少加热到前述生长温度的区域，其未与搬入前述基板的区域隔开，会接触向前述基板供给的气体。
(附记24)
根据附记23所述的氮化物半导体层叠物的制造方法，其中，
作为构成前述高温反应区域的构件，使用至少其表面由不含石英且不含硼的材料形成的构件。
(附记25)
根据附记24所述的氮化物半导体层叠物的制造方法，其中，
作为构成前述高温反应区域的构件，使用至少其表面由氧化铝、碳化硅和石墨中的至少任一种形成的构件。
(附记26)
根据附记23～25中的任一项所述的氮化物半导体层叠物的制造方法，其中，
前述高温烘烤工序中，将前述反应容器内的压力维持为0.5个大气压以上且2个大气压以下的压力。另外，优选前述高温烘烤工序中将前述反应容器内的至少前述高温反应区域的温度维持为1500℃以上的温度。另外，优选前述高温烘烤工序中一边对前述反应容器内排气一边进行。另外，优选将前述高温烘烤处理实施30分钟以上。
(附记27)
一种氮化物半导体自支撑基板的制造方法，其具有：
准备基板的工序，所述基板具有由氮极性面形成的表面、以及与前述表面处于相反侧的由III族元素极性面形成的背面，所述基板由III族氮化物半导体形成；
至少在前述基板的前述背面侧形成耐热性比前述基板的前述背面高的保护层的工序；
通过对加热到1250℃以上的生长温度的前述基板供给含III族元素的气体和氮化剂，从而在前述基板的前述表面侧使由III族氮化物半导体形成的半导体层进行外延生长的工序；以及
将前述半导体层切出而制作氮化物半导体自支撑基板的工序，
前述使半导体层进行外延生长的工序中，
使前述半导体层中的O的浓度低于1×1017at/cm3。
(附记28)
一种半导体装置的制造方法，其具有：
准备基板的工序，所述基板具有由氮极性面形成的表面、以及与前述表面处于相反侧的由III族元素极性面形成的背面，所述基板由III族氮化物半导体形成；
至少在前述基板的前述背面侧形成耐热性比前述基板的前述背面高的保护层的工序；以及
通过对加热到1250℃以上的生长温度的前述基板供给含III族元素的气体和氮化剂，从而在前述基板的前述表面侧使由III族氮化物半导体形成的半导体层进行外延生长的工序，
前述使半导体层进行外延生长的工序中，
使前述半导体层中的O的浓度低于1×1017at/cm3。
(附记29)
根据附记28所述的半导体装置的制造方法，其具有：
将杂质向前述半导体层中进行离子注入的工序；以及
将前述基板加热而使前述半导体层中的前述杂质活化的工序，
前述使杂质活化的工序在前述使半导体层进行外延生长的工序中使用的前述保护层设置在前述基板中的至少前述背面侧的状态下实施。
附图标记说明
1 氮化物半导体层叠物(层叠物)
2 氮化物半导体自支撑基板(自支撑基板)
3 半导体装置
10 基板
20 保护层
30 半导体层

Claims (22)

1.一种氮化物半导体层叠物，其具有：
基板，其具有由氮极性面形成的表面、以及与所述表面处于相反侧的由III族元素极性面形成的背面，所述基板由III族氮化物半导体形成；
保护层，其至少设置在所述基板的所述背面侧，耐热性比所述基板的所述背面高；以及
半导体层，其设置在所述基板的所述表面侧，由III族氮化物半导体形成，
所述半导体层中的O的浓度低于1×1017at/cm3。
2.根据权利要求1所述的氮化物半导体层叠物，其中，
所述半导体层中的O的浓度低于1×1016at/cm3。
3.根据权利要求1所述的氮化物半导体层叠物，其中，
所述半导体层中的O的浓度低于5×1015at/cm3。
4.根据权利要求1～3中的任一项所述的氮化物半导体层叠物，其中，
所述半导体层中的C的浓度低于1×1017at/cm3。
5.根据权利要求4所述的氮化物半导体层叠物，其中，
所述半导体层中的C的浓度低于1×1016at/cm3。
6.根据权利要求4所述的氮化物半导体层叠物，其中，
所述半导体层中的C的浓度低于5×1015at/cm3。
7.根据权利要求1～6中的任一项所述的氮化物半导体层叠物，其中，
所述半导体层中的B和Fe的各浓度低于1×1015at/cm3。
8.根据权利要求1～7中的任一项所述的氮化物半导体层叠物，其中，
所述保护层还设置在所述基板的侧面侧。
9.一种半导体装置，其具有：
基板，其具有由氮极性面形成的表面、以及与所述表面处于相反侧的由III族元素极性面形成的背面，所述基板由III族氮化物半导体形成；以及
半导体层，其设置在所述基板的所述表面侧，由III族氮化物半导体形成，
所述半导体层中的O的浓度低于1×1017at/cm3。
10.根据权利要求9所述的半导体装置，其中，
所述半导体层中的O的浓度低于1×1016at/cm3。
11.根据权利要求9所述的半导体装置，其中，
所述半导体层中的O的浓度低于5×1015at/cm3。
12.根据权利要求9～11中的任一项所述的半导体装置，其中，
所述半导体层中的C的浓度低于1×1017at/cm3。
13.根据权利要求12所述的半导体装置，其中，
所述半导体层中的C的浓度低于1×1016at/cm3。
14.根据权利要求12所述的半导体装置，其中，
所述半导体层中的C的浓度低于5×1015at/cm3。
15.根据权利要求9～14中的任一项所述的半导体装置，其中，
所述半导体层中的B和Fe的各浓度低于1×1015at/cm3。
16.根据权利要求9～15中的任一项所述的半导体装置，其中，
所述半导体层具有杂质的被注入区域。
17.一种氮化物半导体层叠物的制造方法，其具有：
准备基板的工序，所述基板具有由氮极性面形成的表面、以及与所述表面处于相反侧的由III族元素极性面形成的背面，所述基板由III族氮化物半导体形成；
至少在所述基板的所述背面侧形成耐热性比所述基板的所述背面高的保护层的工序；以及
通过对加热到1250℃以上的生长温度的所述基板供给含III族元素的气体和氮化剂，从而在所述基板的所述表面侧使由III族氮化物半导体形成的半导体层进行外延生长的工序，
所述使半导体层进行外延生长的工序中，
使所述半导体层中的O的浓度低于1×1017at/cm3。
18.根据权利要求17所述的氮化物半导体层叠物的制造方法，其中，
在所述使半导体层进行外延生长的工序前，实施如下的高温烘烤工序：一边将高温反应区域的温度加热到1500℃以上的温度，一边实施氢气和卤素系气体向所述反应容器内的供给且不实施所述氮化剂向所述反应容器内的供给，由此对构成所述高温反应区域的构件的表面进行洁净化和改性，所述高温反应区域是用于使所述半导体层进行外延生长的反应容器内的至少加热到所述生长温度的区域，其未与搬入所述基板的区域隔开，会接触向所述基板供给的气体。
19.根据权利要求18所述的氮化物半导体层叠物的制造方法，其中，
作为构成所述高温反应区域的构件，使用至少其表面由不含石英且不含硼的材料形成的构件。
20.一种氮化物半导体自支撑基板的制造方法，其具有：
准备基板的工序，所述基板具有由氮极性面形成的表面、以及与所述表面处于相反侧的由III族元素极性面形成的背面，所述基板由III族氮化物半导体形成；
至少在所述基板的所述背面侧形成耐热性比所述基板的所述背面高的保护层的工序；
通过对加热到1250℃以上的生长温度的所述基板供给含III族元素的气体和氮化剂，从而在所述基板的所述表面侧使由III族氮化物半导体形成的半导体层进行外延生长的工序；以及
将所述半导体层切出而制作氮化物半导体自支撑基板的工序，
所述使半导体层进行外延生长的工序中，
使所述半导体层中的O的浓度低于1×1017at/cm3。
21.一种半导体装置的制造方法，其具有：
准备基板的工序，所述基板具有由氮极性面形成的表面、以及与所述表面处于相反侧的由III族元素极性面形成的背面，所述基板由III族氮化物半导体形成；
至少在所述基板的所述背面侧形成耐热性比所述基板的所述背面高的保护层的工序；以及
通过对加热到1250℃以上的生长温度的所述基板供给含III族元素的气体和氮化剂，从而在所述基板的所述表面侧使由III族氮化物半导体形成的半导体层进行外延生长的工序，
所述使半导体层进行外延生长的工序中，
使所述半导体层中的O的浓度低于1×1017at/cm3。
22.根据权利要求21所述的半导体装置的制造方法，其具有：
将杂质向所述半导体层中进行离子注入的工序；以及
将所述基板加热而使所述半导体层中的所述杂质活化的工序，
所述使杂质活化的工序在所述使半导体层进行外延生长的工序中使用的所述保护层设置在所述基板中的至少所述背面侧的状态下实施。
CN201880038898.8A 2017-06-15 2018-04-19 氮化物半导体层叠物、半导体装置、氮化物半导体层叠物的制造方法、氮化物半导体自支撑基板的制造方法以及半导体装置的制造方法 Active CN110731002B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017117658A JP6824829B2 (ja) 2017-06-15 2017-06-15 窒化物半導体積層物の製造方法、窒化物半導体自立基板の製造方法および半導体装置の製造方法
JP2017-117658 2017-06-15
PCT/JP2018/016130 WO2018230150A1 (ja) 2017-06-15 2018-04-19 窒化物半導体積層物、半導体装置、窒化物半導体積層物の製造方法、窒化物半導体自立基板の製造方法および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN110731002A true CN110731002A (zh) 2020-01-24
CN110731002B CN110731002B (zh) 2024-02-02

Family

ID=64660317

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880038898.8A Active CN110731002B (zh) 2017-06-15 2018-04-19 氮化物半导体层叠物、半导体装置、氮化物半导体层叠物的制造方法、氮化物半导体自支撑基板的制造方法以及半导体装置的制造方法

Country Status (4)

Country Link
US (1) US11600704B2 (zh)
JP (1) JP6824829B2 (zh)
CN (1) CN110731002B (zh)
WO (1) WO2018230150A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111463109A (zh) * 2020-04-13 2020-07-28 中国科学院半导体研究所 抑制GaN衬底在外延生长过程中背面分解的方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220064818A1 (en) * 2018-12-26 2022-03-03 Kyocera Corporation Method of manufacturing semiconductor element, semiconductor element, and substrate
CN113692459A (zh) * 2019-03-29 2021-11-23 三菱化学株式会社 GaN基板晶片和GaN基板晶片的制造方法
EP3978656A4 (en) * 2019-05-30 2022-08-10 Mitsubishi Chemical Corporation GAN SUBSTRATE WAFER AND PROCESS FOR ITS MANUFACTURE
EP3978658A4 (en) * 2019-05-30 2022-07-27 Mitsubishi Chemical Corporation GAN SUBSTRATE WAFER AND PROCESS FOR PRODUCTION THEREOF
JP7369396B2 (ja) * 2019-09-19 2023-10-26 大陽日酸株式会社 保護層の製造方法、保護層付単結晶自立基板の製造方法
JP7112379B2 (ja) 2019-09-24 2022-08-03 パナソニックホールディングス株式会社 Ｉｉｉ族窒化物基板
JP7215630B1 (ja) 2022-08-22 2023-01-31 信越半導体株式会社 窒化物半導体基板及びその製造方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0444465A2 (en) * 1990-03-02 1991-09-04 International Business Machines Corporation Controlled silicon doping of III-V compounds by thermal oxidation of silicon capping layer
JP2001094116A (ja) * 1999-07-22 2001-04-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US20020109146A1 (en) * 2001-01-31 2002-08-15 Eiji Yamada Nitride-based semiconductor light-emitting device
CN101440520A (zh) * 2007-11-20 2009-05-27 住友电气工业株式会社 半导体晶体生长方法、半导体晶体基板及其制造方法
JP2010212651A (ja) * 2009-09-08 2010-09-24 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物半導体素子、エピタキシャル基板、及びｉｉｉ族窒化物半導体素子を作製する方法
JP2011213579A (ja) * 2010-03-15 2011-10-27 Ricoh Co Ltd 窒化ガリウム結晶、１３族窒化物結晶、結晶基板、およびそれらの製造方法
JP2012089678A (ja) * 2010-10-19 2012-05-10 Showa Denko Kk Ｉｉｉ族窒化物半導体素子及び多波長発光ｉｉｉ族窒化物半導体層
JP2013177275A (ja) * 2012-02-28 2013-09-09 Mitsubishi Chemicals Corp Ｉｉｉ族窒化物結晶の製造方法およびｉｉｉ族窒化物半結晶
US20140227864A1 (en) * 2013-02-13 2014-08-14 Toyoda Gosei Co., Ltd. Method for Producing Group III Nitride Semiconductor
JP2015046441A (ja) * 2013-08-27 2015-03-12 富士電機株式会社 半導体装置の製造方法および半導体装置
JP2016062937A (ja) * 2014-09-16 2016-04-25 株式会社東芝 半導体装置
US20170362738A1 (en) * 2015-01-09 2017-12-21 Forschungsverbund Berlin E.V. METHOD FOR GROWING BETA PHASE OF GALLIUM OXIDE ([beta]-Ga2O3) SINGLE CRYSTALS FROM THE MELT CONTAINED WITHIN A METAL CRUCIBLE

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003273398A (ja) * 2002-03-20 2003-09-26 Nippon Telegr & Teleph Corp <Ntt> 半導体材料およびそれを用いた半導体装置
SG115549A1 (en) * 2002-07-08 2005-10-28 Sumitomo Chemical Co Epitaxial substrate for compound semiconductor light emitting device, method for producing the same and light emitting device
JP2004311783A (ja) * 2003-04-08 2004-11-04 Fuji Xerox Co Ltd 光検出装置、及びその実装方法
EP2087507A4 (en) 2006-11-15 2010-07-07 Univ California METHOD FOR THE HETEROEPITAXIAL GROWTH OF QUALITATIVELY HIGH-QUALITY N-SIDE-GAN, INN AND AIN AND THEIR ALLOYS THROUGH METALLORGANIC CHEMICAL IMMUNE
JP2008218523A (ja) * 2007-02-28 2008-09-18 Nichia Chem Ind Ltd 窒化物半導体レーザ素子及びその製造方法
TW200903858A (en) * 2007-03-09 2009-01-16 Univ California Method to fabricate III-N field effect transistors using ion implantation with reduced dopant activation and damage recovery temperature
JP5368856B2 (ja) 2009-04-06 2013-12-18 日立機材株式会社 機器押さえ治具
JP5468287B2 (ja) 2009-04-07 2014-04-09 株式会社東芝 半導体装置およびその製造方法
JP6197897B2 (ja) 2010-03-15 2017-09-20 株式会社リコー 窒化ガリウム結晶、１３族窒化物結晶、結晶基板、およびそれらの製造方法
JP5665171B2 (ja) 2010-05-14 2015-02-04 住友電気工業株式会社 Ｉｉｉ族窒化物半導体電子デバイス、ｉｉｉ族窒化物半導体電子デバイスを作製する方法
WO2014054224A1 (ja) * 2012-10-01 2014-04-10 パナソニック株式会社 構造体及びその製造方法、並びに構造体を用いた窒化ガリウム系半導体発光素子及びその製造方法
JP2015106627A (ja) 2013-11-29 2015-06-08 シャープ株式会社 半導体積層基板
WO2015107813A1 (ja) * 2014-01-17 2015-07-23 三菱化学株式会社 ＧａＮ基板、ＧａＮ基板の製造方法、ＧａＮ結晶の製造方法および半導体デバイスの製造方法
KR102145205B1 (ko) * 2014-04-25 2020-08-19 삼성전자주식회사 반도체 소자 제조방법 및 증착 장치의 유지보수방법
JP6578570B2 (ja) * 2015-03-03 2019-09-25 国立大学法人大阪大学 Ｉｉｉ族窒化物半導体結晶基板の製造方法
US10141435B2 (en) * 2016-12-23 2018-11-27 Sixpoint Materials, Inc. Electronic device using group III nitride semiconductor and its fabrication method
JP7119350B2 (ja) * 2017-11-22 2022-08-17 富士電機株式会社 縦型ＧａＮ系半導体装置の製造方法および縦型ＧａＮ系半導体装置

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0444465A2 (en) * 1990-03-02 1991-09-04 International Business Machines Corporation Controlled silicon doping of III-V compounds by thermal oxidation of silicon capping layer
JP2001094116A (ja) * 1999-07-22 2001-04-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US20020109146A1 (en) * 2001-01-31 2002-08-15 Eiji Yamada Nitride-based semiconductor light-emitting device
CN101440520A (zh) * 2007-11-20 2009-05-27 住友电气工业株式会社 半导体晶体生长方法、半导体晶体基板及其制造方法
JP2010212651A (ja) * 2009-09-08 2010-09-24 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物半導体素子、エピタキシャル基板、及びｉｉｉ族窒化物半導体素子を作製する方法
CN102892933A (zh) * 2010-03-15 2013-01-23 株式会社理光 氮化镓结晶、13族氮化物结晶、结晶基板、以及它们的制造方法
JP2011213579A (ja) * 2010-03-15 2011-10-27 Ricoh Co Ltd 窒化ガリウム結晶、１３族窒化物結晶、結晶基板、およびそれらの製造方法
JP2012089678A (ja) * 2010-10-19 2012-05-10 Showa Denko Kk Ｉｉｉ族窒化物半導体素子及び多波長発光ｉｉｉ族窒化物半導体層
JP2013177275A (ja) * 2012-02-28 2013-09-09 Mitsubishi Chemicals Corp Ｉｉｉ族窒化物結晶の製造方法およびｉｉｉ族窒化物半結晶
US20140227864A1 (en) * 2013-02-13 2014-08-14 Toyoda Gosei Co., Ltd. Method for Producing Group III Nitride Semiconductor
JP2015046441A (ja) * 2013-08-27 2015-03-12 富士電機株式会社 半導体装置の製造方法および半導体装置
JP2016062937A (ja) * 2014-09-16 2016-04-25 株式会社東芝 半導体装置
US20170362738A1 (en) * 2015-01-09 2017-12-21 Forschungsverbund Berlin E.V. METHOD FOR GROWING BETA PHASE OF GALLIUM OXIDE ([beta]-Ga2O3) SINGLE CRYSTALS FROM THE MELT CONTAINED WITHIN A METAL CRUCIBLE

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
HIRONORI OKUMURA等: "Growth diagram of N-face GaN (000 1 ¯ ) grown at high rate by plasma-assisted molecular beam epitaxy" *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111463109A (zh) * 2020-04-13 2020-07-28 中国科学院半导体研究所 抑制GaN衬底在外延生长过程中背面分解的方法

Also Published As

Publication number Publication date
JP2019004047A (ja) 2019-01-10
CN110731002B (zh) 2024-02-02
WO2018230150A1 (ja) 2018-12-20
US11600704B2 (en) 2023-03-07
JP6824829B2 (ja) 2021-02-03
US20200219983A1 (en) 2020-07-09

Similar Documents

Publication Publication Date Title
CN110731002B (zh) 氮化物半导体层叠物、半导体装置、氮化物半导体层叠物的制造方法、氮化物半导体自支撑基板的制造方法以及半导体装置的制造方法
CN109891007B (zh) 半绝缘性晶体、n型半导体晶体以及p型半导体晶体
US11339500B2 (en) Nitride crystal substrate, semiconductor laminate, method of manufacturing semiconductor laminate and method of manufacturing semiconductor device
JP7181321B2 (ja) 窒化物半導体積層物
JP7181810B2 (ja) 窒化物結晶
US20220259765A1 (en) Nitride crystal, semiconductor laminate, and method for manufacturing nitride crystal
JP7101736B2 (ja) ＧａＮ単結晶基板および半導体積層物
JP6783269B2 (ja) 窒化物結晶基板、半導体積層物、窒化物結晶基板の製造方法、半導体積層物の製造方法および半導体装置の製造方法
JP7296509B2 (ja) 半導体積層物
JP6549768B1 (ja) ＧａＮ結晶
CN110777433B (zh) 氮化物晶体
JP7170595B2 (ja) ＧａＮ結晶
JP7084573B2 (ja) 結晶積層体、半導体デバイスおよび半導体デバイスの製造方法
CN116525409A (zh) 半导体层叠物和半导体层叠物的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20221116

Address after: Tokyo, Japan

Applicant after: SUMITOMO CHEMICAL Co.,Ltd.

Address before: Ibaraki

Applicant before: RICOH Co.,Ltd.

Applicant before: SUMITOMO CHEMICAL Co.,Ltd.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant