KR100793628B1 - 반도체 디바이스 및 이를 제작하는 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Landscapes

  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

능동 매트릭스 디스플레이(active matrix display)와 같은 반도체 디바이스를 제작할 때, 포토리소그래피(photolithography)에서 레지스트 마스크(resist mask)를 패턴화할 필요성은 이들을 완료하는데 요구되는 제작 처리 단계의 수와 시간을 증가시키고, 결과적으로 실질적인 비용을 증가시킨다. 본 발명은 2개의 층으로 형성된 게이트 전극의 상단층(제 2 도전막(306))을 마스크로 사용하여 자체 정렬 방식으로 반도체층에 불순물 원소를 도핑(doping)시킴으로서 반도체층(303)에 불순물 영역을 형성하는 방법을 제공한다. 불순물 원소는 게이트 전극의 하단층(제 1 도전막(305)) 및 게이트 절연막(304)을 통하여 반도체층에 도핑된다. 이를 통해, GOLD 구조의 LDD 영역(313)이 반도체층(303)에 형성된다.
Figure 112007030591717-pat00001
반도체 디바이스, 능동 매트릭스 디스플레이, 레지스트 마스크, 게이트 전극, 반도체층, 게이트 절연막

Description

반도체 디바이스 및 이를 제작하는 방법 {Semiconductor device and method for manufacturing same}
도 1a 내지 도 1d는 W 막과 TaN 막의 에칭 특성을 도시하는 그래프.
도 2a 및 도 2b는 에칭 전후의 게이트 전극의 사진.
도 3a 내지 도 3e는 본 발명에 따라 게이트 전극을 에칭 및 도핑(doping)하는 단계를 설명하는 도면.
도 4는 에칭 조건에 대한 LDD 영역의 길이 변화를 도시하는 그래프.
도 5a 내지 도 5c는 본 발명에 따라 AM-LCD(Active Matrix Liquid Crystal Display)를 제작하는 처리를 설명하는 도면.
도 6a 내지 도 6c는 AM-LCD(Active Matrix Liquid Crystal Display)를 제작하는 똑같은 처리를 설명하는 또 다른 도면.
도 7은 AM-LCD(Active Matrix Liquid Crystal Display)를 제작하는 똑같은 처리를 설명하는 또 다른 도면.
도 8은 반사 액정 디스플레이의 단면 구조도.
도 9a 내지 도 9e는 본 발명에 따라 게이트 전극을 에칭 및 도핑하는 단계를 설명하는 도면.
도 10a 내지 도 10f는 전자 장비의 예를 설명하는 도면.
도 11a 내지 도 11d는 전자 장비의 예를 설명하는 도면.
도 12a 내지 도 12c는 전자 장비의 예를 설명하는 도면.
* 도면의 주요부분에 대한 부호의 설명
601, 603; N-채널 602, 604:P-채널
605; 유지 캐패시턴스 606; 구동 회로
607; 픽셀 부분
본 발명은 반도체 디바이스 및 그 반도체 디바이스를 제작하는 방법에 관한 것으로, 특히 건식 에칭(dry etching)으로 디바이스의 게이트 전극을 작업하는 방법에 의해 반도체층에서 불순물-도핑(doping) 영역의 형성을 제어하는 기술에 관한 것이다. 본 발명은 예를 들어 디스플레이에 적용될 수 있고, 여기서 이 반도체 디바이스는 디스플레이 부분, 특히 액정 디스플레이, 유기체 EL 디스플레이(발광 디바이스 또는 발광 다이오드), 및 이러한 디스플레이를 사용하는 전자 장비에 사용된다. 본 명세서에서 칭하여지는 EL(electroluminescent) 디바이스는 예를 들어 삼중-베이스(triplet-based) 발광 디바이스 및/또는 단일-베이스(singlet-based) 발광 디바이스를 포함한다.
반도체 디바이스의 제작시 반도체층이 건식 에칭 또는 습식 에칭에 의해 형성되거나, 도핑에 의해 반도체층에 불순물 영역이 형성될 때는 포토레지스트(photoresist)로 구성된 마스크(mask)가 사용된다.
건식 에칭 또는 습식 에칭에서, 마스크로 덮힌 부분 이외의 물질은 제거되고, 에칭되지 않은 물질은 마스크의 형상과 똑같은 형상이라 가정한다. 도핑이 실행될 때, 불순물 영역은 마스크로 덮히지 않은 반도체층 일부에 형성된다.
최근에는 박막 트랜지스터(이후 TFT(thin film transistor)라 칭하여지는)를 갖는 반도체 디바이스의 구조가 소형화되고 있다. 결과적으로, 마스크 형성시 더 섬세한 위치 지정이 요구된다. 섬세한 위치 지정이 불충분하면, 레지스트 마스크의 형성에 결함을 형성하는 원인이 된다. 이를 극복하기 위해, TFT의 일부(예를 들면, 게이트 전극)가 건식 에칭에 의해 형성되고, 이어서 TFT의 다른 부분(예를 들면, 소스 및 드레인 영역)이 이미 형성된 TFT의 이 부분(예를 들면, 게이트 전극)을 마스크로 사용해 자체 정렬되어 형성됨으로서 이러한 반도체 디바이스를 제작하는 방법이 공지되어 있다.
반도체 디바이스를 자체 정렬하여 만드는 이러한 방법으로, 포토리소그래피(photolithography)에 의해 포토레지스트 마스크의 형성시 사용되는 포토 마스크의 수를 감소시키는 것이 가능하여, 섬세한 위치 지정이 불필요하다. 이 때문에, 그 기술은 기존에 관심을 받고 있다.
반도체층에 불순물 영역을 형성하기 위해, 인 또는 비소와 같은 그룹 15(주기율표 중에서) 불순물 원소나 붕소와 같은 그룹 13(주기율표 중에서) 불순물 원소 로 반도체층을 도핑하는 방법이 사용된다.
그룹 15 불순물 원소로 반도체층을 도핑하면, n-형 영역이 형성되고, 그룹 13 불순물 원소로 도핑하면, p-형 영역이 형성되어, 이러한 방법으로 소스 및 드레인 영역이 반도체층에 형성된다.
TFT의 특성은 OFF 전류(TFT가 OFF 상태일 때 채널 영역을 통해 흐르는 전류; 본 명세서에서는 Ioff)이다. TFT의 특성이 평가되고 있을 때는 이 Ioff의 값이 작은 것이 바람직하다.
Ioff를 작게 만들기 위해서는 게이트 전극 이외에 위치하는 반도체층 부분에 LDD(Lightly Doped Drain) 영역을 형성하는 것이 유리하다.
또한, TFT가 구동되고 있을 때(즉, ON 상태일 때) 채널 영역에 핫 캐리어(hot carrier)가 발생되면, 이는 반도체 디바이스를 변형시킨다. 이를 방지하기 위해, 제 1 LDD 영역이 게이트 전극과 오버랩되는 반도체층 부분에 형성되는 것이 바람직하다.
게이트 절연막에 걸쳐 게이트 전극과 오버랩되는 LDD 영역을 갖는 반도체 디바이스 구조는 GOLD(Gate-drain Overlapped LDD) 구조로 공지된다.
GOLD 구조는 또한 LATID(Large-tilt-angle implanted drain) 구조 및 ITLDD(Inverse TLDD) 구조라 칭하여진다. 예를 들면, Mutsuko Hatano, Hajime Akimoto 및 Takeshi Sakai, IEDM97 TECHNICAL DIGEST, p523-526, 1997에서는 실리콘 측면벽을 갖는 GOLD 구조가 다른 TFT 구조와 비교해 매우 양호한 확실성을 제공 하는 것으로 확인된다.
TFT를 갖는 반도체 디바이스의 제작에서, 포토레지스트로부터 마스크를 형성하는 것은 전후에 많은 단계를 필요로 한다. 이는 예를 들면, 기판 세척; 레지스트 물질의 인가; 이전 가열(pre-baking); 노출; 현상(developing); 및 이후 가열(post-baking)을 포함한다.
또한, 포토레지스트 마스크는 에칭 또는 도핑 처리 이후에 제거되어야 하고, 이러한 제거를 위해서는 다수의 단계가 또한 요구된다. 이는 예를 들면, O2, H2O, 및 CF4로부터 선택된 기체로의 애쉬 처리(ashing); 화학 약품을 사용한 제거; 또는 애쉬 처리 및 화학 처리의 조합을 통한 제거를 포함한다. 이때, 화학 약품을 사용하는 제거는 화학 처리, 즉 깨끗한 물로의 헹굼 및 기판의 건조와 같은 단계를 필요로 한다.
그래서, 포토레지스트로 구성된 마스크를 사용하면, 반도체 디바이스를 만드는데 요구되는 단계의 수가 증가되는 문제점이 있다.
또한, 반도체 디바이스의 소형화와 함께 마스크 형성에서 더 섬세한 위치 지정이 요구된다. 섬세한 위치 지정이 불충분하면, 상술된 바와 같이, 레지스트 마스크의 결함을 형성하는 원인이 되고, 이러한 결함을 보수하는데 소비되는 시간으로, 처리 시간이 증가되어 제작 비용을 증가시키는 원인이 된다.
그래서, 반도체 디바이스의 제작시 포토레지스트로 구성된 마스크를 사용하는 것은 제작 처리에 요구되는 단계의 수를 증가시키고; 그 단계를 완료하는데 요 구되는 시간을 증가시키고; 제작 비용을 증가시키고; 또한 산출량에 영향을 준다.
따라서, 사용되는 마스크의 수를 감소시키는 것이 반도체 디바이스의 제작 비용을 감소시키는 효율적인 방법이 된다.
또한, 반도체 디바이스에서 TFT의 특성이 고려될 때, 상술된 종류의 제 1 LDD 영역은 TFT의 중요한 특성인 Ioff를 감소시키는데 유효하므로 반도체층에 형성되는 것이 바람직하다.
반도체 디바이스의 변형을 방지하기 위해, 디바이스는 GOLD 구조를 갖는 것이 바람직하고, 게이트 절연막에 걸쳐 게이트 전극과 오버랩되도록 상술된 종류의 제 2 LDD 영역을 형성함으로써, 채널 영역 및 드레인 영역에서 핫 캐리어의 형성을 억제하는 것이 가능하다.
본 명세서에서는 상술된 제 1 LDD 영역이 Loff 영역이라 칭하여지고, 상술된 제 2 LDD 영역이 Lov 영역이라 칭하여진다.
그러나, 불순물로 Loff 영역 및 Lov 영역을 도핑하기 위해서는 각 경우에서 반도체층에 포토레지스트로 구성된 마스크를 형성할 필요가 있으므로, 필요로 하는 마스크의 수가 증가되는 것으로부터 기인된 단계의 수의 증가가 문제점이 된다.
또한, Loff 영역과 Lov 영역 사이의 경계 위에 있는 게이트 절연막에서 게이트 전극의 에지(edge)의 위치를 정하는 GOLD 구조를 갖춘 반도체 디바이스에서는 포토레지스트 마스크의 형성시 섬세한 위치 지정이 필요하여 처리가 복잡해진다. 결과 적으로, 마스크 형성시 위치 지정이 실패되는 문제점이 때로 발생된다.
이러한 이유로, GOLD 구조를 갖는 반도체 디바이스를 형성할 때는 그 구조가 섬세한 위치 지정 제어를 필요로 하기 때문에, 증가된 마스크의 수와 포토레지스트 마스크의 형성에서의 어려움이 큰 문제점이 되어, 반도체 디바이스의 제작 비용을 증가시키고, 제작에 요구되는 시간을 증가시키고, 또한 제작 산출량을 감소시키는 원인이 된다.
이를 극복하기 위해, 포토레지스트로 구성된 마스크를 사용하지 않고 자체 정렬되어 GOLD 구조를 갖는 반도체 디바이스의 LDD 영역을 구성하도록 Loff 영역 및 Lov 영역을 형성할 가능성을 연구하고 있는 본 발명자는 특정한 게이트 전극 물질 및 건식 에칭 방법을 통해 자체 정렬되어 불순물 원소로 반도체층을 도핑함으로써 Loff 영역 및 Lov 영역을 형성하기 위한 제작 방법을 발명하였다.
본 발명을 사용함으로써, 자체 정렬되어 불순물 원소로 반도체층을 도핑함으로써 Loff 영역 및 Lov 영역을 형성하고, 그에 의해 요구되는 마스크의 수를 줄이고 이들 마스크의 형성과 연관된 문제점을 제거하는 것이 가능하다. 그래서, 반도체 디바이스의 제작 비용과 제작에 요구되는 시간을 줄이는 것이 가능하다.
반도체 디바이스의 제작시에는 LDD 영역을 제공하는 것이 바람직하다. 또한, 반도체 디바이스의 변형을 억제하기 위해서는 GOLD 구조를 형성하는 것이 바람직하다. 그러나, LDD 영역을 형성하기 위해, 지금까지는 포토레지스트(photoresist)로 구성된 마스크(mask)를 형성할 필요가 있었다. 결과적으로, 증가되는 마스크의 수와 증가되는 제작 비용이 문제가 되었다. 그러나, 본 발명으로, 자체 정렬되어 Loff 영역 및 Lov 영역을 형성하고, 그에 의해 반도체 디바이스를 제작하는데 필요한 마스크의 수를 감소시켜 제작 시간 및 제작 비용을 감소시키는 것이 가능하다.
GOLD 구조를 갖춘 반도체 디바이스에서 게이트 전극의 에지(edge)는 게이트 절연막에 걸쳐 LDD 영역 중 일부와 오버랩된다. 본 발명에서는 게이트 전극의 형상이 테이퍼(taper) 형상으로 작업되고, 도핑(doping)은 마스크로 작용하는 게이트 전극을 사용하여 여러번 자체 정렬되어 실행된다. 이 방법으로, 소스 영역, 드레인 영역, Loff 영역, 및 Lov 영역이 형성된다. 도핑할 때, 불순물이 게이트 전극 중 일부를 통해 도핑됨으로서, Lov 영역은 게이트 전극과 오버랩되는 반도체층 일부에 형성된다; 결과적으로, 반도체층에는 각각 다른 불순물 농도를 갖는 불순물 영역이 형성된다.
특정하게, 본 발명은 반도체 디바이스 제작 방법을 통해 자체 정렬되어 GOLD 구조를 갖춘 반도체 디바이스를 형성하는 방법을 제공하고, 그 반도체 디바이스 제작 방법은: 반도체층을 형성하는 제 1 단계; 반도체층에 게이트 절연막을 형성하는 제 2 단계; 게이트 절연막에 제 1 도전막을 형성하는 제 3 단계; 제 1 도전막에 제 2 도전막을 형성하는 제 4 단계; 제 2 도전막 및 제 1 도전막에 적어도 한번 건식 에칭(dry etching)을 실행함으로써 제 1 형상의 게이트 전극을 형성하는 제 5 단계; 반도체층에 제 1 불순물 영역을 형성하는 제 6 단계; 제 1 형상의 게이트 전극 에 건식 에칭을 실행함으로써 제 2 형상의 게이트 전극을 형성하는 제 7 단계; 제 2 형상의 게이트 전극 중 제 2 도전막에 선택적으로 건식 에칭을 실행함으로써 제 3 형상의 게이트 전극을 형성하는 제 8 단계; 및 반도체층에 제 2 불순물 영역을 형성하는 제 9 단계를 포함한다.
본 발명에서, 제 1 도전막 및 제 2 도전막 각각에 대한 물질은 텅스텐, 탄탈, 티타늄, 및 몰리브덴 같은 고융점 금속; 이들 금속 중 적어도 하나를 주요 성분을 갖는 질화물; 및 이들 금속 중 적어도 하나를 포함하는 합금 중에서 선택된다. 제 1 도전막 및 제 2 도전막은 다른 물질로 구성된다.
건식 에칭에는 고밀도 플라스마(plasma)가 사용되고, 기판측에서 음의 바이어스 전압을 발생하도록 바이어스 전력 및 플라스마 소스의 전력을 독립적으로 제어하는 것이 가능한 에칭 장치가 사용된다. 본 발명자에 의해 구해진 실험 결과로부터, 게이트 전극 에지의 테이퍼 각도는 기판측의 바이어스 전압에 의존하는 것으로 발견되었고, 건식 에칭 장치의 바이어스 전력을 더 높게 설정함으로써, 게이트 전극의 테이퍼 각도를 감소시키는 것이 가능한 것으로 밝혀졌다. 바이어스 전력을 적절하게 제어함으로써, 에지에서 5 내지 80°의 테이퍼 각도를 갖는 게이트 전극을 형성하는 것이 가능하고, 이 게이트 전극은 불순물 영역을 형성하는 마스크로 사용된다.
본 명세서에서는 편의상 도전막의 기울어진 측면이 수평면과 이루는 각이 테이퍼 각도(taper angle)라 칭하여지고; 이 테이퍼 각도를 갖는 기울어진 측면이 테이퍼링 형상이라 칭하여지고; 또한 테이퍼링 형상을 갖는 부분이 테이퍼 부분이라 칭하여진다.
제 5 단계에서, 건식 에칭은 게이트 전극의 에지에서 5 내지 60°의 테이퍼 각도가 형성되도록 실행되어, 제 1 형상의 게이트 전극을 형성한다.
제 7 단계에서, 건식 에칭은 제 5 단계에서 보다 더 작은 바이어스 전력으로 실행된다. 바이어스 전력이 더 작아진 결과로, 게이트 전극 에지의 테이퍼 각도는 제 1 형상의 게이트 전극 보다 더 커진다. 결과적으로, 제 1 형상의 게이트 전극 보다 폭이 더 좁은 제 2 형상의 게이트 전극이 형성된다.
제 8 단계에서, 제 2 도전막은 선택적으로 건식 에칭된다. 이 단계에서는 제 2 형상의 게이트 전극의 제 2 도전막의 에지의 테이퍼 각도가 더 커진다. 그러나, 제 8 단계에서는 게이트 전극의 제 1 도전막이 전혀 에칭되지 않으므로, 제 2 도전막의 폭이 제 1 도전막 보다 더 좁은 제 3 형상의 게이트 전극이 형성된다.
불순물 영역을 형성하기 위해, 이온 도핑(ion doping)이 사용된다. 이온 도핑 이외에, 이온 주입(ion injection)이 번갈아 사용될 수 있다. 본 발명에서는 불순물의 도핑이 실행될 때, 포토레지스트로 구성된 마스크가 사용되지 않고, 그 대신에 게이트 전극이 마스크로 사용된다. 결과적으로, 반도체 디바이스를 만들 때 필요로 하는 마스크의 수가 감소된다. n-형 반도체 디바이스가 만들어질 경우, 제 6 및 제 9 단계에서는 인 또는 비소와 같은 그룹 15 불순물 원소가 도핑되고, 반면에 p-형 반도체 디바이스가 만들어질 경우에는 제 6 및 제 9 단계에서 붕소와 같은 그룹 13 불순물 원소가 도핑된다.
제 6 단계에서, 불순물 원소는 제 1 형상의 게이트 전극을 마스크로 사용하 여 게이트 절연막을 통해 도핑되고, 그에 의해 제 1 불순물 영역은 제 1 형상 이외에 위치하는 반도체층 일부에 형성된다. 이러한 제 1 불순물 영역은 소스 또는 드레인 영역이다.
제 9 단계에서, 제 2 불순물 영역은 제 3 형상의 게이트 전극의 제 2 도전막을 마스크로 사용하여 도핑되는 불순물 원소에 의해 형성된다. 도핑 조건으로, 제 9 단계에서는 제 1 불순물 영역을 형성할 때의 조건 보다 더 작은 선량(dose) 및 더 높은 가속 전압이 사용되므로, 제 1 불순물 영역 보다 더 낮은 불순물 농도를 갖는 제 2 불순물 영역이 반도체층에 형성된다. 또한, 불순물 원소는 제 3 형상의 게이트 전극의 제 1 도전막과 게이트 절연막을 통해 반도체층으로 도핑된다. 제 2 불순물 영역 중에서, Loff 영역은 제 3 형상의 게이트 전극 이외에 형성되고, Lov 영역은 제 2 도전막과 오버랩되지 않지만 제 1 도전막과 오버랩되는 영역에 형성된다.
상기 수단을 사용함으로써, 소스 영역, 드레인 영역, 게이트 전극 이외에 위치하는 LDD 영역, 및 게이트 전극과 오버랩되는 LDD 영역을 포함하는 반도체층; 게이트 절연막; 및 게이트 전극을 갖는 GOLD 구조 반도체 디바이스가 형성된다. 이 반도체 디바이스를 형성하는데는 단 2개의 포토 마스크가 필요하다: 아일랜드(island)-형상의 반도체층을 형성하기 위한 포토 마스크; 및 게이트 전극을 형성하기 위한 포토 마스크. 게이트 전극이 마스크를 사용하여 형성된 이후에, 소스 및 드레인 영역, Loff 영역, 및 Lov 영역이 자체 정렬되어 반도체층에 형성된다.
상술된 수단을 사용하여 마스크의 수를 줄임으로서, 반도체 디바이스를 제작하는데 필요한 시간 및 제작 단계의 수를 감소시키고; 제작 비용을 감소시키고; 또한 산출량을 개선하는 것이 가능하다.
또한, 처리 순서와 건식 에칭 및 불순물 도핑의 조건을 변화시킴으로서, 똑같은 수의 마스크로 상술된 것 이외의 처리로 아일랜드-형상 반도체층, 게이트 절연막, 및 게이트 전극을 갖는 반도체 디바이스에서 GOLD 구조를 형성하는 것이 가능하다. 그외에, 상기에 설명된 것 이외의 예를 구성하는 특정한 제작 처리가 설명된다.
즉, 본 발명은 또한 반도체 디바이스 제작 방법을 통해 자체 정렬되어 GOLD 구조를 형성하는 방법을 제공하고, 그 반도체 디바이스 제작 방법은: 반도체층을 형성하는 제 1 단계; 반도체층에 게이트 절연막을 형성하는 제 2 단계; 게이트 절연막에 제 1 도전막을 형성하는 제 3 단계; 제 1 도전막에 제 2 도전막을 형성하는 제 4 단계; 제 2 도전막 및 제 1 도전막에 적어도 한번 건식 에칭을 실행함으로써 제 1 형상의 게이트 전극을 형성하는 제 5 단계; 반도체층에 제 1 불순물 영역을 형성하는 제 6 단계; 제 1 형상의 게이트 전극의 제 2 도전막에 선택적으로 건식 에칭을 실행함으로써 제 2 형상의 게이트 전극을 형성하는 제 7 단계; 반도체층에 제 2 불순물 영역을 형성하는 제 8 단계; 및 제 2 형상의 게이트 전극의 제 1 도전막에 선택적으로 건식 에칭을 실행함으로써 제 3 형상의 게이트 전극을 형성하는 제 9 단계를 포함한다.
본 발명에서, 제 1 도전막 및 제 2 도전막 각각에 대한 물질은 금속 텅스텐, 탄탈, 티타늄, 및 몰리브덴과 같은 고융점 금속; 이들 금속 중 적어도 하나를 주요 성분을 갖는 질화물; 및 이들 금속 중 적어도 하나를 포함하는 합금 중에서 선택된다. 제 1 도전막 및 제 2 도전막은 다른 물질로 구성된다.
건식 에칭에는 평행하고 평평한 플레이트형 RIE 장치, 또는 기판측에서 음의 바이어스 전압을 발생하도록 바이어스 전력 및 플라스마 소스의 전력을 독립적으로 제어하는 것이 가능한 에칭 장치가 사용된다.
제 5 단계에서, 건식 에칭은 게이트 전극의 에지에서 5 내지 60°의 테이퍼 각도가 형성되도록 실행되어, 제 1 형상의 게이트 전극을 형성한다.
제 7 단계에서, 제 1 형상의 게이트 전극의 제 2 도전막은 선택적으로 에칭된다. 또한, 건식 에칭은 제 5 단계의 건식 에칭에서 보다 더 작은 바이어스 전력으로 실행된다. 바이어스 전력이 더 작아진 결과로, 제 2 도전막 에지의 테이퍼 각도는 제 1 형상의 게이트 전극에서 보다 더 커진다. 또한, 제 1 도전막이 전혀 에칭되지 않으므로, 제 2 도전막의 폭이 제 1 도전막 보다 더 좁은 제 2 형상의 게이트 전극이 형성된다.
불순물 영역을 형성하기 위해, 이온 도핑이 사용된다. 이온 도핑 이외에, 이온 주입이 번갈아 사용될 수 있다. 제 6 단계에서, 제 1 형상의 게이트 전극은 마스크로 사용되고, 제 1 불순물 영역은 게이트 절연막을 통해 도핑된 불순물 원소에 의해 제 1 형상 이외에 위치하는 반도체층에 형성된다. 이러한 제 1 불순물 영역은 소스 또는 드레인 영역이 된다.
제 8 단계에서, 제 2 불순물 영역은 제 2 형상의 게이트 전극의 제 2 도전막 을 마스크로 사용하여 불순물 원소로 반도체층을 도핑함으로써 형성된다. 제 8 단계의 도핑 조건에서, 제 1 불순물 영역을 형성할 때의 조건 보다 더 작은 선량 및 더 높은 가속 전압이 사용되므로, 반도체층에서 제 1 불순물 영역 보다 더 낮은 불순물 농도를 갖는 제 2 불순물 영역이 형성된다. 또한, 불순물 원소는 제 2 형상의 게이트 전극의 제 1 도전막과 게이트 절연막을 통해 반도체층으로 도핑된다.
제 9 단계에서, 제 1 도전막은 선택적으로 건식 에칭된다. 제 1 도전막에서는 제 7 단계의 결과로 제 2 도전막과 오버랩되지 않는 부분에 매우 작은 테이퍼 각도가 형성되므로, 제 1 도전막이 에지로부터 에칭되어 좁아지고, 제 3 형상의 게이트 전극이 형성된다. 이때, 제 2 불순물 영역은 제 1 도전막과 오버랩되는 반도체층에 형성되고, 제 1 도전막이 좁이진 결과로, 제 2 불순물 영역 중 일부는 제 3 형상의 게이트 전극 이외에 위치하게 된다. 이러한 제 2 불순물 영역 중에서, 제 3 형상의 게이트 전극 이외에 위치하는 영역은 Loff 영역이 되고, 제 3 형상의 게이트 전극과 오버랩되는 영역은 Lov 영역이 된다.
또한, 상술된 수단을 사용함으로써, 2개의 마스크로 소스 영역, 드레인 영역, 및 Loff 영역, 및 Lov 영역을 포함하는 반도체층; 게이트 절연막; 및 게이트 전극을 갖는 반도체 디바이스를 형성하는 것이 가능하다.
본 발명은 게이트 전극이 형성되는 방법에서 특징적인 특성을 갖는다고 말할 수 있다.
즉, 본 발명은 또한 절연 표면에 형성된 반도체층, 반도체층에 형성된 절연 막, 및 절연막에 형성된 게이트 전극을 포함하는 반도체 디바이스를 제작하는 방법을 제공하고, 그 방법은: 절연 표면에 반도체층을 형성하는 제 1 단계; 반도체층에 절연막을 형성하는 제 2 단계; 및 제 1 도전층과, 그 제 1 도전층의 에지에서의 테이퍼 각도 보다 더 큰 테이퍼 각도를 에지에서 갖는 제 2 도전층으로 구성된 게이트 전극을 절연막에 형성하는 제 3 단계를 포함한다.
이 방법에서, 반도체층의 에지는 바람직하게 도 3a 내지 도 3e 및 도 9a 내지 도 9e에 도시된 바와 같은 테이퍼 형성으로 주어진다.
또한, 이 방법에서, 제 1 도전층의 에지는 바람직하게 테이퍼링 형상을 갖고, 이러한 테이퍼링 형상을 얻기 위해, 제 3 단계에서, 게이트 전극은 염소계 기체와 불소계 기체 또는 염소계 기체와 불소계 기체, 및 O2를 사용하여 건식 에칭을 실행하고, 이어서 염소계 기체와 불소계 기체, 및 O2를 사용하여 건식 에칭을 실행함으로써 형성된다.
제 2 도전층이 제 1 도전층의 에지에서의 테이퍼 각도(60°이하, 바람직하게 5°이하) 보다 더 큰 테이퍼 각도(45°내지 80°)를 에지에서 갖기 때문에, 제 2 도전층은 제 1 도전층 보다 폭이 더 좁다.
염소계 기체는 Cl2, BCL3, SiCl4, 및 CCl4 중에서 선택된 기체이다. 불소계 기체는 CF4, SF6, 및 NF3 중에서 선택된 기체이다.
이 방법에 의해 구해진 테이퍼링 형상을 갖는 게이트 전극을 갖춘 반도체 디바이스는 또한 본 발명의 특징적인 특성이다. 다른 테이퍼 각도를 갖는 제 1 도전 층 및 제 2 도전층으로 구성된 게이트 전극을 형성하고, 이어서 불순물 원소의 도핑을 실행함으로써 자체 정렬되어 GOLD 구조 TFT를 구하는 것이 가능하다.
즉, 본 발명은 또한 절연 표면에 형성된 반도체층, 반도체층에 형성된 절연막, 및 절연막에 형성된 게이트 전극을 포함하는 반도체 디바이스를 제작하는 방법을 제공하고, 그 방법에서, 게이트 전극은 하단층을 구성하는 제 1 도전층과, 상단층을 구성하고 제 1 도전층의 에지에서의 테이퍼 각도 보다 더 큰 테이퍼 각도를 에지에서 갖는 제 2 도전층으로 구성된 층 구조를 갖고, 반도체층은 절연막에 걸쳐 제 2 도전층과 오버랩되는 채널-형성 영역, 절연막에 걸쳐 제 1 도전층과 오버랩되는 LDD 영역, 및 소스 영역과 드레인 영역을 갖는다.
이 방법에서, 반도체층의 에지는 바람직하게 도 3a 내지 도 3e 및 도 9a 내지 도 9e에 도시된 바와 같은 테이퍼링 형상이 주어진다.
또한, 이 방법에서는 도 3a 내지 도 3e 및 도 9a 내지 도 9e에 도시된 바와 같이, 반도체층의 에지가 게이트 전극과 반도체층 사이에 제공되는 절연막으로 덮힌다. 도 3a 내지 도 3e 및 도 9a 내지 도 9e에 도시된 바와 같이, 절연막은 게이트 전극 부근에서 테이퍼링 형상을 갖는다.
제 1 실시 모드
본 발명자는 본 발명을 실시하는 최상 모드에 관련되어 다수의 실험을 실행하였다. 이는 도 1a 내지 도 4를 사용하여 이제 논의된다. 다음의 설명은 하단층으로 질화탄탈을 갖고 상단층으로 텅스텐을 갖는 게이트 전극 구조의 경우를 한 예로 취한다; 그러나, 본 발명은 이 게이트 구조에 제한되지 않고, 텅스텐, 탄탈, 티타늄, 몰리브덴, 은, 및 구리 중에서 선택된 원소로 구성된 층, 이들 원소를 구성성분으로 갖는 질화물, 또는 이들 원소의 합금이 적절하게 선택될 수 있다.
본 발명에서는 ICP(Inductively Coupled Plasma) 플라스마 소스를 갖는 장치(이후 또한 ICP 건식 에칭(dry etching) 장치라 칭하여지는)가 에칭 장치로 사용되었다. ICP 건식 에칭 장치의 특징적인 특성은 플라스마 소스인 ICP 전력과, 기판측에 음의 바이어스 전압을 만드는 바이어스 전력이 각각 독립적으로 제어될 수 있다는 점이다.
실험 1
먼저, 이 ICP 건식 에칭 장치가 텅스텐(W) 막과 질화탄탈(TaN) 막을 에칭하는데 사용되었을 때 구해지는 특징이 설명된다.
ICP 건식 에칭 장치가 사용될 때, 에칭에서의 중요한 매개변수는 ICP 전력, 바이어스 전력, 에칭 챔버(chamber) 압력, 에칭 기체, 및 에칭 기체의 흐름이다. W 막과 TaN 막의 에칭 비율은 이들 매개변수값의 다른 조합에 대해 측정되었다. 그 결과는 도표 1과 도 1a 내지 도 1d에 도시된다.
Figure 112007030591717-pat00002
상기 도표 1에서 "-"는 에칭하는 동안 W 표면의 질이 변화되기 때문에 측정이 불가능한 것을 의미함을 주목하여야 한다.
에칭 비율 측정에 사용되는 샘플 구조로는 400nm W 막 또는 300nm TaN 막이 Corning사 #1737 기판에 스퍼터링(sputtering)으로 형성되었고, 적절한 형상의 포토레지스트 마스크(photoresist mask)를 사용하여 W 막 또는 TaN 막이 적절한 시간 동안 반-에칭되었다. 이어서, W 막 또는 TaN 막의 에칭량이 스텝(step) 측정 기구로 측정되었고, 에칭 비율은 이 측정값과 에칭 시간으로부터 계산되었다. 그 결과는 도표 1과 도 1a 및 도 1b에 도시된다.
도표 1에서, 에칭 비율은 500W로 고정된 ICP 전력과 1.0Pa로 고정된 챔버 압력을 가지고 다른 바이어스 전력 및 에칭 기체 조건에 대해 계산되었다.
도표 1 및 도 1a는 에칭 기체와 바이어스 전력에 대한 W 막의 에칭 비율의 의존도에 대한 데이터를 도시한다. W 막의 에칭 비율은 바이어스 전력이 증가되고 에칭 기체에 산소(O2)가 부가됨에 따라 증가됨을 볼 수 있다.
도표 1 및 도 1b는 에칭 기체와 바이어스 전력에 대한 TaN 막의 에칭 비율의 의존도에 대한 데이터를 도시한다. 여기서는 비록 W 막의 에칭 비율과 유사하게 TaN 막의 에칭 비율이 바이어스 전력의 증가에 따라 증가되지만, 에칭 기체에 산소가 부가됨에 따라 에칭 비율이 감소됨을 볼 수 있다.
도표 1의 데이터가 TaN 막에 대한 W 막의 선택도(TaN 막의 에칭 비율에 대한 W 막의 에칭 비율의 비)를 구하는데 사용될 때, 도표 1 및 도 1c에 도시된 바와 같이, 산소가 에칭 기체에 부가되지 않을 때는 이 선택도가 1 이하인 반면, 산소가 에칭 기체에 부가될 때는 13.695의 최대치로 증가되는 것으로 밝혀졌다.
실험 2
이 결과를 확인하기 위해, 본 발명자는 도표 1에 도시된 조건 중에서 하나를 선택하여, 실제로 유리 기판에 TaN 막을 형성하고 이어서 TaN 막에 W 막을 형성함으로써 이루어진 층 구조를 갖춘 샘플에 에칭을 실행하였다. 에칭 조건 및 결과의 광학적 마이크로스코프 사진은 도 2a 및 도 2b에 도시된다.
도 2a 및 도 2b에서, 주로 실리콘으로 구성된 절연막은 Corning사 #1737 유리 기판에 형성되고, 열이나 레이저를 통해 결정화된 실리콘(201)은 그 위에 55nm의 두께인 아일랜드(island)-형상의 반도체층으로 형성된다. 절연막은 유리 기판으로부터의 불순물 방출을 방지하도록 형성되고, 이것이 절연체인 한 임의의 물질 및 두께가 될 수 있다.
게이트 절연막은 절연막에서 아일랜드-형상의 반도체층을 덮도록 형성된다.
제 1 도전막으로 동작하는 TaN 막은 이 게이트 절연막에 30nm의 두께로 형성되고, 제 2 도전막으로 동작하는 W 막은 제 1 도전막에 370nm의 두께로 형성되고, 또한 게이트 전극 및 게이트 상호연결 마스크(202)는 이 위에 포토레지스트로 형성된다.
도 2a는 제 2 도전막이 도표 1의 조건 7(여기서는 ICP 전력이 500W, 바이어스 전력이 150W, 챔버 압력이 1.0Pa이고; Cl2, CF4, 및 O2가 에칭 기체로 사용되고; 기체 Cl2, CF4, 및 O2의 흐름이 각각 25sccm, 25Sccm, 및 10sccm이다)을 사용하여 선택적으로 에칭되었을 때 구해지는 결과를 도시한다.
도 2b는 조건 7하에서 W 막을 선택적으로 에칭하여 구해진 기판에서 W 막 및 TaN 막을 에칭하도록 도표 1의 조건 1(여기서는 ICP 전력이 500W, 바이어스 전력이 20W, 챔버 압력이 1.0Pa이고; Cl2 및 CF4가 에칭 기체로 사용되고; 기체 Cl2 및 CF4의 각 흐름이 각각 30sccm이다)을 사용하여 구해진 게이트 전극의 사진이다.
도 2a에서, W 막은 26°의 테이퍼 각도를 갖는 테이퍼링 형상을 갖는다; 그 에지(203)는 700 내지 800nm 만큼 레지스트 마스크 외부로 돌출되고; 그 외부에서는 TaN 막(204)이 에칭되지 않고 게이트 절연막에 유지됨을 볼 수 있다.
도 2b에서, TaN 막 및 W 막은 동시에 에칭되었고, 테이퍼링 형상인 W 막 외부에 유지되었던 TaN 막은 완전히 에칭되었다.
이 실험 2는 도표 1에서 구해진 TaN 막에 대한 W 막의 선택도를 근거로 실행되었고, 실제로 TaN 막과 W 막의 층 구조를 갖는 샘플의 선택적인 에칭이 가능함을 확인하였다. 또한, 실험 1 및 실험 2에서는 에칭 이후의 W 막의 형상으로부터 W 막의 테이퍼 각도와 바이어스 전력 사이에 상관관계가 있는 것으로 밝혀졌다.
실험 3
다음에는 W 막을 에칭할 때 구해지는 테이퍼 각도가 측정되었다. 주로 실리콘으로 구성된 절연막은 Corning사 #1737 유리 기판에 형성되었고, 그 위에는 400nm의 W 막이 형성되었고, 이어서 포토레지스트 3.5μm 라인 마스크(line mask)가 패턴화되었다. 이때, 포토레지스트의 에지에는 60°의 테이퍼 각도가 형성되었다.
절연막은 W 막을 에칭하는 동안 유리 기판으로부터 불순물의 방출을 방지하도록 제공되고, 사용되는 에칭 조건하에서 이에 대한 W 막의 선택도가 있는 한, 임의의 종류 및 두께가 될 수 있다. 샘플은 다른 바이어스 전력 및 에칭 기체 조건하에서 에칭되었고, SEM(Scanning Electron Microscopy)을 사용하여 그 단면 형상이 관찰되어 테이퍼 각도가 측정되었다.
그 결과는 도표 1 및 도 1d에 도시된다. 바이어스 전력이 50W에서 250W로 증가될 때, W 막의 테이퍼 각도는 37°에서 18°로 완만히 감소되지만, 바이어스 전력이 20W일 때는 테이퍼 각도가 70° 내지 80°이므로, W 막의 에지의 형상은 거의 수직이다.
본 발명은 게이트 전극이 제 1 도전막을 이루는 게이트 전극층과, 이 게이트 전극층에 형성되고 제 2 도전막을 이루는 또 다른 게이트 전극층으로 구성된 2층 구조를 갖고; 제 2 도전막을 이루는 게이트 전극층이 건식 에칭에서 에칭 기체의 제어를 통해 선택적으로 에칭되고; 또한 게이트 전극의 에지에 있는 테이퍼 각도가 건식 에칭에서 기판측에 음의 바이어스 전압을 만드는 바이어스 전력의 제어를 통해 제어되는 것을 특징으로 하는 반도체 디바이스 제작 방법을 제공한다. 게이트 전극의 형상은 자유롭게 작업되고, 게이트 전극은 자체 정렬을 사용하여 소스 영역, 드레인 영역, 및 Loff 영역과 Lov 영역을 갖는 LDD 영역에 불순물을 도핑하기 위한 도핑 마스크로 사용된다.
제 2 실시 모드
다음에는 실제적으로 게이트 전극을 마스크로 자체 정렬되어 반도체층의 각 영역을 도핑함으로써 반도체층에 소스 영역, 드레인 영역, Loff 영역, 및 Lov 영역을 형성하도록 상술된 실험 1, 2, 및 3의 결과를 사용하는 방법을 상세히 설명하기 위해, 게이트 전극의 한 끝부분을 도시하는 단면도인 도 3a 내지 도 3e가 사용된다.
먼저, 다음 샘플이 준비된다. 유리 기판(301)에는 주로 실리콘으로 구성된 절연막(302)이 유리 기판으로부터의 불순물 확산을 방지하도록 형성된다. 이어서, 아일랜드-형상의 반도체층(303)과, 이를 덮는 제 1 형상의 게이터 절연막(304A)이 절연막(302)에 형성된다.
이 샘플 위에는 제 1 도전막으로 동작하는 TaN 막이 30nm의 두께로 형성되고, 제 1 도전막에 스퍼터링 처리를 함으로써 제 2 도전막으로 동작하는 W 막이 370nm의 두께로 형성된다. 이어서, 채널 영역이 되기 위해 아일랜드-형상의 반도체층 영역과 오버랩되도록 포토레지스트 마스크가 형성된다.
이어서, 제 1 건식 에칭이 실행된다(도 3a). 에칭 조건으로, ICP 전력은 500W, 바이어스 전력은 150W, 챔버 압력은 1.0Pa이고, Cl2, CF4, 및 O2가 에칭 기체로 사용된다. 기체 Cl2, CF4, 및 O2의 각 기체 흐름은 25sccm, 25sccm, 및 10sccm이다. 이들 에칭 조건은 도표 1에 도시된 조건 7이므로, W 막에 테이퍼 각도 26°의 테이퍼링 형상을 형성하는 것이 가능하고, TaN 막에 대한 W 막의 선택도는 약 2.5이다. 여기서, W 막은 이러한 조건을 사용하여 선택적으로 건식 에칭된다. 에칭시, 플라스마의 발광 강도는 W 막의 에칭 끝점을 검출하도록 모니터된다.
바람직하게, 끝점이 검출된 이후에는 에칭 잔여물 등이 발생되지 않도록 오버 에칭(over-etching)이 실행되고, 여기서는 TaN 막이 긴 오버 에칭에 의해 과도하게 에칭되는 것을 방지하도록 10% 오버 에칭이 실행된다.
이러한 제 1 건식 에칭의 결과로, 제 2 도전막을 구성하는 W 막은 26°의 테이퍼 각도를 갖는 제 1 형상의 게이트 전극층(제 2 도전층)(306A)이 되고, 제 1 도전막을 구성하는 TaN 막은, 비록 오버 에칭에서 13 내지 14mm 정도 에칭되었지만, 전체 기판에 걸쳐 남겨져 제 1 도전층(305A)이 된다.
제 1 건식 에칭에서는 Cl2, BCL3, SiCl4, 및 CCl4와 같은 염소 기체, CF4, SF6, 및 NF3와 같은 불소 기체, 및 O2 중에서 선택된 또 다른 기체, 또는 이들을 주성분으로 갖는 혼합 기체가 대안으로 사용될 수 있다.
이때, TaN 막은 중단층(stopper layer)의 역할을 실행하기 때문에, 제 1 형상의 게이트 절연막(304A)은 에칭되지 않는다.
이어서, 포토레지스트가 제거되지 않고, 제 2 건식 에칭이 실행된다. 에칭 조건으로, ICP 전력은 500W, 바이어스 전력은 20W, 챔버 압력은 1.0Pa이고, Cl2 및 CF4가 에칭 기체로 사용된다. 가스 Cl2 및 CF4의 각 흐름은 각각 30sccm이다. 이는 도표 1에 도시된 조건 1이다. W 막과 TaN 막은 실질적으로 똑같은 에칭 비율로 에칭되어, 제 2 형상의 게이트 전극층(305B, 306B)이 된다.
제 2 건식 에칭에서, TaN 막을 오버 에칭하는 동안, 제 1 형상의 게이트 절연막은 13.8 내지 25.8nm 만큼 에칭되어, 제 2 형상의 게이트 절연막(304B)이 된다.
제 2 건식 에칭에서는 Cl2, BCL3, SiCl4, 및 CCl4와 같은 염소 기체, CF4, SF6, 및 NF3와 같은 불소 기체, 및 O2 중에서 선택된 또 다른 기체, 또는 이들을 주성분으로 갖는 혼합 기체가 대안으로 사용될 수 있다.
다음에는 포토레지스트가 제거되지 않고, 반도체층(303)에 소스 영역 및 드레인 영역을 형성하도록 제 1 도핑이 실행된다. 여기서는 반도체층에 n-형 영역을 형성하도록 인이 80kV의 가속 전압을 가지고 1.5x1015 atoms/cm2의 선량(dose)으로 도핑되었다. 그에 의해, 인으로 도핑된 반도체층 부분에는 n-형 소스 영역 및 n-형 드레인 영역(308)이 형성되었다(도 3b).
다음에는 포토레지스트가 제거되지 않고, 제 3 건식 에칭이 실행된다(도 3c). 제 2 건식 에칭의 결과로, 포토레지스트(307A)는 제 2 형상의 포토레지스트(307B)가 되었다. 제 3 건식 에칭의 에칭 조건으로, ICP 전력은 500W, 바이어스 전력은 20W, 챔버 압력은 1.0Pa로 이루어진다. 에칭 기체로는 Cl2 및 CF4가 사용된다. 기체 Cl2 및 CF4의 각 흐름은 각각 30sccm이다.
W 막과 TaN 막은 모두 이 제 3 건식 에칭에서 에칭된다. 제 3 건식 에칭의 결과로, 제 1 및 제 2 건식 에칭에 의해 형성된 게이트 전극의 테이퍼 부분은 더 큰 각도이고 좁은 게이트 전극의 폭인 것으로 가정되므로, 제 3 형상의 게이트 전극층(305C, 306C)이 형성된다.
이 제 3 건식 에칭에서는 제 2 형상의 게이트 전극층(305B)과 오버랩되지 않는 제 2 형상의 게이트 절연막(304B) 일부가 약간 에칭된다. 제 2 형상의 게이트 전극이 에칭되고 폭이 좁아져 제 3 형상의 게이트 전극이 되므로, 플라스마에 점진적으로 노출되는 게이트 절연막은 또한 점차적으로 에칭되어, 테이퍼링 형상을 갖는 제 3 형상의 게이트 절연막(304C)이 형성된다. 여기서, 제 3 건식 에칭에서는 약 60nm의 게이트 절연막이 에칭된다.
제 3 건식 에칭에서는 Cl2, BCL3, SiCl4, 및 CCl4와 같은 염소 기체, CF4, SF6, 및 NF3와 같은 불소 기체, 및 O2 중에서 선택된 또 다른 기체, 또는 이들을 주성분으로 갖는 혼합 기체가 대안으로 사용될 수 있다.
제 3 건식 에칭에서는 게이트 절연막에 대해 높은 선택도를 얻는 것이 가능 하므로, SF6이 W 막 및 TaN 막을 에칭하기 위한 기체로 사용되는 것이 바람직하다.
SF6이 제 3 건식 에칭을 위한 기체로 사용될 때, 예를 들어, ICP 전력은 500W, 바이어스 전력은 10W, 챔버 압력은 1.3Pa로 이루어지고, Cl2 및 SF6이 에칭 기체로 사용되고, 기체 Cl2 및 SF6의 각 흐름이 20sccm 및 40sccm으로 이루어진다. 이때, W 막의 에칭 비율은 129.5nm/min이고, 게이트 절연막의 에칭 비율은 14.0nm/m이고, 또한 게이트 절연막에 대한 W 막의 선택도는 9.61이다. 제 3 건식 에칭이 이러한 조건으로 실행될 때, 게이트 절연막은 약 5nm 만큼만 에칭된다.
실험은 상술된 것 이외의 조건하에서 Cl2 및 SF6, 또는 Cl2, SF6, 및 O2를 사용하여 W 막, SiO2 막, 및 TaN 막의 에칭 비율을 평가하도록 실행되었다. 그 결과는 도표 2에 도시된다.
Figure 112007030591717-pat00003
제 3 건식 에칭에서 에칭 기체로 Cl2 및 SF6, 또는 Cl2, SF6, 및 O2가 사용될 때, 도표 2에 도시된 조건이 적절하게 선택되어 사용될 수 있다.
다음에는 포토레지스트가 제거되지 않고, 제 4 건식 에칭이 실행된다(도 3d). 제 3 건식 에칭의 결과로, 포토레지스트(307B)은 제 3 형상의 포토레지스트(307C)로 형상이 변한다. 제 4 건식 에칭의 에칭 조건으로, ICP 전력은 500W, 바이어스 전력은 20W, 챔버 압력은 1.0Pa로 이루어지고, Cl2, CF4, 및 O2가 에칭 기체 로 사용된다. 기체 Cl2, CF4, 및 O2의 각 흐름은 25sccm, 25sccm, 및 10sccm으로 이루어진다.
이 제 4 건식 에칭에서, 20W로 이루어진 바이어스 전력의 결과로, 제 3 형상의 게이트 전극(W 막)에는 아직까지 70°의 더 큰 테이퍼 각도가 형성된다. 또한, 게이트 전극의 W 막의 폭이 더 좁아져 제 4 형상의 게이트 전극층(306D)을 형성한다. 그래서, 게이트 전극층(305D) 보다 폭이 더 좁은 게이트 전극층(306D)을 갖는 제 4 형상의 게이트 전극이 제 4 건식 에칭에 의해 형성된다.
또한, 제 4 건식 에칭에서는 제 3 형상의 게이트 전극의 W 막이 선택적으로 에칭되기 때문에, 제 4 형상의 게이트 전극의 TaN 막에서 끝부분이 노출된다. 제 4 건식 에칭의 에칭 기체에 O2가 부가되었으므로, 게이트 전극의 하단층으로 제공된 TaN 막의 에칭 비율은, 도표 1에서 20.67nm/min로, 124.62nm/min의 W 막 에칭 비율과 비교해 느리므로, TaN 막은 거의 에칭되지 않는다.
결과적으로, 제 4 건식 에칭 이후에, 제 4 형상의 게이트 전극의 하단층을 구성하는 TaN 막은 제 3 형상의 게이트 전극에서와 똑같은 폭을 갖고, 에지에 테이퍼 각도를 갖는 제 4 형상의 게이트 전극층(305D)이 형성된다.
제 4 건식 에칭에서는 Cl2, BCL3, SiCl4, 및 CCl4와 같은 염소 기체, CF4, SF6, 및 NF3와 같은 불소 기체, 및 O2 중에서 선택된 또 다른 기체, 또는 이들을 주성분으로 갖는 혼합 기체가 대안으로 사용될 수 있다.
제 4 건식 에칭에서는 제 3 형상의 게이트 전극층(305C)과 오버랩되지 않는 제 3 형상의 게이트 절연막(304C) 부분이 약간 에칭되어 제 4 형상의 게이트 절연막(304D)이 형성된다.
제 3 및 제 4 건식 에칭에서는 제 4 형상의 게이트 전극층(305D)과 오버랩되지 않는 게이트 절연막 부분이 57 내지 73 nm 만큼 에칭되고, 게이트 절연막은 제 1 내지 제 4 건식 에칭에 의해 최대 88nm 만큼 에칭된다.
그러나, 제 2, 제 3, 및 제 4 에칭에서, 특히 제 3 에칭에서, SF6이 에칭 기체로 사용될 때, 게이트 절연만은 단지 최대 20nm 만큼만 에칭된다.
제 1, 제 2, 제 3, 및 제 4 건식 에칭의 결과로, 다음의 특징을 갖는 게이트 전극 및 게이트 절연막이 형성된다. 게이트 전극층(305D)은 게이트 전극층(306D) 보다 채널 길이 방향으로 더 긴 형상, 즉 더 큰 폭을 갖는다. 제 4 형상의 게이트 절연막(304D)은 제 1 두께를 갖고 게이트 전극(TaN 막)과 오버랩되는 제 1 게이트 절연막 영역(309); 게이트 전극 외부에서 제 2 두께를 갖는 제 2 게이트 절연막 영역(310); 제 1 게이트 절연막 영역과 제 2 게이트 절연막 영역 사이에서 제 1 두께로부터 제 2 두께로 두께가 변하는 제 3 게이트 절연막 영역(311); 및 편의상 제 4 형상의 게이트 전극층(306D)과 오버랩되는 제 1 게이트 절연막 영역(309) 일부를 나타내는 제 4 게이트 절연막 영역(312)으로 구성된다. 제 4 게이트 절연막 영역을 포함하는 제 1 게이트 절연막 영역이 가장 두껍고, 제 2 게이트 절연막 영역이 가장 얇다.
제 1, 제 2, 제 3, 및 제 4 건식 에칭에서, 제 1 및 제 2 건식 에칭은 똑같 은 챔버에서 조건을 변화시켜 연속적으로 실행될 수 있고, 제 3 및 제 4 건식 에칭은 또한 똑같은 챔버에서 조건을 변화시켜 연속적으로 실행될 수 있다.
제 4 건식 에칭이 종료될 때, 제 4 건식 에칭에서 제 4 형상으로 변화되는 마스크(307D)가 제거된다. 여기서, 마스크(307D)는 RIE 건식 에칭 장치를 사용하여 O2기체 플라스마로 제거될 수 있다.
이어서, 제 4 형상의 게이트 전극을 마스크로 사용하여, 제 2 도핑은 LDD 영역을 구성하기 위해 반도체층(303)에 자체 정렬되어 n-채널 반도체층을 형성하도록 실행된다(도 3e). 여기서는 또한 편의상, 반도체층(303)내의 영역이 상기에 칭하여지는 제 1 내지 제 4 게이트 절연막에 대응하여 칭하여진다.
즉, 제 1 게이트 절연막 영역과 오버랩되는 반도체층 영역은 제 1 반도체층 영역(313)이라 칭하여지고; 제 3 게이트 절연막 영역과 오버랩되는 반도체층 영역은 제 3 반도체층 영역(314)이라 칭하여지고; 또한 제 4 게이트 절연막 영역과 오버랩되는 반도체층 영역은 제 4 반도체층 영역(315)이라 칭하여진다. 여기서, 제 4 반도체층 영역(315)은 채널 영역을 구성하여, 반도체 디바이스가 ON 상태일 때 그를 통해 전류가 흐른다.
그러나, 제 2 게이트 절연막 영역(310)과 오버랩되는 영역은 소스 영역 또는 드레인 영역(308)이기 때문에, 이 영역은 제 2 반도체층 영역(308)이라 칭하여진다.
이때는 게이트 전극층(305D) 및 제 1 게이트 절연막 영역(309)을 통해 제 1 반도체층 영역(313)에 불순물이 도핑되는 것이 중요하다.
인을 도펀트(dopant)로 사용하고 선량: 3.5x1012 atoms/cm2, 가속 전압: 90kV의 도핑 조건을 가질 때, 제 1 도핑에서 형성된 소스 영역 또는 드레인 영역(308) 보다 더 낮은 불순물 농도를 갖는 n-채널 LDD 영역은 제 1 반도체층 영역(313) 및 제 3 반도체층 영역(314)에 형성된다.
LDD 영역에서는 제 1 반도체층 영역(313)이 제 1 게이트 절연막 영역(309)에 걸쳐 게이트 전극층(305D)과 오버랩되기 때문에 Lov 영역이 된다.
제 2 도핑에서, 반도체층 영역(313 내지 315, 308)은 각각 다른 불순물 농도를 갖는 반도체층 영역이 되어, 소스 영역 및 드레인 영역(308)에서 불순물 농도의 값이 가장 높고, 채널 영역(315)에서 그 값이 가장 낮고, Lov 영역(313)에서의 값이 Loff(314) 영역에서의 값 보다 더 낮다는 특징이 있다.
Loff 영역(314) 및 Lov 영역(313) 위에 위치하는 막과 그 막 두께는 서로 다르기 때문에, Lov 영역의 불순물 농도는 Loff 영역에서 보다 더 낮다. 불순물이 반도체층 영역에 형성된 막을 통해 반도체층 영역에 도핑될 때, 막의 두께 및/또는 물질이 서로 다르면, 반도체층 영역에 이르는 불순물의 양이 달라서 반도체층 영역의 불순물 농도도 달라진다.
Loff 영역(314) 위에는 제 3 게이트 절연막 영역(311)이 형성되고, 이는 상술된 제 1 두께에서 상술된 제 2 두께로 두께가 변한다.
한편, Loff 영역(313) 위에는 상술된 제 1 두께를 갖는 제 1 게이트 절연막 영역(309)이 형성되고, 제 1 게이트 절연막 영역(309)에는 제 4 형상의 게이트 전극층(305D)이 형성된다.
결과적으로, 불순물 원소의 도핑이 실행될 때, 반도체층에 이르는 불순물의 양은 Loff 영역에서 보다 Lov 영역에서 더 낮으므로, Lov 영역의 결과적인 불순물 농도는 Loff 영역 보다 낮다.
상술된 실시 모드에서, 게이트 전극은 2개의 층으로 구성되고, 게이트 전극은 자유롭게 작업되어, 26°내지 70°테이퍼링 형상이 게이트 전극(W 막)의 에지에 형성되고, 게이트 전극의 W 막이 게이트 전극의 TaN 막에 대해 선택적으로 에칭되는 것이 실시 모드의 특징적인 특성이 된다. 게이트 전극을 마스크로 사용하여 불순물로 아일랜드-형상의 반도체층을 도핑함으로써, 반도체층에 자체 정렬되어 소스 영역, 드레인 영역, Lov 영역, 및 Loff 영역을 형성하고, 그에 의해 GOLD 구조를 갖는 n-채널 반도체 디바이스를 형성하는 것이 가능하다.
이 실시 모드에서는 게이트 전극이 자체 정렬되어 Loff 영역 및 Lov 영역을 갖는 LDD 영역을 형성하도록 마스크로 사용되었지만, 반도체 디바이스가 실제로 만들어질 때는 채널 길이 방향으로 이들 영역의 길이(이후 간단히 LDD 길이, Loff 길이, 및 Lov 길이라 칭하여지는)가 반도 디바이스의 특징에 영향을 준다. 또한, LDD 길이, Loff 길이, 및 Lov 길이의 최적값은 반도체 디바이스가 사용될 목적에 따라 다르 다. 그러므로, 각 제작 처리에서 LDD 길이, Loff 길이, 및 Lov 길이의 값을 제어하는 기능이 필요하다.
이제는 LDD 영역, Loff 영역, 및 Lov 영역이 형성되는 메카니즘이 도 3a 내지 도 3e를 사용하여 설명된다.
도 3b로부터, LDD 길이는 제 2 건식 에칭에 의해 형성된 제 2 형상의 게이트 전극층(305B, 306B)에서 테이퍼 부분의 레지스트 외부에 위치하는 부분의 채널 길이 방향 성분의 길이이고; Loff 길이는 제 3 건식 에칭에서 채널 길이 방향으로 게이트 전극층(305B)이 에칭된 길이이고; 또한 Lov 길이는 제 4 건식 에칭에서 채널 길이 방향으로 게이트 전극층(306B) 하나가 선택적으로 에칭된 길이이다.
다른 말로 하면, LDD 길이는 제 1 및 제 2 건식 에칭을 통해 구해진 게이트 전극의 테이퍼 각도를 제어함으로써 제어될 수 있고; Loff 길이는 제 3 건식 에칭에서 하단 게이트 전극층(TaN 막)이 에칭되는 양, 즉 에칭 시간을 제어함으로써 제어될 수 있고; 또한 Lov 길이는 제 4 건식 에칭에서 상단 게이트 전극층(W 막)이 에칭되는 양, 즉 에칭 시간을 제어함으로써 제어될 수 있다.
이 연결에서, 제 1 및 제 2 건식 에칭을 통해 구해진 게이트 전극의 테이퍼 각도를 26°로 하여, 제 3 및 제 4 건식 에칭에서 다른 에칭 시간에 대해 Loff 길이 및 Lov 길이가 측정되었다. 그 결과는 도표 3에 도시된다.
Figure 112007030591717-pat00004
제 1 도전막을 구성하는 게이트 전극층과 제 2 도전막을 구성하는 게이트 전극층의 총 두께는 400nm이고, LDD 영역 길이는 820nm이다; 그러나, 실제로는 이것이 제 3 및 제 4 건식 에칭에서 채널 길이 방향으로 레지스트 마스크를 에칭한 결과로 약 100 nm 더 길어진다.
제 3 및 제 4 에칭 시간이 총 80sec로 이루어지고 3가지 다른 조합의 각 에칭 시간 하에서 Loff 길이 및 Lov 길이의 평가가 실행되었을 때, 제 3 에칭 시간이 증가되고 제 4 에칭 시간이 감소될 때, Loff 길이가 더 길어지고 Lov 길이가 더 짧아지는 것으로 확인되었다. LDD 길이가 최대로 이루어지면, Loff 길이 및 Lov 길이는 제 3 및 제 4 건식 에칭을 통해 자유롭게 제어될 수 있는 것으로 밝혀졌다.
바람직한 실시예
바람직한 제 1 실시예
본 바람직한 실시예에서는 5개의 마스크를 사용하여 n-채널 및 p-채널 반도체층을 갖는 TFT를 만들고 반사형 액정 디스플레이를 제작하는데 본 발명의 기술을 사용하는 처리가 상세히 설명된다.
(도 5a 내지 도 5c) 본 바람직한 실시예에서는 바륨 붕규산 유리(barium borosilicate glass) 또는 알루미늄 붕규산 유리(alumino-borosilicate glass)의 Corning사 #1737 유리 기판(501)이 사용되었다. 다른 방법으로, 수정 기판, 실리콘 웨이퍼(silicon wafer), 또는 열저항 플라스틱 기판이 사용될 수 있다.
기저막(502)은 TFT가 만들어질 기판(501)의 한 측에 형성된다. 이 기저막(502)은 기판(501)으로부터 불순물의 확산을 방지하기 위한 것으로, 산화실리콘막, 질화실리콘막, 또는 질산화실리콘막과 같이, 주성분으로 실리콘을 갖는 절연막이 될 수 있다. 플라스마 CVD 또는 스퍼터링으로, 필요에 따라 하나 이상의 절연막이 선택되어 층으로 형성될 수 있다. 바람직한 실시예에서, 기저막은 2층 구조로 주어졌다.
제 1 층 절연막(502a)으로는 SiH4, NH3, 및 N2O를 반응 기체로 하여 10 내지 200nm(바람직하게 50 내지 100nm)의 두께로 질산화실리콘막이 형성된다. 본 바람직한 실시예에서, 기저막의 제 1 층은 질산화실리콘막(502a)(배합 Si=32%, O=27%, N=24%, H=17%)으로 이루어져 50nm의 두께로 형성된다.
다음에는 기저막(502b)의 제 2 층이 형성된다. 질산화실리콘막(502b)은 SiH4 및 N2O를 반응 기체로 하여 50 내지 200nm(바람직하게 100 내지 150nm)의 두께로 플라스마 CVD에 의해 형성된다. 본 바람직한 실시예에서는 100nm 두께의 질산화실리콘막(502b)(배합 Si=32%, O=59%, N=7%, H=2%)이 형성되었다.
이어서, 반도체층(503 내지 507)이 기저층(502)에 형성된다. 반도체층(503 내지 507)에는 플라스마 CVD 또는 스퍼터링과 같은 통상적인 수단으로 비결정질막이 형성되고, 아일랜드-형상의 반도체층을 형성하도록 레이저 결정화 또는 열적 결정화와 같이 공지된 결정화 방법을 사용하여 결정화되고 패턴화된다. 반도체층은 25 내지 80nm(바람직하게 30 내지 60nm)의 두께로 형성된다. 이때, 반도체 물질로는 실리콘 또는 실리콘-게르마늄 합금이 바람직하게 사용된다.
본 바람직한 실시예에서, 비결정질 실리콘막은 플라스마 CVD에 의해 55nm로 형성되었고, 이어서 니켈을 포함하는 용액이 비결정질 실리콘막 위에 유지되었다. 이 비결정질 실리콘막은 500°로 가열된 오븐에서 1 시간 동안 열처리됨으로서 수소 제거 처리되었고, 그 이후에 오븐의 온도가 상승되어 550°에서 4 시간 동안 결정화가 실행되었다. 결정화를 더 증진시키기 위해, 선형화 어닐링 처리(linear annealing process)가 실행되어 결정질 실리콘막이 구해졌다.
비결정질 실리콘막을 형성할 때, 제 1 및 제 2 층 기저막(502a, 502b)과 반도체층(503 내지 507) 사이의 인터페이스에서 불순물에 의한 오염을 방지하기 위해서는 바람직하게 기판이 대기에 노출되지 않고, 비워진 준비 챔버를 통해 다른 챔버에서, 또는(502b)와 같은 챔버에서 연속적으로 막이 형성된다.
이 결정질 실리콘막의 필요한 부분은 포토리소그래피로 마스크 처리되었고, 건식 에칭에 의해 아일랜드-형상의 반도체층(503 내지 507)이 형성되었다. 건식 에칭에서, CF4 또는 다른 불소 기체 및 O2가 처리 기체로 사용됨으로서, 결정질 실리콘막은 포토레지스트와 함께 에칭되어, 반도체층의 에지가 테이퍼링 형상인 것으로 가정되고, 이후의 층 사이에서 게이트 절연막과 절연막의 형성시 커버리지(coverage)가 양호해진다. 본 바람직한 실시예에서, 결정질 실리콘막은 13.3Pa의 에칭 챔버 압력, 500W의 RF 전력, 및 O2=45sccm, CF4=50sccm의 처리 기체로 RIE 장치를 사용하여 에칭되었고, 에지에서 22 내지 38°인 테이퍼 각도의 테이퍼링 형상을 갖는 결정질 실리콘막으로 구성된 반도체층(503 내지 507)이 형성되었다.
TFT의 한계값 제어를 위해, 반도체층(503 내지 507)에서는 작은 양의 불순물 원소(붕소와 같은 그룹 13 원소 또는 인과 같은 그룹 15 원소)가 채널 영역에 부가될 수 있다. 본 바람직한 실시예에서는 5x1013 atoms/cm2의 선량과 30kV의 가속 전압으로 전체 표면위의 반도체층(503 내지 507)에 붕소가 도핑되었다.
게이트 절연막(508)은 반도체층(503 내지 507)을 커버하도록 기판에 형성된다. 게이트 절연막(508)은 플라스마 CVD 또는 스퍼터링과 같은 통상적인 방법을 사용하여 40 내지 150nm의 두께로 형성된다. 게이트 절연막의 물질로는 주로 실리콘으로 구성된 산화물이나 질화물, 또는 탄탈이나 알루미늄과 같은 금속의 산화물이 사용된다. 본 바람직한 실시예에서는 질화실리콘막(배합 Si=32%, O=59%, N=7%, H=2%)이 플라스마 CVD에 의해 115nm의 두께로 형성되었다. 또한, 본 바람직한 실시예에서는 게이트 절연막(508)이 단일층으로 형성되었다; 그러나, 다른 방법으로 주로 실리콘으로 구성된 절연막 또는 탄탈 및 알루미늄과 같은 금속의 산화물막에서 선택된 2층 이상의 막 구조가 될 수 있다.
산화실리콘막이 사용될 때, 이는 TEOS(Tetraethyl Orthosilicate)와 O2를 혼 합하고 40Pa의 반응 압력, 300 내지 400°의 기판 온도, 및 0.5 내지 0.8 W/cm2의 고주파수(13.5MHz) 전력 밀도로 전기 방전을 실시함으로써 플라스마 CVD에 의해 형성될 수 있다. 이후에 이를 400 내지 500℃에서 열적으로 어닐링 처리함으로써, 이 방법으로 이루어진 산화실리콘막으로부터 양호한 특성이 얻어질 수 있다.
다음에는 제 1 도전막(509) 및 제 2 도전막(510)이 게이트 절연막(508)에 형성된다. 도전막으로는 각각 낮은 저항과 열저항성을 갖는 물질이 바람직하고, 이들은 텅스텐, 탄탈, 티타늄, 몰리브덴, 은, 및 구리 등에서 선택된 원소, 이들 원소 중 하나를 포함하는 질화물, 또는 이들 원소 중 둘 이상을 조합한 합금으로 형성된다.
제 1 도전막(509) 및 제 2 도전막(510)은 이어지는 단계 이후에 게이트 전극 및 게이트 상호연결로 동작한다. 게이트 전극이 2개의 층을 갖는 것은 특징적인 특성이고, 여기서 게이트 전극은 20 내지 100nm의 두께를 갖고 제 1 도전막(509)을 구성하는 하단 게이트 전극층과, 100 내지 400nm의 두께를 갖고 제 2 도전막(510)을 구성하는 상단 게이트 전극층을 갖는다.
본 바람직한 실시예에서는 제 1 도전막(509)으로 TaN이 선택되었고, 스퍼터링에 의해 30nm의 두께로 형성되었다. 제 2 도전막(510)은 바람직하게 제 1 도전막(509)을 형성하는데 사용된 장치와 똑같은 장치로 형성되고, 바람직하게 다수의 막-형성 챔버를 갖는 장치 또는 단일 막-형성 챔버에 다수의 타켓을 갖는 장치에서 연속적으로 형성된다. 이는 대기에 기판을 노출시키지 않고 똑같은 장치에서 연속 적으로 막을 형성하는 것이고, 그에 의해 제 1 도전막(509)과 제 2 도전막(510) 사이의 인터페이스가 불순물로 오염되는 것을 방지한다.
제 2 도전막(510)으로는 텅스텐(W)이 선택되었고, 스퍼터링에 의해 370nm의 두께로 형성되었다. 텅스텐막은 또한 플라스마 CVD에 의해 형성될 수 있다. 그러나, 게이트 전극층으로 사용하기 위해서는 W 막의 저항이 20μΩcm 이하로 유지되어야 한다. 본 바람직한 실시예에서는 99.9999% 또는 99.99%의 순수한 텅스텐 타켓을 사용하고 또한 막을 형성하는 동안 기체형으로부터 불순물이 혼합되지 않도록 주의를 기울임으로서, 9 내지 20μΩcm의 저항을 실현하는 것이 가능하다.
다음에는 포토리소그래피로 만들어진 포토레지스트 마스크를 사용하여, 게이트 전극 및 게이트 상호연결을 형성하도록 제 1 도전막(509) 및 제 2 도전막(510)이 건식 에칭된다. 레지스트 마스크(511 내지 517)는 제 2 도전막(510)에 형성된다.
본 바람직한 실시예에서는 ICP(Inductively Coupled Plasma) 플라스마 소스를 갖는 건식 에칭 장치가 게이트 전극의 건식 에칭에 사용되었다. 이는 여기서 도 3a 내지 도 3e, 도 5a 내지 도 5c, 및 도 6a 내지 도 6c를 참고로 설명된다. 도 3a 내지 도 3e에서는 다른 건식 에칭 이후의 게이트 전극층(305), 게이트 전극층(306), 게이트 절연막(304), 및 포토레지스트(307)가 상세히 도시된다. 제 1 건식 에칭 단계에서는 제 2 도전막(306A)이 선택적으로 에칭되어, 제 1 형상을 갖는 게이트 전극층(305A)과 게이트 상호연결층, 및 게이트 전극층(306A)과 게이트 상호연결층이 형성된다. 도 3a 내지 도 3e에서는 게이트 전극만이 도시되고, 게이트 상 호연결은 도시되지 않는다.
본 바람직한 실시예에서는 건식 에칭 조건으로 ICP 전력이 500W, 바이어스 전력이 150W, 에칭 챔버 압력이 1.0Pa로 이루어졌고, Cl2, CF4, 및 O2가 처리 기체로 사용되었다. 기체 Cl2, CF4, 및 O2의 흐름은 각각 25sccm, 25sccm, 및 10sccm이다.
여기서, 제 2 도전막인 텅스텐은 선택적으로 에칭되었고, 에지에는 23°의 테이퍼 각도를 갖는 테이퍼링 형상이 형성되었다. O2를 포함하는 처리 기체의 결과로, 텅스텐의 에칭 비율은 상승되고 TaN 막의 에칭 비율은 하강되었기 때문에, 게이트 전극의 W 막은 선택적으로 에칭되고, 바이어스 전력이 150W로 설정된 결과로, 작은 테이퍼 각도를 갖는 게이트 전극이 형성된다.
제 1 건식 에칭에서는 Cl2, BCL3, SiCl4, 및 CCl4와 같은 염소 기체, CF4, SF6, 및 NF3와 같은 불소 기체, 및 O2 중에서 선택된 또 다른 기체, 또는 이들을 주성분으로 갖는 혼합 기체가 대안으로 사용될 수 있다.
게이트 전극층(305A)만이 게이트 전극층(306A)의 오버 에칭에 의해 약 13 내지 14nm 만큼 에칭되고 기판의 전체 표면 위에 주어져 유지되므로, 게이트 전극층(305A) 아래에 위치하는 게이트 절연막은 에칭되지 않고 참고번호(304A)로 도시된 형상을 갖는다.
이어서, 제 2 건식 에칭이 실행된다. 포토레지스트 마스크는 지금 제 1 건식 에칭의 결과로 제 1 형상(307A)을 갖는 것으로 가정된다. 이 포토레지스트(307A)는 제거되지 않고 그대로 사용된다. 에칭에서는 조건이 변화되지만, 똑같은 장치와 똑같은 챔버에서 처리가 실행된다.
에칭에서 처리 기체와 처리 조건을 변화시킨 결과로, TaN 막 게이트 전극층과 W 막 게이트 전극층은 동시에 에칭되고, 제 2 형상을 갖는 게이트 전극층(305B) 및 게이트 전극층(306B)이 형성된다. 본 바람직한 실시예에서는 ICP 전력이 500W, 바이어스 전력이 20W, 에칭 챔버 압력이 1.0Pa로 이루어졌고, Cl2 및 CF4가 처리 기체로 사용되었다. 기체 Cl2 및 CF4의 흐름은 각각 30sccm이다.
바이어스 전력이 제 1 건식 에칭에서 보다 더 작게 이루어진 결과로, 게이트 전극의 에지의 테이퍼 각도는 더 커지고, 게이트 전극의 폭은 좁아진다. 처리 기체가 O2를 포함하지 않으므로, 텅스텐 및 TaN 막은 동시에 에칭되고, 제 2 형상을 갖는 게이트 전극층(305B) 및 게이트 전극층(306B)이 형성된다. 제 2 건식 에칭에서, 게이트 절연막(304A)은 약 13.8 내지 25.8nm 만큼 에칭되어 제 2 형상의 게이트 절연막(304B)이 된다.
제 2 건식 에칭에서는 Cl2, BCL3, SiCl4, 및 CCl4와 같은 염소 기체, CF4, SF6, 및 NF3와 같은 불소 기체, 및 O2 중에서 선택된 또 다른 기체, 또는 이들을 주성분으로 갖는 혼합 기체가 대안으로 사용될 수 있다.
이어지는 제 3 도핑이 실행될 때, 게이트 절연막에 걸쳐 제 2 형상의 게이트 전극에서 테이퍼 부분과 오버랩되는 반도체층 부분은 LDD 영역이 된다. 본 바람직한 실시예에서는 게이트 절연막의 두께가 400nm이고 테이퍼 각도가 약 26°이므로, LDD 영역의 길이는 약 820nm와 레지스트 마스크가 채널 방향으로 에칭되는 대략 100nm를 더한 값이다.
제 2 건식 에칭의 결과로, 레지스트 마스크는 제 2 형상(307B)인 것으로 가정된다. 이 레지스트 마스크(307B)가 제거되지 않고, 제 2 도핑 단계가 실행되어 n-채널 반도체층을 형성한다. 제 2 형상의 게이트 전극을 마스크로 하여, n형을 제공하는 불순물 원소(인 또는 비소와 같은 그룹 15 원소)가 소스 영역 및 드레인 영역으로 도핑된다.
본 바람직한 실시예에서는 인이 1.5x1015 atoms/cm2의 선량으로 80kV의 가속 전압에서 도핑되었고, 그에 의해 불순물 농도 1x1020 내지 1x1021 atoms/cm3의 소스 또는 드레인 영역(308)이 형성되었다(도 3b).
도 3b는 도 5b에 대응한다: 제 2 형상의 게이트 전극층(305B)은(518 내지 524)에 대응하고; 게이트 전극층(306B)은(525 내지 531)에 대응한다. 그러나,(521, 524, 528, 531)은 게이트 전극층이 아니다. 소스 또는 드레인 영역(208 내지 211)은(532 내지 536)에 대응한다. 그러나,(536)은 소스 영역이지 드레인 영역이 아니다.
다음에는 레지스트 마스크가 제거되지 않고, 제 3 건식 에칭이 실행된다. 제 3 건식 에칭 단계에서, 제 2 형상의 게이트 전극층(305B) 및 게이트 전극층(306B) 은 모두 에칭되고, 또한 테이퍼 각도가 제 2 형상에서 26°이었던 테이퍼 부분이 더 큰 각도가 되는 것으로 가정되어, 제 3 형상의 게이트 전극층(305C) 및 게이트 전극층(306C)이 형성된다.
제 3 형상의 게이트 전극층(305C)과 오버랩되지 않지만 제 2 형상의 게이트 전극층(305B)과 오버랩되는 반도체층 영역(314)은 이어지는 제 3 도핑 단계의 결과로 Loff 영역이 된다. 게이트 전극층(305C)이 채널 길이 방향으로 에칭되는 양과 Loff 영역의 길이는 제 3 건식 에칭 시간을 통하여 제어된다.
에칭 장치로는 ICP 건식 에칭 장치가 다시 사용되었다. 에칭 조건으로, ICP 전력은 500W, 바이어스 전력은 20W, 또한 에칭 챔버 압력은 1.0Pa로 이루어졌다. 기체 Cl2 및 CF4의 흐름은 각각 30sccm이다. 상술된 바와 같이, 제 2 형상의 게이트 전극층(305B, 306B)이 에칭되었고, 제 3 형상의 게이트 전극층(305C, 306C)이 형성되었다. 이때, 에칭 시간은 게이트 전극층(305C)이 채널 길이 방향으로 에칭되어 기본적으로 Loff 길이가 되는 양이 480nm로 되도록 조정되었다.
제 3 건식 에칭에서는 Cl2, BCL3, SiCl4, 및 CCl4와 같은 염소 기체, CF4, SF6, 및 NF3와 같은 불소 기체, 및 O2 중에서 선택된 또 다른 기체, 또는 이들을 주성분으로 갖는 혼합 기체가 대안으로 사용될 수 있다.
제 3 건식 에칭에서는 게이트 전극층(305C)과 오버랩되지 않는 게이트 절연막 부분이 에칭되어 제 3 형상의 게이트 절연막(304C)을 형성한다.
이어서, 제 4 건식 에칭이 실행된다. 제 3 건식 에칭의 결과로, 레지스트 마스크는 제 3 형상(307C)을 갖는다. 이 레지스트 마스크(307C)는 제거되지 않고 그대로 사용된다. 에칭 조건은 변화되고, 처리는 똑같은 장치 및 똑같은 챔버에서 실행된다. 제 4 건식 에칭에서는 게이트 전극층(306C)이 다시 선택적으로 에칭된다. 게이트 전극층(305C)이 에칭되지 않는 조건을 사용함으로써, 게이트 전극층(305C)이 채널 길이 방향으로 게이터 전극층(306C) 보다 더 긴 형상이 구해진다.
제 4 건식 에칭의 결과로 구해진 제 4 형상의 게이트 전극에서, 게이트 절연막에 걸쳐 W 막 게이트 전극층과 오버랩되지 않지만 TaN 막 게이트 전극층과 오버랩되는 반도체층 영역(313)은 이어지는 도핑에서 Lov 영역이 된다.
Lov 영역은 LDD 영역의 길이로부터 제 3 건식 에칭에 의해 결정된 Loff 길이를 감산하여 구해진 길이로 형성된다.
본 바람직한 실시예에서는 ICP 전력이 500W, 바이어스 전력이 20W, 에칭 챔버 압력이 1.0Pa로 이루어졌다. 처리 기체로는 Cl2, CF4, 및 O2가 사용되었다. 기체 Cl2, CF4, 및 O2의 흐름은 각각 25sccm, 25sccm, 및 10sccm이다. 제 3 형상의 W 막 게이트 전극층은 선택적으로 에칭되었고, 에지의 테이퍼 각도가 더 증가됨으로서, 제 3 형상의 게이트 전극층(306C) 보다 폭이 더 좁은 제 4 형상의 게이트 전극층(306D)이 형성되었다.
TaN 막 게이트 전극층은 약 7nm 만큼만 에칭되고, 제 3 형상의 게이트 전극층(305C)과 실질적으로 똑같은 폭을 갖는 제 4 형상의 게이트 전극층(305D)이 형성 된다.
제 4 형상의 게이트 전극층(305D)은 게이트 전극층(306D) 보다 게이트 전극의 측면에서 420nm 만큼 더 길어지고(전체적으로 게이트 폭 보다 840nm), 본 바람직한 실시예에서는 길이 420nm의 Lov 영역(313)이 구해졌다.
제 4 건식 에칭에서는 Cl2, BCL3, SiCl4, 및 CCl4와 같은 염소 기체, CF4, SF6, 및 NF3와 같은 불소 기체, 및 O2 중에서 선택된 또 다른 기체, 또는 이들을 주성분으로 갖는 혼합 기체가 대안으로 사용될 수 있다.
도 3d는 도 5c에 대응한다: 제 4 형상의 게이트 전극층(305D)은(538 내지 544)에 대응하고; 게이트 전극층(306D)은(545 내지 551)에 대응한다. 그러나,(541, 544, 548, 551)은 게이트 전극층이 아니다.
제 4 건식 에칭이 종료된 이후에, 포토레지스트 마스크(307D)는 제거된다. 마스크는 O2 애쉬 처리(ashing), H2O 애쉬 처리, O2 및 H2O의 혼합 기체로의 애쉬 처리, 부가된 CF4와 같은 불소 기체 또는 질소를 갖는 이들 기체 중 하나로의 애쉬 처리, 또는 화학적인 제거와 같은 공지된 다른 방법에 의해 제거될 수 있다. 본 바람직한 실시예에서는 마스크(307D)가 RIE 건식 에칭 장치를 사용하여 O2 애쉬 처리에 의해 제거되었다.
다음에는 제 3 도핑이 실행되어 LDD 영역을 형성한다(도 3e). 제 4 형상의 게이트 전극층(306D)을 사용하여, 소스 및 드레인 영역 보다 더 낮은 불순물 밀도 를 갖는 n-형 영역이 제 1 반도체층 영역(313) 및 제 3 반도체층 영역(314)에 형성된다. 반도체층 영역(313)에서는 불순물이 게이트 전극층(305D) 및 게이트 절연막(309)을 통해 Lov 영역에 도핑되기 때문에, 도핑은 낮은 밀도와 높은 가속 전압으로 실행된다.
본 바람직한 실시예에서는 Loff 영역(314) 및 Lov 영역(313)이 3.5x1012 atoms/cm2의 선량과 90kV의 가속 전압으로 형성되었다.
비록 본 바람직한 실시예에서는 레지스트 마스크(307D)가 제 4 게이트 전극 에칭 이후에 제거되었지만, 이는 다른 방법으로 제 3 도핑 이후에 제거될 수 있다.
도 3e는 도 6a에 대응한다: Loff 영역(314)은(557 내지 561)에 대응하고; Lov 영역(313)은(562 내지 566)에 대응한다. 그러나,(556, 561, 566)은 Lov 또는 Loff 영역으로 동작하지 않는다.
이어서, 포토레지스트 마스크(567)가 새롭게 형성되고, p-형 반도체층이 제 4 도핑 단계에 의해 형성된다(도 6b). p형을 제공하는 불순물로 도핑함으로써, p-형 반도체층 영역(570 내지 575)이 형성된다.
이때, n형을 제공하는 불순물이 반도체층 영역(570 내지 575)에 부가되었지만, 2x1020 내지 2x1021 atoms/cm3의 농도로 p형을 제공하는 불순물을 도핑함으로써, p-형 반도체층 기능이 아무런 문제 없이 얻어질 수 있다.
본 바람직한 실시예에서는 붕소가 3x1015 atoms/cm2의 선량과 20 내지 30kV의 가속 전압으로 사용되어, p-형 반도체층 영역(570 내지 575)이 형성되었다.
포토레지스트 마스크(567)가 제거된 이후에, 제 1 층간 절연막(576)이 기판의 전체 표면에 걸쳐 형성된다. 이 단계에서는 플라스마 CVD에 의해 150nm의 질산화실리콘막이 형성되었지만, 물론 스퍼터링과 같은 다른 방법이 대안으로 사용될 수 있고, 그 막은 질산화실리콘에 제한되지 않고 주로 실리콘으로 구성된 다른 절연막이 될 수 있다. 또한, 주로 실리콘으로 구성된 절연막에서는 이것이 단일층 또는 2개 이상의 종류의 층으로 구성된 막이 될 수 있다.
다음에는 반도체층에 부가된 불순물 원소를 능동화시키는 단계가 실행된다. 이 능동화 단계는 용광로 어닐링 오븐(furnace annealing oven)을 사용하여 열적 어닐링 처리로 실행된다. 어닐링 처리는 1ppm 이하, 바람직하게 0.1ppm 이하의 산소 농도를 갖는 질소 대기에서 400 내지 700℃, 전형적으로 500 내지 550℃로 실행될 수 있고, 본 바람직한 실시예에서는 능동화가 550℃의 열처리로 4 시간 동안 실행되었다. 열적 어닐링 이외에, 레이저 어닐링 또는 가속 열적 어닐링(rapid thermal annealing, RTA)이 대안으로 적용될 수 있다.
이 능동화는 제 1 층간 절연막(576)이 형성되기 이전에 실행될 수 있다(도 6c); 그러나, 여기서는 능동화 단계에서 열이 적용되기 때문에, 게이트 전극 등에 사용되는 물질이 열에 영향을 받기 쉬울 때, 바람직하게 산화실리콘막, 질화실리콘막, 또는 질산화실리콘막이 보호막으로 형성되거나, 본 바람직한 실시예에서와 같 이, 제 1 층간막이 보호막으로 동작하도록 이루어진다.
그 이후에, 3 내지 100% 수소 대기에서 300 내지 550℃로 1 내지 12 시간 동안 열처리가 실행되고, 반도체층을 수소화하는 단계가 실행된다.
본 바람직한 실시예에서는 100% H2, 350℃ 대기에서 1 시간 동안 수소화가 실행되었다. 이 수소화는 다른 방법으로 수소 플라스마 대기에서 실행될 수 있다.
다음에는 스핀 코팅(spin coating)에 의해 형성될 수 있는 아크릴(acrylic) 또는 폴리아미드(polyamide)와 같은 유기체 수지막으로 구성된 제 2 층간 절연막(578)이 제 1 층간 절연막(576)에 형성된다(도 7). 제 2 층간 절연막은 또한 반도체 디바이스가 형성되는 기판을 평평하게 할 목적으로 스핀 코팅에 의해 형성된다.
본 바람직한 실시예에서, 아크릴은 1600nm의 막 두께로 형성되었다.
그 이후에, 소스 및 드레인 영역과 게이트 상호연결 위에 위치하는 게이트 절연막(537), 제 1 층간 절연막(576), 및 제 2 층간 절연막(578)은 중간 상호연결(579 내지 588)로 연결되기 위해 접촉 홀(contact hole)을 형성하도록 에칭된다. 이때, 절연막의 에칭 방법으로는 중간 상호연결의 형성시 커버리지가 양호해지도록 테이퍼 각도 45 내지 80°의 테이퍼링 형상이 구해지게 다른 막에 정합되는 에칭이 실행되어야 하고, 예를 들면 제 1 층간 절연막(576)으로 사용되는 질산화실리콘막과 아크릴 또는 폴리아미드와 같은 유기체 수지막의 에칭이 CF4 및 O2의 혼합 기체와 함께 가능하다. 그러나, 반도체층에 형성된 게이트 절연막을 형성하기 위해서는 반도체층에 대해 높은 선택도를 제공하는 조건을 사용할 필요가 있다. 반도체층 실리콘에 대해 게이트 절연막의 질산화실리콘을 선택적으로 에칭하는데 적절한 기체는 CHF3 및 C4F8 등을 포함한다. CHF3 및 C4F8은 또한 불소 기체라 칭하여질 수 있다; 그러나, 이들은 실리콘에 대해 높은 선택도를 갖는 기체이고, 이들의 사용은 본 명세서에서 칭하여지는 다른 불소 기체와 다르기 때문에, 이 문서에서 이들은 불소 기체 중에 포함되지 않는 것으로 취해진다.
본 바람직한 실시예에서는 RIE 장치를 가지고, CF4, He, 및 O2 기체, 66.7Pa의 챔버 압력, 500W의 RF 전력, 5sccm, 40sccm, 및 95sccm인 CF4, He, 및 O2 기체 흐름을 사용하여, 제 2 층간 절연막(578)이 에칭되었고; 똑같은 RIE 장치를 가지고, CF4, He, 및 O2 기체, 40.0Pa의 챔버 압력, 300W의 RF 전력, 50sccm, 35sccm, 및 50sccm인 CF4, He, 및 O2 기체 흐름을 사용하여, 제 1 층간 절연막(576)의 질산화실리콘이 에칭되었고; 또한 똑같은 RIE 장치를 가지고, CHF3 기체, 7.3Pa의 챔버 압력, 800W의 RF 전력, 35sccm인 CHF3 기체 흐름을 사용하여, 게이트 절연막의 질산화실리콘이 반도체층에 대해 선택적으로 에칭되었다.
이어서, 중간 상호연결(579 내지 588)이 형성된다. 중간 상호연결에서는 픽셀(pixel) 전극 및 반사 전극으로 동작하도록, 바람직하게 높은 반사도를 갖는 금속 물질이 사용되고, 본 바람직한 실시예에서는 Ti 및 Al과 Ti의 합금이 층으로 형성되었다. 스퍼터링을 사용하여, Ti 막은 50nm의 두께로 형성되었고, Al 및 Ti의 합금막은 직후에 500nm의 두께로 형성되었다.
마스크가 포토마스크로 형성된 이후에, 중간 상호연결은 염소 또는 염소를 포함하는 기체를 사용하여 건식 에칭된다. 본 바람직한 실시예에서, 중간 상호연결(579 내지 588)은 염소와 3염화붕소를 같은 비율로 혼합하여 이루어진 기체를 사용하여 건식 에칭을 실행함으로써 형성되었다.
상술된 방식으로, n-채널 TFT(601), p-채널 TFT(602), 및 n-채널 TFT(603)를 갖는 구동 회로(606)와, 픽셀 TFT(604) 및 유지 캐패시턴스(holding capacitance)(605)를 갖는 픽셀 부분(607)을 같은 기판에 형성하는 것이 가능하다. 본 명세서에서는 이 기판이 편의상 능동 매트릭스 기판(active matrix substrate)이라 칭하여진다.
다음에는 도 8을 참고로, 도 7에 도시된 능동 매트릭스 기판을 사용하여 반사 능동 매트릭스형 액정 디스플레이를 제작하는 방법이 설명된다.
먼저, 능동 매트릭스에서 수지막을 패턴화하여 구해진 스페이서(spacer)(589)가 형성된다. 스페이서의 배치는 자유롭게 결정될 수 있다. 스페이서는 다른 방법으로 수 μm 크기의 입자를 산란시킴으로서 제공될 수 있다.
다음에는 능동 매트릭스 기판의 픽셀 부분에서 액정의 방향을 정하도록 폴리아미드 수지 등으로 구성된 지향막(orienting film)(590)이 제공된다. 지향막이 형성된 이후에는 고정된 소정의 각도로 액정 분자의 방향을 정하도록 문지르는 처리가 실행되었다.
이어서, 마주 대하는 기판(591)이 제시된다. 마주 대하는 기판에는 광차폐 막(592), 투명 전극(593), 및 지향막(594)이 형성된다. 광차폐막(592)은 Ti 막, Cr 막, 또는 Al 막 등을 150 내지 300nm의 두께로 형성함으로써 이루어진다.
문지르는 처리는 지향막(594)에서 실행된다. 이어서, 픽셀 부분과 구동 회로가 형성된 능동 매트릭스 기판 및 마주 대하는 기판이 함께 맞대어 실란트(sealant)(595)로 고정된다.
그 이후에, 두 기판 사이에는 액정 물질(596)이 부어진다. 액정 물질로는 통상적인 액정 물질이 사용될 수 있다. 예를 들면, TN 액정 이외에, 투과율이 자기장에 따라 연속적으로 변하도록 전기광학 응답을 나타내는 무한계 반유전체 혼합 액정(thresholdless anti-dielectric mixed liquid crystal)이 사용될 수 있다. 이러한 무한계 반유전체 혼합 액정은 또한 V-형 전기광학 응답을 나타내는 것을 포함한다. 액정 물질(596)이 부어진 이후에, 디바이스는 봉합제로 완전히 봉합된다.
이 방식으로, 도 8에 도시된 반사 능동 매트릭스 액정 디스플레이가 완성된다.
제 2 바람직한 실시예
본 바람직한 실시예에서는 제 1 바람직한 실시예에서 건식 에칭에 의해 게이트 전극을 형성할 때 에칭 기체로 SF6가 사용되어, 게이트 절연막에 대해 더 높은 선택도를 구하는 방법이 설명된다. 본 바람직한 실시예에서는 게이트 전극의 형성 이후에 제 3 도핑으로부터 게이트 전극의 형성까지의 단계가 제 1 바람직한 실시예와 정확하게 똑같으므로, 여기서는 다시 설명되지 않는다.
제 1 바람직한 실시예에 따라 형성된 제 1 도전막(305) 및 제 2 도전막(306)은 포토리소그래피에 의해 만들어진 레지스트 마스크(307)를 사용하여 건식 에칭된다. 제 1 바람직한 실시예에서와 같이, 제 1 도전막으로는 TaN 막이 사용되었고, 제 2 도전막으로는 W 막이 사용되었다.
본 바람직한 실시예에서는 ICP(Inductively Coupled Plasma) 플라스마 소스를 갖는 건식 에칭 장치가 게이트 전극의 건식 에칭에 사용되었다.
제 1 건식 에칭에서의 ICP 전력은 500W, 바이어스 전력은 150W, 에칭 챔버 압력은 1.0Pa로 이루어졌고, 처리 기체로는 Cl2, CF4, 및 O2가 사용되었다. 기체 Cl2, CF4, 및 O2의 흐름은 각각 25sccm, 25sccm, 및 10sccm이다.
제 2 도전막의 텅스텐은 선택적으로 에칭되었고, 23°의 테이퍼 각도를 갖는 테이퍼링 형상이 에지에 형성되었다. 게이트 전극의 W 막은 처리 기체가 O2를 포함한 결과로, 텅스텐의 에칭 비율이 상승되고 TaN 막의 에칭 비율이 하강하기 때문에 선택적으로 에칭된다. 바이어스 전력이 150W로 설정된 결과로, 작은 테이퍼 각도를 갖는 게이트 전극이 형성된다.
게이트 전극층(305A)은 W 막 게이트 전극층의 오버 에칭에 의해 약 13 내지 14nm 만큼만 에칭되어 기판의 전체 표면 위에 주어져 유지되므로, 게이트 전극층(305A) 아래에 위치하는 게이트 절연막은 에칭되지 않고, 참고번호(304A)로 도시된 형상을 갖는다.
제 1 건식 에칭에서는 에칭 기체로 Cl2, SF6, 및 O2가 대안으로 사용될 수 있 다.
이어서, 제 2 건식 에칭이 실행된다. 포토레지스트 마스크는 이제 제 1 건식 에칭의 결과로 제 1 형상(307A)이 되는 것으로 가정된다. 이 포토레지스트(307A)는 제거되지 않고 그대로 사용된다. 에칭시에는 조건이 변화되지만, 똑같은 장치 및 똑같은 챔버에서 처리가 실행될 수 있다.
건식 에칭에서 처리 기체 및 처리 조건이 변화된 결과로, TaN 막 게이트 전극층과 W 막 게이트 전극층은 동시에 에칭되고, 제 2 형상을 갖는 게이트 전극층(305B) 및 게이트 전극층(306B)이 형성된다. 본 바람직한 실시예에서는 ICP 전력이 500W, 바이어스 전력이 10W, 에칭 챔버 압력이 1.3Pa로 이루어졌고, Cl2 및 SF6이 처리 기체로 사용되었다. 기체 Cl2 및 SF6의 흐름은 각각 10sccm 및 50sccm이다.
바이어스 전력이 제 1 건식 에칭에서 보다 더 작게 이루어진 결과로, 게이트 전극 에지의 테이퍼 각도는 증가되고, 게이트의 폭은 좁아진다. 이때, W 막의 에칭 비율은 104nm/min이고, TaN 막의 에칭 비율은 111nm/min이므로, 2개의 막은 거의 똑같은 비율로 에칭된다. 제 2 형상의 게이트 전극층(305B) 및 게이트 전극층(306B)이 형성된다.
이때, 제 1 건식 에칭 이후 유지되었던 TaN 막은 약 8초 동안 에칭된다. 그 이후에는 TaN 막의 에칭 잔류물을 완전히 제거하도록 15초의 오버 에칭이 실행된다. 이 오버 에칭에 의해, TaN 막 아래에 위치하는 게이트 절연막은 약 3.2nm 만큼 에칭되어 제 2 형상의 게이트 절연막(304B)이 된다.
이어지는 제 3 도핑이 실행될 때, 게이트 절연막에 걸쳐 제 2 형상의 게이트 전극의 테이퍼 부분과 오버랩되는 반도체층 부분은 LDD 영역이 된다. 본 바람직한 실시예에서는 게이트 절연막의 두께가 400nm이고 테이퍼 각도가 약 26°이므로, LDD 영역의 길이는 약 820nm와 레지스트 마스크가 채널 방향으로 에칭되는 대략 100nm의 합이 된다.
제 2 건식 에칭의 결과로, 레지스트 마스크는 제 2 형상(307B)이 되는 것으로 가정된다. 이 레지스트 마스크(307B)가 제거되지 않고, 제 2 도핑 단계가 실행되어 n-채널 반도체층을 형성한다. n형을 제공하는 불순물 원소(인 또는 비소와 같은 그룹 15 원소)는 제 2 형상의 게이트 전극을 마스크로 소스 영역 및 드레인 영역으로 도핑된다.
본 바람직한 실시예에서는 1.5x1015 atoms/cm2의 선량 및 80kV의 가속 전압으로 인이 도핑되었고, 그에 의해 불순물 농도 1x1020 내지 1x1021 atoms/cm3의 소스 또는 드레인 영역(308)이 자체 정렬 방식으로 소스 영역 또는 드레인 영역에 형성되었다.
다음에는 레지스트 마스크가 제거되지 않고, 제 3 건식 에칭 단계가 실행된다. 제 3 건식 에칭 단계에서는 제 2 형상의 게이트 전극층(305B) 및 게이트 전극층(306B)이 모두 에칭되고, 에칭은 제 2 형상에서 테이퍼 각도가 26°였던 테이프 부분이 더 큰 각도로 가정되도록 실행되어, 제 3 형상의 게이트 전극층(305C) 및 게이트 전극층(306C)이 형성된다.
제 3 형상의 게이트 전극층(305C)과 오버랩되지 않지만 제 2 형상의 게이트 전극층(305B)과 오버랩되는 반도체층 영역(314)은 이어지는 제 3 도핑 단계의 결과로 Loff 영역이 된다. 게이트 전극층(305C)이 채널 길이 방향으로 에칭되는 양과 Loff 영역의 길이는 제 3 건식 에칭 시간을 통해 제어된다.
에칭 장치로는 ICP 건식 에칭 장치가 다시 사용되었다. 에칭 조건으로, ICP 전력은 500W, 바이어스 전력은 10W, 또한 에칭 챔버 압력은 1.3Pa로 이루어졌다. 처리 기체로는 Cl2 및 SF6가 사용되었다. 기체 Cl2 및 SF6의 흐름은 각각 10sccm 및 50sccm으로 이루어졌다. 상술된 바와 같이, 제 3 형상을 갖는 TaN 막 게이트 전극층 및 W 막 게이트 전극층이 에칭되었고, 게이트 전극층(305C) 및 게이트 전극층(306C)이 형성되었다. 이때, 에칭 시간은 기본적으로 Loff 길이가 되는 TaN 막 게이트 전극층이 채널 길이 방향으로 에칭되는 양이 480nm로 되도록 40초로 이루어졌다.
제 3 건식 에칭에서는 게이트 전극층(305C)과 오버랩되지 않는 게이트 절연막 부분이 약 5.8nm 만큼 에칭되어 제 3 형상(304C)이 된다. 여기까지의 단계에서, 게이트 절연막은 약 9.0nm 만큼 에칭된다.
이어서, 제 4 건식 에칭이 실행된다. 제 3 건식 에칭의 결과로, 레지스트 마스크는 제 3 형상(307C)을 갖는다. 이 레지스트 마스크(307C)는 제거되지 않고 그대로 사용된다. 에칭 조건은 변화되고, 처리는 똑같은 장치 및 똑같은 챔버에서 실행된다. 제 4 건식 에칭에서는 게이트 전극층(306C)이 다시 선택적으로 에칭된다. TaN 막 게이트 전극층이 에칭되지 않는 조건이 사용됨으로서, TaN 막 게이트 전극층이 채널 길이 방향으로 W 막 게이트 전극층 보다 더 긴 형상이 얻어진다.
제 4 건식 에칭의 결과로 구해진 제 4 형상의 게이트 전극에서, 게이트 절연막에 걸쳐 W 막 게이트 전극층과 오버랩되지 않지만 TaN 막 게이트 전극층과 오버랩되는 반도체층 영역(313)은 이어지는 제 3 도핑에서 Lov 영역이 된다.
Lov 영역은 LDD 영역의 길이로부터 제 3 건식 에칭으로 결정된 Loff 길이를 감산하여 구해진 길이로 형성된다.
본 바람직한 실시예에서는 ICP 전력이 500W, 바이어스 전력이 20W, 에칭 챔버 압력이 1.0Pa로 이루어졌다. 처리 기체로는 Cl2, SF6, 및 O2가 사용되었다. 기체 Cl2, SF6, 및 O2의 흐름은 각각 20sccm이다. 제 3 형상의 W 막 게이트 전극층은 선택적으로 에칭되었고, 에지의 테이퍼 각도가 더 증가됨에 따라, 제 3 형상의 게이트 전극층(306C) 보다 폭이 더 좁은 제 4 형상을 갖는 게이트 전극층(306D)이 형성되었다.
TaN 막 게이트 전극층은 수 nm 만큼만 에칭되어, 제 3 형상의 게이트 전극층(305C)과 실질적으로 똑같은 폭을 갖는 제 4 형상의 게이트 전극층(305D)이 형성된다.
제 4 형상의 게이트 전극층(305D)은 게이트 전극층(306D) 보다 게이트 전극의 측면에서 420nm 만큼 더 길어지고(전체적으로 게이트 폭 보다 840nm), 본 바람 직한 실시예에서는 길이 420nm의 Lov 영역(313)이 구해졌다.
제 4 건식 에칭에서는 게이트 절연막이 약 0.5nm 만큼 에칭된다. 제 1, 제 2, 제 3, 및 제 4 에칭에서 게이트 절연막이 에칭된 양은 9.5nm이다. 제 1 바람직한 실시예에서는 게이트 절연막이 제 1, 제 2, 제 3, 및 제 4 에칭에서 에칭되었던 양이 최대 88nm이었던 반면, 본 바람직한 실시예에서는 SF6가 에칭 기체로 사용되었기 때문에, 게이트 절연막에 대한 선택도가 더 높아 게이트 절연막의 에칭량을 약 89% 만큼 감소시키는 것이 가능했다.
제 4 건식 에칭이 종료된 이후에, 포토레지스트 마스크(307D)는 제거된다. 마스크는 O2 애쉬 처리(ashing), H2O 애쉬 처리, O2 및 H2O의 혼합 기체로의 애쉬 처리, 부가된 CF4와 같은 불소 기체 또는 질소를 갖는 이들 기체 중 하나로의 애쉬 처리, 또는 화학적인 제거와 같은 공지된 다른 방법에 의해 제거될 수 있다.
본 바람직한 실시예에서는 마스크(307D)가 RIE 건식 에칭 장치를 사용하여 O2 애쉬 처리에 의해 제거되었다.
상술된 방법을 사용함으로써, 제 1 바람직한 실시예에서와 같이 똑같은 형상의 게이트 전극을 형성하고 게이트 절연막이 9.5nm로 에칭된 양을 유지하는 것이 가능하다.
비록 본 실시예에서는 제 2, 제 3, 및 제 4 건식 에칭에 각각 SF6가 에칭 기체로 사용되었지만, 다른 방법으로 제 1 바람직한 실시예에서와 같이 CF4가 사용되 는 조건으로 건식 에칭이 실행될 수 있다. 예를 들면, 제 1, 제 2, 및 제 4 건식 에칭에서는 CF4가 사용되고, 제 3 건식 에칭에서만 SF6가 사용될 수 있다.
비록 여기서는 하단층으로 질화탄탈을 갖고 상단층으로 텅스텐을 갖는 게이트 전극 구조의 예를 사용해 설명이 주어졌지만, 게이트 구조는 이에 제한되지 않고, 텅스텐, 탄탈, 티타늄, 몰리브덴, 은, 구리 등으로부터 선택된 원소, 이들 원소를 구성성분으로 갖는 질화물, 또는 이들 중의 원소를 조합한 합금으로 구성된 층이 적절하게 선택될 수 있다.
제 3 바람직한 실시예
본 바람직한 실시예에서는 도 9a 내지 도 9e를 참고로, 제 1 바람직한 실시예에 따라 Lov 영역 및 Loff 영역을 갖는 n-채널 반도체층을 형성하는 방법에서, 게이트 전극의 에칭시 제 1 바람직한 실시예와 다른 조건을 사용하고 도핑이 실행되는 타이밍을 변화시킴으로서 Loff 영역 및 Lov 영역의 불순물 농도를 실질적으로 똑같이 만드는 방법이 설명된다.
제 1 바람직한 실시예와 똑같은 방법으로, 유리 기판(901)에는 절연막(902), 결정질 아일랜드-형상의 반도체층(903), 게이트 절연막(904), 제 1 도전막(905), 및 제 2 도전막(906)이 형성되고, 그 위에는 포토레지스트 마스크(907)가 형성된다.
제 1 바람직한 실시예에서와 같이, 게이트 전극의 하단층으로는 TaN 막이 사용되었고, 상단층으로는 W 막이 사용되었다. 또한, 게이트 전극의 건식 에칭에는 ICP 플라스마 소스를 갖는 건식 에칭 장치 또는 RIE 건식 에칭 장치가 사용되었다.
제 1 바람직한 실시예와 똑같은 방식으로, 제 1 건식 에칭이 실행된다. 에칭은 Cl2, CF4, 및 O2를 에칭 기체로 사용하여 실행되고; ICP 전력은 500W; 바이어스 전력은 150W; 에칭 챔버 압력은 1.0Pa; 또한 기체 Cl2, CF4, 및 O2의 흐름은 각각 25sccm, 25sccm, 및 10sccm이다.
이때, W 막 게이트 전극층은 선택적으로 에칭되어, 에지에 형성된 테이퍼 각도 26°의 테이퍼링 형상을 갖는 제 1 형상의 게이트 전극층(906A)이 구해진다. TaN 막 게이트 전극층은 W 막의 오버 에칭 결과로 약 13 내지 14nm 만큼 에칭되지만, 기판의 전체 표면 위에 주어져 유지되어, 제 1 형상의 게이트 전극층(905A)을 구성한다.
제 1 건식 에칭에서는 Cl2, BCL3, SiCl4, 및 CCl4와 같은 염소 기체, CF4, SF6, 및 NF3와 같은 불소 기체, 및 O2 중에서 선택된 또 다른 기체, 또는 이들을 주성분으로 갖는 혼합 기체가 대안으로 사용될 수 있다.
이때, 제 1 형상의 게이트 전극층(905A)은 기판의 전체 표면 위에 주어지기 때문에, 게이트 절연막은 에칭되지 않고 제 1 형상의 게이트 전극층(904A)을 유지한다.
이어서, 제 1 바람직한 실시예와 똑같은 방식으로, 레지스트 마스크가 제거되지 않고, 제 2 건식 에칭이 실행된다. 에칭 기체로는 Cl2 및 CF4가 사용되었고; ICP 전력은 500W; 바이어스 전력은 20W; 챔버 압력은 1.0Pa; 또한 기체 Cl2 및 CF4의 각 흐름은 30sccm으로 이루어졌다. 제 1 형상의 게이트 전극층(905A, 906A)은 동시에 에칭되어, 제 2 형상의 게이트 전극층(905B, 906B)을 형성한다.
이때, 게이트 전극층(905B) 이외에 위치하는 게이트 절연막(904A) 일부가 또한 에칭되어, 제 2 형상의 게이트 절연막(904B)을 형성한다.
제 2 건식 에칭에서는 Cl2, BCL3, SiCl4, 및 CCl4와 같은 염소 기체, CF4, SF6, 및 NF3와 같은 불소 기체, 및 O2 중에서 선택된 또 다른 기체, 또는 이들을 주성분으로 갖는 혼합 기체가 대안으로 사용될 수 있다.
다음에는 제 1 바람직한 실시예와 똑같은 방식으로, 제 2 도핑이 실행된다. 여기서, 제 1 도핑은 결정질 실리콘막으로 구성된 반도체층을 형성한 이후에 TFT의 한계값 특징을 제어하도록 채널 영역에서 실행된 도핑인 것으로 취해진다.
n형을 제공하는 불순물로 도핑함으로써, 소스 및 드레인 영역이 반도체층(908)에 형성된다. 본 바람직한 실시예에서는 1.5x1015 atoms/cm2의 선량 및 80kV의 가속 전압으로 인을 불순물로 선택하였다.
다음에는 제 3 건식 에칭이 실행된다. 여기서는 또한 ICP 건식 에칭 장치가 사용되고, 건식 에칭은 레지스트 마스크가 제거되지 않고 실행된다. 에칭 기체로는 Cl2, CF4, 및 O2가 사용되었고; ICP 전력이 500W; 바이어스 전력이 20W; 챔버 압력이 1.0Pa; 또한 기체 Cl2, CF4, 및 O2의 흐름이 각각 25sccm, 25sccm, 및 10sccm으 로 이루어졌다.
제 1 바람직한 실시예의 제 4 건식 에칭에서 사용된 조건으로 에칭이 실행됨으로서, W 막 게이트 전극층이 선택적으로 에칭되어, 제 1 및 제 2 테이퍼링 형상 보다 더 큰 테이퍼 각도를 갖는 제 3 형상의 게이트 전극층(906C)이 형성된다.
TaN 막 게이트 전극층은 거의 에칭되지 않고 유지되지만, W 막이 채널 길이 방향으로 에칭됨에 따라 노출되는 TaN 막은 점차적으로 그 에지로부터 에칭되어, 5°이하의 매우 작은 테이퍼 각도를 갖는 제 3 형상(905C)을 형성한다.
제 3 건식 에칭에서는 Cl2, BCL3, SiCl4, 및 CCl4와 같은 염소 기체, CF4, SF6, 및 NF3와 같은 불소 기체, 및 O2 중에서 선택된 또 다른 기체, 또는 이들을 주성분으로 갖는 혼합 기체가 대안으로 사용될 수 있다.
이때, 제 2 형상의 TaN 막 게이트 전극층 이외에 위치하는 제 2 형상의 게이트 절연막(904B) 부분은 에칭되어, 제 3 형상의 게이트 절연막(904C)을 형성한다.
이어서, 제 3 도핑이 실행된다. 제 3 형상의 게이트 전극층(906C)을 마스크로 사용하여, n형을 제공하는 불순물은 게이트 전극층(905C)을 통해 W 막 게이트 전극층과 오버랩되지 않지만 TaN 막 게이트 전극층과 오버랩되는 반도체층(909) 부분으로 도핑된다.
제 3 형상의 게이트 전극층(905C)의 에지는 상술된 바와 같이 5°이하의 매우 작은 테이퍼 각도를 가지므로, 그 막 두께가 분포를 갖는다. 막 두께 분포에 대응하여, 제 3 도핑의 결과로 반도체층에서 구해지는 불순물 농도에는 약간의 분포 가 또한 발생된다; 그러나, 이는 제 1 바람직한 실시예에서 발생되는 Loff 영역 및 Lov 영역 사이의 불순물 농도에서의 차이 보다 더 작다.
본 바람직한 실시예에서는 불순물로 인이 선택되어 3.5x1012 atoms/cm2의 선량 및 90kV의 가속 전압으로 도핑되었고, 그에 의해 소스 및 드레인 영역(908) 보다 더 낮은 불순물 농도를 갖는 n-형 LDD 영역(909)이 반도체층(909)에 형성된다.
이어서, 제 4 건식 에칭이 실행된다. 제 3 형상의 게이트 전극층(905C)이 에칭되어 제 4 형상의 게이트 전극층(905D)을 형성한다.
제 3 형상의 게이트 전극층(905C)의 에지는 테이퍼링 형상을 갖고, 건식 에칭이 이방성으로 실행됨으로서, 제 3 형상의 TaN 막 게이트 전극층은 에지로부터 제 3 형상의 게이트 전극층(906C)과 오버랩되는 위치까지 점차적으로 에칭되므로, 이와 같이 형성된 제 4 형상의 게이트 전극층(905D)의 폭은 제 3 형상의 게이트 전극층(905C) 보다 더 좁아진다.
제 4 건식 에칭의 결과로, 모두가 제 3 형상의 게이트 전극층(905C)과 오버랩되는 LDD 영역(909) 부분은 제 4 형상의 게이트 전극 외부에 위치하게 된다. 결과적으로, LDD 영역(909)은 Loff 영역(910) 및 Lov 영역(911)이 된다.
그러나, TaN 막 게이트 전극층이 매우 작은 테이퍼 각도를 갖는 박막이기 때문에, 높은 에칭 비율을 제공하게 되는 에칭 조건이 사용되면, TaN 막이 완전히 에칭되어 버릴 가능성이 있다.
본 바람직한 실시예에서는 제 4 건식 에칭이 평행하고 평평한 플레이트형 RIE 건식 에칭 장치를 사용하여 실행되었고, 6.7Pa의 챔버 압력, 800W의 RF 전력, 및 에칭 기체 CHF3의 35sccm 흐름을 사용하였다. 여기서는 특별히 RIE 건식 에칭 장치가 사용될 필요는 없고, 다른 방법으로 ICP 건식 에칭 장치가 사용될 수 있다.
이때, 제 3 형상의 게이트 전극층(905C)과 오버랩되지 않은 대부분 모든 게이트 절연막(904C)은 제 4 건식 에칭에서 에칭되지만, 이 게이트 절연막이 완전히 에칭되더라도, 이는 반도체 디바이스의 제작에 문제를 일으키지 않는다. 그 이유는 CHF3가 에칭 기체로 사용되기 때문에, 반도체층의 실리콘에 대해 게이트 절연막이 선택적으로 에칭될 수 있기 때문이다. 또한, 반도체층과 중간 상호연결을 연결시키기 위한 접촉 홀이 형성될 때, CHF3와 같이, 제 1 바람직한 실시예에서 제 1 층간 절연막인 질산화실리콘막의 에칭시 조건이 사용될 수 있기 때문에, 질산화실리콘막이 선택적으로 에칭된다.
CHF3와 이러한 종류의 에칭에서 TaN 막의 에칭이 불충분할 때, 에칭은 CHF3로의 에칭이 실행되기 이전에 TaN 막을 미리 에칭하도록 Cl2, CF4, 및 O2의 에칭 기체를 사용하여 5 내지 20초 동안 에칭이 실행될 수 있다.
제 4 건식 에칭 이후에는 포토레지스트(907)가 제거된다.
본 바람직한 실시예를 제 1 바람직한 실시예에 적용함으로써, 제 1 바람직한 실시예에서와 같이, 5개 마스크를 사용하여 Loff 영역 및 Lov 영역을 갖는 반도체 디바이스를 만드는 것이 가능하고, Loff 영역 및 Lov 영역의 불순물 농도가 똑같은 반 도체 디바이스를 만드는 것이 가능하다.
비록 하단층으로 질화탄탈을 갖고 상단층으로 텅스텐을 갖는 게이트 전극 구조의 예를 사용해 설명이 주어졌지만, 게이트 구조는 이에 제한되지 않고, 텅스텐, 탄탈, 티타늄, 몰리브덴, 은, 구리 등으로부터 선택된 원소, 이들 원소를 구성성분으로 갖는 질화물, 또는 이들 중의 원소를 조합한 합금으로 구성된 층이 적절하게 선택될 수 있다.
제 4 바람직한 실시예
본 바람직한 실시예에서는 도 9a 내지 도 9e를 참고로, 제 3 바람직한 실시예에서 건식 에칭에 의해 게이트 전극을 형성할 때 게이트 절연막에 대해 더 높은 선택도를 얻도록 에칭 기체로 SF6를 사용하는 방법이 설명된다. 게이트 전극을 형성하는 단계 이외에 본 바람직한 실시예의 단계는 제 3 바람직한 실시예 및 제 1 바람직한 실시예에서와 정확하게 똑같으므로, 여기서는 다시 설명되지 않는다.
제 3 바람직한 실시예에서와 똑같은 방법으로, 유리 기판(901)에는 절연막(902), 결정질 아일랜드-형상의 반도체층(903), 게이트 절연막(904), 제 1 도전막(905), 및 제 2 도전막(906)이 형성되고, 그 위에는 포토레지스트 마스크(907)가 형성된다.
제 3 바람직한 실시예에서와 같이, 게이트 전극의 하단층으로는 TaN 막이 사용되었고, 상단층으로는 W 막이 사용되었다. 제 3 바람직한 실시예에서와 같이, ICP 플라스마 소스를 갖는 건식 에칭 장치 또는 RIE 건식 에칭 장치가 게이트 전극 의 건식 에칭에 사용되었다.
제 1 건식 에칭이 실행된다. 에칭은 Cl2, CF4, 및 O2를 에칭 기체로 사용하여 실행되고; 500W의 ICP 전력; 150W의 바이어스 전력; 1.0Pa의 에칭 챔버 압력을 사용하고, 기체 Cl2, CF4, 및 O2의 각 흐름은 각각 25sccm, 25sccm, 및 10sccm이다.
이때, W 막 게이트 전극층은 선택적으로 에칭되어, 에지에 형성된 테이퍼 각도 26°의 테이퍼링 형상을 갖는 제 1 형상의 게이트 전극층(906A)이 구해진다. TaN 막 게이트 전극층은 W 막의 오버 에칭의 결과로 약 13 내지 14nm 만큼 에칭되지만, 기판의 전체 표면에 걸쳐 주어져 유지되어 제 1 형상의 게이트 전극층(905A)을 구성한다.
이때, 제 1 형상의 게이트 전극층(905A)이 기판의 전체 표면에 걸쳐 주어지기 때문에, 게이트 절연막은 에칭되지 않고 제 1 형상의 게이트 전극층(904A)을 유지한다.
제 1 건식 에칭에서는 다른 방법으로 Cl2, SF6, 및 O2가 에칭 기체로 사용될 수 있다.
이어서, 레지스트 마스크가 제거되지 않고, 제 2 건식 에칭이 실행된다. 에칭 기체로는 Cl2 및 SF6가 사용되었고; ICP 전력은 500W; 바이어스 전력은 10W; 에칭 챔버 압력은 1.3Pa로 이루어졌고; 기체 Cl2 및 SF6의 흐름은 각각 10sccm 및 50sccm으로 이루어진다. 제 1 형상의 게이트 전극층(905A) 및 제 1 형상의 게이트 전극층(906B)은 동시에 에칭되어 제 2 형상의 게이트 전극층(905B, 906B)을 형성한다.
이때, W 막 이외에 위치하는 제 1 도전막(905A) 부분은 약 8초 동안 에칭된다. 그 이후에는 TaN 막의 에칭 잔류물을 완전히 제거하도록 15초 동안 오버 에칭이 실행된다. 이 오버 에칭에서는 게이트 전극층(905A) 아래에 있는 게이트 절연막(904A)이 3.2nm 만큼 에칭되어 제 2 형상의 게이트 절연막(904B)이 된다.
다음에는 제 2 도핑이 실행된다. 여기서, 제 1 도핑은 반도체층의 형성 이후에 TFT의 한계값 특징을 제어하도록 채널 영역에서 실행되는 도핑으로 취해진다.
n형을 제공하는 불순물을 도핑함으로써, 반도체층(908)에는 소스 및 드레인 영역이 형성된다. 본 바람직한 실시예에서는 불순물로 인이 선택되었고 1.5x1015 atoms/cm2 및 80kV의 가속 전압으로 도핑되었다.
다음에는 제 3 건식 에칭이 실행된다. 여기서는 또한 ICP 건식 에칭 장치가 사용되고, 레지스트 마스크를 제거하지 않고 건식 에칭이 실행된다. 에칭 기체로는 Cl2, SF6, 및 O2가 사용되었고; ICP 전력은 500W; 바이어스 전력은 10W; 에칭 챔버 압력은 1.3Pa로 이루어졌고, 기체 Cl2, SF6, 및 O2의 각 흐름은 각각 20sccm이다.
바이어스 전력이 제 1 건식 에칭에서 보다 더 작은 결과로, W 막 게이트 전극층은 선택적으로 에칭되어, 제 1 및 제 2 형상에서 보다 더 큰 테이퍼 각도를 갖는 제 3 형상의 게이트 전극층(906C)이 구해진다.
TaN 막 게이트 전극층은 전혀 에칭되지 않고 그대로 유지되지만, W 막이 채널 길이 방향으로 에칭됨에 따라 노출되는 TaN 막은 에지로부터 점차적으로 에칭되어 5°이하의 매우 작은 테이퍼 각도를 갖는 제 3 형상(905C)인 것으로 가정된다.
이때, TaN 막 게이트 전극층 이외에 위치하는 제 2 형상의 게이트 절연막(904B) 부분은 37.3 만큼 에칭되어, 제 3 형상의 게이트 절연막(904C)이 형성된다. 지금까지 실행된 에칭의 결과로, 게이트 절연막은 40.5nm 만큼 에칭되었다.
제 3 바람직한 실시예에서는 게이트 절연막이 제 1, 제 2, 및 제 3 에칭에서 약 64.4nm 만큼 에칭된 반면, 본 바람직한 실시예에서는 SF6를 사용함으로써, 게이트 절연막이 약 42% 만큼 에칭되는 양을 감소시키는 것이 가능하다.
다음에는 제 3 도핑이 실행된다. 제 3 형상의 게이트 전극층(906C)을 마스크로 사용하여, n형을 제공하는 불순물은 게이트 전극층(905C)을 통해 W 막 게이트 전극층과 오버랩되지 않지만 TaN 막 게이트 전극층과 오버랩되는 반도체층(909) 부분으로 도핑된다.
제 3 형상의 게이트 전극층(905C)의 에지는 상술된 바와 같이 5°이하의 매우 작은 테이퍼 각도를 가지므로, 그 막 두께가 분포를 갖는다. 막 두께 분포에 대응하여, 제 3 도핑의 결과로 반도체층에서 구해지는 불순물 농도에는 약간의 분포가 또한 발생된다; 그러나, 이는 제 1 바람직한 실시예에서 발생되는 Loff 영역 및 Lov 영역 사이의 불순물 농도에서의 차이 보다 더 작다.
본 바람직한 실시예에서는 불순물로 인이 선택되어 3.5x1012 atoms/cm2의 선 량 및 90kV의 가속 전압으로 도핑되었고, 그에 의해 소스 및 드레인 영역(908) 보다 더 낮은 불순물 농도를 갖는 n-형 LDD 영역(909)이 반도체층(909)에 형성된다.
이어서, 제 4 건식 에칭이 실행된다. 제 3 형상의 게이트 전극층(905C)이 에칭되어 제 4 형상의 게이트 전극층(905D)을 형성한다.
제 3 형상의 게이트 전극층(905C)의 에지는 테이퍼링 형상을 갖고, 건식 에칭이 이방성으로 실행됨으로서, 제 3 형상의 TaN 막 게이트 전극층은 에지로부터 제 3 형상의 게이트 전극층(906C)과 오버랩되는 위치까지 점차적으로 에칭되므로, 이와 같이 형성된 제 4 형상의 게이트 전극층(905D)의 폭은 제 3 형상의 게이트 전극층(905C) 보다 더 좁아진다.
제 4 건식 에칭의 결과로, 모두가 제 3 형상의 게이트 전극층(905C)과 오버랩되는 LDD 영역(909) 부분은 제 4 형상의 게이트 전극 외부에 위치하게 된다. 결과적으로, LDD 영역(909)은 Loff 영역(910) 및 Lov 영역(911)이 된다.
그러나, 게이트 전극층(905C)이 매우 작은 테이퍼 각도를 갖는 박막(TaN 막)이기 때문에, 높은 에칭 비율을 제공하게 되는 에칭 조건이 사용되면, 게이트 전극층(905C)이 완전히 에칭되어 버릴 가능성이 있다.
본 바람직한 실시예에서는 제 4 건식 에칭이 평행하고 평평한 플레이트형 RIE 건식 에칭 장치를 사용하여 실행되었고, 6.7Pa의 챔버 압력, 800W의 RF 전력, 및 에칭 기체 CHF3의 35sccm 흐름을 사용하였다.
이때, 제 3 형상의 게이트 전극층(905C)과 오버랩되지 않은 대부분 모든 게 이트 절연막(904C)은 제 4 건식 에칭에서 에칭되지만, 이 게이트 절연막이 완전히 에칭되더라도, 이는 반도체 디바이스의 제작에 문제를 일으키지 않는다. 그 이유는 CHF3가 에칭 기체로 사용되기 때문에, 반도체층(실리콘)에 대해 게이트 절연막이 선택적으로 에칭될 수 있기 때문이다. 또한, 반도체층과 중간 상호연결을 연결시키기 위한 접촉 홀이 형성될 때, CHF3와 같이, 제 1 바람직한 실시예에서 제 1 층간 절연막인 질산화실리콘막의 에칭시 조건이 사용될 수 있기 때문에, 질산화실리콘막이 선택적으로 에칭된다.
CHF3와 이러한 종류의 에칭에서 TaN 막의 에칭이 불충분할 때, 에칭은 CHF3로의 에칭이 실행되기 이전에 TaN 막을 미리 에칭하도록 Cl2, CF4, 및 O2의 에칭 기체를 사용하여 5 내지 20초 동안 에칭이 실행될 수 있다.
CF4 대신에 SF6이 사용될 수 있다.
제 4 건식 에칭 이후에는 포토레지스트(907)가 제거된다.
이 방법을 사용함으로써, 제 3 바람직한 실시예에서와 같이, 똑같은 형상의 게이트 전극을 형성하는 것이 가능하고, 게이트 절연막이 제 3 건식 에칭의 종료시 에칭된 양이 40.5nm 이하로 유지되었다.
비록 하단층으로 질화탄탈을 갖고 상단층으로 텅스텐을 갖는 게이트 전극 구조의 예를 사용해 설명이 주어졌지만, 게이트 구조는 이에 제한되지 않고, 텅스텐, 탄탈, 티타늄, 몰리브덴, 은, 구리 등으로부터 선택된 원소, 이들 원소를 구성성분 으로 갖는 질화물, 또는 이들 중의 원소를 조합한 합금으로 구성된 층이 적절하게 선택될 수 있다.
본 발명을 사용함으로써, GOLD 구조를 갖는 TFT를 자체 정렬하여 제작하고 이러한 종류의 TFT를 만드는데 필요한 제작 단계의 수와 마스크의 수를 줄이는 것이 가능하다. 이러한 TFT를 갖춘 반도체 디바이스의 특징은 개선된다; 그 제작 비용이 감소되고; 디바이스를 제작하는데 필요한 시간이 단축될 수 있고; 또한 산출량이 개선될 수 있다.
본 발명을 통하여, 5개의 마스크만을 사용하여 GOLD 구조를 갖춘 n-채널 TFT 및 p-채널 TFT를 제작하는 것이 가능하다.
제 5 바람직한 실시예
상술된 실시예 1 또는 2를 실시하여 형성된 TFT는 다양한 전기광학 디바이스(능동 매트릭스 액정 디스플레이, 능동 매트릭스 EL 디스플레이, 능동 매트릭스 EC 디스플레이)에 사용된다. 즉, 본 발명은 전기광학 디바이스를 디스플레이 부분에 포함하는 모든 전자 장비에 적용될 수 있다.
다음은 이러한 전자 장비의 예로 주어질 수 있다: 비디오 카메라; 디지털 카메라; 프로젝터(projector); 두부 장착형 디스플레이(고글형 디스플레이); 카 네비게이션(car navigation) 시스템; 자동차 오디오 시스템; 개인용 컴퓨터; 휴대용 정보 단말기(이동 컴퓨터, 이동 전화기, 또는 전자 서적과 같은). 이러한 전자 장비의 예는 도 10, 도 11, 및 도 12에 도시된다.
도 10a는 메인 본체(2001), 영상 입력부(2002), 디스플레이부(2003), 키 보 드(2004) 등을 포함하는 개인용 컴퓨터를 설명한다. 본 발명은 디스플레이부(2003)에 적용될 수 있다.
도 10b는 메인 본체(2101), 디스플레이부(2102), 오디오 입력부(2103), 동작 스위치(2104), 배터리(2105), 영상 수신부(2106) 등을 포함하는 비디오 카메라를 설명한다. 본 발명은 디스플레이부(2102)에 적용될 수 있다.
도 10c는 메인 본체(2201), 카메라부(2202), 영상 수신부(2203), 동작 스위치(2204), 디스플레이부(2205) 등을 포함하는 이동 컴퓨터를 설명한다. 본 발명은 디스플레이부(2205)에 적용될 수 있다.
도 10d는 메인 본체(2301), 디스플레이부(2302), 및 지지부(arm section)(2303)를 포함하는 고글형 디스플레이를 설명한다. 본 발명은 디스플레이부(2302)에 적용될 수 있다.
도 10e는 프로그램을 기록하는 기록 매체(이후 기록 매체라 칭하여지는)를 사용하는 플레이어(player)를 설명하는 것으로, 메인 본체(2401), 디스플레이부(2402), 스피커부(2403), 기록 매체(2404), 및 동작 스위치(2405)를 포함한다. 이 플레이어는 DVD(digital versatile disc), CD 등을 기록 매체로 사용하고, 음악 감상, 영화 감상, 게임, 및 인터넷에 사용될 수 있다. 본 발명은 디스플레이부(2402)에 적용될 수 있다.
도 10f는 메인 본체(2501), 디스플레이부(2502), 뷰 파인터(view finder)부(2503), 동작 스위치(2504), 및 영상 수신부(도면에 도시되지 않은)를 포함하는 디지털 카메라를 설명한다. 본 발명은 디스플레이부(2502)에 적용될 수 있다.
도 11a는 프로젝션(projection) 디바이스(2601) 및 화면(2602)을 포함하는 전방형 프로젝터이다. 본 발명은 프로젝션 디바이스(2601) 일부와 다른 구동 회로로 구성된 액정 디스플레이 디바이스(2808)에 적용될 수 있다.
도 11b는 메인 본체(2701), 프로젝션 디바이스(2702), 미러(mirror)(2703), 및 화면(27004)을 포함하는 후방형 프로젝터이다. 본 발명은 프로젝션 디바이스(2702) 일부와 다른 구동 회로로 구성된 액정 디스플레이 디바이스(2808)에 적용될 수 있다.
도 11c는 도 11a 및 도 11b의 프로젝션 디바이스(2601, 2702)의 구조예를 도시하는 도면이다. 프로젝션 디바이스(2601, 2702)는 광학적 광원 시스템(2801); 미러(2802, 2804 내지 2806); 2색성 미러(2803); 프리즘(2807); 액정 디스플레이 디바이스(2808); 위상 미분 플레이트(2809); 및 프로젝션 광학 시스템(2810)을 구비한다. 프로젝션 광학 시스템(2810)은 프로젝션 렌즈를 갖는 다수의 광학 렌즈를 구비한다. 비록 본 발명은 3-플레이트형의 예를 도시하지만, 본 발명은 이러한 예에 제한되지 않고, 예를 들면 단일 플레이트형도 사용될 수 있다. 또한, 작동자는 도 11c에서 화살표로 도시된 광학 경로에 광학 렌즈, 빛을 분극화하는 기능을 갖춘 막, 위상차를 조정하는 막, 및 IR 막 등을 적절하게 배치할 수 있다.
도 11d는 도 11c의 광학적 광원 시스템(2801)의 구조예를 도시하는 도면이다. 본 실시예에서, 광학적 광원 시스템(2801)은 반사기(2811); 광원(2812); 렌즈 어레이(array)(2813, 2814); 분극기 변환 소자(2815); 및 콘덴서(condenser) 렌즈(2816)를 구비한다. 도 11d에 도시된 광학적 광원 시스템은 단순히 한 예로, 그 구조가 본 예에 제한되지 않음을 주목한다. 예를 들어, 작동자는 광학 렌즈, 빛을 분극화하는 기능을 갖춘 막, 위상차를 조정하는 막, 및 IR 막 등을 적절하게 배치할 수 있다.
도 11에 도시된 프로젝터에서는 전송형 전기광학 디바이스가 사용되는 경우를 설명하고, 반사형 전기광학 디바이스 및 EL 디스플레이 디바이스는 설명되지 않는다.
도 12a는 메인 본체(2901), 음성 출력부(2902), 음성 입력부(2903), 디스플레이부(2904), 동작 스위치(2905), 및 안테나(2906)를 포함하는 휴대용 전화기이다. 본 발명은 디스플레이부(2904)에 적용될 수 있다.
도 12b는 메인 본체(3001), 디스플레이부(3002, 3003), 메모리 매체(3004), 동작 스위치(3005), 및 안테나(3006)를 포함하는 휴대용 전자 서적이다. 본 발명은 디스플레이부(3002, 3003)에 적용될 수 있다.
도 12c는 메인 본체(3101), 받침대(3102), 및 디스플레이부(3103) 등을 포함하는 디스플레이다. 본 발명은 디스플레이부(3103)에 적용될 수 있다. 본 발명의 디스플레이는 특히 마주 대하는 모서리로 10 인치 보다 크거나 같은(특별히 30 인치 보다 크거나 같은) 디스플레이와 같이, 대형 크기의 화면에 유리하다.
상술된 바와 같이, 본 발명의 응용 범위는 매우 넓고, 본 발명은 모든 분야의 전자 장비에 적용될 수 있다. 또한, 실시예 1 또는 2에 도시된 전자 장비의 임의의 구성은 실시예 5에서 사용될 수 있다.
본 발명에서는 광차폐 부분이 2개의 칼라층 R + B 또는 R + G로 구성된 적층 막으로부터 형성된다. 그 결과로, 본 발명에 따라, 흑색 매트릭스를 형성하는 단계가 생략될 수 있다.
본 발명을 사용함으로써, 자체 정렬되어 불순물 원소로 반도체층을 도핑함으로써 Loff 영역 및 Lov 영역을 형성하고, 그에 의해 요구되는 마스크의 수를 줄이고 이들 마스크의 형성과 연관된 문제점을 제거하는 것이 가능하다. 그래서, 반도체 디바이스의 제작 비용과 제작에 요구되는 시간을 줄이는 것이 가능하다.

Claims (47)

  1. 절연 표면 위에 형성된 반도체층, 상기 반도체층 위에 형성된 절연막 및 상기 절연막 위에 형성된 게이트 전극을 포함하는 반도체 디바이스를 제작하는 방법에 있어서,
    절연 표면 위에 반도체층을 형성하는 제 1 단계;
    상기 반도체층 위에 절연막을 형성하는 제 2 단계; 및
    제 1 도전층과, 상기 제 1 도전층의 에지에서의 테이퍼 각도(taper angle) 보다 큰 테이퍼 각도를 그 에지에서 갖는 제 2 도전층으로 구성된 게이트 전극을 상기 절연막 위에 형성하는 제 3 단계를 포함하는, 반도체 디바이스 제작 방법.
  2. 제 1 항에 있어서,
    상기 반도체층의 에지는 테이퍼링 형상(tapering shape)을 갖는, 반도체 디바이스 제작 방법.
  3. 제 1 항에 있어서,
    상기 제 2 도전층의 폭은 상기 제 1 도전층의 폭 보다 좁은, 반도체 디바이스 제작 방법.
  4. 제 1 항에 있어서,
    상기 제 3 단계에서, 상기 게이트 전극은 염소계 기체 및 불소계 기체 또는 염소계 기체, 불소계 기체 및 O2를 사용하여 건식 에칭을 실행하고, 이어서 염소계 기체, 불소계 기체 및 O2를 사용하여 건식 에칭을 실행함으로써 형성되는, 반도체 디바이스 제작 방법.
  5. 제 4 항에 있어서,
    상기 염소계 기체는 Cl2, BCL3, SiCl4, 및 CCl4로 구성된 그룹에서 선택된 기체인, 반도체 디바이스 제작 방법.
  6. 제 4 항에 있어서,
    상기 불소계 기체는 CF4, SF6, 및 NF3로 구성된 그룹에서 선택된 기체인, 반도체 디바이스 제작 방법.
  7. 반도체 디바이스에 있어서,
    절연 표면 위에 제공된 반도체층;
    상기 반도체층 위에 제공된 절연막; 및
    상기 절연막 위에 제공된 게이트 전극을 포함하고,
    상기 게이트 전극은 하단층을 구성하는 제 1 도전층, 및 상단층을 구성하며 상기 제 1 도전층의 에지에서의 테이퍼 각도보다 큰 테이퍼 각도를 그 에지에서 갖 는 제 2 도전층으로 구성된 층 구조를 갖고,
    상기 반도체층은 상기 제 2 도전층과 오버랩되는 채널-형성 영역을 갖고, 상기 제 1 도전층과 오버랩되는 LDD 영역을 갖고, 소스 영역을 갖고, 드레인 영역을 갖는, 반도체 디바이스.
  8. 제 7 항에 있어서,
    상기 반도체층의 에지는 테이퍼링 형상을 갖는, 반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 반도체층의 에지는 상기 게이트 전극과 상기 반도체층 사이에 제공되는 절연막에 의해 덮여지는, 반도체 디바이스.
  10. 제 9 항에 있어서,
    상기 절연막은 상기 게이트 전극 부근에서 테이퍼링 형상을 갖는, 반도체 디바이스.
  11. 제 7 항에 있어서,
    상기 반도체 디바이스는 개인용 컴퓨터, 비디오 카메라, 이동 컴퓨터, 고글형 디스플레이, 기록 매체를 사용하는 플레이어, 디지털 카메라, 전방형 프로젝터, 후방형 프로젝터, 휴대용 전화 및 휴대용 전자 서적으로 구성된 그룹에서 선택된 것에 통합되는, 반도체 디바이스.
  12. 디스플레이 디바이스에 있어서,
    절연 표면 위에 제공된 반도체층;
    상기 반도체층 위에 제공된 절연막; 및
    상기 절연막 위에 제공된 게이트 전극을 포함하고,
    상기 게이트 전극은 하단층을 구성하는 제 1 도전층, 및 상단층을 구성하며 상기 제 1 도전층의 에지에서의 테이퍼 각도보다 큰 테이퍼 각도를 그 에지에서 갖는 제 2 도전층으로 구성된 층 구조를 갖고,
    상기 반도체층은 상기 제 2 도전층과 오버랩되는 채널-형성 영역을 갖고, 상기 제 1 도전층과 오버랩되는 LDD 영역을 갖고, 소스 영역을 갖고, 드레인 영역을 갖는, 디스플레이 디바이스.
  13. 제 12 항에 있어서,
    상기 반도체층의 에지는 테이퍼링 형상을 갖는, 디스플레이 디바이스.
  14. 제 13 항에 있어서,
    상기 반도체층의 에지는 상기 게이트 전극과 상기 반도체층 사이에 제공되는 절연막에 의해 덮여지는, 디스플레이 디바이스.
  15. 제 14 항에 있어서,
    상기 절연막은 상기 게이트 전극 부근에서 테이퍼링 형상을 갖는, 디스플레이 디바이스.
  16. 제 12 항에 있어서,
    상기 디스플레이 디바이스는 개인용 컴퓨터, 비디오 카메라, 이동 컴퓨터, 고글형 디스플레이, 기록 매체를 사용하는 플레이어, 디지털 카메라, 전방형 프로젝터, 후방형 프로젝터, 휴대용 전화 및 휴대용 전자 서적으로 구성된 그룹에서 선택된 것에 통합되는, 디스플레이 디바이스.
  17. 액정 디스플레이 디바이스에 있어서,
    절연 표면 위에 제공된 반도체층;
    상기 반도체층 위에 제공된 절연막; 및
    상기 절연막 위에 제공된 게이트 전극을 포함하고,
    상기 게이트 전극은 하단층을 구성하는 제 1 도전층, 및 상단층을 구성하며 상기 제 1 도전층의 에지에서의 테이퍼 각도보다 큰 테이퍼 각도를 그 에지에서 갖는 제 2 도전층으로 구성된 층 구조를 갖고,
    상기 반도체층은 상기 제 2 도전층과 오버랩되는 채널-형성 영역을 갖고, 상기 제 1 도전층과 오버랩되는 LDD 영역을 갖고, 소스 영역을 갖고, 드레인 영역을 갖는, 액정 디스플레이 디바이스.
  18. 제 17 항에 있어서,
    상기 반도체층의 에지는 테이퍼링 형상을 갖는, 액정 디스플레이 디바이스.
  19. 제 18 항에 있어서,
    상기 반도체층의 에지는 상기 게이트 전극과 상기 반도체층 사이에 제공되는 절연막에 의해 덮여지는, 액정 디스플레이 디바이스.
  20. 제 19 항에 있어서,
    상기 절연막은 상기 게이트 전극 부근에서 테이퍼링 형상을 갖는, 액정 디스플레이 디바이스.
  21. 제 17 항에 있어서,
    상기 액정 디스플레이 디바이스는 개인용 컴퓨터, 비디오 카메라, 이동 컴퓨터, 고글형 디스플레이, 기록 매체를 사용하는 플레이어, 디지털 카메라, 전방형 프로젝터, 후방형 프로젝터, 휴대용 전화 및 휴대용 전자 서적으로 구성된 그룹에서 선택된 것에 통합되는, 액정 디스플레이 디바이스.
  22. EL 디스플레이 디바이스에 있어서,
    절연 표면 위에 제공된 반도체층;
    상기 반도체층 위에 제공된 절연막; 및
    상기 절연막 위에 제공된 게이트 전극을 포함하고,
    상기 게이트 전극은 하단층을 구성하는 제 1 도전층, 및 상단층을 구성하며 상기 제 1 도전층의 에지에서의 테이퍼 각도보다 큰 테이퍼 각도를 그 에지에서 갖는 제 2 도전층으로 구성된 층 구조를 갖고,
    상기 반도체층은 상기 제 2 도전층과 오버랩되는 채널-형성 영역을 갖고, 상기 제 1 도전층과 오버랩되는 LDD 영역을 갖고, 소스 영역을 갖고, 드레인 영역을 갖는, EL 디스플레이 디바이스.
  23. 제 22 항에 있어서,
    상기 반도체층의 에지는 테이퍼링 형상을 갖는, EL 디스플레이 디바이스.
  24. 제 23 항에 있어서,
    상기 반도체층의 에지는 상기 게이트 전극과 상기 반도체층 사이에 제공되는 절연막에 의해 덮여지는, EL 디스플레이 디바이스.
  25. 제 24 항에 있어서,
    상기 절연막은 상기 게이트 전극 부근에서 테이퍼링 형상을 갖는, EL 디스플레이 디바이스.
  26. 제 22 항에 있어서,
    상기 EL 디스플레이 디바이스는 개인용 컴퓨터, 비디오 카메라, 이동 컴퓨터, 고글형 디스플레이, 기록 매체를 사용하는 플레이어, 디지털 카메라, 전방형 프로젝터, 후방형 프로젝터, 휴대용 전화 및 휴대용 전자 서적으로 구성된 그룹에서 선택된 것에 통합되는, EL 디스플레이 디바이스.
  27. 반도체 디바이스에 있어서,
    절연 표면 위에 제공된 반도체층;
    상기 반도체층 위에 제공된 절연막; 및
    상기 절연막 위에 제공된 게이트 전극을 포함하고,
    상기 게이트 전극은 테이퍼링된 측면 에지를 갖고,
    상기 반도체층은 채널-형성 영역, 소스 영역 및 드레인 영역을 포함하고,
    상기 반도체층은 상기 채널-형성 영역과 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나 사이에 제공된 LDD 영역을 더 포함하고,
    상기 LDD 영역은 제 1 영역 및 제 2 영역을 포함하고,
    상기 LDD 영역의 제 1 영역은 상기 게이트 전극과 오버랩되며,
    상기 LDD 영역의 제 2 영역은 상기 게이트 전극의 외부에 제공되는, 반도체 디바이스.
  28. 반도체 디바이스에 있어서,
    절연 표면 위에 제공된 반도체층;
    상기 반도체층 위에 제공된 절연막; 및
    상기 절연막 위에 제공된 게이트 전극을 포함하고,
    상기 게이트 전극은 테이퍼링된 측면 에지를 갖고,
    상기 반도체층은 채널-형성 영역, 소스 영역 및 드레인 영역을 포함하고,
    상기 반도체층은 상기 채널-형성 영역과 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나 사이에 제공된 LDD 영역을 더 포함하고,
    상기 LDD 영역은 제 1 영역 및 제 2 영역을 포함하고,
    상기 LDD 영역의 제 1 영역은 상기 게이트 전극과 오버랩되고,
    상기 LDD 영역의 제 2 영역은 상기 게이트 전극의 외부에 제공되며,
    상기 반도체층은 테이퍼링된 측면 에지를 갖는, 반도체 디바이스.
  29. 반도체 디바이스에 있어서,
    절연 표면 위에 제공된 반도체층;
    상기 반도체층 위에 제공된 절연막; 및
    상기 절연막 위에 제공된 게이트 전극을 포함하고,
    상기 게이트 전극은 하단층을 구성하는 제 1 도전층 및 상단층을 구성하는 제 2 도전층을 포함하고, 상기 제 2 도전층은 상기 제 1 도전층 위에 제공되고,
    상기 하단층을 구성하는 상기 제 1 도전층은 그 에지에서 60°이하의 테이퍼 각도를 갖고,
    상기 상단층을 구성하는 상기 제 2 도전층은 그 에지에서 45°이상 80°이하의 테이퍼 각도를 갖고,
    상기 반도체층은 채널-형성 영역, 소스 영역 및 드레인 영역을 포함하고,
    상기 반도체층은 상기 채널-형성 영역과 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나 사이에 제공된 LDD 영역을 더 포함하고,
    상기 LDD 영역은 제 1 영역 및 제 2 영역을 포함하고,
    상기 LDD 영역의 제 1 영역은 상기 게이트 전극과 오버랩되며,
    상기 LDD 영역의 제 2 영역은 상기 게이트 전극의 외부에 제공되는, 반도체 디바이스.
  30. 반도체 디바이스에 있어서,
    절연 표면 위에 제공된 반도체층;
    상기 반도체층 위에 제공된 절연막; 및
    상기 절연막 위에 제공된 게이트 전극을 포함하고,
    상기 게이트 전극은 테이퍼링된 측면 에지를 갖고,
    상기 반도체층은 채널-형성 영역, 소스 영역 및 드레인 영역을 포함하고,
    상기 반도체층은 상기 채널-형성 영역과 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나 사이에 제공된 LDD 영역을 더 포함하고,
    상기 LDD 영역은 제 1 영역 및 제 2 영역을 포함하고,
    상기 LDD 영역의 제 1 영역은 상기 게이트 전극과 오버랩되고,
    상기 LDD 영역의 제 2 영역은 상기 게이트 전극의 외부에 제공되며,
    상기 LDD 영역의 제 1 영역 및 제 2 영역은 동일한 불순물 농도를 갖는, 반도체 디바이스.
  31. 디스플레이 디바이스를 포함하는 카메라에 있어서,
    상기 디스플레이 디바이스는:
    절연 표면 위에 제공된 반도체층;
    상기 반도체층 위에 제공된 절연막; 및
    상기 절연막 위에 제공된 게이트 전극을 포함하고,
    상기 게이트 전극은 테이퍼링된 측면 에지를 갖고,
    상기 반도체층은 채널-형성 영역, 소스 영역 및 드레인 영역을 포함하고,
    상기 반도체층은 상기 채널-형성 영역과 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나 사이에 제공된 LDD 영역을 더 포함하고,
    상기 LDD 영역은 제 1 영역 및 제 2 영역을 포함하고,
    상기 LDD 영역의 제 1 영역은 상기 게이트 전극과 오버랩되며,
    상기 LDD 영역의 제 2 영역은 상기 게이트 전극의 외부에 제공되는, 디스플레이 디바이스를 포함하는 카메라.
  32. 디스플레이 디바이스를 포함하는 카메라에 있어서,
    상기 디스플레이 디바이스는:
    절연 표면 위에 제공된 반도체층;
    상기 반도체층 위에 제공된 절연막; 및
    상기 절연막 위에 제공된 게이트 전극을 포함하고,
    상기 게이트 전극은 테이퍼링된 측면 에지를 갖고,
    상기 반도체층은 채널-형성 영역, 소스 영역 및 드레인 영역을 포함하고,
    상기 반도체층은 상기 채널-형성 영역과 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나 사이에 제공된 LDD 영역을 더 포함하고,
    상기 LDD 영역은 제 1 영역 및 제 2 영역을 포함하고,
    상기 LDD 영역의 제 1 영역은 상기 게이트 전극과 오버랩되고,
    상기 LDD 영역의 제 2 영역은 상기 게이트 전극의 외부에 제공되며,
    상기 반도체층은 테이퍼링된 측면 에지를 갖는, 디스플레이 디바이스를 포함하는 카메라.
  33. 디스플레이 디바이스를 포함하는 카메라에 있어서,
    상기 디스플레이 디바이스는:
    절연 표면 위에 제공된 반도체층;
    상기 반도체층 위에 제공된 절연막; 및
    상기 절연막 위에 제공된 게이트 전극을 포함하고,
    상기 게이트 전극은 하단층을 구성하는 제 1 도전층 및 상단층을 구성하는 제 2 도전층을 포함하고, 상기 제 2 도전층은 상기 제 1 도전층 위에 제공되고,
    상기 하단층을 구성하는 상기 제 1 도전층은 그 에지에서 60°이하의 테이퍼 각도를 갖고,
    상기 상단층을 구성하는 상기 제 2 도전층은 그 에지에서 45°이상 80°이하의 테이퍼 각도를 갖고,
    상기 반도체층은 채널-형성 영역, 소스 영역 및 드레인 영역을 포함하고,
    상기 반도체층은 상기 채널-형성 영역과 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나 사이에 제공된 LDD 영역을 더 포함하고,
    상기 LDD 영역은 제 1 영역 및 제 2 영역을 포함하고,
    상기 LDD 영역의 제 1 영역은 상기 게이트 전극과 오버랩되며,
    상기 LDD 영역의 제 2 영역은 상기 게이트 전극의 외부에 제공되는, 디스플레이 디바이스를 포함하는 카메라.
  34. 디스플레이 디바이스를 포함하는 카메라에 있어서,
    상기 디스플레이 디바이스는:
    절연 표면 위에 제공된 반도체층;
    상기 반도체층 위에 제공된 절연막; 및
    상기 절연막 위에 제공된 게이트 전극을 포함하고,
    상기 게이트 전극은 테이퍼링된 측면 에지를 갖고,
    상기 반도체층은 채널-형성 영역, 소스 영역 및 드레인 영역을 포함하고,
    상기 반도체층은 상기 채널-형성 영역과 상기 소스 영역 및 상기 드레인 영 역 중 적어도 하나 사이에 제공된 LDD 영역을 더 포함하고,
    상기 LDD 영역은 제 1 영역 및 제 2 영역을 포함하고,
    상기 LDD 영역의 제 1 영역은 상기 게이트 전극과 오버랩되고,
    상기 LDD 영역의 제 2 영역은 상기 게이트 전극의 외부에 제공되며,
    상기 LDD 영역의 제 1 영역 및 제 2 영역은 동일한 불순물 농도를 갖는, 디스플레이 디바이스를 포함하는 카메라.
  35. 디스플레이 디바이스를 포함하는 개인용 컴퓨터에 있어서,
    상기 디스플레이 디바이스는:
    절연 표면 위에 제공된 반도체층;
    상기 반도체층 위에 제공된 절연막; 및
    상기 절연막 위에 제공된 게이트 전극을 포함하고,
    상기 게이트 전극은 테이퍼링된 측면 에지를 갖고,
    상기 반도체층은 채널-형성 영역, 소스 영역 및 드레인 영역을 포함하고,
    상기 반도체층은 상기 채널-형성 영역과 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나 사이에 제공된 LDD 영역을 더 포함하고,
    상기 LDD 영역은 제 1 영역 및 제 2 영역을 포함하고,
    상기 LDD 영역의 제 1 영역은 상기 게이트 전극과 오버랩되며,
    상기 LDD 영역의 제 2 영역은 상기 게이트 전극의 외부에 제공되는, 디스플레이 디바이스를 포함하는 개인용 컴퓨터.
  36. 디스플레이 디바이스를 포함하는 개인용 컴퓨터에 있어서,
    상기 디스플레이 디바이스는:
    절연 표면 위에 제공된 반도체층;
    상기 반도체층 위에 제공된 절연막; 및
    상기 절연막 위에 제공된 게이트 전극을 포함하고,
    상기 게이트 전극은 테이퍼링된 측면 에지를 갖고,
    상기 반도체층은 채널-형성 영역, 소스 영역 및 드레인 영역을 포함하고,
    상기 반도체층은 상기 채널-형성 영역과 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나 사이에 제공된 LDD 영역을 더 포함하고,
    상기 LDD 영역은 제 1 영역 및 제 2 영역을 포함하고,
    상기 LDD 영역의 제 1 영역은 상기 게이트 전극과 오버랩되고,
    상기 LDD 영역의 제 2 영역은 상기 게이트 전극의 외부에 제공되며,
    상기 반도체층은 테이퍼링된 측면 에지를 갖는, 디스플레이 디바이스를 포함하는 개인용 컴퓨터.
  37. 디스플레이 디바이스를 포함하는 개인용 컴퓨터에 있어서,
    상기 디스플레이 디바이스는:
    절연 표면 위에 제공된 반도체층;
    상기 반도체층 위에 제공된 절연막; 및
    상기 절연막 위에 제공된 게이트 전극을 포함하고,
    상기 게이트 전극은 하단층을 구성하는 제 1 도전층 및 상단층을 구성하는 제 2 도전층을 포함하고, 상기 제 2 도전층은 상기 제 1 도전층 위에 제공되고,
    상기 하단층을 구성하는 상기 제 1 도전층은 그 에지에서 60°이하의 테이퍼 각도를 갖고,
    상기 상단층을 구성하는 상기 제 2 도전층은 그 에지에서 45°이상 80°이하의 테이퍼 각도를 갖고,
    상기 반도체층은 채널-형성 영역, 소스 영역 및 드레인 영역을 포함하고,
    상기 반도체층은 상기 채널-형성 영역과 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나 사이에 제공된 LDD 영역을 더 포함하고,
    상기 LDD 영역은 제 1 영역 및 제 2 영역을 포함하고,
    상기 LDD 영역의 제 1 영역은 상기 게이트 전극과 오버랩되며,
    상기 LDD 영역의 제 2 영역은 상기 게이트 전극의 외부에 제공되는, 디스플레이 디바이스를 포함하는 개인용 컴퓨터.
  38. 디스플레이 디바이스를 포함하는 개인용 컴퓨터에 있어서,
    상기 디스플레이 디바이스는:
    절연 표면 위에 제공된 반도체층;
    상기 반도체층 위에 제공된 절연막; 및
    상기 절연막 위에 제공된 게이트 전극을 포함하고,
    상기 게이트 전극은 테이퍼링된 측면 에지를 갖고,
    상기 반도체층은 채널-형성 영역, 소스 영역 및 드레인 영역을 포함하고,
    상기 반도체층은 상기 채널-형성 영역과 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나 사이에 제공된 LDD 영역을 더 포함하고,
    상기 LDD 영역은 제 1 영역 및 제 2 영역을 포함하고,
    상기 LDD 영역의 제 1 영역은 상기 게이트 전극과 오버랩되고,
    상기 LDD 영역의 제 2 영역은 상기 게이트 전극의 외부에 제공되며,
    상기 LDD 영역의 제 1 영역 및 제 2 영역은 동일한 불순물 농도를 갖는, 디스플레이 디바이스를 포함하는 개인용 컴퓨터.
  39. 디스플레이 디바이스를 포함하는 휴대용 정보 단말기에 있어서,
    상기 디스플레이 디바이스는:
    절연 표면 위에 제공된 반도체층;
    상기 반도체층 위에 제공된 절연막; 및
    상기 절연막 위에 제공된 게이트 전극을 포함하고,
    상기 게이트 전극은 테이퍼링된 측면 에지를 갖고,
    상기 반도체층은 채널-형성 영역, 소스 영역 및 드레인 영역을 포함하고,
    상기 반도체층은 상기 채널-형성 영역과 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나 사이에 제공된 LDD 영역을 더 포함하고,
    상기 LDD 영역은 제 1 영역 및 제 2 영역을 포함하고,
    상기 LDD 영역의 제 1 영역은 상기 게이트 전극과 오버랩되며,
    상기 LDD 영역의 제 2 영역은 상기 게이트 전극의 외부에 제공되는, 디스플레이 디바이스를 포함하는 휴대용 정보 단말기.
  40. 디스플레이 디바이스를 포함하는 휴대용 정보 단말기에 있어서,
    상기 디스플레이 디바이스는:
    절연 표면 위에 제공된 반도체층;
    상기 반도체층 위에 제공된 절연막; 및
    상기 절연막 위에 제공된 게이트 전극을 포함하고,
    상기 게이트 전극은 테이퍼링된 측면 에지를 갖고,
    상기 반도체층은 채널-형성 영역, 소스 영역 및 드레인 영역을 포함하고,
    상기 반도체층은 상기 채널-형성 영역과 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나 사이에 제공된 LDD 영역을 더 포함하고,
    상기 LDD 영역은 제 1 영역 및 제 2 영역을 포함하고,
    상기 LDD 영역의 제 1 영역은 상기 게이트 전극과 오버랩되고,
    상기 LDD 영역의 제 2 영역은 상기 게이트 전극의 외부에 제공되며,
    상기 반도체층은 테이퍼링된 측면 에지를 갖는, 디스플레이 디바이스를 포함하는 휴대용 정보 단말기.
  41. 디스플레이 디바이스를 포함하는 휴대용 정보 단말기에 있어서,
    상기 디스플레이 디바이스는:
    절연 표면 위에 제공된 반도체층;
    상기 반도체층 위에 제공된 절연막; 및
    상기 절연막 위에 제공된 게이트 전극을 포함하고,
    상기 게이트 전극은 하단층을 구성하는 제 1 도전층 및 상단층을 구성하는 제 2 도전층을 포함하고, 상기 제 2 도전층은 상기 제 1 도전층 위에 제공되고,
    상기 하단층을 구성하는 상기 제 1 도전층은 그 에지에서 60°이하의 테이퍼 각도를 갖고,
    상기 상단층을 구성하는 상기 제 2 도전층은 그 에지에서 45°이상 80°이하의 테이퍼 각도를 갖고,
    상기 반도체층은 채널-형성 영역, 소스 영역 및 드레인 영역을 포함하고,
    상기 반도체층은 상기 채널-형성 영역과 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나 사이에 제공된 LDD 영역을 더 포함하고,
    상기 LDD 영역은 제 1 영역 및 제 2 영역을 포함하고,
    상기 LDD 영역의 제 1 영역은 상기 게이트 전극과 오버랩되며,
    상기 LDD 영역의 제 2 영역은 상기 게이트 전극의 외부에 제공되는, 디스플레이 디바이스를 포함하는 휴대용 정보 단말기.
  42. 디스플레이 디바이스를 포함하는 휴대용 정보 단말기에 있어서,
    상기 디스플레이 디바이스는:
    절연 표면 위에 제공된 반도체층;
    상기 반도체층 위에 제공된 절연막; 및
    상기 절연막 위에 제공된 게이트 전극을 포함하고,
    상기 게이트 전극은 테이퍼링된 측면 에지를 갖고,
    상기 반도체층은 채널-형성 영역, 소스 영역 및 드레인 영역을 포함하고,
    상기 반도체층은 상기 채널-형성 영역과 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나 사이에 제공된 LDD 영역을 더 포함하고,
    상기 LDD 영역은 제 1 영역 및 제 2 영역을 포함하고,
    상기 LDD 영역의 제 1 영역은 상기 게이트 전극과 오버랩되고,
    상기 LDD 영역의 제 2 영역은 상기 게이트 전극의 외부에 제공되며,
    상기 LDD 영역의 제 1 영역 및 제 2 영역은 동일한 불순물 농도를 갖는, 디스플레이 디바이스를 포함하는 휴대용 정보 단말기.
  43. 디스플레이 디바이스를 포함하는 전자 장비에 있어서,
    상기 디스플레이 디바이스는:
    절연 표면 위에 제공된 반도체층;
    상기 반도체층 위에 제공된 절연막; 및
    상기 절연막 위에 제공된 게이트 전극을 포함하고,
    상기 게이트 전극은 테이퍼링된 측면 에지를 갖고,
    상기 반도체층은 채널-형성 영역, 소스 영역 및 드레인 영역을 포함하고,
    상기 반도체층은 상기 채널-형성 영역과 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나 사이에 제공된 LDD 영역을 더 포함하고,
    상기 LDD 영역은 제 1 영역 및 제 2 영역을 포함하고,
    상기 LDD 영역의 제 1 영역은 상기 게이트 전극과 오버랩되며,
    상기 LDD 영역의 제 2 영역은 상기 게이트 전극의 외부에 제공되는, 디스플레이 디바이스를 포함하는 전자 장비.
  44. 디스플레이 디바이스를 포함하는 전자 장비에 있어서,
    상기 디스플레이 디바이스는:
    절연 표면 위에 제공된 반도체층;
    상기 반도체층 위에 제공된 절연막; 및
    상기 절연막 위에 제공된 게이트 전극을 포함하고,
    상기 게이트 전극은 테이퍼링된 측면 에지를 갖고,
    상기 반도체층은 채널-형성 영역, 소스 영역 및 드레인 영역을 포함하고,
    상기 반도체층은 상기 채널-형성 영역과 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나 사이에 제공된 LDD 영역을 더 포함하고,
    상기 LDD 영역은 제 1 영역 및 제 2 영역을 포함하고,
    상기 LDD 영역의 제 1 영역은 상기 게이트 전극과 오버랩되고,
    상기 LDD 영역의 제 2 영역은 상기 게이트 전극의 외부에 제공되며,
    상기 반도체층은 테이퍼링된 측면 에지를 갖는, 디스플레이 디바이스를 포함 하는 전자 장비.
  45. 디스플레이 디바이스를 포함하는 전자 장비에 있어서,
    상기 디스플레이 디바이스는:
    절연 표면 위에 제공된 반도체층;
    상기 반도체층 위에 제공된 절연막; 및
    상기 절연막 위에 제공된 게이트 전극을 포함하고,
    상기 게이트 전극은 하단층을 구성하는 제 1 도전층 및 상단층을 구성하는 제 2 도전층을 포함하고, 상기 제 2 도전층은 상기 제 1 도전층 위에 제공되고,
    상기 하단층을 구성하는 상기 제 1 도전층은 그 에지에서 60°이하의 테이퍼 각도를 갖고,
    상기 상단층을 구성하는 상기 제 2 도전층은 그 에지에서 45°이상 80°이하의 테이퍼 각도를 갖고,
    상기 반도체층은 채널-형성 영역, 소스 영역 및 드레인 영역을 포함하고,
    상기 반도체층은 상기 채널-형성 영역과 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나 사이에 제공된 LDD 영역을 더 포함하고,
    상기 LDD 영역은 제 1 영역 및 제 2 영역을 포함하고,
    상기 LDD 영역의 제 1 영역은 상기 게이트 전극과 오버랩되며,
    상기 LDD 영역의 제 2 영역은 상기 게이트 전극의 외부에 제공되는, 디스플레이 디바이스를 포함하는 전자 장비.
  46. 디스플레이 디바이스를 포함하는 전자 장비에 있어서,
    상기 디스플레이 디바이스는:
    절연 표면 위에 제공된 반도체층;
    상기 반도체층 위에 제공된 절연막; 및
    상기 절연막 위에 제공된 게이트 전극을 포함하고,
    상기 게이트 전극은 테이퍼링된 측면 에지를 갖고,
    상기 반도체층은 채널-형성 영역, 소스 영역 및 드레인 영역을 포함하고,
    상기 반도체층은 상기 채널-형성 영역과 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나 사이에 제공된 LDD 영역을 더 포함하고,
    상기 LDD 영역은 제 1 영역 및 제 2 영역을 포함하고,
    상기 LDD 영역의 제 1 영역은 상기 게이트 전극과 오버랩되고,
    상기 LDD 영역의 제 2 영역은 상기 게이트 전극의 외부에 제공되며,
    상기 LDD 영역의 제 1 영역 및 제 2 영역은 동일한 불순물 농도를 갖는, 디스플레이 디바이스를 포함하는 전자 장비.
  47. 제 1 항에 있어서,
    상기 반도체 디바이스는 비디오 카메라, 디지털 카메라, 프로젝터, 두부 장착형 디스플레이, 카 네비게이션 시스템, 카 오디오 시스템, 개인용 컴퓨터, 휴대용 정보 단말기, 이동 컴퓨터, 이동 전화 및 전자 서적으로 구성된 그룹에서 선택되는, 반도체 디바이스 제작 방법.
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