KR100790526B1 - 반도체장치 및 그의 제작방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

TFT의 오프 전류를 감소시킨다. 기판, 이 기판에 접하여 형성된 차폐막, 이 차폐막을 덮도록 상기 기판 상에 형성된 평탄화 절연막, 및 이 평탄화 절연막에 접하여 형성된 반도체층을 포함하는 반도체장치가 제공된다. 본 발명의 반도체장치는 상기 차폐막이 상기 평탄화 절연막을 사이에 두고 상기 반도체층과 겹쳐 있고, 상기 평탄화 절연막은 상기 반도체층이 형성되기 전에 CMP법으로 연마되어 있는 것을 특징으로 한다.
반도체장치, CMP법, 차폐막, 평탄화 절연막

Description

반도체장치 및 그의 제작방법{A semiconductor device and manufacturing method thereof}
도 1(A)∼도 1(C)는 본 발명에 따른 액티브 매트릭스 기판의 단면도.
도 2는 본 발명에 따른 화소의 상면도.
도3(A)∼도 3(C)는 본 발명에 따른 액정 표시장치의 제작공정을 나타내는 도면.
도 4(A)∼도 4(C)는 본 발명에 따른 액정 표시장치의 제작공정을 나타내는 도면.
도 5(A) 및 도 5(B)는 본 발명에 따른 액정 표시장치의 제작공정을 나타내는 도면.
도 6은 본 발명에 따른 액정 표시장치의 제작공정을 나타내는 도면.
도 7(A) 및 도 7(B)는 CMP 장치를 나타내는 도면.
도 8은 캐리어의 확대도.
도 9(A)∼도 9(C)는 본 발명에 따른 액정 표시장치의 제작공정을 나타내는 도면.
도 10(A)∼도 10(C)는 본 발명에 따른 액정 표시장치의 제작공정을 나타내는 도면.
도 11(A) 및 도 11(B)는 본 발명에 따른 액정 표시장치의 제작공정을 나타내는 도면.
도 12(A) 및 도 12(B)는 본 발명에 따른 액정 표시장치의 제작공정을 나타내는 도면.
도 13(A)∼도 13(F)는 본 발명의 액정 표시장치를 사용한 전자 장치를 나타내는 도면.
도 14(A)∼도 14(D)는 본 발명의 액정 표시장치를 사용한 프로젝터를 나타내는 도면.
도 15(A)∼도 15(C)는 본 발명의 액정 표시장치를 사용한 프로젝터를 나타내는 도면.
도 16(A)∼도 16(C)는 본 발명에 따른 액정 표시장치의 제작공정을 나타내는 도면.
도 17(A)∼도 17(C)는 본 발명에 따른 액정 표시장치의 제작공정을 나타내는 도면.
도 18(A) 및 도 18(B)는 본 발명에 따른 액정 표시장치의 제작공정을 나타내는 도면.
도 19는 본 발명에 따른 액정 표시장치의 제작공정을 나타내는 도면.
도 20은 본 발명에 따른 액정 표시장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101: 기판 102a, 103a: 차폐막
102b, 103b: 하층 용량 배선 102c, 103c: 하층 배선
104: 용량 배선 105: 커패시터
106: TFT 107: 활성층
108: 채널 형성 영역 109: 게이트 절연막
201: 소스 신호선 202: 게이트 신호선
203: 하층 용량 배선 204: 차폐막
205: 화소 TFT 206: 활성층
207: 게이트 전극 208: 화소 전극
209: 접속 배선 210: 용량 배선
211: 상층 용량 배선
본 발명은 반도체 소자(반도체막을 사용한 소자)를 사용한 반도체장치, 특히, 액정 표시장치에 관한 것이다. 본 발명은 또한, 액정 표시장치를 표시부에 사용한 전자 장치에 관한 것이다.
최근, 절연 표면을 가진 기판 상에 형성된 반도체막(두께: 수 ㎚ 내지 수백 ㎚ 정도)을 사용하여 박막트랜지스터(TFT)를 구성하는 기술이 주목받고 있다. 박막트랜지스터는 IC 및 반도체장치를 포함한 전자 장치에 널리 응용되고 있다. 특히 액정 표시장치의 스위칭 소자로서의 개발이 급속하게 진행되고 있다.
액티브 매트릭스형 액정 표시장치는 다수의 화소로 이루어진 화소부를 가자고 있고, 각 화소는 TFT(화소 TFT)와 액정 셀을 가지고 있다. 액정 셀은 화소 전극, 대향 전극, 및 그 화소 전극과 대향 전극 사이에 끼어진 액정을 가지고 있다. 화소 TFT는 화소 전극에 인가되는 전압을 제어하고, 이것에 의해, 화소부에 화상이 표시된다.
결정 구조를 가진 반도체막을 활성층에 사용한 TFT(결정질 TFT)는 이동도가 높기 때문에, 결정질 TFT는 동일 기판 상에 기능 회로를 집적하는 것을 가능하게 하여, 고정세(高精細)한 화상 표시를 행하는 액정 표시장치를 실현할 수 있다.
본 명세서에서, 결정 구조를 가진 반도체막이란, 단결정 반도체, 다결정 반도체, 미(微)결정 반도체, 및 일본국 공개특허공고 평7-130652호, 8-78329호, 10-135468호, 10-135469호 공보에 개시된 반도체를 포함한다.
액티브 매트릭스형 액정 표시장치를 구성하기 위해서는, 화소부에만 백만 내지 2백만개의 결정질 TFT가 필요하고, 또한, 화소부의 주변에 제공되는 기능 회로도 결정질 TFT를 포함하기 때문에, 요구되는 결정질 TFT의 총수가 증가된다. 액정 표시장치에 요구되는 사양이 엄격하고, 안정한 화상 표시를 달성하기 위해서는 개개의 결정질 TFT의 신뢰성을 확보할 필요가 있다.
TFT의 특성은 온(ON) 상태에서의 특성과 오프(OFF) 상태에서의 특성으로 나누어질 수 있다. 온 상태에서의 특성으로는, 온(ON) 전류, 이동도, S값, 및 스레시홀드를 들 수 있고, 오프 상태에서의 특성 중에는 오프 전류가 중요한 특성이다.
박막트랜지스터(TFT)를 사용한 액정 표시장치는 액정 프로젝터 등의 광 벌브(light bulb)로서 빈번하게 사용된다.
프로젝터에 사용되는 투사(投射) 광은 일반적으로 백만 룩스(lux) 정도의 강도를 가진다. 투사 광의 대부분은 화소 전극에 조사(照射)되고, 투사 광의 일부는 액티브 매트릭스 기판 상에 제공된 TFT의 활성층에 입사한다. 투사 광이 특히 활성층의 채널 형성 영역으로 들어가면, 이 영역에서 광전 효과로 인해 광전류가 발생되어, TFT의 오프 전류를 바람직하지 않게 증가시킨다.
그리하여, 외부 광이 TFT의 활성층으로 들어가는 것을 방지하기 위해, 차광성을 가지는 차폐막(블랙 매트릭스)의 배치가 불가결하다. 일반적으로, 차폐막은 대향 기판 상 또는 액티브 매트릭스 기판 상에 제공된다.
그러나, 대향 기판 상에 차폐막을 제공하는 경우, 현재 사용되고 있는 접합 기술은 대향 기판 상에 차폐막을 제공한 경우에 위치맞춤의 마진(margin)이 너무 크기 때문에, 개구율이 저하된다. 따라서, 이러한 차폐막 배치는 반도체 소자의 미세화를 도모하는 것을 고려할 때 적합하지 않을 수 있다.
한편, 액티브 매트릭스 기판 상에 차폐막을 제공하는 경우에는, 일반적으로, 차폐막은 가시광을 투과할 필요가 없는 트랜지스터 및 배선 위에, 차폐막과 트랜지스터 및 배선 사이에 층간절연막을 두고 형성된다. 이러한 구성은 차폐막을 형성할 때의 위치맞춤의 마진을 제한할 수 있어, 개구율을 향상시킬 수 있다.
투사 광이 액정 표시장치를 통과할 때 액티브 매트릭스 기판의 표면으로부터 반사되는 반사광이나, 또는 컬러 표시를 얻기 위해 다수의 액정 표시장치를 사용한 경우에 다른 액정 표시장치를 통과한 광이 액티브 매트릭스 기판측으로부터 TFT의 활성층으로 들어갈 수 있다. 이 경우, 상기 형태의 차폐막에서는 TFT의 오프 전류를 억제하는 것이 어렵다.
본 발명은 상기한 것을 감안하여 이루어진 것으로, 본 발명의 목적은 액티브 매트릭스 기판측으로부터 들어오는 입사광 때문에 TFT의 오프 전류가 증가되는 것을 방지할 수 있는 차폐막을 가진 반도체장치를 제공하는데 있다.
본 발명의 발명자들은 액티브 매트릭스 기판 측으로부터 들어오는 광이 TFT의 활성층으로 들어가는 것을 방지하기 위해 액티브 매트릭스 기판과 TFT의 활성층 사이에 차폐막을 형성하는 것을 안출하였다. 그리고, 차폐막을 절연막으로 덮고, 그 절연막 상에 TFT의 활성층을 형성하는 것을 안출하였다.
그러나, 차폐막의 영향에 의해 절연막의 표면에 요철이 존재하고 있으면, 이러한 요철에 의해 TFT의 활성층이 변형되고, 불균일한 절연막 상에 형성된 TFT의 특성이 불량하게 된다. 구체적으로는, 이동도가 바람직하지 않게 증가된다.
절연막이 충분히 두꺼우면 절연막의 표면을 보다 평탄화시킬 수 있지만, 두꺼운 절연막을 형성하는데는 시간이 걸리고, 액정 표시장치의 전체 제작공정에 필요한 시간을 단축하는데 도움이 되지 않는다. 또한, 두께를 증가시키면 절연막의 응력으로 인해 기판이 휘어지고 절연막 자체가 기판으로부터 박리될 위험이 증가된다.
그래서, 본 발명의 발명자들은 액티브 매트릭스 기판 상에 차폐막을 형성하고, 그 차폐막을 덮도록 절연막을 형성한 다음, CMP(Chemical-Mechanical Polishung)법, 즉, 화학적 기계적 연마법으로 절연막을 연마하는 것을 안출하였다.
CMP법은 피가공물의 표면을 기준으로 하여 표면을 화학적 및 기계적으로 평탄화하는 방법이다. 일반적으로, 이 방법은 플래튼(platen) 또는 연마판과 그 플래튼의 상면에 접착된 연마포 또는 연마 패드(이하, 본 명세서에서는, 총칭하여 패드라 한다)를 사용한다. 피가공물과 패드 사이에 슬러리를 공급하면서. 플래튼과 피가공물를 개별적으로 회전 또는 요동시켜, 피가공물의 표면을 화학적 효과와 기계적 효과의 복합 작용에 의해 연마한다.
상기 구성에 의해, 절연막의 표면을 평탄화하여, 절연막 상에 형성되는 TFT의 특성이 열화(劣化)하는 것을 피할 수 있다. 또한, CMP법에 의한 연마는 절연막의 응력에 의해 야기되는 기판의 휘어짐을 어느 정도 감소시킬 수 있다.
차폐막은 액티브 매트릭스 기판측으로부터 TFT의 채널 형성 영역에 조사되는 광을 차단하여, 광에 의해 TFT의 오프 전류가 증가하는 것을 방지할 수 있다. 액티브 매트릭스 기판 측에 차폐막을 형성함으로써, 차폐막을 형성할 때의 위치맞춤 마진을 제한할 수 있어, 개구율을 향상시킬 수 있다.
TFT의 활성층과 기판 사이에 차폐막을 형성하는 본 발명의 구성에 추가하여, 절연막을 사이에 두고 TFT 및 배선 위에 차폐막을 형성할 수 있다. 그래서, 광이 활성층, 특히 채널 형성 영역으로 들어가는 것을 더욱 확실하게 방지할 수 있다.
액티브 매트릭스 기판과 TFT의 활성층 사이에 차폐막을 형성할 때, 그와 동시에, 배선을 형성할 수 있다. 배선과 차폐막에 동일 재료를 사용하고, 배선이 게이트 신호선 또는 소스 신호선인 경우, 화소들 사이의 액정 재료의 배향성이 흐트러지는 것에 의한 화상 흐트러짐(디스크리미네이션(discrimination))이 관측되는 것이 방지될 수 있다.
본 발명에 따르면, 차폐막을 덮도록 형성되는 절연막은 무기 재료 또는 유기 재료일 수 있다. 그러나, CMP법에 의해 연마될 수 있는 재료이어야 한다. 절연막은 2층 이상으로 형성될 수도 있다. 이 경우, 제1 층의 절연막을 CMP법에 의해 연마한 다음, 절연막의 제2 층 이상을 연마된 제1 층 위에 적층한다. 또는, CMP법에 의한 연마를 여러 층의 절연막에 대하여 한번에 행할 수도 있다.
이하, 본 발명의 구성을 나타낸다.
본 발명에 따르면, 절연 표면 상에 형성된 차폐막; 이 차폐막을 덮도록 상기 절연 표면 상에 형성된 평탄화 절연막; 및 이 평탄화 절연막과 접하도록 형성된 반도체층을 포함하고; 상기 차폐막이 상기 평탄화 절연막을 사이에 두고 상기 반도체층과 겹쳐 있고, 상기 평탄화 절연막은 상기 반도체층이 형성되기 전에 CMP법에 의해 연마되어 있는 것을 특징으로 하는 반도체장치가 제공된다.
본 발명에 따르면, 절연 표면 상에 형성된 차폐막; 이 차폐막을 덮도록 상기 절연 표면 상에 형성된 평탄화 절연막; 및 이 평탄화 절연막과 접하도록 형성된, 활성층을 포함하는 박막트랜지스터를 포함하고; 상기 활성층이 채널 형성 영역을 가지고 있고, 상기 차폐막이 상기 평탄화 절연막을 사이에 두고 상기 채널 형성 영역 전체와 겹쳐 있고, 상기 평탄화 절연막은 상기 활성층이 형성되기 전에 CMP법에 의해 연마되어 있는 것을 특징으로 하는 반도체장치가 제공된다.
본 발명에 따르면, 절연 표면 상에 형성된 하층 용량 배선; 이 하층 용량 배선을 덮도록 상기 절연 표면 상에 형성된 평탄화 절연막; 및 이 평탄화 절연막과 접하도록 형성된 용량 배선을 포함하고; 상기 하층 용량 배선이 상기 평탄화 절연막을 사이에 두고 상기 용량 배선과 겹쳐 있고, 상기 평탄화 절연막은 상기 용량 배선이 형성되기 전에 CMP법에 의해 연마되어 있는 것을 특징으로 하는 반도체장치가 제공된다.
본 발명에 따르면, 절연 표면 상에 형성된 차폐막, 하층 용량 배선 및 하층 배선; 상기 차폐막, 하층 용량 배선 및 하층 배선을 덮도록 상기 절연 표면 상에 형성된 평탄화 절연막; 및 이 평탄화 절연막과 접하도록 형성된, 활성층을 포함하는 박막트랜지스터; 및 상기 평탄화 절연막과 접하도록 형성된 용량 배선을 포함하고; 상기 활성층이 채널 형성 영역을 가지고 있고, 상기 차폐막이 상기 평탄화 절연막을 사이에 두고 상기 채널 형성 영역 전체와 겹쳐 있고, 상기 하층 용량 배선은 상기 평탄화 절연막을 사이에 두고 상기 용량 배선과 겹쳐 있고, 상기 박막트랜지스터의 게이트 전극이 상기 하층 배선에 전기적으로 접속되어 있고, 상기 평탄화 절연막은 상기 활성층이 형성되기 전에 CMP법에 의해 연마되어 있는 것을 특징으로 하는 반도체장치가 제공된다.
본 발명에 따르면, 절연 표면에 접하여 차폐막을 형성하는 공정; 이 차폐막을 덮도록 상기 절연 표면 상에 절연막을 형성하는 공정; 이 절연막을 CMP법에 의해 연마하여 평탄화 절연막을 형성하는 공정; 및 이 평탄화 절연막에 접하여 반도체층을 형성하는 공정을 포함하고; 상기 차폐막은 상기 평탄화 절연막을 사이에 두고 상기 반도체층과 겹쳐 있는 것을 특징으로 하는 반도체장치 제작방법이 제공된다.
본 발명에 따르면, 절연 표면에 접하여 차폐막을 형성하는 공정; 이 차폐막을 덮도록 상기 절연 표면 상에 절연막을 형성하는 공정; 이 절연막을 CMP법에 의해 연마하여 평탄화 절연막을 형성하는 공정; 및 이 평탄화 절연막에 접하여, 활성층을 포함하는 박막트랜지스터를 형성하는 공정을 포함하고; 상기 활성층은 채널 형성 영역을 가지고 있고, 상기 차폐막은 상기 평탄화 절연막을 사이에 두고 상기 채널 형성 영역 전체와 겹쳐 있는 것을 특징으로 하는 반도체장치 제작방법이 제공된다.
본 발명에 따르면, 절연 표면에 접하여 하층 용량 배선을 형성하는 공정; 이 하층 용량 배선을 덮도록 상기 절연 표면 상에 절연막을 형성하는 공정; 이 절연막을 CMP법에 의해 연마하여 평탄화 절연막을 형성하는 공정; 및 이 평탄화 절연막에 접하여 용량 배선을 형성하는 공정을 포함하고; 상기 하층 용량 배선은 상기 평탄화 절연막을 사이에 두고 상기 용량 배선과 겹쳐 있는 것을 특징으로 하는 반도체장치 제작방법이 제공된다.
본 발명에 따르면, 절연 표면에 접하여 차폐막, 하층 용량 배선 및 하층 배선을 형성하는 공정; 상기 차폐막, 하층 용량 배선 및 하층 배선을 덮도록 상기 절연 표면 상에 절연막을 형성하는 공정; 이 절연막을 CMP법에 의해 연마하여 평탄화 절연막을 형성하는 공정; 및 이 평탄화 절연막 상에 용량 배선, 및 활성층을 포함하는 박막트랜지스터를 형성하는 공정을 포함하고; 상기 활성층은 채널 형성 영역을 가지고 있고, 상기 차폐막은 상기 평탄화 절연막을 사이에 두고 상기 채널 형성 영역 전체와 겹쳐 있고, 상기 하층 용량 배선은 상기 평탄화 절연막을 사이에 두고 상기 용량 배선과 겹쳐 있고, 상기 박막트랜지스터의 게이트 전극이 상기 하층 배선에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치 제작방법이 제공된다.
본 발명에 따르면, 상기 반도체장치 제작방법에 있어서, 상기 차폐막, 상기 하층 용량 배선, 및 상기 하층 배선 각각이 0.1 ㎛∼0.5 ㎛의 두께를 가지는 것을 특징으로 하는 반도체장치 제작방법이 제공된다.
본 발명에 따르면, 상기 반도체장치 제작방법에 있어서, 상기 차폐막, 상기 하층 용량 배선, 및 상기 하층 배선의 엣지(edge) 부분이 테이퍼(taper)져 있는 것을 특징으로 하는 반도체장치 제작방법이 제공된다.
본 발명에 따르면, 상기 반도체장치 제작방법에 있어서, 상기 평탄화 절연막의 두께가 0.5 ㎛∼1.5 ㎛인 것을 특징으로 하는 반도체장치 제작방법이 제공된다.
본 발명은 상기 반도체장치를 가지는 디지털 카메라, 비디오 카메라, 고글형 표시장치, 음향 재생 장치, 노트북형 퍼스널 컴퓨터, 휴대형 정보 단말기 또는 DVD 플레이어일 수도 있다.
본 발명의 구성을 도 1(A)∼도 1(C)를 참조하여 설명한다. 먼저, 기판(101) 상에 차폐막(102a), 하층 용량 배선(102b), 및 하층 배선(102c)을 동일 재료로 형성한다. 기판(101)에는 석영, 유리 등이 사용된다.
차폐막(102a), 하층 용량 배선(102b), 및 하층 배선(102c)은 차광성을 가지는 것이 필요하고, W, WSix, Cu, Al 등을 사용하여 형성될 수 있다. 이들 재료 이외에도, 차광성 및 도전성을 가지고 후의 공정에서의 가열처리 온도에 견딜 수 있는 것이라면, 어떠한 재료라도 사용될 수 있e,.
도 1(A)∼도 1(C)에 도시된 구성은 차폐막(102a), 하층 용량 배선(102b), 및 하층 배선(102c) 모두를 가지지만, 본 발명이 이 구성에 한정되지 않는다. 차폐막(102a), 하층 용량 배선(102b), 및 하층 배선(102c) 중 하나 또는 둘만이 형성될 수도 있다. 차폐막(102a)만이 형성되는 경우, 도전성을 가지지 않아도, 차광성을 가지고 후의 공정에서의 가열처리 온도에 견딜 수 있는 것이라면 차폐막의 재료로서 사용할 수 있다. 예를 들어, 규소, 산화규소 또는 산화질화규소에 흑색 안료를 혼입한 것을 차폐막 재료로서 사용할 수 있다.
차폐막(102a), 하층 용량 배선(102b), 및 하층 배선(102c)은 단층 막을 패터닝하여 형성되거나 또는 패터닝 없이 금속 마스크를 사용하여 형성될 수도 있다.
그 다음, 차폐막(102a), 하층 용량 배선(102b), 및 하층 배선(102c)을 덮도록 기판(101) 상에 절연막(103a)을 형성한다. 이 절연막(103a)은, 절연성을 가지고 후의 공정에서의 가열처리 온도에 견딜 수 있는 재료로 형성된다.(도 1(A))
차폐막(102a), 하층 용량 배선(102b), 및 하층 배선(102c)의 엣지 부분을 테이퍼 형상으로 형성할 수도 있다. 엣지 부분을 테이퍼 형상으로 함으로써, 이어서 형성되는 절연막의 요철을 감소시킬 수 있고, CMP법에 의한 연마 공정에 요구되는 시간을 단축시킬 수 있다.
그 다음, 절연막(103a)을 CMP법에 의해 연마한다. 이 CMP법에서 사용되는 슬러리, 패드, 및 CMP 장치는 공지의 것일 수 있고, 여기에 사용되는 연마방법도 공지의 것일 수 있다.
절연막(103a)의 표면의 요철(도 1(A)에서 점선 원으로 둘러싼 영역에 대응)이 CMT법에 의한 연마를 통해 평탄화된다. 평탄화된 후의 절연막(103a)을 평탄화 절연막(103b)이라 부른다.(도 1(B))
그 다음, 평탄화 절연막(103b)의 표면을 세정한다. 그 후, 하층 용량 배선(102b) 위에서 평탄화 절연막(103b)에 접하도록 규소로 용량 배선(104)을 형성한다. 하층 용량 배선(102b), 평탄화 절연막(103b), 및 용량 배선(104)이 함께 커패시터(105)를 형성한다.
차폐막(102a) 위에서 평탄화 절연막(103b)에 접하도록 TFT(106)의 활성층(107)을 형성한다. 이 활성층(107)은 채널 형성 영역을 가지고 있고, 채널 형성 영역(108) 전체는 평탄화 절연막(103b)을 사이에 두고 차폐막(102a)과 겹쳐 있다.
용량 배선(104) 및 활성층(107)을 덮도록 평탄화 절연막(103b) 상에 게이트 절연막(109)을 형성한다.
TFT(106)는 평탄화 절연막(103b)의 형성에 이어지는 공정에서 어떠한 프로세스로도 형성될 수 있다. 본 실시형태에서는, TFT(106)가 탑 게이트형 TFT이지만, 그 대신, 보텀 게이트형 TFT일 수도 있다.
본 실시형태에서는, 평탄화 절연막(103b) 상에 형성된 반도체층을 TFT(106)의 활성층(107)으로 사용하지만, 본 발명이 이것에 한정되는 것은 아니다. 반도체층을 다른 반도체 소자에 사용할 수도 있다. 예를 들어, 평탄화 절연막 상에 다이오드를 형성하고, 기판의 반대측으로부터 입사하는 광만이 다이오드로 들어가도록, 평탄화 절연막을 사이에 두고 차폐막과 반도체층을 겹치게 할 수도 있다.
상기 구성에 의해, 본 발명은 기판(101)측으로부터 입사하는 광이 TFT(106)의 채널 형성 영역(108)으로 들어가는 것을 방지할 수 있다. 또한, 본 발명은, 절연막의 표면을 평탄화하여 평탄화 절연막(103b)을 형성하고 있기 때문에, 차폐막(102a), 하층 용량 배선(102b), 및 하층 배선(102c)을 덮는 절연막의 두께를 증가시킴이 없이 그 절연막 상에 형성되는 TFT(106)의 활성층(107)과 용량 배선(104) 사이의 단절을 방지할 수 있다. 그리하여, 본 발명은 TFT(106)의 이동도가 높게 되는 것을 방지할 수 있다.
이하, 본 발명의 실시예를 설명한다.
[실시예 1]
본 발명의 차폐막을 가진 액정 표시장치의 화소의 일 예에 대한 상면도가 도 2에 도시되어 있다.
부호 201은 소스 신호선을 나타내고, 부호 202는 게이트 신호선을 나타낸다. 부호 203은 하층 용량 배선이고, 게이트 신호선(202)과 평행하게 제공되어 있다.
부호 205는 화소 TFT를 나타내고, 이 화소 TFT는 소스 신호선(201)에 입력된 비디오 신호의 화소 전극(208)에의 입력을 제어한다. 화소 TFT(205)는 활성층(206) 및 게이트 전극(207)을 가지고 있고, 게이트 전극(207)과 활성층(206)이 겹쳐 있는 영역에 채널 형성 영역이 제공되어 있다. 활성층(206) 아래에는, 차폐막(204)이 형성되어 있고, 채널 형성 영역 전체와 겹쳐 있다.
본 실시예에서는, 게이트 신호선(202)이 도 1의 하층 배선(102c)에 대응한다. 평탄화 절연막(도시되지 않음)이 게이트 신호선(202), 하층 용량 배선(203), 및 차광막에 접하여 이들 위에 형성되어 있다.
게이트 전극(207)은 게이트 신호선(202)에 전기적으로 접속되어 있다. 활성층(206)의 소스 영역 및 드레인 영역 중 한쪽 영역은 소스 신호선(201)에 접속되고, 다른 한쪽 영역은 접속 배선(209)을 통해 화소 전극(208)에 접속되어 있다.
부호 210은 활성층(206)과 동시에 형성되는 용량 배선을 나타내고, 이 용량 배선(210)과 하층 용량 배선(203)이 겹치는 영역에 커패시터가 형성된다. 또한, 부호 211은 상층 용량 배선을 나타내고, 이 상층 용량 배선은 게이트 절연막(도시되지 않음)을 사이에 두고 용량 배선(210)과 겹쳐 있고, 콘택트 홀을 통해 하층 용량 배선(203)에 전기적으로 접속되어 있다. 용량 배선(210)과 상층 용량 배선(211)이 겹쳐 있는 영역에도 커패시터가 형성된다.
본 실시예에서는, 2개의 커패시터가 겹쳐 있기 때문에, 개구율의 감소를 억제하면서 충분한 양의 보유 용량을 얻을 수 있다. 또한, 화소 TFT(205)의 채널 형성 영역에 액티브 매트릭스 기판측으로부터 광이 입사하는 것을 방지할 수 있다. 평탄화 절연막(도시되지 않음)의 표면을 평탄화되어 있기 때문에, 하층 용량 배선(203)을 덮고 있는 절연막의 두께를 증가시킴이 없이, 절연막 상에 형성되는 화소 TFT(205)의 활성층(206)과 용량 배선(210)의 단절을 방지할 수 있고, 또한 화소 TFT(205)의 이동도가 높게 되는 것을 방지할 수 있다.
본 발명은 상기한 화소 구조에 한정되지 않는다.
[실시예 2]
본 실시예에서는, 동일 기판 상에 화소부와 그 화소부의 주변에 제공되는 구동회로의 TFT(n채널형 TFT 및 p채널형 TFT)를 동시에 제조하는 방법에 대하여 상세히 설명한다.
먼저, 도 3(A)에 도시된 바와 같이, 코닝사의 #7059 유리 또는 #1737 유리로 대표되는 바륨 붕규산 유리 또는 알루미노 붕규산 유리와 같은 유리, 또는 석영으로 된 액티브 매트릭스 기판(이하, 기판이라 함)(300) 상에 차폐막(301a), 게이트 신호선(301b), 및 하층 용량 배선(301c)을 형성한다.
차폐막(301a), 게이트 신호선(301b), 및 하층 용량 배선(301c)은 동시에 형성된다. 구체적으로는, W을 0.1 ㎛∼0.5 ㎛(본 실시예에서는 0.3 ㎛)의 두께로 형성한 후, ICP(Inductively coupled plasma(유도 결합형 플라즈마)) 에칭법을 사용하고, 에칭 가스에 CF4 및 Cl2를 혼합하고, 1 ㎩의 압력 하에 코일형 전극에 500 W의 RF(13.56 ㎒) 전력을 인가하여 플라즈마를 생성시킨다. 기판(시료 스테이지)측에도 100 W의 RF(13.56㎒) 전력을 인가하여, 실질적으로 부(負)의 셀프 바이어스 전압을 인가한다.
본 실시예에서는, 차폐막(301a), 게이트 신호선(301b), 및 하층 용량 배선(301c)이 W으로 형성되지만, 본 발명이 이것에 한정되지 않는다. W 이외에, WSix, Cu 및 Al과 같은 재료를 사용할 수도 있다. 상기한 재료 이외에도, 차광성 및 도전성을 가지고 후의 공정에서의 처리 온도에 견디는 재료이면, 어떠한 재료라도 사용할 수 있다.
그 다음, 차폐막(301a), 게이트 신호선(301b) 및 하층 용량 배선(301c)을 덮도록 기판(300) 상에 산화규소로 된 절연막을 형성한다. 이 절연막으로서는, 산화규소막, 질화규소막, 산화질화규소막을 사용할 수 있다. 예를 들어, 플라즈마 CVD법에 의해 SiH4, NH3 및 N2O로부터 제조되는 산화질화규소막을 250∼800 ㎚(바람직하게는 300∼500 ㎚)의 두께로 형성하고, 마찬가지로 SiH4 및 N2O로부터 제조되는 수소화 산화질화규소막을 250∼800 ㎚(바람직하게는 300∼500 ㎚)의 두께로 적층 형성한다. 본 실시예에서는, 절연막이 산화규소로 1.0 ㎛(바람직하게는 0.5∼1.5 ㎛)의 두께로 형성된 절연막의 단층 구조로 형성될 수도 있다. 절연막의 재료는 산화규소에 한정되지 않는다.
그 다음, 절연막을 CMP법에 의해 연마하여, 평탄화 절연막(302)을 형성한다. 여기서는, 공지의 CMP 기술이 사용될 수 있다. 산화막의 연마에서는, 일반적으로, pH 조절제와 같은 시약을 함유하는 수용액 중에 100∼1000 ㎚φ의 연마제를 분산시켜 얻어지는 고액(固液) 분산계 슬러리가 사용된다. 본 실시예에서는, 염화규소 가스를 열분해하여 얻어지는 훈증 실리카 입자 20 중량%를 수산화칼륨이 첨가된 수용액 중에 분산시킨 실리카 슬러리(pH = 10∼11)를 사용한다.
평탄화 절연막(302)을 형성한 후, TFT의 활성층 또는 용량 배선이 될 반도체층(303∼307)을 형성한다. 이 반도체층(303∼307)은 비정질 구조를 가진 반도체막을 레이저 결정화법 또는 공지의 열 결정화법을 사용하여 결정화하여 제조된 결정성 반도체막으로 형성된다. 반도체층(303∼307)은 25∼80 ㎚(바람직하게는 30∼60 ㎚)의 두께로 형성된다. 결정성 반도체막의 재료는 한정되지 않고, 규소 또는 규소 게르마늄(SiGe) 합금으로 형성되는 것이 바람직하다.
또한, 레이저 결정화법에 의해 결정성 반도체막을 제조하는 경우에는, 펄스 발진형 또는 연속 발광형 엑시머 레이저, YAG 레이저, 또는 YVO4 레이저가 사용될 수 있다. 이들 레이저가 사용되는 경우, 레이저 발진기로부터 방사되는 레이저광을 광학계에 의해 선형으로 집광하여 반도체막에 조사하는 방법을 사용하는 것이 좋다. 결정화의 조건은 실시자에 의해 적절히 선택될 수 있는 것이지만, 엑시머 레이저를 사용하는 경우에는, 펄스 발진 주파수를 300 ㎐로 하고, 레이저 에너지 밀도를 100∼400 mJ/㎠(대표적으로는 200∼300 mJ/㎠)로 하면 좋다. YAG 레이저를 사용하는 경우에는, 그의 제2 고조파를 사용하고, 펄스 발진 주파수를 30∼300 ㎑로 하고, 레이저 에너지 밀도를 300∼600 mJ/㎠(대표적으로는 350∼500 mJ/㎠)로 하면 좋다. 그 다음, 100∼1000 ㎛, 예를 들어, 400 ㎛의 폭을 가지는 선형으로 집광한 레이저광을 기판의 전면(全面)에 조사하고, 이 때의 선형 레이저광의 오버랩 비율을 50∼98%로 할 수 있다.
그 다음, 반도체층(303∼307)을 덮는 게이트 절연막(308)을 형성한다. 게이트 절연막(308)은 플라즈마 CVD법 또는 스퍼터링법과 같은 공지의 방법을 사용하여, 규소를 함유하는 절연막으로 40∼150 ㎚의 두께로 형성된다. 본 실시예에서는, 산화질화규소막을 120 ㎚의 두께로 형성한다. 물론, 게이트 절연막이 그러한 산화질화규소막에 한정되는 것은 아니고, 다른 규소 함유 절연막의 단층 또는 적층 구조를 사용할 수도 있다. 예를 들어, 산화규소막을 사용하는 경우, 플라즈마 CVD법에 의해, TEOS(테트라에틸 오르소실리케이트)와 O2를 혼합하고, 반응 압력을 40 ㎩, 기판 온도를 300∼400℃로 하고, 0.5∼0.8 W/㎠의 고주파(13.56 ㎒) 전력 밀도에서 방전시켜 형성할 수 있다. 이렇게 형성된 산화규소막에 대하여 그 후 행해지는 400∼500℃의 열 어닐에 의해 게이트 절연막으로서의 양호한 특성이 얻어질 수 있다.
그 다음, 게이트 절연막(308)상에, 게이트 전극을 형성하기 위한 제1 도전막(309a) 및 제2 도전막(309b)을 형성한다. 본 실시예에서는, 50∼100 ㎚의 막 두께의 TaN 막으로 된 제1 도전막과 100∼300 ㎚의 막 두께의 W 막으로 된 제2 도전막(309b)을 적층 형성한다.(도 3(B))
TaN 막은 스퍼터링법에 의해 Ta 타겟을 Ar에서 스퍼터링하여 형성된다. Ar에 적당량의 Xe 또는 Kr을 첨가하면, Ta 막의 내부 응력이 완화되고, 막의 벗겨짐이 방지될 수 있다. α상 Ta 막의 저항율은 약 20 μΩ㎝이고, 이 막은 게이트 전극에 사용하는데 적합하다. 한편, β상 Ta 막의 저항율은 약 180 μΩ㎝이고, 이 막은 게이트 전극에 사용하는데 적합하지 않는다. α상을 가진 Ta 막을 형성하기 위해서는, α상 Ta 막에 가까운 결정 구조를 가진 질화탄탈을 Ta의 하지에 10∼50 ㎚의 두께로 형성하면, α상을 가진 Ta 막을 쉽게 얻을 수 있다.
W 막은 W 타겟을 사용한 스퍼터링법에 의해 형성된다. W 막은 6불화 텅스텐(WF6)을 사용한 열 CVD법에 의해 형성될 수도 있다. 어느 방법을 사용하든, 게이트 전극으로서 사용하기 위해서는 재료를 저저항화 하는 것이 필요하고, W 막의 저항율을 20 μΩ㎝ 이하로 하는 것이 바람직하다. 결정립을 크게 함으로써, W 막을 저저항화하는 것이 가능하지만, W 막 내에 산소와 같은 불순물 원소가 많이 함유되어 있는 경우에는, 결정화가 저해되고 고저항화 한다. 따라서, 본 실시예에서는, 순도 99.9999% 또는 99.99%의 타겟을 사용한 스퍼터링법에 의해 W 막을 형성하고, 또한, 성막 중에 기상(氣相) 내의 불순물이 혼입되는 것을 방지하도록 충분히 배려하여 W 막을 형성함으로써, 9∼20 μΩ㎝의 저항율을 실현할 수 있다.
본 실시예에서는, 제1 도전막(309)이 Ta로 되고, 제2 도전막(309b)이 W으로 되어 있지만, 이들 재료에 특별히 한정되지 않고, 이들 막 어느 것이나 Ta, W, Ti, Mo, Al 및 Cu로부터 선택된 원소 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성될 수 있다. 또한, 인과 같은 불순물 원소가 도핑된 다결정 규소막으로 대표되는 반도체막이 사용될 수도 있다. 제1 도전막(309a)이 질화탄탈(TaN)로 형성되고, 제2 도전막(309b)이 W으로 형성되는 조합, 제1 도전막(309a)이 질화탄탈(TaN)로 형성되고, 제2 도전막(309b)이 Al으로 형성되는 조합, 또는 제1 도전막(309a)이 질화탄탈(TaN)로 형성되고, 제2 도전막(309b)이 Cu로 형성되는 조합의 예가 바람직하다.
그 다음, 레지스트로 이루어진 마스크(310∼315)를 형성하고, 전극 및 배선을 형성하기 위한 제1 에칭 처리를 행한다. 본 실시예에서는, ICP(유도 결합형 플라즈마) 에칭법을 사용하고, 에칭 가스로서 CF4 및 Cl2를 사용하고, 1 ㎩의 압력 하에 코일형 전극에 500 W의 RF(13.56 ㎒) 전력을 인가하여 플라즈마를 생성시킨다. 기판(시료 스테이지)측에도 100 W의 RF(13.56㎒) 전력을 인가하여, 실질적으로 부의 셀프 바이어스 전압을 인가한다. CF4와 Cl2를 혼합하면, W 막과 Ta 막 모두가 동일한 정도로 에칭된다.
상기 제1 에칭 조건에서는, 레지스트로 이루어진 마스크의 형상을 적절한 것으로 함으로써, 기판측에 인가되는 바이어스 전압의 효과에 의해, 제1 도전층 및 제2 도전층의 단부가 테이퍼 형상으로 된다. 테이퍼부의 각도는 15∼45°가 된다. 게이트 절연막 상에 잔사(殘渣)를 남기지 않고 에칭을 달성하기 위해서는, 에칭 시간을 약 10∼20% 증가시키는 오버에칭이 바람직하다. W 막에 대한 산화질화규소막의 선택비는 2∼4(대표적으로는 3)이기 때문에, 오버에칭 처리에 의해 산화질화규소막의 노출된 표면이 약 20∼50 ㎚ 에칭된다. 이렇게 하여, 제1 에칭 처리에 의해, 제1 도전층 및 제2 도전층으로 이루어진 제1 형상의 도전층(316∼324)(제1 도전층(316a∼321a) 및 제2 도전층(316b∼321b)이 형성된다. 부호 322는 게이트 절연막을 나타내고, 제1 형상의 도전층(316∼321)으로 덮이지 않은 영역이 약 20∼50 ㎚ 에칭되어, 얇게 된 영역이 형성된다.
그 다음, 제1 도핑 처리를 행하여, n형을 부여하는 불순물 원소를 반도체층에 첨가한다(도 3(C)). 도핑은 이온 도핑법 또는 이온 주입법으로 행해질 수 있다. 이온 도핑법의 조건은, 도즈량을 1×1013∼5×1014 원자/㎠으로 하고, 가속 전압을 60∼100 keV로 한다. n형을 부여하는 불순물 원소로서는, 주기율표 15족에 속하는 원소, 전형적으로는, 인(P) 또는 비소(As)를 사용할 수 있지만, 여기서는, 인을 사용한다. 이 경우, 도전층(316∼320)이 n형을 부여하는 불순물 원소에 대한 마스크가 되어, 자기정합적으로 제1 불순물 영역(323∼327)이 형성된다. 제1 불순물 영역(323∼327)에는 n형을 부여하는 불순물 원소가 1×1020∼1×1021 원자/㎤의 농도로 첨가된다.
그 다음, 도 4(A)에 도시된 바와 같이, 제2 에칭 처리를 행한다. 마찬가지로, ICP 에칭법을 사용하고, 에칭 가스로서 CF4 및 Cl2를 사용하고, 1 ㎩의 압력 하에 코일형 전극에 500 W의 RF(13.56 ㎒) 전력을 인가하여 플라즈마를 생성시킨다. 기판(시료 스테이지)측에도 100 W의 RF(13.56㎒) 전력을 인가하여, 제1 에칭 처리에 비해 낮은 셀프 바이어스 전압을 인가한다. 이 조건에 따라, W 막이 이방성 에칭되고, Ta 막은 W 막보다 낮은 에칭 속도로 이방성 에칭되어, 제2 형상의 도전층(333∼338)(제1 도전층(333a∼338a) 및 제2 도전층(333b∼338b))을 형성한다. 부호 332는 게이트 절연막을 나타내고, 제2 형상의 도전층(333∼338)으로 덮이지 않은 영역이 약 20∼50 ㎚ 에칭되어, 얇게 된 영역이 형성된다.
CF4 및 Cl2 혼합 가스에 의한 W 막 또는 Ta 막의 에칭 반응은 생성되는 라디칼 또는 이온 종(種)과 반응 생성물의 증기압으로부터 추측될 수 있다. W 및 Ta의 불화물 및 염화물의 증기압을 서로 비교하면, W의 불화물인 WF6이 매우 높고, 그 외의 WCl5, TaF5 및 TaCl5은 거의 같은 증기압을 가진다. 그리하여, CF4 및 Cl2의 혼합 가스에서는 W 막과 Ta 막이 모두 에칭된다. 그러나, 이 혼합 가스에 적당량의 O2를 첨가하면, CF4와 O2가 서로 반응하여 CO 및 F를 형성하고, F 라디칼 또는 F 이온이 다량 발생된다. 그 결과, 불화물의 증기압이 높은 W 막의 에칭 속도가 증가된다. 한편, Ta에 대해서는, F가 증가하여도, 에칭 속도의 증가가 상대적으로 작다. 또한, Ta은 W에 비해 쉽게 산화되기 때문에, O2의 첨가에 의해 Ta의 표면이 약간 산화된다. Ta의 산화물은 불소 또는 염소와 반응하지 않기 때문에, Ta 막의 에칭 속도가 더 감소된다. 따라서, W 막과 Ta 막의 에칭 속도에 차이를 두는 것이 가능하게 되고, 그 결과, W 막의 에칭 속도를 Ta 막보다 높게 하는 것이 가능하게 된다.
이어서, 도 4(B)에 도시된 바와 같이, 제2 도핑 처리를 행한다. 이 경우, 도즈량을 제1 도핑 처리의 것보다 낮게 하고, 보다 높은 가속 전압의 조건 하에 n형을 부여하는 불순물 원소를 도핑한다. 예를 들어, 가속 전압을 70∼120 keV로 하고, 1×1013 원자/㎠의 도즈량으로 도핑 처리를 행하여, 도 3(C)에서 형성된 제1 불순물 영역 내측에 새로운 불순물 영역을 형성한다. 이 도핑은 제2 형상의 도전층(333∼337)을 불순물 원소에 대한 마스크로 사용하고, 제2 형상의 도전층(333a∼337a) 아래의 반도체층에도 불순물 원소가 첨가되도록 행한다. 이렇게 하여, 제2 도전층(333a∼337a)과 겹치는 제3 불순물 영역(341∼345), 및 제1 불순물 영역과 제3 불순물 영역 사이의 제2 불순물 영역(346∼350)이 형성된다. n형을 부여하는 불순물 원소는 제2 불순물 영역에서는 1×1017∼1×1019 원자/㎠의 농도를 가지고, 제3 불순물 영역에서는 1×1016∼1×1018 원자/㎠의 농도를 가지게 된다.
그 다음, 도 4(C)에 도시된 바와 같이, 일 도전형과는 반대의 도전형을 부여하는 불순물 원소를 가지는 제4 불순물 영역(354∼356)을 p채널형 TFT를 형성하는 반도체층(304)에 형성한다. 제2 도전층(334)을 불순물 원소에 대한 마스크로 사용하여, 자기정합적으로 제4 불순물 영역을 형성한다. 이 때, n채널형 TFT를 형성하는 반도체층(303, 305, 306, 307)은 레지스트 마스크(351∼353)로 완전히 덮인다. 불순물 영역(354∼356)에는 각각 다른 농도로 인이 도핑된다. 본 실시예에서는, 디보란(B2H6)을 사용한 이온 도핑법에 의해 불순물 영역을 형성한다. 도핑은 어느 영역에서도 불순물 농도가 2×1020∼2×1021 원자/㎠ 범위 내가 되도록 행해진다.
여기까지의 공정에 의해, 각각의 반도체층에 불순물 영역이 형성된다. 반도체층과 겹치는 제2 형상의 도전층(333∼336)이 게이트 전극으로서 기능한다. 또한, 층(337)은 상층 용량 배선으로서 기능하고, 층(338)은 소스 신호선으로서 기능한다.
그 다음, 도 5(A)에 도시된 바와 같이, 도전형을 제어하기 위해, 각각의 반도체층에 첨가된 불순물 원소를 활성화하는 공정을 행한다. 이 공정은 노 어닐 오븐을 사용한 열 어닐법으로 행해진다. 열 어닐법 이외에, 레이저 어닐법 또는 급속 열 어닐법(RTA법)이 적용될 수도 있다. 열 어닐법은 산소 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하인 질소 분위기에서 400∼700℃, 대표적으로는 500∼600℃로 행해질 수 있다. 본 실시예에서는, 500℃로 4시간 열처리를 행한다. 그러나, 층(333∼338)에 사용되는 배선 재료가 열에 약한 경우에는, 배선 등을 보호하기 위해 층간절연막(규소를 주성분으로 함)을 형성한 후에 활성화를 행하는 것이 바람직하다.
또한, 3∼100%의 수소를 함유하는 분위기에서 300∼450℃로 1∼12시간 열처리를 행하여, 반도체층을 수소화하는 공정을 행한다. 이 공정은 열적으로 여기된 수소에 의해 반도체층 내의 댕글링 결합(dangling bond)을 종단시키는 공정이다. 수소화의 다른 수단으로서는, 플라즈마 수소화법(플라즈마로 여기시킨 수소를 사용)을 행할 수도 있다.
그 다음, 제1 층간절연막(357)을 산화질화규소막으로 100∼200 ㎚의 두께로 형성하고, 그 1 층간절연막(357)상에, 유기 절연 재료로 된 제2 층간절연막(358)을 형성한다. 그 다음, 콘택트 홀을 형성하기 위한 에칭을 행한다.
그 다음, 구동회로(406)에서, 반도체층의 소스 영역에 접하도록 소스 배선(359∼361)을 형성하고, 동시에, 드레인 영역에 접하도록 드레인 배선(362, 363)을 형성한다. 또한, 화소부(407)에서는, 화소 전극(366, 367)과 접속 배선(365)을 형성한다(도 5(B) 참조). 이 접속 배선(365)에 의해 소스 신호선(338)이 인접 화소 TFT(404)과 전기적으로 접속된다. 화소 전극(366)은 화소 TFT(404)의 반도체층으로부터 형성된 활성층과, 반도체층(307)으로부터 형성된 용량 배선에 전기적으로 접속된다. 화소 전극(367)은 인접한 화소의 것이다.
도시되지 않았지만, 상층 용량 배선(337)과 하층 용량 배선(301c)은 전기적으로 접속되어 있다. 하층 용량 배선(301c), 평탄화 절연막(301), 및 반도체층(307)으로 형성되는 용량 배선으로 커패시터가 형성된다. 또한, 반도체층(307)으로 형성되는 용량 배선과, 게이트 절연막(332)과, 상층 용량 배선(337)으로 커패시터가 형성된다. 이들 2개의 커패시터를 합하여 보유 용량(405)이라 한다.
상기한 바와 같이 하여, n채널형 TFT(401), p채널형 TFT(402) 및 n채널형 TFT(403)를 포함하는 구동회로(406)와, 화소 TFT(404) 및 보유 용량(405)을 포함하는 화소부(407)가 동일 기판 상에 형성될 수 있다.
구동회로(406)의 n채널형 TFT(401)는 채널 형성 영역(368), 게이트 전극을 형성하는 제2 도전층(333)과 겹치는 제3 불순물 영역(346)(GOLD 영역), 게이트 전극 외측에 형성되는 제2 불순물 영역(341)(LDD 영역), 및 소스 영역 또는 드레인 영역으로서 기능하는 제1 불순물 영역(327)을 포함한다. p채널형 TFT(402)는 채널 형성 영역(369), 게이트 전극을 형성하는 제2 도전층(334)과 겹치는 제4 불순물 영역(356), 게이트 전극 외측에 형성되는 제4 불순물 영역(355), 및 소스 영역 또는 드레인 영역으로서 기능하는 제4 불순물 영역(354)을 포함한다. n채널형 TFT(403)는 채널 형성 영역(370), 게이트 전극을 형성하는 제2 도전층(335)과 겹치는 제3 불순물 영역(348)(GOLD 영역), 게이트 전극 외측에 형성되는 제2 불순물 영역(343)(LDD 영역), 및 소스 영역 또는 드레인 영역으로서 기능하는 제1 불순물 영역(329)을 포함한다.
화소부(407)의 화소 TFT(404)는 채널 형성 영역(371), 게이트 전극을 형성하는 제2 도전층(336)과 겹치는 제3 불순물 영역(349)(GOLD 영역), 게이트 전극 외측에 형성되는 제2 불순물 영역(344)(LDD 영역), 및 소스 영역 또는 드레인 영역으로서 기능하는 제1 불순물 영역(330)을 포함한다. 또한, 보유 용량(405)에서는, 반도체층(307)으로 형성되는 보유 용량에서, n형을 부여하는 불순물 원소가, 부호 331로 나타낸 영역에는 제1 불순물 영역과 동일한 농도로 첨가되고, 부호 345로 나타낸 영역에는 제3 불순물 영역과 동일한 농도로 첨가되고, 부호 350으로 나타낸 영역에는 제2 불순물 영역과 동일한 농도로 첨가되어 있다.
차폐막(301a)은 평탄화 절연막(302)을 사이에 두고 화소 TFT(404)의 채널 형성 영역(371) 전체와 겹쳐 있다.
실시예 1의 화소의 상면도의 A-A'선에 따른 단면도가 도 5(B)의 A-A'선에 대응한다. 즉, 도 5(B)에서 나타내는 소스 신호선(338), 접속 배선(365), 게이트 전극(336), 차폐막(301a), 화소 전극(366), 게이트 신호선(301b), 하층 용량 배선(301c), 용량 배선(307), 상층 용량 배선(337)이 각각 도 2의 201, 209, 207, 204, 208, 202, 203, 210 및 211에 대응한다.
또한, 본 발명의 화소 구조에서, 화소 전극들 사이의 간극을 차광할 수 있도록 화소 전극의 단부는 소스 신호선과 겹치도록 배치되어 있다.
다음에, 상기한 바와 같이 제조된 액티브 매트릭스 기판으로부터 액티브 매트릭스형 액정 표시장치를 제작하는 공정을 도 6을 사용하여 설명한다.
먼저, 도 5(B)의 액티브 매트릭스 기판을 얻고, 그 기판 상에 배향막(467)을 형성하고, 러빙 처리를 행한다.
한편, 대향 기판(469)을 준비한다. 이 대향 기판(369) 상에는 컬러 필터층(470) 및 오버코트층(473)을 형성한다.
접속 배선(365)에 맞추어 컬러 필터(479)를 형성한다. 각 색의 컬러 필터는 안료가 혼입된 아크릴 수지이고, 1∼3 ㎛의 두께로 형성된다. 컬러 필터에 감광성 재료가 사용될 수도 있고, 마스크를 사용하여 소정의 패턴이 형성될 수 있다. 오버코트층은 광 경화형 또는 열 경화형 유기 수지 재료, 예를 들어, 폴리아미드, 아크릴계 수지 등으로 형성된다.
스페이서의 배치는 임의로 결정될 수 있지만, 예를 들어, 접속 배선의 위치와 정합하도록 대향 기판 상에 배치될 수 있다. 또한, 스페이서는 구동회로(406)의 TFT의 위치와 정합하도록 배치될 수도 있다. 스페이서는 소스 배선 및 드레인 배선을 덮도록 구동회로부의 전면 위에 배치될 수도 있다.
오버코트층(473)을 형성한 후, 대향 전극(476)을 패터닝에 의해 형성하고, 배향막(474)을 형성한 후, 러빙 처리를 행한다.
또한, 화소부(407) 및 구동회로(406)가 형성된 액티브 매트릭스 기판과 대향 기판을 밀봉제(468)에 의해 접합한다. 밀봉제(468)에는 충전재(filler)가 혼입되고, 충전재와 스페이서의 효과에 의해 균일한 간극을 유지하면서 2개의 기판을 서로 접합한다. 그 후, 양 기판 사이에 액정 재료를 주입하고, 봉지(封止)제(도시되지 않음)에 의해 기판을 완전히 봉지한다. 액정 재료로서는 공지의 액정 재료가 사용될 수 있다. 그리하여, 도 6에 도시된 액티브 매트릭스형 액정 표시장치가 완성된다.
본 실시예는 상기한 제작방법에 한정되지 않고, 실시예 1과 조합하여 실시될 수도 있다.
[실시예 3]
본 실시예는 CMP법에 의한 연마에 사용되는 CMP 장치의 구조에 대하여 설명한다.
도 7(A)는 본 실시예에 따른 CMP 장치의 측면도를 나타내고, 도 7(B)는 그의 사시도를 나타낸다. 부호 701은 플래튼(platen)을 나타내고, 이 플래튼은 구동축(a)(702)에 의해 화살표의 방향 또는 반대 방향으로 회전된다. 구동축(a)(702)은 암(arm)(a)(703)에 의해 위치가 고정되어 있다.
플래튼(701)상에는 패드(704)가 배치되어 있다. 패드(704)는 공지의 연마포 또는 연마 패드일 수 있다. 패드(704)에 슬러리 공급 노즐(705)로부터 슬러리가 공급된다. 본 실시예에서는, 슬러리가 슬러리 공급 노즐(705)로부터 패드(704)의 거의 중심의 슬러리 공급 위치(710)에 공급된다. 슬로리로는 공지의 재료가 사용될 수 있다.
부호 706은 액티브 매트릭스 기판(707)을 고정하고 패드(704)상의 액티브 매트릭스 기판(707)을 회전시키는 기능을 가지는 캐리어를 나타낸다. 캐리어(706)는 구동축(b)(708)에 의해 화살표의 방향 또는 반대 방향으로 회전된다. 구동축(b)(708)은 암(a)(709)에 의해 위치가 고정되어 있다.
액티브 매트릭스 기판(709)은, 후에 평탄화막이 되는 절연막이 형성되어 있는 그의 면이 패드(704)로 향하도록 보유된다.
본 실시예에서는 사용하지 않지만, 패드(704)에 연마포가 사용될 수도 있다. 이 경우, 패드 가압 링을 제공함으로써, 액티브 매트릭스 기판의 엣지 부분에서의 연마포의 변형을 적은 정도로 억제할 수 있다. 액티브 매트릭스 기판(707)에 대한 연마 압력의 1.2배∼1.6 배의 압력이 패드 가압 링에 가해진 때, 연마포의 표면 윤곽이 변화하여, 연마포의 균일한 변형이 얻어진다.
도 8은 도 7(A) 및 도 7(B)에 도시된 캐리어(706)의 세부를 나타낸다. 캐리어(706)는 연마 하우징(711), 웨이퍼 척(chuck)(713), 및 리테이너 링(712)을 가지고 있다. 웨이퍼 척(713)은 액티브 매트릭스 기판(707)을 보유하고, 리테이너 링(712)은 연마 중에 액티브 매트릭스 기판(707)이 캐리어로부터 떨어지는 것을 방지한다. 연마 하우징(711)은 웨이퍼 척(713) 및 리테이너 링(712)을 보유하고, 연마 압력을 가하는 기능을 가지고 있다.
캐리어(706)는 가압 기능과 회전 기능 모두를 가지는 것이 필요하다. 따라서, 캐리어는 그의 중심에 회전축을 가지고, 이 축을 따라 하중을 가하는 방식이 일반적이다. 하중이 중심 축을 따라 가해지는 이러한 일반적인 방식에서는, 액티브 매트릭스 기판 평면 내에서의 하중의 분포가 중심 축 아래에서는 가장 높고, 그 평면의 주변으로 갈 수록 감소한다. 따라서, 액티브 매트릭스 기판이 기판 평면 전체에 걸쳐 균일하게 연마되도록, 공지의 보조 부하 기구가 연마 하우징에 설치될 수도 있다.
본 실시예는 실시예 1 또는 실시예 2와 조합하여 실시될 수 있다.
[실시예 4]
본 발명에 따른 반도체장치들 중 하나인 액정 표시장치의 제작방법의, 실시예 2와는 다른 예에 대하여 도 9∼도 12를 참조하여 설명한다. 본 실시예에서는, 화소부의 화소 TFT 및 보유 용량과, 화소부의 주변에 제공되는 소스 신호선 구동회로 및 게이트 신호선 구동회로의 TFT를 동시에 제작하는 방법을 공정에 따라 상세히 설명한다.
도 9(A)에서, 기판(501)으로서, 코닝사의 제품인 코닝 7059 유리 및 코닝 1737 유리로 대표되는 바륨 붕규산 유리 또는 알루미노 붕규산 유리와 같은 유리 기판이나, 석영 기판 등이 사용된다. 유리 기판을 사용하는 경우에는, 유리 왜곡점보다 10∼20℃ 낮은 온도로 미리 기판을 열처리할 수도 있다. 그 다음, TFT가 형성되는 위치에서 기판(501)상에 차폐막(502)을 형성한다.
차폐막(502)은 W을 0.1 ㎛∼0.5 ㎛(본 실시예에서는 0.3 ㎛)의 두께로 퇴적하여 형성되고, 그 다음, ICP(유도 결합형 플라즈마) 에칭법으로 에칭된다.
에칭에서, CF4와 Cl2를 혼합한 에칭 가스를 사용하고, 1 ㎩의 압력에서 코일형 전극에 500 W의 RF(13.56 ㎒) 전력을 가하여 플라즈마를 생성시킨다. 기판(시료 스테이지)측에도 100 W의 RF(13.56㎒) 전력을 인가하여, 실질적으로 부의 셀프 바이어스 전압을 인가한다.
본 실시예에서는 W을 사용하여 차폐막(502)을 형성하지만, 본 발명이 이것에 한정되지 않는다. W 이외에 사용될 수 있는 재료로는, WSix, Cu 및 Al과 같은 금속, 흑색 안료가 혼입된 규소, 산화규소 및 산화질화규소를 사용할 수 있다. 상기한 재료 이외에도, 차광성을 가지고 후의 공정에서의 처리 온도에 견딜 수 있는 것이라면, 어떠한 재료라도 사용될 수 있다.
그 다음, 차폐막(502)을 덮도록 기판(501)상에 산화규소로 된 절연막을 형성한다. 이 절연막은 산화규소막 대신에 질화규소막 또는 산화질화규소막일 수도 있다. 예를 들어, 플라즈마 CVD법에 의해 SiH4, NH3 및 N2O로부터 250∼800 ㎚(바람직하게는 300∼500 ㎚)의 두께로 형성되는 산화질화규소막과, 마찬가지로 SiH4 및 N2O로부터 250∼800 ㎚(바람직하게는 300∼500 ㎚)의 두께로 형성되는 수소화 산화질화규소막을 적층하여 형성할 수도 있다. 여기서는 절연막이 산화규소를 사용하고, 0.5∼1.5 ㎛의 두께를 가진 단층으로 형성된다. 절연막의 재료가 산화규소에 한정되지 않는다.
그 다음, CMP법에 의해 절연막을 연마하여, 평탄화 절연막(503)을 형성한다. 여기서는, 공지의 CMP 기술을 사용할 수 있다. 산화막의 연마에서 일반적으로 사용되는 슬러리는 pH 조절제와 같은 시약을 함유하는 수용액에 100∼1000 ㎚φ의 연마제를 분산시킨 고액 분산계 슬러리이다. 본 실시예에서는, 염화규소 가스를 열분해하여 얻어진 훈증 실리카 입자 20 중량%를 수산화칼륨이 첨가된 수용액에 분산시킨 실리카 슬러리(pH = 10∼11)를 사용한다.
평탄화 절연막(302)을 형성한 후, 플라즈마 CVD법 또는 스퍼터링 법에 의해 비정질 구조를 가진 비정질 반도체층을 25∼80 ㎚(바람직하게는 30∼60 ㎚)의 두께로 형성한다. 비정질 구조를 가진 반도체막의 예로서는, 비정질 반도체층, 미(微)결정 반도체막, 및 비정질 규소 게르마늄막과 같은 비정질 구조를 가진 화합물 반도체막을 들 수 있다. 그리하여, 평탄화 절연막(503)의 표면의 오염이 방지될 수 있고, 제조되는 TFT들 사이의 특성 편차 및 스레시홀드 전압의 변동이 감소될 수 있다.
그 다음, 결정화 공정을 행하여 비정질 반도체층으로부터 결정성 반도체층(504)을 형성한다. 결정화 방법으로서는, 레이저 어닐법, 열 어닐법(고상 성장법) 또는 급속 열 어닐(RTA)법을 사용할 수 있다. 상기한 것과 같은 유리 기판을 사용하거나 내열성이 열등한 플라스틱 기판을 사용하는 경우에는, 레이저 어닐법이 특히 바람직하다. RTA법에서는, 적외선 램프, 할로겐 램프, 금속 할라이드 램프, 크세논 램프 등을 광원으로 사용할 수 있다. 또는, 일본국 공개특허공고 평7-130652호 공보에 개시된 기술에 따라 촉매 원소를 사용하는 결정화 방법으로 결정성 반도체층(504)을 형성할 수도 있다. 결정화 공정에서는, 비정질 반도체층에 함유된 수소를 미리 방출시키는 것이 바람직하다. 결정화 전에, 비정질 반도체층을 400∼500℃로 1시간 정도 열처리하여, 그 반도체층 내의 수소 함량을 5 원자% 이하로 줄임으로써, 막 표면의 거칠어짐을 방지할 수 있다. 플라즈마 CVD법에 의해 반응 가스로서 SiH4 및 아르곤(Ar)을 사용하고 성막 중의 기판 온도를 400∼450℃로 하여 비정질 규소막을 형성하면, 비정질 규소막의 수소 함량이 5 원자% 이하로 감소될 수 있다. 이 경우, 수소를 방출시키기 위한 열처리는 필요없다.
결정화에 레이저 어닐법을 사용하는 경우에는, 펄스 발진형 또는 연속 발광형 엑시머 레이저 또는 아르곤 레이저를 광원으로 한다. 펄스 발진형 엑시머 레이저를 사용하는 경우에는, 레이저광을 선형으로 가공하여 레이저 어닐을 행한다. 레이저 어닐의 조건은 실시자가 적절히 선택할 수 있다. 예를 들어, 레이저 펄스 발진 주파수를 300 ㎐로 하고, 레이저 에너지 밀도를 100∼500 mJ/㎠(대표적으로는 300∼400 mJ/㎠)로 한다. 그 다음, 선형 빔의 오버랩 비율을 50∼98%로 하여 선형 빔을 기판의 전면에 조사한다. 이렇게 하여, 도 9(A)에 도시된 바와 같이 결정성 반도체층(504)이 얻어질 수 있다.
제1 포토 마스크(PM1) 및 포토리소그래피 기술을 사용하여 결정성 반도체층(504)상에 레지스트 패턴을 형성하고, 건식 에칭에 의해 결정성 반도체층을 섬 형상으로 분할한다. 그리하여, 도 9(B)에 도시된 바와 같이, 반도체층(505∼508)이 형성된다. 결정성 규소막의 건식 에칭에는 CF4 및 O2의 혼합 가스가 사용된다.
TFT의 스레시홀드 전압(Vth)을 제어하기 위해, 이들 반도체층에 p형 도전성을 부여하는 불순물 원소를 도핑한다. 이 불순물 원소가 각 반도체층의 전면에 약 1×1016∼5×1017 원자/㎤의 농도로 도핑된다. 반도체에 p형 도전성을 부여하는 공지의 불순물 원소의 예로서는, 주기율표 13족의 원소, 예를 들어, 붕소(B), 알루미뉴(Al) 및 갈륨(Ga)을 들 수 있다. 도핑 방법으로서, 이온 주입법 또는 이온 도핑법(또는 이온 샤워 도핑법)을 사용할 수 있다. 대면적의 기판을 처리하는 경우에는, 이온 도핑법이 적합하다. 이온 도핑법에서는, 원료 가스로서 디보란(B2H6)을 사용하고, 붕소(B)를 도핑한다. 이러한 불순물 원소의 도핑이 항상 필요한 것은 아니고, 생략될 수도 있지만, n채널형 TFT의 스레시홀드 전압을 소정의 범위 내로 하기 위해서는 바람직한 방법이다.
CVD법 또는 스퍼터링법에 의해 규소를 함유하는 절연막으로부터 게이트 절연막(509)을 40∼150 ㎚의 두께로 형성한다. 본 실시예에서는, 두께 120 ㎚의 산화질화규소막을 사용한다. SiH4 및 N2에 O2를 첨가하여 형성한 산화질화규소막은 막 내의 고정 전하 밀도가 낮기 때문에 게이트 절연막(509)로서 바람직한 재료이다. SiH4, NO2 및 H2로 형성된 산화질화규소막도 바람직한데, 이 막으로부터 형성되는 게이트 절연막은 계면 결함 밀도가 낮기 때문이다. 물론, 게이트 절연막이 이러한 산화질화규소막에 한정되는 것은 아니고, 다른 규소 함유 절연막의 단층 또는 적층이 게이트 절연막으로서 사용될 수도 있다. 예를 들어, 산화규소막을 사용할 수도 있다. 산화규소막은 플라즈마 CVD법에 의해 TEOS(테트라에틸 오르소실리케이트)를 O2와 혼합하고, 반응 압력을 40 ㎩로 하고, 기판 온도를 300∼400℃로 하고, 0.5∼0.8 W/㎤의 고주파(13.56 ㎒) 전력 밀도에서 방전시켜 형성할 수 있다. 이렇게 형성된 산화규소막은 그 후의 400∼500℃의 열어닐에 의해 게이트 절연막으로서 우수한 특성을 나타낼 수 있다.(도 9(B))
도9(C)에 도시된 바와 같이, 게이트 전극을 형성하기 위한 내열성 도전층(511)을 제1 형상의 게이트 절연막(509)상에 200∼400 ㎚(바람직하게는 250∼300 ㎚)의 두께로 형성한다. 내열성 도전층(511)은 단층 또는 필요에 따라서는 2층 또는 3층 이상의 다층을 가진 적층 구조일 수도 있다. 내열성 도전층에는, Ta, Ti 및 W으로 이루어진 군에서 선택되는 원소 또는 상기 군에서 선택된 원소를 주성분으로 하는 합금 또는 상기 군을 이루는 원소들이 조합된 합금막이 포함된다. 내열성 도전층은 스퍼터링법 또는 CVD법에 의해 형성된다. 이들의 저항율을 감소시키기 위해, 층 내에 함유되는 불순물의 농도를 감소시키는 것이 바람직하다. 특히, 바람직한 산소 농도는 300 ppm 이하이다. 본 실시예에서는, 두께 300 ㎚의 W 막을 형성한다. W 막은 W을 타겟으로 하여 스퍼터링법에 의해 형성되거나 또는 6불화 텅스텐(WF6)을 사용하여 열 CVD법에 의해 형성될 수도 있다. 어느 경우에도, 게이트 전극으로 사용하기 위해서는 막을 저저항화할 필요가 있고, W 막의 저항율은 20 μΩ㎝ 이하로 하는 것이 바람직하다. 막 중의 결정립 크기를 크게 함으로써, W 막의 저항율을 낮출 수 있지만, W 막 중에 산소와 같은 불순물 원소가 많이 존재하는 경우에는, 결정화가 저해되고, 고저항화된다. 이러한 이유로, 스퍼터링법에 의한 경우, 순도 99.9999%의 W 타겟을 사용하고 성막 중에 기상(氣相)으로부터의 불순물의 혼입을 피하도록 충분히 배려하면서 W 막을 형성한다. 그 결과, W 막이 9∼20 μΩ㎝의 낮은 저항율을 가질 수 있다.
마찬가지로, 내열성 도전층(511)에 Ta 막을 사용하는 경우에도 스퍼터링법을 사용할 수 있다. Ta 막의 경우에는, 스퍼터링 가스로서 Ar을 사용한다. 스퍼터링 시의 가스에 적당량의 Xe 또는 Kr을 첨가하면, 형성되는 막의 내부 응력이 완화되고, 막의 벗겨짐이 방지될 수 있다. α상 Ta 막의 저항율은 약 20 μΩ㎝이고, 이 막은 게이트 전극으로 사용하는데 적합하다. 한편, β상 Ta 막의 저항율은 약 180 μΩ㎝이고, 이 막은 게이트 전극으로 사용하는데 적합하지 않는다. TaN 막은 α상 Ta 막에 가까운 결정 구조를 가지므로, TaN 막이 Ta의 하지로서 사용되면, α상 Ta 막이 쉽게 얻어질 수 있다. 도시하지 않았지만, 내열성 도전층(511) 아래에, 인(P)이 도핑된 규소막을 약 2∼20 ㎚의 두께로 형성하는 것이 효과적이다. 이것에 의해, 그 위에 형성되는 도전막의 밀착성이 향상되고, 산화 방지를 도모하는 동시에, 내열성 도전층(511) 중에 함유된 미량의 알칼리 금속 원소가 제1 형상의 게이트 절연막(509) 내로 확산하는 것을 방지할 수 있다. 어느 경우에도, 내열성 도전층(511)은 10∼50 μΩ㎝의 저향율을 가지는 것이 바람직하다.
그 다음, 제2 포토 마스크(PM2)와 포토리소그래피 기술을 사용하여 레지스트 마스크(512∼517)를 형성한다. 이어서, 제1 에칭 처리를 행한다. 본 실시예에서는, ICP 에칭 장치를 사용하고, 에칭 가스로서 CF4 및 Cl2를 혼합하고, 1 ㎩의 압력에서 3.2 W/㎤의 RF(13.56 ㎒) 전력을 인가하여 플라즈마를 생성시킨다. 또한, 기판(시료 스테이지)측에도 224 mW/㎤의 RF(13.56㎒) 전력을 인가하여, 실질적으로 부의 셀프 바이어스 전압을 인가한다. 이들 조건에서는 W 막의 에칭 속도가 약 100 ㎚/분이다. 제1 에칭 처리는 이 에칭 속도로부터 계산되는 W 막의 추정 에칭 시간보다 20% 더 긴 시간 행해진다.
제1 에칭 처리를 통해, 제1 테이퍼 형상을 가진 도전층(518∼523)이 형성된다. 도전층(518∼523)은 테이퍼부가 15∼30°의 각도를 가지도록 형성된다. 잔사를 남기지 않고 에칭을 달성하기 위해서는, 에칭 시간을 약 10∼20% 증가시킨 오버에칭이 적합하다. W 막에 대한 산화질화규소막(제1 형상의 게이트 절연막(509))의 선택비는 2∼4(대표적으로는 3)이다. 따라서, 오버에칭 처리를 통해, 산화질화규소막의 노출된 표면이 약 20∼50 ㎚ 에칭되고, 제1 테이퍼 형상을 가진 도전층(518∼523)의 엣지 부근에 테이퍼진 제2 형상의 게이트 절연막(580)이 형성된다.
그리고, 제1 도핑 처리를 행하여 반도체층에 일 도전형을 가진 불순물 원소를 도핑한다. 여기서는, 이 도핑 공정에, n형 도전성을 부여하는 불순물 원소를 사용한다. 제1 형상의 도전층(518∼523)을 형성하기 위해 사용된 마스크(512∼517)를 그대로 둔 채, 제1 테이퍼 형상을 가진 도전층(518∼523)을 마스크로 하여, 자기정합적으로 이온 도핑법에 의해 n형 도전성을 부여하는 불순물 원소를 도핑한다. n형 도전성을 부여하는 불순물 원소를 게이트 전극의 엣지 부분의 테이퍼부와 제2 형상의 게이트 절연막(580)을 통해, 그 아래에 위치하는 반도체층에 도달하도록 첨가한다. 따라서, 이 도핑을 위해 불순물 원소의 도즈량을 1×1013∼5×1014 원자/㎠로 하고, 가속 전압을 80∼160 keV로 한다. n형 도전성을 부여하는 불순물 원소는 주기율표 15족에 속하는 원소, 전형적으로는 인(P) 또는 비소(As)이다. 여기서는 인을 사용한다. 상기한 바와 같은 이온 도핑법에 의해, 제1 불순물 영역(524∼527)에는 n형을 부여하는 불순물 원소가 1×1020∼1×1021 원자/㎤의 농도로 도핑되고, 테이퍼부 아래에 형성되는 제2 불순물 영역(A)(529∼532)에는, 이 영역 내에서 농도가 반드시 균일하지는 않지만, n형을 부여하는 불순물 원소가 1×1017∼1×1020 원자/㎤의 농도로 도핑된다.(도 10(A))
이 공정에서, 제2 불순물 영역(A)(29∼532) 중, 적어도 제1 형상의 도전층(518∼523)과 겹치는 부분에서의 n형 도전성을 부여하는 불순물 원소의 농도 변화는 테이퍼부의 두께의 변화를 반영한다. 즉, 제2 불순물 영역(A)(529∼532)을 도핑하는데 사용되는 인(P)의 농도는 제2 불순물 영역(A)이 도전층과 겹치는 영역에서 제1 형상의 도전층(518∼523)의 엣지로부터 중심으로 갈 수록 감소된다. 이것은 반도체층에 도달하는 인(P)의 양이 테이퍼부의 두께 차에 따라 변화하기 때문이다.
그 다음, 도 10(B)에 도시된 바와 같이, 제2 에칭 처리를 행한다. 제1 에칭 처리와 마찬가지로, 제2 에칭 처리에서, ICP 에칭 장치를 사용하고, 에칭 가스로서 CF4 및 Cl2의 혼합 가스를 사용하고, RF 전력을 3.2 W/㎤(13.56 ㎒)로 하고, 바이어스 전력을 45 mW/㎤(13.56㎒)로 하고, 압력을 1 ㎩로 한다. 이들 조건 하에 에칭하면 제2 형상의 도전층(540∼545)이 형성된다. 이 도전층은 엣지부에서 그의 두께가 엣지로부터 중심으로 갈수록 서서히 증가하는 테이퍼 형상이 된다. 제1 에칭 처리와 비교하여, 제2 에칭 처리에서 기판측에 인가되는 바이어스 전력이 낮고, 등방성 에칭의 비율이 그 만큼 증가된다. 그 결과, 테이퍼부의 각도는 30∼60°이 된다. 마스크(512∼517)를 에칭하여 그의 엣지를 없애 마스크(534∼539)를 형성한다. 제2 형상의 게이트 절연막(580)이 표면으로부터 40 ㎚ 정도 에칭되어, 새로운 제3 형상의 게이트 절연막(570)이 형성된다.
그 다음, 제1 도핑 처리보다 감소된 도즈량 및 높은 가속 전압으로 n형 도전성을 부여하는 불순물 원소의 도핑을 행한다. 예를 들어, 가속 전압을 70∼120 keV로 하고, 도즈량을 1×1013 원자/㎠로 하여, 제2 형상의 도전층(540∼545)과 겹치는 영역에서의 불순물의 농도가 1×1016∼1×1018 원자/㎤가 되도록 한다. 그리하여, 제2 불순물 영역(B)(546∼550)이 형성된다.
그리고, p채널형 TFT를 형성하는 반도체층(505, 507)에 일 도전형과 반대의 도전형을 가진 불순물 영역(556, 557)을 형성한다. 이 경우에도, 제2 형상의 도전층(540, 542)을 마스크로 하여, p형 도전성을 부여하는 불순물 원소를 반도체층에 도핑하여, 자기정합적으로 불순물 영역을 형성한다. 이때, n채널형 TFT를 형성하는 반도체층(506, 508)을 제3 포토 마스크(PM3)를 사용하여 형성된 레지스트 마스크(551∼553)에 의해 완전히 덮는다. 여기서 형성되는 불순물 영역(556, 557)은 디보란(B2H6)을 사용한 이온 도핑법에 의해 형성된다. 불순물 영역(556, 557) 중의 p형 도전성을 부여하는 불순물 원소의 농도는 2×1020∼2×1021 원자/㎠가 되도록 한다.
이 불순물 영역(556, 557)을 자세히 보면, 이들 각각이 n형 도전성을 부여하는 불순물 원소를 함유하는 3개의 영역으로 나누어져 보일 수 있다. 제3 불순물 영역(556a, 557a)은 n형 도전성을 부여하는 불순물 원소를 1×1020∼1×1021 원자/㎤의 농도로 함유한다. 제4 불순물 영역(A)(556b, 557b)은 n형 도전성을 부여하는 불순물 원소를 1×1017∼1×1020 원자/㎤의 농도로 함유한다. 제4 불순물 영역(B)(556c, 557c)은 n형 도전성을 부여하는 불순물 원소를 1×1016∼5×1018 원자/㎤의 농도로 함유한다. 그러나, 제3 불순물 영역(556a, 557a)은 p형 도전성을 부여하는 불순물 원소의 농도가 제3 불순물 영역 내의 n형 도전성을 부여하는 불순물 원소의 농도보다 1.5배∼3배인 경우 그리고 p형 도전성을 부여하는 불순물 원소의 농도가 불순물 영역(556b, 556c, 557b, 557c)에서 1×1019 원자/㎤ 이상인 경우에는 p채널형 TFT의 소스 영역 및 드레인 영역으로 기능하는데 아무 문제가 없다. 제4 불순물 영역(B)(556c, 557c)은 각각 제2 테이퍼 형상을 가진 도전층(540, 542)과 부분적으로 겹치도록 형성된다.
그 후, 도 11(A)에 도시된 바와 같이, 제2 형상의 도전층(540∼545) 및 게이트 절연막(570)상에 제1 층간절연막(558)을 형성한다. 제1 층간절연막(558)은 산화규소막, 산화질화규소막, 질화규소막 또는 이들 막을 조합하여 얻어지는 적층 막이다. 어느 경우에도, 제1 층간절연막(558)은 무기 절연 재료로부터 형성된다. 제1 층간절연막(558)의 두께는 100∼200 ㎚로 한다. 제1 층간절연막(558)로서 산화규소막을 사용하는 경우에는, 이 막은 플라즈마 CVD법에 의해 TEOS와 O2를 혼합하고, 반응 압력을 40 ㎩로 하고, 기판 온도를 300∼400℃로 하고, 0.5∼0.8 W/㎠의 고주파(13.56 ㎒) 전력 밀도에서 방전시켜 형성할 수 있다. 제1 층간절연막(558)이 산화질화규소막인 경우에는, 플라즈마 CVD법에 의해 SiH4, NH3 및 N2O로부터 형성되는 산화질화규소막 또는 플라즈마 CVD법에 의해 SiH4 및 N2O로부터 형성되는 산화질화규소막이 사용될 수 있다. 이 경우의 성막 조건은 반응 압력을 20∼200 ㎩로 하고, 기판 온도를 300∼400℃로 하고, 고주파(60 ㎒) 전력 밀도를 0.1∼1.0 W/㎠로 할 수 있다. SiH4, NO2 및 H2로 형성된 수소화 산화질화규소막도 제1 층간절연막(558)으로서 사용할 수 있다. 마찬가지로, 플라즈마 CVD법에 의해 SiH4 및 NH3으로부터 질화규소막을 형성할 수 있다.
그 다음, 각각의 농도로 첨가된 n형 도전성을 부여하는 불순물 원소 및 p형 도전성을 부여하는 불순물 원소를 활성화하는 공정을 행한다. 이 공정은 어닐 노를 사용한 열 어닐법을 사용한다. 다른 사용가능한 방법으로는, 레이저 어닐법 및 급속 열 어닐(RTA)법이 있다. 열 어닐법에서는, 산소 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하인 질소 분위기에서 400∼700℃, 대표적으로는 500∼600℃로 행해진다. 본 실시예에서는, 500℃로 4시간 열처리를 행한다. 기판(501)이 내열 온도가 낮은 플라스틱 기판인 경우에는, 레이저 어닐법이 바람직하다.
활성화 공정에 이어, 분위기 가스를 3∼100%의 수소를 함유한 분위기로 바꾸고, 300∼450℃로 1∼12시간 추가 열처리를 행하여, 반도체층을 수소화하는 공정을 행한다. 이 공정은 열적으로 여기된 수소에 의해 반도체층 중의 1016∼1018 /㎤의 댕글링 결합을 종단시키는 공정이다. 수소화의 다른 수단으로서, 플라즈마 수소화(플라즈마로 여기된 수소를 사용)를 행할 수도 있다. 어느 경우에도, 반도체층(505∼508) 내의 결함 밀도를 1016 /㎤ 이하로 하는 것이 바람직하고, 따라서, 수소를 0.01∼0.1 원자% 정도 부여하면 좋다.
그 다음, 유기 절연 재료로 된 제2 층간절연막(559)을 1.0∼2.0 ㎛의 평균 두께로 형성한다. 유기 수지 재료로서는, 폴리이미드, 아크릴 수지, 폴리아미드, 폴리이미드아미드 및 BCB(벤조시클로부텐) 등이 사용될 수 있다. 예를 들어, 기판에 도포된 후 열중합하는 유형의 폴리이미드를 사용하는 경우에는, 300℃의 청정한 오븐 내에서 소성하여 막을 형성한다. 아크릴 수지를 사용하는 경우에는, 2 액성의 아크릴 수지를 사용한다. 그의 주 재료와 경화제를 혼합하고, 이 혼합물을 스피너를 사용하여 기판의 전면에 도포한 다음, 기판을 80℃의 핫 플레이트로 60초간 예비가열한 후, 250℃의 청정한 오븐 내에서 60분간 소성하여, 제2 층간절연막을 형성한다.
이와 같이, 제2 층간절연막(559)을 유기 절연 재료로 형성함으로써, 표면을 만족스럽게 평탄화할 수 있다. 유기 수지 재료는 일반적으로 유전율이 낮기 때문에 기생용량이 감소될 수 있다. 그러나, 유기 수지 재료는 흡습성이므로 보호막으로서는 적합하지 않다. 따라서, 유기 수지 재료로 형성되는 제2 층간절연막은, 본 실시예에서와 같이 제1 층간절연막(558)으로서 사용한 산화규소막, 산화질화규소막 또는 질화규소막과 조합하여 사용되어야 한다.
그 후, 제4 포토 마스크(PM4)를 사용하여 소정 패턴의 레지스트 마스크를 형성하여, 각각의 반도체층에서 소스 영역 또는 드레인 영역으로서 작용하는 불순물 영역에 도달하는 콘택트 홀을 형성한다. 콘택트 홀은 건식 에칭법으로 형성된다. 이 경우, 에칭 가스로서 CF4, O2 및 He의 혼합 가스를 사용하여, 먼저, 유기 수지 재료로 된 제2 층간절연막(559)을 에칭하고, 이어서, CF4와 O2를 혼합하여 에칭 가스로 사용하여 제1 층간절연막(558)을 에칭한다. 그리고, 반도체층에 대한 선택비를 높이기 위해 에칭 가스를 CHF3으로 바꾼 후 제3 형상의 게이트 절연막(570)을 추가 에칭한다. 그리하여, 콘택트 홀들이 형성된다.
그 다음, 스퍼터링법 또는 진공 증착법에 의해 도전성 금속막을 형성하고, 제5 포토 마스크(PM5)를 사용하여 레지스트 마스크 패턴을 형성하여, 에칭에 의해 소스 배선(560∼564) 및 드레인 배선(565∼568)을 형성한다. 드레인 배선과 동시에 화소 전극(569)이 형성된다. 화소 전극(571)은 안접 화소에 속하는 화소 전극이다. 도시되지 않았지만, 본 실시예에서는 이들 배선을 다음과 같이 형성한다. 즉, 두께 50∼150 ㎚의 Ti막을 형성하고, 콘택트부를 형성하여, 반도체층 내에 소스 영역 및 드레인 영역을 형성하기 위한 불순물 영역과의 콘택트를 얻고, 이 Ti 막 상에 두께 300∼400 ㎚의 Al 막을 형성하고, 이 Al 막 상에 두께 80∼120 ㎚의 투명 전도막을 추가로 형성한다. 투명 도전막에 적합한 재료로서는, 산화인듐 및 산화아연의 합금(In2O3-ZnO) 및 산화아연(ZnO)이 포함된다. 가시광 투과율 및 도전율을 높이기 위해 갈륨(Ga)이 첨가된 산화아연(ZnO:Ga) 등도 적합한 재료이다.
이렇게 하여, 5개의 포토 마스크를 사용하여 동일 기판 상에 구동회로(소스 신호선 구동회로 및 게이트 신호선 구동회로)의 TFT 및 화소부의 화소 TFT를 형성할 수 있다. 구동회로에는, 제1 p채널형 TFT(600), 제1 n채널형 TFT(601), 제2 p채널형 TFT(602), 및 제2 n채널형 TFT(603)가 형성되고, 화소부에는 화소 TFT(604) 및 보유 용량(605)이 형성된다.
제1 p채널형 TFT(600)에서, 제2 테이퍼 형상을 가진 도전층이 게이트 전극(620)으로서 기능하고, 반도체층(505)은 채널 형성 영역(606), 소스 영역 또는 드레인 영역으로서 기능하는 제3 불순물 영역(607a), 게이트 전극(620)과 겹치지 않는 LDD 영역을 형성하는 제4 불순물 영역(A)(607b), 및 게이트 전극(620)과 부분적으로 겹치는 LDD 영역을 형성하는 제4 불순물 영역(B)(607c)을 포함한다.
제1 n채널형 TFT(600)에서, 제2 테이퍼 형상을 가진 도전층이 게이트 전극(621)으로서 기능하고, 반도체층(506)은 채널 형성 영역(608), 소스 영역 또는 드레인 영역으로서 기능하는 제1 불순물 영역(609a), 게이트 전극(621)과 겹치지 않는 LDD 영역을 형성하는 제2 불순물 영역(A)(609b), 및 게이트 전극(621)과 부분적으로 겹치는 LDD 영역을 형성하는 제2 불순물 영역(B)(609c)을 포함한다. 채널 길이가 2∼7 ㎛일 때, 제2 불순물 영역(B)(609c) 중, 게이트 전극(621)과 겹치는 부분의 길이는 0.1∼0.3 ㎛이다. 이 Lov 영역의 길이는 게이트 전극(621)의 두께와 테이퍼부의 각도를 제어함으로써 제어된다. n채널형 TFT에 그러한 LDD 영역이 형성되면, 드레인 영역 근방에 발생되는 고전계를 완화할 수 있고, TFT 열화(劣化) 뿐만 아니라 핫 캐리어의 발생을 방지할 수 있다.
구동회로의 제2 p채널형 TFT(602)에서, 제2 테이퍼 형상을 가진 도전층이 게이트 전극(622)으로서 기능하고, 반도체층(507)은 채널 형성 영역(610), 소스 영역 또는 드레인 영역으로서 기능하는 제3 불순물 영역(611a), 게이트 전극(622)과 겹치지 않는 LDD 영역을 형성하는 제4 불순물 영역(A)(611b), 및 게이트 전극(622)과 부분적으로 겹치는 LDD 영역을 형성하는 제4 불순물 영역(B)(611c)을 포함한다.
구동회로는 시프트 레지스터 및 버퍼와 같은 논리 회로와, 아날로그 스위치로 이루어진 샘플링 회로를 포함한다. 도 11(B)에서는, 이들 회로를 구성하는 TFT가 한 쌍을 이루는 소스과 드레인 사이에 하나의 게이트 전극이 제공된 단일 게이트 구조로 나타내어져 있지만, 이 TFT는 한 쌍을 이루는 소스와 드레인 사이에 다수의 전극이 제공된 멀티게이트 구조를 취할 수도 있다.
화소 TFT(604)에서, 제2 테이퍼 형상을 가진 도전층이 게이트 전극(624)으로서 기능하고, 반도체층(508)은 채널 형성 영역(614a, 614b), 소스 영역 또는 드레인 영역으로서 기능하는 제1 불순물 영역(615a, 617), 게이트 전극(624)과 겹치지 않는 LDD 영역을 형성하는 제2 불순물 영역(A)(615b), 및 게이트 전극(624)과 부분적으로 겹치는 LDD 영역을 형성하는 제2 불순물 영역(B)(615c)을 포함한다. 제2 불순물 영역(B)(615c) 중, 게이트 전극(624)과 겹치는 부분의 길이는 0.1∼0.3 ㎛이다. 보유 용량(605)은 제1 불순물 영역(617), 제2 불순물 영역(A)(619b), 제2 불순물 영역(B)(619c), 도전형을 결정하는 불순물 원소가 도핑되지 않은 영역(618)을 가진 반도체층, 제3 형상의 게이트 절연막과 동일한 층의 절연층, 및 제2 테이퍼 형상을 가진 도전층으로 형성된 상층 용량 배선(625)을 포함한다.
제2 테이퍼 형상을 가진 도전층(537)은 소스 신소선으로서 기능하고, 소스 배선(564)을 통해 화소 TFT(604)의 소스 영역(615c)에 접속되어 있다.
화소 TFT(604)의 채널 형성 영역(614a, 614b)은 전체가 차폐막(502)으로 덮여 있다.
화소 TFT(604)의 게이트 전극(624)은 게이트 절연막(570)을 사이에 두고 아래의 반도체층(508)과 교차하고, 다수의 반도체층을 가로질러 더 연장하여 게이트 신호선으로도 작용한다. 보유 용량(605)은, 화소 TFT(604)의 드레인 영역(617)으로부터 연장한 반도체층이 게이트 절연막(570)을 사이에 두고 상층 용량 배선(625)과 겹치는 영역을 포함한다. 이 구성에서, 용량 배선으로서의 반도체층(618)에는 전자를 제어하기 위한 불순물 원소가 도핑되어 있지 않다.
상기한 구성은, 화소부 및 구동회로가 요구하는 사양에 따라 화소부 및 구동회로를 구성하는 TFT의 구조를 최적화하고, 반도체장치의 동작 성능 및 신뢰성을 향상시키는 것을 가능하게 한다. 또한, 게이트 전극을 내열성을 가진 도전성 재료로 형성함으로써, LDD 영역, 소스 영역 및 드레인 영역의 활성화가 용이하게 된다. 또한, 게이트 절연막을 사이에 두고 게이트 전극과 겹치는 LDD 영역에 도전형을 제어하기 위한 불순물 원소가 농도 구배를 가지고 도핑됨으로써, 특히 드레인 영역 근방에서의 전계 완화 효과가 향상될 수 있다.
TFT의 게이트 전극의 구성을 단일 게이트 구조로 하는가, 한 쌍을 이루는 소스와 드레인 사이에 다수의 게이트 전극이 제공된 멀티게이트 구조로 하는가는 회로의 특성에 따라 실시자가 적절히 선택할 수 있다.
그 다음, 도 12(A)에 도시된 바와 같이, 도 11(B)의 상태의 액티브 매트릭스 기판 상에 기둥형 스페이서를 형성한다. 스페이서는 수 ㎛의 직경을 가진 입자를 산포하여 제공할 수 있지만, 여기서는 기판 전면에 수지 막을 형성한 후, 그 막을 패터닝하여 형성하는 방법을 채용하였다. 스페이서의 재료에 한정은 없지만, 예를 들어, NN 700(제이에스알(JSR)사 제품)을 스피너에 의해 도포한 후, 노광 및 현상 처리를 행하여 소정의 패턴으로 형성한다. 그 다음, 청정한 오븐 등을 사용하여 150∼200℃로 가열하여 경화시킨다. 이렇게 하여 형성되는 스페이서는 노광 및 현상 처리의 조건에 따라 다양한 형상을 가질 수 있다. 스페이서에 바람직한 형상은 상면이 평탄한 기둥형인데, 이 형상은 액티브 매트릭스 기판이 대향 기판에 접합될 때 액정 패널로서의 기계적 강도를 확보할 수 있다. 스페이서는 원추형 또는 피라미드형일 수도 있다. 예를 들어, 원추형인 경우의 스페이서의 구체적인 치수는 높이를 1.2∼1.5 ㎛로 하고, 평균 반경을 5∼7 ㎛로 하고, 평균 반경과 바닥 반경과의 비를 1∼1.5로 한다. 이 때, 스페이서 측면의 테이퍼각은 ±15° 이내로 한다.
스페이서의 배치는 임의적으로 결정될 수 있다. 그러나, 바람직하게는, 도 12(A)에 도시된 바와 같이, 화소부에서는, 기둥형 스페이서(656)를 화소 전극(569)의 콘택트부(631)와 겹쳐 그 부분을 덮도록 형성하면 좋다. 콘택트부(631)에서는 평탄성이 저해되어 이 부분에서는 액정의 배향이 흐트러지지만, 상기와 같이 콘택트부(631)에 스페이서용 수지를 충전하여 기둥형 스페이서(656)를 형성하는 경우 디스크리미네이션 등을 방지할 수 있다.
또한, 구동회로의 TFT상에도 스페이서(655a∼655d)가 형성된다. 이들 스페이서는 구동회로의 전면에 걸쳐 형성되거나 또는 도 12(A)에 도시된 바와 같이 소스 배선 및 드레인 배선을 덮도록 형성될 수도 있다.
그 다음, 배향막(657)을 형성한다. 통상, 액정 표시 소자의 배향막에는 폴리이미드 수지가 사용된다. 배향막을 형성한 후, 러빙 처리를 행하여, 액정 분자를 어떤 일정한 프리틸트(pre-tilt)각으로 배향시킨다. 러빙 처리를 하지 않은 영역은 화소부에 제공된 기둥형 스페이서(656)의 엣지로부터 러빙 방향으로 2 ㎛ 이하가 되도록 한다. 또한, 구동회로의 TFT 상에 형성된 스페이서(655a∼655d)는 러빙 처리 중에 문제를 일으키기도 하는 정전기로부터 TFT를 보호할 수 있다. 도시되지 않았지만, 스페이서(656) 및 스페이서(655a∼655d)는 배향막을 형성한 후 형성될 수도 있다.
반대편의 대향 기판(651)에는 투명 도전막(653) 및 배향막(654)이 형성된다. 밀봉제(658)를 사용하여 대향 기판을 화소부 및 구동회로부가 형성되어 있는 액티브 매트릭스 기판에 접합한다. 밀봉제(658)에는 충전제(filler)(도시되지 않음)가 혼입되어 있고, 이 충전제는 스페이서(656) 및 스페이서(655a∼655d)와 함께 서로 접합된 2개의 기판 사이의 간격을 균일하게 유지한다. 그 후, 두 기판 사이에 액정 재료(659)를 주입한다. 액정 재료에는 공지의 액정 재료가 사용될 수 있다. 사용가능한 액정 재료의 예로서는, TN 액정 이외에, 전계에 대하여 투과율이 연속적으로 변화하는 전기광학 응답 특성을 가지는 스레시홀드리스(thresholdless) 반강유전성 혼합 액정이 있다. 스레시홀드리스 반강유전성 혼합 액정에는, 그래프로 그렸을 때 V자를 형성하는 전기광학 응답 특성을 나타내는 것도 있다. 이렇게 하여, 도 12(B)에 도시된 액티브 매트릭스형 액정 표시장치가 완성된다.
본 발명은 본 실시예에서 설명된 제작방법에 한정되지 않는다. 또한, 공지의 방법을 사용하여 본 발명의 액티브 매트릭스형 액정 표시장치를 제조하는 것도 가능하다.
본 실시예는 실시예 3과 자유롭게 조합하여 실시될 수 있다.
[실시예 5]
본 실시예에서는, 본 발명에 따른 액정 표시장치의 제작방법의 일 예를 도 16∼도 18을 참조하여 설명한다.
먼저, 도 16(A)에 도시된 바와 같이, 기판(800)을 준비한다. 본 실시예에서는, 코닝사의 제품인 코닝 7059 유리 또는 코닝 1737 유리로 대표되는 바륨 붕규선 유리 또는 알루미노 붕규산 유리로 된 기판(800)을 사용한다. 기판(800)의 재료는 투광성을 가지는 기판이라면 한정되지 않고, 석영 기판도 사용될 수 있다. 또는, 본 실시예에서의 처리 온도에 견딜 수 있는 내열성을 가진다면 플라스틱 기판도 사용될 수 있다.
TFT가 형성될 기판(800)의 표면에 차폐막(801)을 형성한다. 이 차폐막(801)은 W을 0.1 ㎛∼0.5 ㎛(본 실시예에서는 0.2 ㎛)의 두께로 형성한 후, ICP(유도 결합형 플라즈마) 에칭법으로 에칭한다. 에칭 시에, CF4와 Cl2를 혼합한 에칭 가스를 사용하고, 1 ㎩의 압력에서 코일형 전극에 500 W의 RF(13.56 ㎒) 전력을 인가하여 플라즈마를 생성시킨다. 기판(시료 스테이지)측에도 100 W의 RF(13.56㎒) 전력을 인가하여, 실질적으로 부의 셀프 바이어스 전압을 인가한다.
본 실시예에서는 W을 사용하여 차폐막(801)을 형성하지만, 본 발명이 이것에 한정되지 않는다. W 이외에 사용될 수 있는 재료로서는, WSix, Cu 및 Al과 같은 금속, 흑색 안료가 혼입된 규소, 산화규소 및 산화질화규소가 있다. 상기한 재료들 이외에도, 차광성을 가지고 후의 공정에서의 처리 온도에 견딜 수 있는 것이라면 어떠한 재료라도 사용할 수 있다.
그 다음, 차폐막(502)을 덮도록 기판(501)상에 산화규소로 된 절연막을 형성한다. 이 절연막은 산화규소막 대신에 질화규소막 또는 산화질화규소막일 수도 있다. 예를 들어, 플라즈마 CVD법에 의해 SiH4, NH3 및 N2O로부터 250∼800 ㎚(바람직하게는 300∼500 ㎚)의 두께로 형성되는 산화질화규소막과, 마찬가지로 SiH4 및 N2O로부터 250∼800 ㎚(바람직하게는 300∼500 ㎚)의 두께로 형성되는 수소화 산화질화규소막을 적층 형성할 수도 있다. 여기서는 절연막이 산화규소막을 사용하고, 0.5∼1.5 ㎛의 두께를 가진 단층으로 형성되었다. 절연막의 재료는 산화규소에 한정되지 않는다.
그 다음, CMP법에 의해 절연막을 연마하여, 평탄화 절연막(802)을 형성한다. 여기서는, 공지의 CMP 기술을 사용할 수 있다. 산화막의 연마에서 일반적으로 사용되는 슬러리는 pH 조절제와 같은 시약을 함유하는 수용액 중에 100∼1000 ㎚φ의 연마제를 분산시킨 고액 분산계 슬러리이다. 본 실시예에서는, 염화규소 가스를 열분해하여 얻어진 훈증 실리카 입자 20 중량%를 수산화칼륨이 첨가된 수용액 중에 분산시킨 실리카 슬러리(pH = 10∼11)를 사용한다.
평탄화 절연막(802)을 형성한 후, 평탄화 절연막(802)상에 반도체층(803∼806)을 형성한다. 반도체층(803∼806)은, 공지의 방법(스퍼터링법, LPCVD법 또는 플라즈마 CVD법)으로 비정질 구조를 가진 반도체막을 형성하고, 공지의 결정화 처리(레이저 결정화법, 열 결정화법 또는 니켈과 같은 촉매를 사용한 열 결정화법)을 통해 비정질 반도체막을 결정화하여 얻어진 결정성 반도체막을 소망의 형상으로 패터닝함으로써 형성된다. 이 반도체층(803∼806) 각각은 25∼80 ㎚(바람직하게는 30∼60 ㎚)의 두께를 가진다. 결정성 반도체막의 재료에 한정은 없지만, 규소, 규소 게르마늄 합금(SixGe1-x(x = 0.0001∼0.02)) 등이 바람직하다. 본 실시예에서는, 비정질 규소막을 플라즈마 CVD법에 의해 55 ㎚의 두께로 형성한 다음, 니켈 함유 용액을 비정질 규소막 상에 보유시킨다. 이 비정질 규소막에 탈수소화(500℃, 1시간)를 행한 후, 열 결정화(550℃, 4시간)를 행한다. 그 다음, 결정성을 향상시키기 위한 레이저 어닐을 행하여 결정성 규소막을 얻는다. 이 결정성 규소막을 포토리소그래피법을 사용하여 패터닝하여, 반도체층(803∼806)을 형성한다.
그 다음, TFT의 스레시홀드를 제어하기 위해 미량의 불순물 원소(붕소 또는 인)를 반도체층(803∼806)에 도핑할 수도 있다.
결정성 반도체막을 형성하기 위해 레이저 결정화법을 선택한 경우에는, 펄스 발진형 또는 연속 발광형 엑시머 레이저, YAG 레이저, 또는 YVO4 레이저를 사용할 수 있다. 그러한 레이저를 사용하는 경우에는, 레이저 발진기로부터 방사된 레이저광을 광학계에 의해 선형으로 집광하여 반도체막에 조사하는 방법을 사용하면 좋다. 결정화의 조건은 실시자가 적절히 선택할 수 있다. 그러나, 엑시머 레이저를 사용하는 경우의 적합한 조건으로는, 펄스 발진 주파수를 300 ㎐로 하고, 레이저 에너지 밀도를 100∼400 mJ/㎠(대표적으로는 350∼500 mJ/㎠)로 한다. 또한, 레이저가 YAG 레이저인 경우에는, 그의 제2 고조파를 사용하고, 펄스 발진 주파수를 30∼300 ㎑로 하고, 레이저 에너지 밀도를 300∼600 mJ/㎠(대표적으로는 200∼300 mJ/㎠)로 한다. 그 다음, 레이저광을 폭 100∼1000 ㎛, 예를 들어, 400 ㎛의 선형 빔으로 집광시켜 기판의 전면에 걸쳐 주사하여 조사한다. 이 때의 선형 레이저광 빔의 오버랩 비율은 50∼98%로 한다.
그 다음, 반도체층(803∼806)을 덮도록 게이트 절연막(807)을 형성한다. 이 게이트 절연막(807)은 플라즈마 CVD법 또는 스퍼터링법에 의해 규소 함유 절연막으로부터 40∼150 ㎚의 두께로 형성된다. 본 실시예에서는, 플라즈마 CVD법에 의해 산화질화규소막(조성비: Si = 32%, O = 59%, N = 7%, H = 2%)을 110 ㎚의 두께로 형성한다. 물론, 게이트 절연막이 산화질화규소막에 한정되지 않고, 다른 규소 함유 절연막의 단층 또는 적층 구조를 사용할 수도 있다.
산화규소막을 사용하는 경우에는, 플라즈마 CVD법에 의해 TEOS(테트라에틸 오르소실리케이트)와 O2를 혼합하고, 반응 압력을 40 ㎩로 하고, 기판 온도를 300∼400℃로 하고, 0.5∼0.8 W/㎠의 고주파(13.56 ㎒) 전력 밀도에서 방전시켜 형성할 수 있다. 이렇게 하여 형성된 산화규소막은 그 후의 400∼500℃의 열 어닐에 의해 게이트 절연막으로서 우수한 특성을 나타낸다.
그 다음, 도 16(A)에 도시된 바와 같이, 게이트 절연막(807)상에 두께 20∼100 ㎚의 제1 도전막(808a)과 두께 100∼400 ㎚의 제2 도전막(808b)을 적층 형성한다. 본 실시예에서는, 두께 30 ㎚의 TaN 막으로 된 제1 도전막(808a)과, 두께 370 ㎚의 W 막으로 된 제2 도전막(808b)을 적층 형성한다. TaN 막은 스퍼터링법에 의해 질소 함유 분위기에서 Ta을 타겟으로 하여 형성된다. W 막은 W을 타겟으로 하여 스퍼터링법에 의해 형성된다. 그 외에, 6불화 텅스텐(WF6)을 사용한 열 CVD법에 의해 W 막을 형성할 수도 있다. 어느 경우에도, 게이트 전극으로 사용하기 위해서는 막의 저향율이 감소되어야 하고, W 막의 저항율은 20 μΩ㎝ 이하인 것이 바람직하다. 막 내의 결정립을 크게 함으로써 W 막의 저항율을 낮출 수 있으나, W 막 내에 산소와 같은 불순물 원소가 많이 존재하는 경우에는, 결정화가 저해되고, 고저항화된다. 이 때문에, 본 실시예에서는, 순도가 높은 W 타겟(순도: 99.9999%)을 사용한 스퍼터링법에 의해, 성막 시에 기상으로부터의 불순물의 혼입이 없도록 충분히 배려하면서 W 막을 형성한다. 그 결과, W 막은 9∼20 μΩ㎝의 낮은 저항율을 가질 수 있다.
본 실시예에서는, 제1 도전막(808a)을 TaN으로, 제2 도전막(808b)을 W으로 형성하였지만, 그의 재료는 특별히 한정되지 않는다. 각각의 도전막이 Ta, W, Ti, Mo, Al, Cu, Cr 및 Nd로 이루어진 군에서 선택된 원소 또는 상기 원소들 중 1종 또는 다수 종을 주성분으로 하는 합금 재료 또는 화합물 재료로 형성될 수도 있다. 인과 같은 불순물 원소가 도핑된 다결정 규소막으로 대표되는 반도체막이 사용될 수도 있다. AgPdCu 합금도 사용가능한 재료에 포함된다. 제1 도전막과 제2 도전막의 하기 조합도 적합하다. 즉, 제1 도전막이 탄탈(Ta)막이고, 제2 도전막이 W 막인 조합, 제1 도전막이 질화티탄(TiN)막이고, 제2 도전막이 W 막인 조합, 제1 도전막이 질화탄탈(TaN)막이고, 제2 도전막이 Al인 조합, 제1 도전막이 질화탄탈(TaN)막이고, 제2 도전막이 Cu 막인 조합.
그 다음, 포토리소그래피법에 의해 레지스트 마스크(809)를 형성하고, 전극 및 배선을 형성하기 위한 제1 에칭 처리를 행한다(도 16(B)). 제1 에칭 처리는 제1 에칭 조건과 제2 에칭 조건으로 행한다. 본 실시예에서는, 제1 에칭 조건으로서, ICP(유도 결합형 플라즈마) 에칭법을 사용하고, 에칭 가스로서 CF4, Cl2 및 O2를 사용하고, 그들 각각의 유량 비를 25/25/10(sccm)으로 하고, 1 ㎩의 압력에서 코일형 전극에 500 W의 RF(13.56 ㎒) 전력을 인가하여 플라즈마를 생성시킨다. 여기서는, ICP를 이용한 건식 에칭 장치(모델: E645-ICP, 마쯔시다 일렉트릭 인더스트리알 캄퍼니 리미티드)를 사용하였다. 또한, 기판(시료 스테이지)측에도 150 W의 RF(13.56㎒) 전력을 인가하여, 실질적으로 부의 셀프 바이어스 전압을 인가한다. 제1 에칭 조건에 의해 W 막을 에칭하여, 제1 도전층의 엣지부를 테이퍼 형상으로 한다. 제1 에칭 조건에서의 W 막의 에칭 속도는 200.39 ㎚/분이고, 제1 에칭 조건에서의 TaN 막의 에칭 속도는 80.32 ㎚/분이다. 따라서, TaN에 대한 W의 선택비는 약 2.5이다. 제1 에칭 조건에서 W 막의 테이퍼각은 약 26°가 된다.
그 후, 레지스트 마스크(809)를 그 대로 둔 채 제1 에칭 조건을 제2 에칭 조건으로 바꾼다. 제2 에칭 조건으로는, 에칭 가스로서 CF4 및 Cl2를 사용하고, 그들 각각의 유량 비를 30/30(sccm)으로 하고, 1 ㎩의 압력에서 코일형 전극에 500 W의 RF(13.56 ㎒) 전력을 인가하여 플라즈마를 생성시켜 약 30초간 에칭을 행한다. 기판(시료 스테이지)측에도 20 W의 RF(13.56㎒) 전력을 인가하여, 실질적으로 부의 셀프 바이어스 전압을 인가한다. 에칭 가스에 CF4 및 Cl2의 혼합물을 사용하는 제2 에칭 조건에서는, W 막과 TaN 막이 대략 동일한 정도로 에칭된다. 제2 에칭 조건에서의 W 막의 에칭 속도는 58.97 ㎚/분이고, 제2 에칭 조건에서의 TaN 막의 에칭 속도는 66.43 ㎚/분이다. 게이트 절연막상에 잔사(殘渣)를 남기지 않고 에칭을 달성하기 위해서는, 에칭 시간을 약 10∼20% 증가시키는 것이 바람직하다.
상기한 제1 에칭 처리에서, 레지스트 마스크(809)의 형상을 적절한 것으로 함으로써, 기판측에 인가되는 바이어스 전압의 효과에 의해, 제1 도전층 및 제2 도전층의 엣지부가 테이퍼 형상으로 된다. 이 테이퍼부의 각도는 대략 15∼45°이다. 이렇게 하여, 제1 에칭 처리를 통해, 제1 도전층 및 제2 도전층으로 된 제1 형상의 도전층(810∼813)(제1 도전층(810a∼813a) 및 제2 도전층(810b∼813b))이 형성된다. 부호 814는 게이트 절연막을 나타내고, 게이트 절연막 중, 제1 형상의 도전층(810∼813)으로 덮이지 않은 영역이 약 20∼50 ㎚ 에칭되어, 얇게 된 영역이 형성된다.
그 다음, 레지스트 마스크를 제거하지 않고, 제2 에칭 처리를 행한다(도 16(C)). 여기서는, CF4, Cl2 및 O2를 혼합한 에칭 가스를 사용하고, 그들 각각의 유량 비를 25/25/10(sccm)으로 하고, 1 ㎩의 압력에서 코일형 전극에 500 W의 RF(13.56 ㎒) 전력을 인가하여 플라즈마를 생성시켜 에칭을 행한다. 또한, 기판(시료 스테이지)측에도 100 W의 RF(13.56㎒) 전력을 인가하여, 실질적으로 부의 셀프 바이어스 전압을 인가한다. 제2 에칭 처리에서의 W 막의 에칭 속도는 124.62 ㎚/분이고, 제2 에칭 처리에서의 TaN 막의 에칭 속도는 20.67 ㎚/분이다. 따라서, W 막이 선택적으로 에칭된다. 제2 에칭 처리 후의 W 막의 테이퍼각은 70°가 된다. 제2 에칭 처리를 통해, 제2 도전층(816b∼819b)이 형성된다. 한편, 제1 도전층(810a∼813a)은 거의 에칭되지 않고 제1 도전층(816a∼819a)이 형성된다. 부호 820은 게이트 절연막을 나타내고, 게이트 절연막 중, 제1 형상의 도전층(816∼819)으로 덮이지 않은 영역이 약 20∼50 ㎚ 에칭되어, 얇게 된 영역이 형성된다.
제1 도전층(816a)과 제2 도전층(816b)으로 형성된 전극은 후의 공정에서 형성되는 구동회로의 n채널형 TFT의 게이트 전극이 된다. 제1 도전층(817a)과 제2 도전층(817b)으로 형성된 전극은 후의 공정에서 형성되는 구동회로의 p채널형 TFT의 게이트 전극이 된다. 마찬가지로, 제1 도전층(818a)과 제2 도전층(818b)으로 형성된 전극은 후의 공정에서 형성되는 화소부의 n채널형 TFT의 게이트 전극이 된다. 제1 도전층(819a)과 제2 도전층(819b)으로 형성된 전극은 후의 공정에서 형성되는 화소부의 보유 용량의 전극들 중 한쪽 전극(용량 배선)이 된다.
그 다음, 제1 도핑 처리를 행하여 도 17(A)의 상태를 얻는다. 이 도핑에서는, 제2 도전층(816b∼819b)이 불순물 원소에 대한 마스크로서 사용되고, 제1 도전층(816a∼819a)의 테이퍼부 아래 반도체층에 불순물 원소가 첨가되도록 도핑한다. 본 실시예에서는, 플라즈마 도핑법을 사용하고, 불순물 원소로서 인(P)을 선택하고, 도즈량을 3.5×1012 원자/㎠로 하고, 가속 전압을 90 keV로 하였다. 그리하여, 제1 도전층과 겹치지 않는 저농도 불순물 영역(822a∼825a) 및 제1 도전층과 겹치는 저농도 불순물 영역(822b∼825b)이 자기정합적으로 형성된다. 저농도 불순물 영역(822b∼825b)에 첨가된 인(P)의 농도는 1×1017∼1×1018 원자/㎤이고, 이 농도는 제1 도전층(816a∼819a)의 테이퍼부의 막 두께에 따라 완만한 구배를 나타낸다. 제1 도전층(816a∼819a)의 테이퍼부와 겹치는 반도체층에서는, 불순물 원소의 농도가 제1 도전층(816a∼819a)의 테이퍼부의 엣지로부터 중심 쪽으로 갈 수록 약간 낮게 되어 있으나, 전체적으로는 거의 같은 정도의 농도이다.
그 다음, 레지스트 마스크(826)를 형성하고, 제2 도핑 처리를 행하여, n형 도전성을 부여하는 불순물 원소를 반도체층에 도핑한다(도 17(B)). 이 도핑 처리에서는, 이온 도핑법 또는 이온 주입법이 사용된다. 이온 도핑법의 조건으로는, 도즈량을 1×1013∼5×1015 원자/㎠로 하고, 가속 전압을 60∼100 keV로 한다. 본 실시예에서는, 도즈량을 1.5×1015 원자/㎠로 하고, 가속 전압을 80 keV로 하였다. n형 도전성을 부여하는 불순물 원소는 주기율표 15족에 속하는 원소, 전형적으로는 인(P) 또는 비소(As)이다. 여기서는 인을 사용한다. 이 때, 도전층(816∼819)이 n형 도전성을 부여하는 불순물 원소에 대한 마스크로서 작용하고, 고농도 불순물 영역(827a∼830a), 제1 도전층과 겹치지 않는 저농도 불순물 영역(827b∼830b), 및 제1 도전층과 겹치는 저농도 불순물 영역(827c∼830c)이 자기정합적으로 형성된다. 고농도 불순물 영역(827a∼830a)에는 n형 도전성을 부여하는 불순물 원소가 1×1020∼1×1021 원자/㎤의 농도로 도핑된다.
p채널형 TFT를 형성하기 위한 반도체막에는, 도17(B)에 도시된 제2 도핑 처리를 통해 n형 도전성을 부여하는 불순물 원소가 도핑될 필요가 없다. 따라서, 반도체층(804, 806) 전체를 덮도록 마스크(826)를 형성하여, 이들 층에 n형 불순물 원소가 도핑되지 않도록 한다. 반대로, 마스크(826)를 반도체층(804, 806)상에 제공하지 않고, 제3 도핑 처리에서 이들 반도체층의 극성을 p형으로 반전시켜도 좋다.
그 다음, 레지스트 마스크(826)를 제거한 후, 레지스트 마스크(831)를 새로이 형성하고, 제3 도핑 처리를 행한다. 제3 도핑 처리를 통해, p채널형 TFT의 활성층이 되는 반도체층에, 제2 도핑 처리에서의 도전형(n형)과 반대의 도전형(p형)을 부여하는 불순물 원소가 도핑된 불순물 영역(832, 833)이 형성된다(도 17(C)). 제1 도전층(817, 819)을 불순물 원소에 대한 마스크로 사용하고, p형 도전성을 부여하는 불순물 원소의 도핑을 행하여, 자기정합적으로 불순물 영역을 형성한다. 본 실시예에서는, 디보란(B2H6)을 사용한 이온 도핑법에 의해 불순물 영역(832, 833)을 형성한다. 제3 도핑 처리 시에는, n채널형 TFT를 형성하는 반도체층을 레지스트 마스크(831)로 덮는다. 불순물 영역(832b, 832c)에는 제1 도핑 처리와 제2 도핑 처리를 통해 각각 상이한 농도로 인이 도핑되었지만, 제3 도핑 처리에서 불순물 영역(832b, 832c) 모두에 p형 도전성을 부여하는 불순물 원소가 2×1020∼2×1021 원자/㎤의 농도로 도핑된다. 따라서, 불순물 영역(832b, 832c)은 p채널형 TFT의 소스 영역 또는 드레인 영역으로서 기능하는데 문제가 없다.
상기 공정들을 통해, 각각의 반도체층에 불순물 영역이 형성된다.
그 다음, 레지스트 마스크(831)를 제거하고 제1 층간절연막(835)을 형성한다. 제1 층간절연막(835)은 플라즈마 CVD법 또는 스퍼터링법에 의해 100∼200 ㎚의 두께로 형성된 규소 함유 절연막이다. 본 실시예에서는, 플라즈마 CVD법에 의해 두께 150 ㎚의 산화질화규소막을 형성한다. 물론, 제1 층간절연막(835)이 산화질화규소막에 한정되지 않고, 다른 규소 함유 절연막의 단층 또는 적층 구조를 제1 층간절연막으로 사용할 수도 있다.
그 다음, 도 18(A)에 도시된 바와 같이 각각의 반도체층에 첨가된 불순물 원소를 활성화하는 공정을 행한다. 이 활성화 공정은 어닐 노를 사용한 열 어닐법을 사용한다. 열 어닐법에서는, 산소 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하인 질소 분위기에서 400∼700℃, 대표적으로는 500∼550℃로 열 어닐을 행한다. 본 실시예에서는, 550℃, 4시간의 열처리에 의해 활성화 처리를 행하였다. 열 어닐법 이외에 사용가능한 다른 방법으로는, 레이저 어닐법 및 급속 열어닐(RTA)법이 있다.
본 실시예에서는, 상기 활성화 처리와 동시에, 결정화를 위한 촉매로서 사용된 니켈이 게터링 작용에 의해 고농도로 인을 함유한 불순물 영역(827a, 829a, 832a, 833a)으로 이동되어, 주로 채널 형성 영역이 되는 반도체층 내의 니켈 농도가 감소된다. 이렇게 하여 형성된 채널 형성 영역을 가진 TFT는 오프 전류값이 낮고, 결정성아 우수하여, 높은 전계효과 이동도를 얻을 수 있다. 따라서, 우수한 특성의 TFT를 얻을 수 있다.
제1 층간절연막(835)을 형성하기 전에 활성화 처리를 행할 수도 있다. 그러나, 사용된 배선 재료가 열에 약한 경우에는, 배선 등을 보호하기 위해 본 실시예에서와 같이 층간절연막(규소를 주성분으로 하는 절연막, 예를 들어, 질화규소막)을 형성한 후 활성화 처리를 행하는 것이 바람직하다.
또한, 3∼100%의 수소를 함유하는 분위기에서 300∼550℃로 1∼12시간 추가 열처리를 행하여 반도체층을 수소화하는 공정을 행한다. 본 실시예에서는, 약 3%의 수소를 함유하는 질소 분위기에서 410℃로 1시간 열처리를 행하였다. 이 공정은 층간절연막에 함유된 수소에 의해 반도체층 내의 댕글링 결합을 종단시키는 공정이다. 수소화의 다른 수단으로서는, 플라즈마 수소화법(플라즈마로 여기된 수소를 사용)이 있다.
활성화에 레이저 어닐법을 사용하는 경우에는, 상기 수소화를 행한 후, 엑시머 레이저 또는 YAG 레이저와 같은 레이저광의 조사를 행하는 것이 바람직하다.
그 다음, 제1 층간절연막(835)상에 유기 절연 재료로 된 제2 층간절연막(836)을 형성한다. 본 실시예에서는, 두께 1.6 ㎛의 아크릴 수지막을 형성한다. 그 다음, 이 막을 패터닝하여, 각각의 불순물 영역(827a, 829a, 832a, 833a)에 도달하는 콘택트 홀을 형성한다.
이어서, 구동회로(905)에서, 불순물 영역(827a, 832a) 중 하나에 각각 전기적으로 접속되는 전극(840∼843)을 형성한다. 이들 전극은 두께 50 ㎚의 Ti 막과 두께 500 ㎚의 합금막(Al-Ti 합금막)의 적층막을 패터닝하여 형성된다.
화소부(906)에서는, 불순물 영역(829a)과 접하는 접속 배선(845) 또는 소스 신호선(844)을 형성하고, 불순물 영역(833a)과 접하는 접속 배선(846)을 형성한다.
그 다음, 접속 배선 상에 두께 80∼120 ㎚의 투명 도전막을 형성하고, 패터닝하여 화소 전극(847)을 형성한다(도 18(B)). 투명 도전막에 적합한 재료로서는, 산화인듐 및 산화아연의 합금(In2O3-ZnO)과 산화아연(ZnO)을 들 수 있된다. 가시광 투과율 및 도전율을 높이기 위해 갈륨(Ga)이 첨가된 산화아연(ZnO:Ga)도 적합한 재료이다.
화소 전극(847)을 접속 배선(845)과 접하도록 그 배선 상에 형성함으로써, 화소 TFT의 드레인 영역과의 전기적 접속이 형성되고, 또한 보유 용량의 전극들 중 하나로서 기능하는 반도체층(불순물 영역(833a))과의 전기적 접속이 형성된다.
본 실시예에서는, 화소 전극(847)에 투명 도전막을 사용하였다. 한편, 화소 전극을 반사성을 가진 도전성 재료로 형성한 경우에는, 반사형 액정 표시장치가 제작될 수 있다. 이 경우, 전극과 화소 전극을 동시에 형성할 수 있다. 이때의 화소 전극의 바람직한 재료는 Al 또는 Ag을 주성분으로 하는 막 또는 이들의 적층막과 같은 반사성이 높은 재료이다.
이상과 같이 하여, n채널형 TFT(901) 및 p채널형 TFT(902)를 가진 구동회로(905)와, 화소 TFT(903) 및 보유 용량(904)을 가진 화소부(906)가 동일 기판 상에 형성될 수 있다.
구동회로(905)의 n채널형 TFT(901)는 채널 형성 영역(850), 게이트 전극 중 하나를 구성하는 제1 도전층(816a)과 겹치는 저농도 불순물 영역(827c)(GOLD 영역), 게이트 전극의 외측에 형성되는 저농도 불순물 영역(827b)(LDD 영역), 및 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역(827a)을 포함한다. p채널형 TFT(902)는 채널 형성 영역(851), 게이트 전극 중 하나를 구성하는 제1 도전층(817a)과 겹치는 불순물 영역(832c), 게이트 전극 외측에 형성되는 불순물 영역(832b), 및 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역(832a)을 포함한다.
화소부(906)의 화소 TFT(903)는 채널 형성 영역(852), 게이트 전극 중 하나를 구성하는 제1 도전층(818a)과 겹치는 저농도 불순물 영역(829c)(GOLD 영역), 게이트 전극 외측에 형성되는 저농도 불순물 영역(829b)(LDD 영역), 및 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역(829a)을 포함한다. 또한, 보유 용량(904)의 전극들 중 하나로서 작용하는 용량 배선의 일부인 반도체층(833a∼833c)에는 p형 도전성을 부여하는 불순물 원소가 도핑되어 있다. 보유 용량(904)은 게이트 절연막(820)을 유전체로 하여 전극(819), 반도체층(833a∼833c) 및 반도체층(853)으로 형성되어 있다.
차폐막(801)은 화소 TFT(903)의 채널 형성 영역(852) 전체와 겹쳐 있다.
그 다음, 배향막(855)을 형성하고, 러빙 처리를 행한다. 본 실시예에서는, 배향막(855)을 형성하기 전에, 아크릴 수지 막과 같은 유기 수지막을 패터닝하여, 기판들 사이의 간격을 유지하기 위한 기둥형 스페이서를 소망의 위치에 형성한다. 기둥형 스페이서 대신, 구형 스페이서를 기판 전면에 산포할 수도 있다.
다음에, 대향 기판(856)을 준비한다. 이 대향 기판에는, 각 색의 화소에 대하여 착색층(858)이 배치된 컬러 필터가 제공되어 있다. 그 다음, 이 컬러 필터를 덮도록 평탄화막(859)을 형성한다. 평탄화막(859)상에서 화소부(906)에 투명 도전막으로 대향 전극(857)을 형성한다. 배향막(860)을 대향 기판의 전면에 형성하고, 러빙 처리를 행한다.
그 다음, 밀봉제(861)를 사용하여, 화소부(906) 및 구동회로(905)가 형성된 액티브 매트릭스 기판에 대향 기판을 접합한다. 밀봉제(861)에는 충전제가 혼입되어 있고, 이 충전제가 기둥형 스페이서와 함께 두 기판을 서로 접합할 때 두 기판 사이의 간격을 균일하게 유지한다. 그 후, 두 기판 사이에 액정 재료(862)를 주입하고, 봉지(封止)제(도시되지 않음)에 의해 장치를 완전히 봉지한다. 액정 재료(862)는 공지의 액정 재료일 수 있다. 이렇게 하여, 도 19에 도시된 액티브 매트릭스형 액정 표시장치가 완성된다. 필요에 따라, 액티브 매트릭스 기판 또는 대향 기판을 소망의 형상으로 절단한다. 공지의 기술에 의해 편광판 등을 적절히 제공할 수도 있다. 그 다음, 공지의 기술을 사용하여 FPC를 접합한다.
본 실시예는 실시예 3과 조합하여 실시될 수 있다.
[실시예 6]
본 실시예에서는, 본 발명의 구성을 가진 액정 표시장치의 단면도의 일 예를 나타낸다.
도 20은 본 발명의 구성을 가진 액정 표시장치의 단면도를 나타낸다. 산화규소 및 흑색 안료를 가지는 차폐막(148)이 액티브 매트릭스 기판(6001)상에 형성되어 있다. 그리고, 차폐막(148)을 덮도록 액티브 매트릭스 기판(6001)상에 평탄화 절연막(6002)이 형성되어 있다.
평탄화 절연막(6002)상에, 구동회로(6201)에서는 p채널형 TFT(6101), 제1 n채널형 TFT(6102) 및 제2 n채널형 TFT(6103)가 형성되고, 화소부에서는 화소 TFT(6104) 및 보유 용량(6105)이 형성되어 있다.
구동회로의 p채널형 TFT(6101)는 반도체층(6004)에 채널 형성 영역(126), 소스 영역(127a, 127b), 및 드레인 영역(128a, 128b)을 가지고 있다. 제1 n채널형 TFT(6102)는 반도체층(6005)에 채널 형성 영역(129), 게이트 전극(6071)과 겹치는 LDD 영역(130)(그러한 LDD 영역을 Lov 영역이라 부른다), 소스 영역(131), 및 드레인 영역(132)을 가지고 있다. 채널 길이 방향으로의 Lov 영역의 길이는 0.5∼3.0 ㎛, 바람직하게는 1.0∼1.5 ㎛로 한다. 제2 n채널형 TFT(6103)는 반도체층(6006)에 채널 형성 영역(133), LDD 영역(134, 135), 소스 영역(136), 및 드레인 영역(137)을 가지고 있다. 이들 LDD 영역은 Lov 영역과, 게이트 전극(6072)과 겹치지 않는 LDD 영역(그러한 LDD 영역을 Loff 영역이라 부른다)을 포함한다. 채널 길이 방향으로의 Loff 영역의 길이는 0.3∼2.0 ㎛, 바람직하게는 0.5∼1.5 ㎛로 한다. 화소 TFT(6104)는 반도체층(6007)에 채널 형성 영역(138, 139), Loff 영역(140∼143), 및 소스 또는 드레인 영역(144∼146)을 가지고 있다. 채널 길이 방향으로의 각 Loff 영역의 길이는 0.5∼3.0 ㎛, 바람직하게는 1.5∼2.5 ㎛로 한다. 오프셋 영역(도시되지 않음)이 화소 TFT(6104)의 채널 형성 영역과 화소 TFT의 LDD 영역인 Loff 영역 사이에 형성되어 있다(138과 140 사이, 138과 141 사이, 139와 142 사이, 139와 143 사이). 보유 용량(6105)은 상층 용량 배선(6074), 게이트 절연막(6020)인 절연막; 및 화소 TFT(6104)의 드레인 영역과 접속되고, n형 도전성을 부여하는 불순물 원소가 도핑된 반도체층(147)(용량 배선)을 포함한다. 화소 TFT(6104)는 도 20에서는 이중 게이트 구조를 가지고 있지만, 화소 TFT가 단일 게이트 구조 또는 다수의 게이트 전극이 제공되어 있는 멀티게이트 구조를 가질 수도 있다.
차폐막(148)은 화소 TFT(6104)의 채널 형성 영역(138, 139) 전체와 겹쳐 있다.
상기한 구성에 의해, 화소부 및 구동회로가 요구하는 사양에 따라 화소부 및 구동회로를 구성하는 TFT의 구조를 최적화하고, 액정 표시장치의 동작 성능 및 신뢰성을 향상시킬 수 있다.
화소 전극이 부호 6060으로 나타내어져 있고, 화소 TFT(6104)의 드레인 영역(146)에 전기적으로 접속되어 있다. 부호 6061은 배향막을 나타내고, 6062는 대향 기판을 나타내고, 6063은 대향 전극을 나타내고, 6064는 배향막을 나타내고, 6065는 액정을 나타낸다. 도 20에 도시된 액정 표시장치는 반사형 액정 표시장치이다.
본 실시예에서는 반사형 액정 표시장치가 TN(트위스트) 모드로 화상을 표시한다. 따라서, 반사형 액정 표시장치의 상부에 편광판(도시되지 않음)이 배치된다.
본 실시예는 실시예 3과 조합하여 실시될 수 있다.
[실시예 7]
본 발명을 실시하여 제작된 액정 표시장치는 다양한 전자 장치의 표시부에 사용될 수 있다. 그러한 전자 장치의 예로서는, 비디오 카메라; 디지털 카메라; 프로젝터(리어형 또는 프론트형); 헤드 장착형 표시장치(고글형 표시장치); 게임 기기; 자동차 내비게이션 시스템; 퍼스널 컴퓨터; 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기 또는 전자 책) 등을 들 수 있다. 이들의 예를 도 13, 도 14 및 도 15에 나타낸다.
도 13(A)는 본체(7001), 화상 입력부(7002), 표시부(7003) 및 키보드(7004)를 포함하는 퍼스널 컴퓨터이다. 본 발명은 화상 입력부(7002) 및 표시부(7003)에 적용될 수 있다.
도 13(B)는 본체(7101), 표시부(7102), 음성 입력부(7103), 조작 스위치(7104), 배터리(7105) 및 수상(受像)부(7106)를 포함하는 비디오 카메라이다. 본 발명은 표시부(7102)에 적용될 수 있다.
도 13(C)는 본체(7201), 카메라부(7202), 수상부(7203), 조작 스위치(7204) 및 표시부(7205)를 포함하는 모바일 컴퓨터이다. 본 발명은 표시부(7205)에 적용될 수 있다.
도 13(D)는 본체(7301), 표시부(7302) 및 암(arm)부(7303)를 포함하는 고글형 표시장치이다. 본 발명은 표시부(7302)에 적용될 수 있다.
도 13(E)는 프로그램을 기록하는 기록 매체(이하, 기록 매체라 함)를 사용하는 플레이어이고, 이 플레이어는 본체(7401), 표시부(7402), 스피커부(7403), 기록 매체(7404) 및 조작 스위치(7405)를 포함한다. 이 장치는 기록 매체로 DVD(digital versatile disc), CD 등을 사용하고, 음악 감상, 영화 감상, 게임 및 인터넷에 사용될 수 있다. 본 발명은 표시부(7402)에 적용될 수 있다.
도 13(F)는 본체(7501), 표시부(A)(7502), 접안부(7503), 조작 스위치(7504), 표시부(B)(7505) 및 배터리(7506)를 포함하는 디지털 카메라를 나타낸다. 본 발명의 전자 장치는 표시부(A)(7502) 및 표시부(B)(7505)에 사용될 수 있다. 또한, 표시부(B)(7505)가 조작 패널로 사용되는 경우에는, 흑색 배경에 백색 문자를 표시하여 소비전력을 줄일 수 있다.
도 14(A)는 광원 광학계 및 표시부(7601)와 스크린(7602)을 포함하는 프론트형 프로젝터이다. 본 발명은 표시부(7601)에 적용될 수 있다.
도 14(B)는 본체(7701), 광원 광학계 및 표시부(7702), 거울(7703), 거울(7704) 및 스크린(7705)을 포함하는 리어형 프로젝터이다. 본 발명은 표시부(7702)에 적용될 수 있다.
도 14(C)는 도 14(A) 및 도 14(B)의 광원 광학계 및 표시부(7601, 7702)의 구조의 일 예를 나타내는 도면이다. 광원 광학계 및 표시부(7601, 7702) 각각은 광원 광학계(7801), 거울(7802, 7804∼7806), 다이크로익 거울(7803), 광학계(7807), 표시부(7808), 위상차 판(7809), 및 투사(投射) 광학계(7810)를 포함한다. 투사 광학계(7810)는 투사 렌즈를 가진 다수의 광학 렌즈를 포함한다. 이 구성은 3개의 표시부(7808)를 사용하므로 3판식이라 불린다. 또한, 실시자는 도 14(C)에서 화살표로 나타낸 광로에 광학 렌즈, 편광 기능을 가진 필름, 위상차를 조절하기 위한 필름, IR 필름, 등을 적절히 배치할 수도 있다.
도 14(D)는 도 14(C)의 광원 광학계(7801)의 구조의 일 예를 나타내는 도면이다. 본 실시예에서, 광원 광학계(7801)는 반사기(7811), 광원(7812), 렌즈 어레이(7813, 7814), 편광 변환 소자(7815), 및 집광 렌즈(7816)를 포함한다. 도 14(D)에 도시된 광원 광학계는 단지 예일 뿐이고, 이 구성에 한정되는 것은 아니다. 예를 들어, 실시자는 광학 렌즈, 편광 기능을 가진 필름, 위상차를 조절하기 위한 필름, 및 IR 필름 등을 적절히 배치할 수 있다.
도 14(C)는 3판식의 예를 나타내고, 도 15(A)는 단판식의 예를 나타내는 도면이다. 도 15(A)에 도시된 광원 광학계 및 표시부는 광원 광학계(7901), 표시부(7902), 투사 광학계(7903) 및 위상차 판(7904)을 포함한다. 투사 광학계(7903)는 투사 렌즈를 포함한 다수의 광학 렌즈를 포함한다. 도 15(A)에 도시된 광원 광학계 및 표시부는 도 14(A) 및 도 14(B)에 도시된 광원 광학계 및 표시부(7601, 7702)에 적용될 수 있다. 도 14(D)에 도시된 광원 광학계가 광원 광학계(7901)로서 사용될 수 있다. 표시부(7902)에 컬러 필터(도시되지 않음)가 배치되어, 표시 화상을 컬러화한다.
도 15(B)에 도시된 광원 광학계 및 표시부는 도 15(A)의 응용례이고, 컬러 필터를 배치하는 대신에 RGB의 회전 컬러 필터 원판(7905)을 사용하여 표시화상을 컬러화하고 있다. 도 15(B)에 도시된 광원 광학계 및 표시부는 도 14(A) 및 도 14(B)에 도시된 광원 광학계 및 표시부(7601, 7702)에 적용될 수도 있다.
도 15(C)에 도시된 광원 광학계 및 표시부는 무 컬러 필터(color-filter-less) 단판식이라 불린다. 이 방식은 표시부(7916)에 마이크로 렌즈 어레이(7915)를 배치하고, 다이크로익 거울(녹색)(7912), 다이크로익 거울(적색)(7913) 및 다이크로익 거울(청색)(7914)을 사용하여 표시화상을 컬러화하고 있다. 투사 광학계(7917)는 투사 렌즈를 포함하는 다수의 광학 렌즈를 포함한다. 도 15(C)에 도시된 광원 광학계 및 표시부는 도 14(A) 및 도 14(B)에 도시된 광원 광학계 및 표시부(7601, 7702)에 적용될 수 있다. 또한, 광원 광학계(7911)으로서, 광원 이외에 커플링 렌즈 및 시준 렌즈를 사용하는 광학계가 사용될 수도 있다.
상기한 바와 같이, 본 발명의 적용 범위는 매우 넓고, 다양한 분야의 전자 장치에 적용될 수 있다. 또한, 본 실시예의 전자 장치들은 실시예 1∼6 중 임의의 조합으로 달성될 수 있다.
본 발명의 구성에 의하면, 절연막의 표면을 평탄화할 수 있고, 따라서, 절연막 상에 형성되는 TFT의 특성이 열화(劣化)하는 것을 억제할 수 있다. 또한, CMP법에 의한 연마는 절연막의 응력에 의해 야기되는 기판의 굽힘을 어느 정도 감소시킬 수 있다.
또한, 액티브 매트릭스 기판측으로부터 입사하여 TFT를 조사할 수 있는 광을 차폐막에 의해 차단할 수 있어, 광에 의해 TFT의 오프 전류가 증가하는 것을 방지할 수 있다. 액티브 매트릭스 기판측에 차폐막을 형성하면, 차폐막은 형성할 때의 위치맞춤 마진을 제한할 수 있어, 개구율을 향상시킬 수 있다.
TFT의 활성층과 기판 사이에 차폐막을 형성하는 본 발명의 구성에 추가하여, TFT 및 배선 상방에 층간절연막을 사이에 두고 차폐막을 형성함으로써, 활성층, 특히 채널 형성 영역에 광이 입사하는 것을 더욱 확실하게 방지할 수 있다.
액티브 매트릭스 기판과 TFT의 활성층 사이에 차폐막을 형성하면, 차폐막과 동시에 배선을 형성할 수도 있다. 배선과 차폐막에 동일 재료가 사용되는 경우, 및 배선이 게이트 신호선 또는 소스 신호선인 경우, 화소들 사이에서 액정 재료의 배향성이 흐트러지는 것에 의한 화상 흐트러짐(디스크리미네이션)이 관측되는 것을 방지할 수 있다.
본 발명의 구성에 추가하여, 대향 기판에 차폐막을 가지는 구성을 추가할 수도 있다.

Claims (78)

  1. 절연 표면 상에 형성된 차폐막 및 하층 배선;
    상기 차폐막 및 상기 하층 배선을 덮도록 형성된 평탄화 절연막; 및
    상기 평탄화 절연막 위에 형성된 반도체층을 포함하고;
    상기 차폐막은 상기 평탄화 절연막을 사이에 두고 상기 반도체층과 겹쳐 있는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 상기 차폐막 및 상기 하층 배선의 두께가 0.1 ㎛∼0.5 ㎛인 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서, 상기 차폐막 및 상기 하층 배선의 엣지(edge)부가 테이퍼져 있는 것을 특징으로 하는 반도체장치.
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  11. 절연 표면 상에 형성된 차폐막 및 하층 배선;
    상기 차폐막 및 상기 하층 배선을 덮도록 형성된 평탄화 절연막; 및
    상기 평탄화 절연막 위에 형성된, 활성층을 포함하는 박막트랜지스터를 포함하고;
    상기 활성층은 채널 형성 영역을 가지고 있고,
    상기 차폐막은 상기 평탄화 절연막을 사이에 두고 상기 채널 형성 영역과 겹쳐 있는 것을 특징으로 하는 반도체장치.
  12. 제 11 항에 있어서, 상기 차폐막 및 상기 하층 배선의 두께가 0.1 ㎛∼0.5 ㎛인 것을 특징으로 하는 반도체장치.
  13. 제 11 항에 있어서, 상기 차폐막 및 상기 하층 배선의 엣지부가 테이퍼져 있는 것을 특징으로 하는 반도체장치.
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  21. 절연 표면 상에 형성된 하층 용량 배선 및 하층 배선;
    상기 하층 용량 배선 및 상기 하층 배선을 덮도록 형성된 평탄화 절연막;
    상기 평탄화 절연막 위에 형성된 용량 배선; 및
    상기 용량 배선에 전기적으로 접속된 화소 전극을 포함하고;
    상기 하층 용량 배선은 상기 평탄화 절연막을 사이에 두고 상기 용량 배선과 겹쳐 있는 것을 특징으로 하는 반도체장치.
  22. 제 21 항에 있어서, 상기 하층 용량 배선 및 상기 하층 배선의 두께가 0.1 ㎛∼0.5 ㎛인 것을 특징으로 하는 반도체장치.
  23. 제 21 항에 있어서, 상기 하층 용량 배선 및 상기 하층 배선의 엣지부가 테이퍼져 있는 것을 특징으로 하는 반도체장치.
  24. 제 21 항에 있어서, 상기 평탄화 절연막의 두께가 0.5 ㎛∼1.5 ㎛인 것을 특징으로 하는 반도체장치.
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  32. 절연 표면 상에 형성된 차폐막, 하층 용량 배선, 및 하층 배선;
    상기 차폐막, 상기 하층 용량 배선, 및 상기 하층 배선을 덮도록 형성된 평탄화 절연막; 및
    상기 평탄화 절연막 위에 형성된, 활성층을 포함하는 박막트랜지스터를 포함하고;
    상기 활성층은 채널 형성 영역을 가지고 있고,
    상기 차폐막은 상기 평탄화 절연막을 사이에 두고 상기 채널 형성 영역과 겹쳐 있고,
    상기 하층 용량 배선은 상기 평탄화 절연막을 사이에 두고 상기 용량 배선과 겹쳐 있고,
    상기 박막트랜지스터의 게이트 전극이 상기 하층 배선에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
  33. 제 32 항에 있어서, 상기 차폐막, 상기 하층 용량 배선, 및 상기 하층 배선 각각의 두께가 0.1 ㎛∼0.5 ㎛인 것을 특징으로 하는 반도체장치.
  34. 제 32 항에 있어서, 상기 차폐막, 상기 하층 용량 배선, 및 상기 하층 배선의 엣지부가 테이퍼져 있는 것을 특징으로 하는 반도체장치.
  35. 제 32 항에 있어서, 상기 평탄화 절연막의 두께가 0.5 ㎛∼1.5 ㎛인 것을 특징으로 하는 반도체장치.
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  43. 절연 표면 상에 차폐막 및 하층 배선을 형성하는 공정;
    상기 차폐막 및 상기 하층 배선을 덮도록 절연막을 형성하는 공정;
    상기 절연막을 연마하여 평탄화 절연막을 형성하는 공정; 및
    상기 평탄화 절연막 위에 반도체층을 형성하는 공정을 포함하고;
    상기 차폐막은 상기 평탄화 절연막을 사이에 두고 상기 반도체층과 겹쳐 있는 것을 특징으로 하는 반도체장치 제작방법.
  44. 제 43 항에 있어서, 상기 차폐막 및 상기 하층 배선 두께가 0.1 ㎛∼0.5 ㎛인 것을 특징으로 하는 반도체장치 제작방법.
  45. 제 43 항에 있어서, 상기 차폐막 및 상기 하층 배선의 엣지부가 테이퍼져 있는 것을 특징으로 하는 반도체장치 제작방법.
  46. 제 43 항에 있어서, 상기 평탄화 절연막의 두께가 0.5 ㎛∼1.5 ㎛인 것을 특징으로 하는 반도체장치 제작방법.
  47. 절연 표면 상에 차폐막 및 하층 배선을 형성하는 공정;
    상기 차폐막 및 상기 하층 배선을 덮도록 절연막을 형성하는 공정;
    상기 절연막을 연마하여 평탄화 절연막을 형성하는 공정; 및
    상기 평탄화 절연막 위에, 활성층을 포함하는 박막트랜지스터를 형성하는 공정을 포함하고;
    상기 활성층은 채널 형성 영역을 가지고 있고,
    상기 차폐막은 상기 평탄화 절연막을 사이에 두고 상기 채널 형성 영역과 겹쳐 있는 것을 특징으로 하는 반도체장치 제작방법.
  48. 제 47 항에 있어서, 상기 차폐막 및 상기 하층 배선의 두께가 0.1 ㎛∼0.5 ㎛인 것을 특징으로 하는 반도체장치 제작방법.
  49. 제 47 항에 있어서, 상기 차폐막 및 상기 하층 배선의 엣지부가 테이퍼져 있는 것을 특징으로 하는 반도체장치 제작방법.
  50. 제 47 항에 있어서, 상기 평탄화 절연막의 두께가 0.5 ㎛∼1.5 ㎛인 것을 특징으로 하는 반도체장치 제작방법.
  51. 절연 표면 상에 하층 용량 배선 및 하층 배선을 형성하는 공정;
    상기 하층 용량 배선 및 상기 하층 배선을 덮도록 절연막을 형성하는 공정;
    상기 절연막을 연마하여 평탄화 절연막을 형성하는 공정;
    상기 평탄화 절연막 위에 용량 배선을 형성하는 공정; 및
    상기 용량 배선에 전기적으로 접속된 화소 전극을 형성하는 공정을 포함하고;
    상기 하층 용량 배선은 상기 평탄화 절연막을 사이에 두고 상기 용량 배선과 겹쳐 있는 것을 특징으로 하는 반도체장치 제작방법.
  52. 제 51 항에 있어서, 상기 하층 용량 배선 및 상기 하층 배선의 두께가 0.1 ㎛∼0.5 ㎛인 것을 특징으로 하는 반도체장치 제작방법.
  53. 제 51 항에 있어서, 상기 하층 용량 배선 및 상기 하층 배선의 엣지부가 테이퍼져 있는 것을 특징으로 하는 반도체장치 제작방법.
  54. 제 51 항에 있어서, 상기 평탄화 절연막의 두께가 0.5 ㎛∼1.5 ㎛인 것을 특징으로 하는 반도체장치 제작방법.
  55. 절연 표면 상에 차폐막, 하층 용량 배선, 및 하층 배선을 형성하는 공정;
    상기 차폐막, 상기 하층 용량 배선, 및 상기 하층 배선을 덮도록 절연막을 형성하는 공정;
    상기 절연막을 연마하여 평탄화 절연막을 형성하는 공정; 및
    상기 평탄화 절연막 위에 용량 배선, 및 활성층을 포함하는 박막트랜지스터를 형성하는 공정을 포함하고;
    상기 활성층은 채널 형성 영역을 가지고 있고,
    상기 차폐막은 상기 평탄화 절연막을 사이에 두고 상기 채널 형성 영역과 겹쳐 있고,
    상기 하층 용량 배선은 상기 평탄화 절연막을 사이에 두고 상기 용량 배선과 겹쳐 있고,
    상기 박막트랜지스터의 게이트 전극이 상기 하층 배선에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치 제작방법.
  56. 제 55 항에 있어서, 상기 차폐막, 상기 하층 용량 배선, 및 상기 하층 배선 각각의 두께가 0.1 ㎛∼0.5 ㎛인 것을 특징으로 하는 반도체장치 제작방법.
  57. 제 55 항에 있어서, 상기 차폐막, 상기 하층 용량 배선, 및 상기 하층 배선의 엣지부가 테이퍼져 있는 것을 특징으로 하는 반도체장치 제작방법.
  58. 제 55 항에 있어서, 상기 평탄화 절연막의 두께가 0.5 ㎛∼1.5 ㎛인 것을 특징으로 하는 반도체장치 제작방법.
  59. 제 1 항, 제 11 항, 제 21 항, 제 32 항 중 어느 한 항에 있어서, 상기 하층 배선이, 게이트 신호선과 소스 신호선으로 이루어진 군에서 선택되는 것을 특징으로 하는 반도체장치.
  60. 제 43 항, 제 47 항, 제 51 항, 제 55 항 중 어느 한 항에 있어서, 상기 하층 배선이, 게이트 신호선과 소스 신호선으로 이루어진 군에서 선택되는 것을 특징으로 하는 반도체장치 제작방법.
  61. 제 43 항, 제 47 항, 제 51 항, 제 55 항 중 어느 한 항에 있어서, 상기 반도체장치가, 비디오 카메라, 디지털 카메라, 프로젝터, 헤드 장착형 표시장치, 게임 기기, 퍼스널 컴퓨터, 휴대 전화기, 내비게이션 시스템, 전자 책, 음향 재생 장치, DVD 플레이어, 및 모바일 컴퓨터로 이루어진 군에서 선택되는 전자 장치에 설치되는 것을 특징으로 하는 반도체장치 제작방법.
  62. 제 1 항, 제 11 항, 제 21 항, 제 32 항 중 어느 한 항에 있어서, 상기 평탄화 절연막이 CMP법에 의해 절연막을 연마하여 형성되는 것을 특징으로 하는 반도체장치.
  63. 제 43 항, 제 47 항, 제 51 항, 제 55 항 중 어느 한 항에 있어서, 상기 절연막이 CMP법에 의해 연마되는 것을 특징으로 하는 반도체장치 제작방법.
  64. 제 1 항, 제 11 항, 제 21 항, 제 32 항 중 어느 한 항에 있어서, 상기 절연 표면이 기판의 표면인 것을 특징으로 하는 반도체장치.
  65. 제 43 항, 제 47 항, 제 51 항, 제 55 항 중 어느 한 항에 있어서, 상기 절연 표면이 기판의 표면인 것을 특징으로 하는 반도체장치 제작방법.
  66. 제 11 항 또는 제 32 항에 있어서, 상기 박막트랜지스터가 탑 게이트형 박막트랜지스터와 보텀 게이트형 박막트랜지스터로 이루어진 군에서 선택되는 것을 특징으로 하는 반도체장치.
  67. 제 47 항 또는 제 55 항에 있어서, 상기 박막트랜지스터가 탑 게이트형 박막트랜지스터와 보텀 게이트형 박막트랜지스터로 이루어진 군에서 선택되는 것을 특징으로 하는 반도체장치 제작방법.
  68. 제 1 항, 제 11 항, 제 32 항 중 어느 한 항에 있어서, 상기 차폐막이 차광성을 가지는 것을 특징으로 하는 반도체장치.
  69. 제 43 항, 제 47 항, 제 55 항 중 어느 한 항에 있어서, 상기 차폐막이 차광성을 가지는 것을 특징으로 하는 반도체장치 제작방법.
  70. 제 1 항, 제 11 항, 제 21 항, 제 32 항 중 어느 한 항에 있어서, 상기 평탄화 절연막이, 산화규소, 질화규소, 및 산화질화규소로 이루어진 군에서 선택되는 재료로 형성되는 것을 특징으로 하는 반도체장치.
  71. 제 43 항, 제 47 항, 제 51 항, 제 55 항 중 어느 한 항에 있어서, 상기 절연막이, 산화규소, 질화규소, 및 산화질화규소로 이루어진 군에서 선택되는 재료로 형성되는 것을 특징으로 하는 반도체장치 제작방법.
  72. 제 1 항, 제 11 항, 제 21 항, 제 32 항 중 어느 한 항에 따른 반도체장치를 포함하는 것을 특징으로 하는 디지털 카메라.
  73. 제 1 항, 제 11 항, 제 21 항, 제 32 항 중 어느 한 항에 따른 반도체장치를 포함하는 것을 특징으로 하는 비디오 카메라.
  74. 제 1 항, 제 11 항, 제 21 항, 제 32 항 중 어느 한 항에 따른 반도체장치를 포함하는 것을 특징으로 하는 고글형 표시장치.
  75. 제 1 항, 제 11 항, 제 21 항, 제 32 항 중 어느 한 항에 따른 반도체장치를 포함하는 것을 특징으로 하는 음향 재생 장치.
  76. 제 1 항, 제 11 항, 제 21 항, 제 32 항 중 어느 한 항에 따른 반도체장치를 포함하는 것을 특징으로 하는 노트북형 퍼스널 컴퓨터.
  77. 제 1 항, 제 11 항, 제 21 항, 제 32 항 중 어느 한 항에 따른 반도체장치를 포함하는 것을 특징으로 하는 휴대형 정보 단말기.
  78. 제 1 항, 제 11 항, 제 21 항, 제 32 항 중 어느 한 항에 따른 반도체장치를 포함하는 것을 특징으로 하는 DVD 플레이어.
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