TW504846B - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
TW504846B
TW504846B TW090114898A TW90114898A TW504846B TW 504846 B TW504846 B TW 504846B TW 090114898 A TW090114898 A TW 090114898A TW 90114898 A TW90114898 A TW 90114898A TW 504846 B TW504846 B TW 504846B
Authority
TW
Taiwan
Prior art keywords
insulating film
film
semiconductor device
patent application
scope
Prior art date
Application number
TW090114898A
Other languages
English (en)
Inventor
Shunpei Yamazaki
Jun Koyama
Original Assignee
Semiconductor Energy Lab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Lab filed Critical Semiconductor Energy Lab
Application granted granted Critical
Publication of TW504846B publication Critical patent/TW504846B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78636—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with supplementary region or layer for improving the flatness of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L2029/7863—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with an LDD consisting of more than one lightly doped zone or having a non-homogeneous dopant distribution, e.g. graded LDD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Description

504846 A7 _____B7 _ 五、發明説明（1 ) 發明背景 1 .發明領域 (請先閱讀背面之注意事項再填寫本頁) 本發明係關於使用半導體元件的半導體裝置（一種由 半導體膜形成的元件），尤其關於液晶顯示器。本發明另 關於利用液晶顯示器做顯示單元的電子設備。 2 ,·相關技藝之說明 近幾年，引人注意的技術是採用在有絕緣表面的基底 上形成的半導體膜（其厚度在幾奈米（nm)到幾百奈米 )製造薄膜電晶體（T F T )。薄膜電晶體應用到包括 I C s和半導體裝置的廣泛的電子裝置中。其在液晶顯示 器的開關元件的應用是尤其希望快速發展的。 主動矩陣液晶顯示器具有包括多個圖素的圖素部分， 每一個圖素具有T F T (圖素T F T )和液晶單元。液晶 單元有圖素電極、相對電極、以及插入在圖素電極和相對 電極之間的液晶。圖素T F T控制提供到圖素電極的電壓 ，由此在圖素部分顯示圖像。 經濟部智慧財產局8工消費合作社印製 Lm 其主動層由具有晶體結構（晶體T F T )的半導體膜 形成的TFT具有高的遷移率。因此，晶體TFT可以在 同樣的基底上與功能性電路一體化，以使由此構造的液晶 顯示器可以高淸晰度地顯示圖樣。 具體來說，具有晶體結構的半導體膜包括單晶半導體 、多晶半導體、參m半導體以及在未審號爲 Hei7— 130652、Hei8 - 78329、 本紙張尺度適用中國國家標準（CNS ) A4規格1 210X297公釐）~~" -4 - 504846 A7 B7 五、發明説明（2 )
He i 10 - 135468 和 He i 1〇- 135469 的曰本專利申請中所公開的半導體。 在製造主動矩陣液晶顯示器中，在單獨的圖素部分需 要一百萬到兩百萬的晶體T F T。另外，提供在圖素部分 週邊中的功能電路也包括晶體T F T以增加所需晶體 T F T的總數。爲了獲得穩定的圖像顯示，液晶顯示器必 須滿足嚴格的標準，每個晶體T F T之可靠度必須確實。 丁 F T的性能可以分成在Ο N狀態中的性能和在 〇F F狀態中的性能。在〇N狀態中的性能包括〇N電流 、遷移率、S値以及臨界値。在0 F F狀態中的特性中， 〇F F電流値是重要特性。 採用薄膜電晶體（T F T )的液晶顯示器經常用作液 晶投射器等中的發光球。 通常在投射器中射出的光具有約百萬勒克斯（lux )的 強度。儘管一部分射出光進入到主動矩陣基底上的T F T 的主動層中，但大部分射出光輻射到圖素電極。尤其當射 出光進入到主動層的通道形成區時，由於光電效應在該區 中產生光電流，因此增加了所不希望的TFT的OFF電 流。 因此設置能夠遮蔽光（黑矩陣）的遮蔽膜是不可或缺 的，以阻止外部光進入T F T的主動層。通常遮蔽膜提供 在相對基底或主動矩陣基底上。 但是，當在相對基底上提供遮蔽膜的情況下，目前所 採用的連接技術耗費了太大的範圍以在相對基底上放置遮 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I--------#^1 — (請先閱讀背面之注意事項再填寫本頁)
、1T d 經濟部智慧財產苟員工消費合作社印製 -5- 504846 A7 _ B7 _ 五、發明説明（3 ) 蔽膜，結果孔徑比降低。因此，考慮到所希望的半導體元 件最小化的趨勢，遮蔽膜的這種設置並不合適。 (請先閲讀背面之注意事項再填寫本頁) 另一方面，在主動矩陣基底上提供遮蔽膜的情況下， 遮蔽膜通常在電晶體和不需要透射可見光的接線之上形成 ，將中間層絕緣膜放置在遮蔽膜和電晶體及接線之間。這 種結構僅花費了有限的範圍來放置遮蔽膜，因此改善了孔 徑比。 . 如果當射出的光經過液晶顯示器時有反射光在主動矩 陣基底的表面反射，或爲了獲得彩色顯示而採用多個液晶 顯示器並有光線經過其他液晶顯示器，光仍可以從主動矩 陣基底一側進入T F T的主動層。在那些情況下上述構造 的遮蔽膜在抑制T F T的0 F F電流方面有困難。 發明槪述 經濟部智慈財產笱員工消費合作社印製 考慮到上述原因設計本發明，因此本發明的一個目的 是提供一種具有遮蔽膜的半導體裝置，上述遮蔽膜能夠阻 止T F T由於來自主動矩陣基底一側的入射光而增加其 〇F F電流。 爲了阻止來自主動矩陣基底一側的光進入到T F T的 主動層中，本發明人考慮在主動矩陣基底和TFT的主動 層之間形成遮蔽膜。據此，用絕緣膜覆蓋遮蔽膜，TFT 的主動層形成在絕緣膜上。 然而如果遮蔽膜引起絕緣膜表面不均勻，不均勻性依 次使TFT的主動層變形，形成在不均勻絕緣膜上的 I纸張尺度適用中國國家標準( CNS ) A4規格（210X297公釐) ' -6- 504846 Α7 Β7 五、發明説明（4 ) 丁 F T的性能差。特別是，遷移率不希望地增加。 (請先閱讀背面之注意事項再填寫本頁) 雖然如果絕緣膜足夠厚絕緣膜的表面可以是平坦的， 但形成厚絕緣膜花費時間，這對縮短製造液晶顯示器整個 過程所需的時間是沒有幫助的。進一步說，增加厚度伴隨 著基底被彎曲的危險的增加以及由於絕緣膜的應力使絕緣 膜本身脫離基底。 因此，本發明人想出了在主動矩陣基底上形成遮蔽膜 ，藉由形成絕緣膜覆蓋遮蔽膜，然後以C Μ P、即化學機 械拋光以拋光絕緣膜。 C Μ Ρ是一種化學和機械地使表面與設置爲參照物的 拋光物體表面水平的方法。通常，方法採用台板或拋光板 以及粘接到台板頂表面上的拋光布或拋光襯墊（在本說明 書的下文中通常是指襯墊）。在漿液供應到拋光物體和襯 墊間的同時，台板和拋光物體分別地旋轉或搖擺，以使拋 光物體的表面藉由化學和機械結合作用而拋光。 經濟部智慧財產局g(工消費合作社印製 採用上述結構可以整平絕緣膜表面，避免了將要形成 在絕緣膜上的T F Τ差的性能。在某些程度上，以C Μ Ρ 拋光對減少由絕緣膜的應力導致的基底的彎折也是有幫助 的。 遮蔽膜可以阻擋來自主動矩陣基底一側的光，否則光 將輻射到T F Τ的通道形成區中，從而阻止了光增加 T F Τ的0 F F電流。由於形成在主動矩陣基底的一側， 遮蔽膜僅需要有限的範圍進行本身放置，從而改善了孔徑 比。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 504846 Α7 Β7 五、發明説明（5 ) (請先閱讀背面之注意事項再填寫本頁} 除了本發明所採用的結構之外，也就是說在TFT主 動層和基底之間形成遮蔽膜，遮蔽膜可以在T F T和接線 之上形成，並且中間層絕緣膜放置在遮蔽膜和T F T及接 線之間。這樣可以更安全的防止光進入主動層，尤其是通 道形成區。 當在主動矩陣基底和T F 丁的主動層之間形成遮蔽膜 時，可以同時形成接線。如果相同的材料用於接線和遮蔽 膜並且如果接線是閘極訊號線或源極訊號線，可以防止由 圖素間液晶材料中的雜亂取向導致的影像擾動（分辨力） 〇 根據本發明，爲了覆蓋遮蔽膜而形成的絕緣膜可以是 無機材料或有機材料。但必須是可以由C Μ P拋光的材料 。絕緣膜可以形成爲兩層或多層。在這種情況下，第一層 的絕緣膜由C Μ Ρ拋光，然後將絕緣膜的第二層及更高層 層疊在絕緣膜已拋光的第一層上。選擇性的，由C Μ Ρ拋 光可以在絕緣膜的多層上一次進行。 以下顯示了本發明的結構。 經濟部智慧財產笱工消費合作社印製 根據本發明，提供了一種半導體裝置，包含： 形成在絕緣表面上的遮蔽膜； 形成在絕緣表面上以覆蓋遮蔽膜的平面化絕緣膜；以 及 使其與平面化絕緣膜接觸而形成的半導體膜，其特徵 在於： 遮蔽膜與半導體層重疊，平面化絕緣膜夾在它們之間 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -8- 504846 A7 __B7 五、發明説明（6 ) :以及 (請先閱讀背面之注意事項再填寫本頁) 在半導體層形成前，以C Μ P拋光平面化絕緣膜。 根據本發明，提供一種半導體裝置，包含： 形成在絕緣表面的遮蔽膜； 形成在絕緣表面上以覆蓋遮蔽膜的平面化絕緣膜；以 及 包括主動層的薄膜電晶體，形成的上述電晶體與平面 化絕緣膜接觸，其特徵在於： 主動層具有通道形成區； 遮蔽膜與整個通道形成區重疊，平面化絕緣膜夾在它 們之間；以及 在主動層形成前，以C Μ Ρ拋光平面化絕緣膜。 根據本發明，提供一種半導體裝置，包含： 形成在絕緣表面上的下層電容接線； 形成在絕緣表面上以覆蓋下層電容接線的平面化絕緣 膜；以及 形成的與平面化絕緣膜接觸的電容接線，其特徵在於 經濟部智慧財4笱員工消費合作社印製 下層電容接線與電容接線重疊，平面化絕緣膜夾在它 們之間；以及 在電容接線形成前，以C Μ Ρ拋光平面化絕緣膜。 根據本發明，提供一種半導體裝置，包含： 遮蔽膜、形成在絕緣表面上的下層電容接線和下層接 不泉， 本纸張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐) " -9 - 504846 A7 ___B7 五、發明説明（7 ) 形成在絕緣表面以覆蓋遮蔽膜、下層電容接線及下層 接線的平面化絕緣膜； 包括主動層的薄膜電晶體，所形成電晶體與平面化絕 緣膜接觸；以及 與平面化絕緣膜接觸而形成的電容接線，其特徵在於 .主動層具有通道形成區； 遮蔽膜與整個通道形成區重疊，平面化絕緣膜夾在它 們之間； 下層電容接線與電容接線重疊，平面化絕緣膜夾在它 們之間； 薄膜電晶體有與下層接線電連接的閘電極；以及 在主動層形成之前，由C Μ P對平面化絕緣膜拋光。 根據本發明，提供一種半導體裝置的製造方法，包含 步驟： 形成與絕緣表面接觸的遮蔽膜； 在絕緣表面上形成絕緣膜以覆蓋遮蔽膜； 以C Μ Ρ對絕緣膜拋光以形成平面化絕緣膜；以及 形成與平面化絕緣膜接觸的半導體層； 其特徵在於遮蔽膜與半導體層重疊，並且平面化絕緣 膜夾在它們之間。 根據本發明，提供一種半導體裝置的製造方法，包含 步驟： 形成與絕緣表面接觸的遮蔽膜； 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --------— (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局8工消費合作社印製 -10- 504846 Α7 Β7 五、發明説明（8 ) 在絕緣表面上形成絕緣膜以覆蓋遮蔽膜； 以C Μ P對絕緣膜拋光以形成平面化絕緣膜；以及 形成與平面化絕緣膜接觸的包括主動層的薄膜電晶體 ，其特徵在於： 主動層具有通道形成區；以及 遮蔽膜與整個通道形成區重疊，並且平面化絕緣膜夾 在它們之間。 根據本發明，提供一種半導體裝置的製造方法，包含 步驟： 形成與絕緣表面接觸的下層電容接線； 在絕緣表面上形成絕緣膜以覆蓋下層電容接線； 以C Μ Ρ對絕緣膜拋光以形成平面化絕緣膜；以及 形成與平面化絕緣膜接觸的電容接線； 其特徵在於下層電容接線與電容接線重疊，並且平面 化絕緣膜夾在它們之間。 根據本發明，提供一種半導體裝置的製造方法，包含 步驟： 形成遮蔽膜、與絕緣表面接觸的下層電容接線和下層 接線； 在絕緣表面上形成絕緣膜以覆蓋遮蔽膜、下層電容接 線、下層接線； 以C Μ Ρ對絕緣膜拋光以形成平面化絕緣膜；以及 在平面化絕緣膜上形成電容接線和包括主動層的薄膜 電晶體，其特徵在於： 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1____· I 1 - —-ϋ -==== ...................... ........................ —......... —11.......... n (請先聞讀背面之注意事項存填寫本頁) 訂 經濟部智慧財4苟員工消費合作社印製 -11 - 504846 A7 __ B7 五、發明説明（9 ) 主動層具有通道形成區； (請先閲讀背面之注意事項再填寫本頁) 遮蔽膜與整個通道形成區重疊、並且平面化絕緣膜夾 在它們之間； 下層電容接線與電容接線重疊、並且平面化絕緣膜夾 在它們之間；以及 薄膜電晶體具有與下層接線電連接的閘電極。 根據本發明，提供一種如在申請專利範圍第2 6項之 半導體裝置的製造方法，其特徵在於遮蔽膜、下層電容接 線及下層接線中每一個具有〇 · 1 # m到〇 · 5 m的厚 度。 根據本發明，提供了一種如在申請專利範圍第2 6或 27項之半導體裝置的製造方法，其特徵在於遮蔽膜、下 層電容接線及下層接線圍繞其邊緣呈錐形。 根據本發明，如申請專利範圍第1至2 8項中任一項 之半導體裝置的製造方法，其特徵在於平面化絕緣膜的厚 度在 0 · 5//m到 1 · 5//m。 經濟部智慧財產苟ai工消費合作社印製 本發明爲數位相機、攝影機、魚眼型顯示裝置、音頻 系統、筆記型個人電腦、可移動資訊終端、或D V D播放 器。 圖式簡單說明： 在附圖中： 圖1 A至1 C是根據本發明的主動矩陣基底的橫截面 圖； 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -12- 504840 A7 --〜_ B7__ 五、發明説明（^ ~ _ 2是根據本發明的圖素頂視圖； 圖3 A至圖3 C是表示本發明的液晶顯示器製造方法 的示意圖； 圖4A至圖4 C是表示本發明的液晶顯示器製造方法 的示意圖； 圖5 A和圖5 B是表示本發明的液晶顯示器製造方法 的示意圖； 圖6疋:表不本發明的液晶顯不器製造方法的示意圖； 圖7 A和7 B是表示CMP設備的示意圖； 圖8是載具的放大圖； 圖9 A至9 C是表示本發明的液晶顯示器製造方法的 示意圖； 圖1 0A至1 0 c是表示本發明的液晶顯示器製造方 法的示意圖； 圖1 1 A和1 1 B是表示本發明的液晶顯示器製造方 法的示意圖； 經濟部智慧財產笱員工消費合作社印製 圖1 2 A和1 2 B是表示本發明的液晶顯示器製造方 法的示意圖； 圖1 3 A至1 3 F是表示採用本發明液晶顯示器的電 子設備的示意圖； 圖1 4 A至1 4 D是表不採用本發明液晶顯示器的投 影器.的示意圖； 圖1 5 A至1 5 C是表示採用本發明液晶顯示器的投 影器的示意圖； 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -13- 504846 A7 ___________B7五、發明説明（〇 圖1 6 Α至1 6 C是表示根據本發明的液晶顯示器的 製造方法的示意圖； 圖1 7 A至1 7 C是表示根據本發明的液晶顯示器的 製造方法的示意圖； 圖1 8 A和1 8 B是表示根據本發明的液晶顯示器的 製造方法的示意圖； 圖1 9是表示根據本發明的液晶顯示器的製造方法的 示意圖；和 圖2 0是根據本發明的液晶顯示器的橫截面圖。 主要元件對照表 l〇2a 遮蔽膜 l〇2b 下層電容接線 l〇2c 下層接線 10 1 基底 (請先閲讀背面之注意事項再填寫本頁)
I " 經濟部智慧財4^78工消費合作T1印製 1 0 3 a 絕 緣 膜 1 0 3 b 平面 化 絕 1 0 4 電 容 接 線 1 0 5 電 容 1 0 6 T F T 1 0 7 主 動 層 1 0 8 通 道 形 成 區 1 0 9 閘 極 絕 緣 膜 2 0 1 源 極 訊 號 膜 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -14- 504846 A7 B7 五、發明説明（〇 2 0 2 閘 極 訊 號 膜 2 0 3 下 層 電 容 接 線 2 0 4 遮 光 膜 2 0 5 圖 素 丁 F T 2 0 6 主 動 層 2 0 7 閘 電 極 2 0 8 圖 素 電 極 2 0 9 連 接 接 線 2 1 0 電 容 接 線 2 1 1 上 層 電 容 接 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產笱員工消費合作钍印製 301a 遮光膜 3 0 1 b .閘極訊號線 301c 下層電容接線 302 平面化絕緣膜 303-307 半導體層 308 閘極絕緣膜 309a 第一導電膜 309b 第二導電膜 310—315 光罩 316-321 第一形狀導電層 322 閘極絕緣膜 2 3-3 2 7 第 一雜質區 3 3-3 3 8 第 二形狀導電層 4 1-3 4 5 第 三雜質區 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -15- 504846 A7 B7 五、發明説明（β 346—350 第二雜質區 354—356 第四雜質區 (請先閲讀背面之注意事項再填寫本頁) 351—353 抗蝕劑光罩 153—158 雜質區域 3 5 7 第一中間層絕緣膜 3 5 8 第二中間層絕緣膜 406 驅動電路 359-363 源極接線 362, 363 汲極接線 4 0 7 圖素部份 366， 367 圖素電極 3 6 5 連接接線
404 圖素TFT 4 0 5 儲存電容
401 η通道TFT
402 p通道TFT
403 η通道TFT 經濟部智慧財/iGIr—工消費合作社印製 368 通道形成區 369 通道形成區 4 6 7 定向膜 469 相對基底 4 7 0 濾色層 4 7 3 保護層 4 7 4 定向膜 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -16- 504846 A7 B7
五、發明説明（U 經濟部智慧財產笱B(工消費合作社印製 4 6 8 密 封 劑 7 0 1 壓 7 0 2 驅 動 軸 7 0 3 臂 7 0 4 襯 墊 7 0 5 噴 嘴 7 1 0 砂 漿 供應位 置 7 0 6 支 架 7 0 7 主 動 矩陣基 底 7 0 8 驅 動 軸 7 0 9 臂 7 1 1 拋 光 殼 7 1 2 固 定 XSL 7 1 3 晶 片 夾 5 0 1 基 底 5 0 2 遮 蔽 膜 5 0 3 平 面 化絕緣 膜 5 0 4 晶 體 半導體 層 5 0 5 - -5 0 8 半 導 體 層 5 0 9 閘 極 絕緣膜 5 1 1 埶 阻 傳導層 5 1 2 - -5 1 7 抗 蝕 劑 光 5 1 8 -5 2 3 導 電 層 5 2 4 - -5 2 7 第 雜 質 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -17- 504846 A7 B7 五、發明説明（d 5 2 9 - -5 3 2 第 二 雜 質 1¾ 5 3 4 — -5 3 9 光 罩 5 4 0 - -5 4 5 導 電 層 5 8 0 閘 極 絕緣膜 5 7 0 閘 極 絕緣膜 5 4 6 - -5 5 0 第 二 雜 質 區 5 5 6， 5 5 7 雜 質 區 (請先閱讀背面之注意事項再填寫本頁) 5 5 8 第一中間層絕緣 5 5 9 第二中間層絕緣 5 6 0 — 5 6 4 源極接線 565—568 汲極接線 569 圖素電極 571 圖素電極
600 第一p通道TFT
601 第一η通道TFT
602 第二p通道TFT
603 第二η通道TFT
604 圖素TFT 605 儲存電容器 606 通道形成區 607 第三雜質區 6 2 0 閘電極 6 2 1 閘電極 608 通道形成區 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -18- 504846 A7 B7 五、發明説明（β 經濟部智慧財4-¾¾ (工消費合作fi印製 6 0 9 第 雜 質 6 2 2 閘 電 極 6 1 0 通 道 形 成 is 6 2 4 閘 電 極 6 1 4 通 道 形 成 丨品 6 5 6 柱狀 墊 塊 6 3 1 接 觸 部 份 6 5 5 墊 塊 6 5 7 疋 向 膜 6 5 1 相 對 基 底 6 5 3 透 光 導 電 膜 6 5 4 定 向 膜 6 5 8 密 封 劑 6 5 9 液 晶 材 料 8 0 0 基 底 8 0 1 遮 蔽 膜 8 0 2 平 面 化 絕 緣 膜 8 0 3 一 8 0 6 半 導 體 8 0 8 第 一 導 體 層 8 0 7 閘 極 絕 緣 膜 8 0 9 抗 蝕 劑 光 罩 8 1 0 —8 1 3 導 電 層 8 1 6 -8 1 9 導 電 層 8 2 2 一 8 2 5 雜 質 區 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS〉A4規格（210X297公釐） -19- 504846 A7 B7 五、發明説明（j (請先閲讀背面之注意事項再填寫本頁) 826 抗蝕劑光罩 827—830 雜質區 831 抗蝕劑光罩 832， 833 雜質區 8 3 5 第一中間層絕緣膜 8 4 0 - -8 4 3 電 極 9 0 5 驅 動 電 路 9 0 6 圖 素 部 份 8 4 5 連 接 接 線 8 4 4 源 極 訊 號 線 8 4 6 連 接 接 線 8 4 7 圖 素 電 極 9 0 1 η 通 道 Τ F Τ 9 0 2 Ρ 通 道 Τ F Τ 9 0 3 圖 素 Τ F Τ 9 0 4 儲 存 電 容 器 8 5 0 通 道 形 成 區 8 5 2 通 道 形 成 8 5 5 定 向 膜 8 5 6 相 對 基 底 8 5 8 色 層 8 5 9 平 面 化 膜 8 5 7 相 對 電 極 8 6 0 定 向 膜 經濟部智慧財4笱員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） -20- 504846 A7 B7 經濟部智慧財4苟員工消費合作Ti印製 (請先閲讀背面之注意事項再填寫本頁) 五、發明説明（ 8 6 1 8 6 2 6 0 0 1 6 0 0 2 6 10 1 6 10 2 6 10 3 6 2 0 1 6 10 4 6 10 5 6 0 0 4 6 0 0 5 6 0 0 7 6 0 6 0 6 0 6 1 6 0 6 2 6 0 6 3 6 0 6 4 6 0 6 5 7 0 0 1 7 0 0 2 7 0 0 3 7 0 0 4 7 10 1 1^ 密封劑 液晶材料 主動矩陣基底 _平面化絕緣膜 η通道T F T ρ通道T F Τ η通道T F Τ 驅動電路 圖素T F Τ 儲存電容器 半導體層 半導體層 半導體層 圖素電極 定向膜 相對基底 相對電極 定向膜 液晶 主體 影像輸入部份 顯示部份 鍵盤 主體 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -21 - 504846 A7 B7 五、發明説明（β 經濟部智慧財4^78工消費合作社印製 7 1 0 2 顯 示 部 份 7 1 0 3 聲 輸 入 部 份 7 1 0 4 控 制 開 關 7 1 0 5 電 池 7 1 0 6 顯 像 接 收 部 份 7 2 0 1 主 體 7 2 0 2 相 機 部 份 7 2 0 3 影 像 接 收 部 份 7 2 0 4 控 制 開 關 7 2 0 4 顯 示 部 份 7 3 0 1 主 體 7 3 0 2 顯 示 部 份 7 3 0 3 臂 部 份 7 4 0 1 主 體 7 4 0 2 顯 示 部 份 7 4 0 3 揚 聲 器 部 份 7 4 0 4 記 錄 媒 體 7 4 0 5 控 制 開 關 7 5 0 1 主 體 7 5 0 2 顯 示 部 份 7 5 0 3 取 景 部 份 7 5 0 4 控制 開 關 7 5 0 5 顯 示 部 份 7 5 0 6 電 池 (請先閲讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -22- 504846 A7 B7 五、發明説明（2() 經齊邹一曰达村4^員工消費^作汪印製 7 6 0 1 顯 示 部 份 7 6 0 2 螢 幕 7 7 0 1 主 體 7 7 0 2 顯 示 部 份 7 7 0 3 鏡 7 7 0 4 鏡 7 7 0 5 幕 7 8 0 1 光 源 系 統 7 8 0 2 鏡 7 8 0 4 7 8 0 6 鏡 7 8 0 3 分 色 鏡 7 8 0 7 光 系 統 7 8 0 8 顯 示 部 份 7 8 0 9 分相 板 7 8 1 0 投 射 光 系 統 7 8 1 1 反 射 器 7 8 1 2 光 源 7 8 1 3 透 m 陣 列 7 8 1 4 透 鏡 陣 列 7 8 1 5 偏 振 轉 換 元件 7 8 1 6 聚 光 ί見 7 9 0 1 '光 源 系 統 7 9 0 2 顯 示 部 份 (請先閱讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -23- 504846 A7 B7 五、發明説明（2ί 7 9 0 3 投射 光 系 統 7 9 0 4 分相 板 7 9 0 5 濾光 鏡 圓 板 7 9 1 5 微透 鏡 陣 列 7 9 1 6 顯示 部 份 7 9 1 2 分色 鏡 7 9 1 3 分色 鏡 7 9 1 4 分色 鏡 7 9 1 7 投射 光 系 統 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財4-^B工消費合作钍印製 較佳實施例之詳細說明 參考圖1Α至1C描述本發明的結構。首先，在基底 1 0 1上以相同的材料形成遮蔽膜1 0 2 a、下層電容接 線1 0 2 b和下層接線1 〇 2 c。基底1 0 1由石英、玻 璃等形成。 遮蔽膜1 0 2 a、下層電容接線1 0 2 b和下層接線 1 0 2 c需要具有遮蔽光的特性，可以由W、WS i X、 Cu、A 1等形成。除了上述材料之外，只要是具有遮蔽 光的性能及導電性、並且可以忍受此方法後續步驟中溫度 的材料都可以採用。 在1 A至1 C中所示結構具有遮蔽膜1 〇 2 a、下層 電容接線1 0 2 b和下層接線1 0 2 c的全部，但本發明 並不限於此。可以形成遮蔽膜1 0 2 a、下層電容接線 1 0 2 b和下層接線1 〇 2 c的僅一種或兩種。在僅形成 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） -24- 504846 A7 B7 五、發明説明（23 (請先閲讀背面之注意事項再填寫本頁) 遮蔽膜1 0 2 a的情況下，只要其可以遮蔽光並且能夠忍 受在此方法後續步驟中熱處理期間的溫度，遮蔽膜的材料 可以不具備導電性。例如可以用黑色顏料混合矽、氧化砂 或氮氧化矽作爲遮蔽膜材料。 遮蔽膜1 0 2 a、下層電容接線1 〇 2 b和下層接線 1 0 2 c可以藉由製造單層膜的接線圖案或由沒有製造接 線圖案的金屬光罩形成。 ' 接下來，將絕緣膜1 0 3 a形成在基底1 0 1上以覆 蓋遮蔽膜1 0 2 a、下層電容接線1 〇 2 b和下層接線 1 0 2 c。絕緣膜1 0 3 a由能夠忍受在此方法後續步驟 中熱處理期間溫度的絕緣材料形成。（圖1 A ) 遮蔽膜1 0 2 a、下層電容接線1 〇 2 b和下層接線 1 0 2 c可以圍繞其邊緣呈錐形。使邊緣呈錐形可以減小 在隨後形成的絕緣膜中的不均勻性並縮短用於C Μ P拋光 步驟所需時間。 經濟邹智达时4¾員工消費会作注印製 然後以C Μ Ρ對絕緣膜1 〇 3 a拋光。在此C Μ Ρ步 驟中將採用的砂漿、襯墊及C Μ Ρ設備可以是已知的任意 種類，在此將採用的拋光方法也是已知任意一種。 在絕緣膜1 0 3 a表面中的不均勻可以以C Μ Ρ拋光 整平（對應於圖1中點劃線圈出的區域）。將整平之後的 絕緣膜1 0 3 a作爲平面化絕緣膜1 0 3 b。（圖1 Β ) 然後淸洗平面化絕緣膜1 0 3 b的表面。之後，由矽 形成電容接線1 0 4以便與下層電容接線1 0 2 b之上的 平面化絕緣膜1 0 3 b接觸。下層電容接線1 0 2 b、平 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -25- 504846 A7 B7 五、發明説明（2$ 面化絕緣膜1 0 3 b、電容接線1 〇 4 —起形成電容器 10 5。 (請先閱讀背面之注意事項再填寫本頁) 形成TFT 106的主動層107以便與遮蔽膜 1 0 2 a之上的平面化絕緣膜1 0 3 b接觸。主動層 10 7有通道形成區10 8，整個通道形成區10 8藉由 平面化絕緣膜1 0 3 b與遮蔽膜1 0 2 a重疊。 閘極絕緣膜1 0 9形成在平面化絕緣膜1 0 3 b之上 ，以覆蓋電容接線1 0 4和主動層1 0 7。 可以平面化絕緣膜1 0 3 b形成之後之處理中之任意 步驟形成T F T 1 0 6。雖然在此實施例中T F T 1 0 6是頂閘型T F T ,但也可以是底閘型T F T。 在本實施例中，形成在平面化絕緣膜1 0 3 b上的半 導體層用作TFT 106的主動層107。然而，本發 明並不限定於此。半導體層可以用於其他半導體元件。例 如，半導體層可以與遮蔽膜重疊、並且平面化絕緣膜夾在 它們之間，因此二極體形成在平面化絕緣膜上並且僅有來 自相對基底一側的光進入到二極體。 經濟部智慧財.4^8工消費合作ti印製 具備上述結構，本發明可以阻止來自基底1 〇 1 —側 的光進入到TFT 1 0 6的通道形成區1 0 8。進一步 說，本發明可以防止T F T 1 0 6的主動層1 0 7和電 容接線1 0 4之間的電位不連續性，其中所述T F T 1 0 6的主動層1 0 7和電容接線1 0 4形成在絕緣膜上 ，由於上述絕緣膜表面經過整平形成了平面化絕緣膜 103b，因此絕緣膜覆蓋了遮蔽膜102a、下層電容 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐〉 -26- 504846 A7 B7 五、發明説明（ 接線1 0 2 b和下層接線1 〇 2 c卻沒有絕緣膜厚度的增 加。因此本發明也能夠避免T F T 1 0 6遷移性的增加 0 以下將描述本發明的實施例。 〔實施例1〕 圖2中表示了具有本發明的遮光膜的液晶顯示器的實 施例的頂表面示意圖。 參考數字2 0 1表示源極訊號線，參考數字2 0 2表 示閘極訊號線。參考數字2 0 3是下層電容器接線，並且 與閘極訊號線2 0 2平行。 參考數字2 0 5表示圖素T F T ,控制已經輸入到源 極訊號線2 0 1至圖素電極2 0 8的圖像信號的輸入。圖 素TFT 205具有主動層206和閘電極207，和 通道形成區提供到閘電極2 0 7和主動層2 0 6重疊的區 域中。遮光膜2 0 4在主動層2 0 6之下形成，其與整個 通道形成區重疊。 在此實施例中，閘極訊號線2 0 2對應於圖1中的下 層接線1 0 2 c。在接觸閘極訊號線2 0 2、下層電容接 線2 0 3以及遮光膜之上形成平面化絕緣膜（未顯示）。 閘電極2 0 7與閘極訊號線2 0 2電連接。主動層 2 0 6的源極區和汲極區中的一個與源極訊號線2 0 1連 接，另一個藉由連接接線2 0 9與圖素電極2 0 8連接。 參考數字2 1 0表示與主動層2 0 6同時形成的電容 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --------· II (請先閲讀背面之注意事項再填寫本頁)
、1T 經濟部智慧时4¾¾工消費合作钍印製 -27- 504846 A7 B7 五、發明説明（2d 器接線，和電容器形成在電容器接線2 1 0與下層電容接 線2 0 3重疊的區域中。此外參考數字2 1 1代表上層電 容器接線，並且藉由閘極絕緣膜（未示出）與電容器接線 2 1 0重疊，而且藉由接觸孔與下層電容接線2 0 3電連 接。在電容器接線2 1 0與上層電容器接線2 1 1重疊的 區域中也形成電容器。 .由於在本實施例中兩個電容器重疊，可以獲得足量的 儲存電容而不會降低孔徑比。此外，圖素T F T 205 的通道形成區可以防止光從主動矩陣基底的一側入射。應 注意平面化絕緣膜（未示出）的表面經過整平，因此在不 增加覆蓋在下層電容器接線2 0 3上的絕緣膜厚度的情況 下，可以防止圖素TFT 205的主動層206和電容 器接線2 1 0形成在絕緣膜上的步驟，而且可以抑制圖素 TFT 205的遷移。 應注意，本發明並不限於上述圖素結構。 〔實施例2〕 在此實施例中，將詳細描述製造圖素部分以及同時提 供在同一基底上的圖素部分週邊中的驅動電路的T F T ( η通道TFT和p通道TFT)的方法。 首先，如圖3 A中所示，遮光膜3 0 1 a、閘極訊號 線3 0 1 b、及下層電容接線3 0 1 c形成在主動矩陣基 底上（以下，簡稱基底），基底由例如硼矽酸鋇玻璃、硼 矽酸鋁玻璃（有代表性的是$ 〇 r n i n g公司的 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ----------Aw— (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財447P、工消費合作钍印製 -28- 504846 A7 _B7__ 五、發明説明（d # 7 0 5 9玻璃或# 1 7 3 7玻璃）或石英製成。 (請先閲讀背面之注意事項再填寫本頁) 接著，同時形成遮光膜3 0 1 a、閛極訊號線 3 0 1 b、及下層電容接線3 0 1 c。特別是，W以 0 · 1 // m至0 · 5 // m (本例爲0 · 3 // m )的厚度形 成，之後採用I C P (感應耦合電漿）蝕刻方法，其中 C F 4和C 1 2混合在蝕刻氣體中，在1 P a的壓力下將 5 0 〇 W的R F ( 1 3 · 5 6 Μ Η z )功率提供到線圈型 電極以產生電漿。100W的RF (13 . 56MHz) 功率同樣提供到基底的一側並提供充分地負偏壓。 應注意雖然在此例中遮光膜3 0 1 a、閘極訊號線 3 0 1 b、及下層電容接線3 0 1 c由W形成，但本發明 不限於此。除了 W之外還可以採用例如W S i X、C u及 A 1等材料。進一步說除了上述材料之外，任何具有光遮 蔽特性及導電性、並且可以耐受後續步驟的處理溫度的材 料都可以採用。 經齊邹tl材4P-78工消費合汴fi印製 接著，由氧化矽形成的絕緣膜形成在基底3 0 0上以 覆蓋閘極訊號線3 0 1 b和下層電容接線3 0 1 c。關於 絕緣膜方面，可以採用氧化矽膜、氮化矽膜、氮氧化矽膜 。例如，藉由電漿C V D方法由S i Η 4、N Η 3和N 2 〇 製備的氮氧化矽膜形成2 5 0至8 0 0 nm的厚度（最好 爲300至500nm)，由SiHi和N2〇以同樣方法 製備的氫化氮氧化矽膜形成2 5 0至8 0 0 nm的厚度（ 最好爲3 0 0至5 0 0 n m )以形成疊層。在此例中，絕 緣膜可以形成厚度爲1 · 0 μ m (最好爲0 · 5至1 · 5 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -29- ¾齊邹訾达讨€¾¾工消#合汴吐.印製 504846 A7 _B7 _ 五、發明説明（ // m )的由氧化矽形成的絕緣膜單層結構。應注意，絕緣 膜的材料不限於氧化矽。 然後以C Μ P對絕緣膜拋光以形成平面化絕緣膜 3 0 2。在此可以採用現有的C Μ Ρ技術。通常用於對氧 化膜拋光的砂漿是固液分散系統砂漿，它是藉由在含有試 劑（如ρ Η調節劑）的溶液中分散1 〇 〇至1 〇 〇 〇 n m 0的硏磨劑獲得的。本實施例中採用矽石砂漿（ρ Η二 1 0至1 1 )，在砂漿中將2 0 w t %的火成矽石顆粒分 散在添加有氫氧化鉀的溶液中，上述火成矽石顆粒是藉由 熱解氯化矽氣體所獲得的。 在形成平面化絕緣膜3 0 2之後，形成TF T主動層 或電容器接線的半導體層3 0 3至3 0 7。半導體層 3 0 3至3 0 7由晶體半導體膜形成，上述晶體半導體膜 用雷射結晶化方法或現有的熱結晶化方法由具有無定形結 構的半導體膜製造。半導體層3 0 3至3 0 7是以2 5至 80nm (最好爲30至60nm)的厚度形成。晶體半 導體膜的材料沒有限制，但最好由矽或矽鍺（S i G e ) 合金形成。 此外，在晶體半導體膜由鐳射結晶化方法製造的情況 下，可以採用脈衝擺動型或持續波型準分子雷射器、 Y A G雷射器、或Y V Ο ί雷射器。在採用這些雷射器的情 況下，應當採用這樣的方法，在此方法中，從雷射振蕩器 輻射的雷射藉由光學系統彙聚成線性光束，並輻射到半導 體膜上。雖然結晶化的條件完全由操作者自行選擇，但當 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） ——，—-----— (請先閱讀背面之注意事項再填寫本頁)
、1T -30- 504846 A7 ___B7_ 五、發明説明（ (請先閲讀背面之注意事項再填寫本頁) 採用準分子雷射器的情況下，脈衝擺動頻率設置在3 0 0 Η z，雷射能量密度設置在1 〇 〇至4 0 0 m J / c m 2 ( 典型爲200至300mJ/cm2)。採用YAG雷射器 的情況下，應當用第二諧波將脈衝擺動頻率設置在3 0至 300kHz，雷射能量密度設置在300至600 m J /cm2 (典型的，350 至 500mJ/cm2)。然後 ，將雷射彙聚成1 0 0至1 0 0 0 μ m寬的直線型，例如 4 0 0 # m寬，輻射到基底的整個表面，此時線形雷射的 重疊率（覆蓋率）可以設置在5 0至9 8%。 接下來，形成覆蓋在半導體層3 0 3至3 0 7的閘極 絕緣膜3 0 8。閘極絕緣膜3 0 8採用例如電漿C V D方 法或濺射法等已知方法由含矽的絕緣膜形成4 0至1 5 0 n m的厚度。在此實施例中，形成厚1 2 0 n m的氮氧化 矽膜。當然，閘極絕緣膜並不限於這種氮氧化矽膜，因此 可以採用含有其他矽的絕緣膜的單層或多層結構。例如， 當採用氧化矽膜時，其可以以4 0 P a的反應壓力、從 300到400°C的基底溫度由TEOS (四乙基正矽酸 鹽）和〇2混合的電漿CVD形成，並且在〇 · 5至0 · 8 W/ c m 2的高頻（1 3 · 5 6 Μ Η z )功率密度下放電。 藉由4 0 0至5 0 0 °C的後續熱處理所製造的氧化矽膜中 可以獲得作爲閘極絕緣膜好的特性。 之後，在閘極絕緣膜3 0 8上，形成第一導電膜 3 0 9 a和第二導電膜3 0 9 b以形成閘電極。在此例中 ，由T a N膜製成的厚度爲5 0至1 0 0 nm的第一導電 I纸張尺度適财SS家榡準（CNS ) 21GX297公釐)~~ -31 - 504846 A7 _________B7 五、發明説明（2$ 膜與由W膜製成的厚度爲1 〇 〇至3 〇 〇 nm的第二導電 膜309b形成疊層（圖3B)。 (請先閲讀背面之注意事項再填寫本頁) T a N膜由濺射法形成，T a靶用a r噴射。如果適 當含量的X e或K r添加到A r中，τ a膜的內部應力降 低並且可以避免膜脫落。α相T a膜的電阻係數大約2〇 //Ω cm，且此膜適合用作閘電極。另一方面，沒相τ a 膜的電阻係數大約1 8 0 // Ω c m ,且此膜不適合用作閘 電極。爲了形成具有α相的T a膜，如果用晶體結構接近 α相T a膜的氮化鉅以1 〇至5 0 n m的厚度形成作爲 T a的基體，具有α相的T a膜可以很容易的獲得。 經濟部智慧財/ialrp、工消費合作社印製 藉由由W耙的濺射法形成W膜。W膜可以藉由利用六 氟化物（W F 6.)的熱C V D形成。無論採用那種方法，爲 了用作閘電極，必須使材料具有低電阻，最好使用W膜的 電阻率設置在小於或等於2 0 v Ω c m。藉由使晶粒增大 ，可以使W膜具有更低的電阻。然而，在例如氧等許多雜 質元素包含在W膜中的情況下，阻止了結晶化並且電阻會 變得更高。因此，在本實施例中，藉由由採用具有 9 9 · 9 9 9 9 %或9 9 · 9 9 %純度的靶的濺射法形成 W膜，此外，藉由充分考慮以防止在w膜形成期間氣相中 的雜質混合其中，可以實現從9至2 0 /ζ Ω c m的電阻。 應注意，雖然在本實施例中第一導電膜3 0 9 a由 T a製成，第二導電膜3 0 9 b由W製成，但材料不特別 限於這些，每種膜都可以由從T a、W、T i 、Μ 〇、 A 1 、和C u中選出的元素或包含上述元素作爲主要成分 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -32- 504846 A7 B7 五、發明説明（3() (請先閲讀背面之注意事項再填寫本頁) 的合金材料或化合物材料形成。另外，可以採用用雜質元 素如磷摻雜多晶矽膜所得到的半導體膜。具有以下組合的 例子是最好的：在一種組合中，第一導電膜3 〇 9 a由氮 化鉅（T a N)形成並且第二導電膜3 〇 9 b由W形成； 或在另一種組合中，第一導電膜3 0 9 a由氮化鉅（ T a N )形成並且第二導電膜3 0 9 b由A 1形成；還或 者是以下較好的組合，第一導電膜3 0 9 a由氮化鉬（ 丁 a N )形成並且第二導電膜由C u形成。 接著，爲了形成電極和接線，藉由進行第一蝕刻步驟 形成由抗蝕劑構成的光罩3 1 0至3 1 5。在此實施例中 ，採用I C P (感應耦合電漿）蝕刻方法，其中C F I和 C12用作飩刻氣體，500W的RF(13.56MHZ )功率在1 P a的壓力下提供到線圈形電極以產生電漿。 100W的RF (13 · 56MHZ)功率也提供到基底 的一側（樣品段），基本上，負偏壓提供到此處。如果 C F 4和C i 2混合，W膜和T a膜都以相同程度蝕刻。 經濟部智慧財4^7a(工消費合作ti印製 在上述第一飩刻條件下，藉由製作由適當抗触劑組成 的光罩的形狀，由於提供到基底一側的偏置電壓的作用， 第一導電層和第二導電層的末端部分變成錐狀。錐狀部分 的角度爲1 5至4 5 ° 。爲了獲得無殘渣的蝕刻，將蝕刻 時間延長約1 0至2 0 %的過蝕刻是適當的。氮氧化矽膜 與W膜的選擇比在2至4的範圍內（典型爲3)。因此， 藉由過蝕刻處理，將氮氧化矽膜的剝露表面蝕刻掉約2 0 至5 0 nm。在此方式中，藉由第一蝕刻步驟形成由第一 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -33 - 504846 A7 _____' _B7___ 五、發明説明（3) 導電層和第二導電層構成的第一形狀導電層316至 324 (第一導電層316a至3 21a和第二導電層 3 1 6 b至3 2 1 b )。參考數字3 2 2表示閘極絕緣膜 ，未使用的第一形狀導電層3 1 6至3 2 1覆蓋的區域蝕 刻了約2 〇至5 0 n m以便形成薄的區域。 之後，進行第一摻雜步驟，將施予η型的雜質元素添 加，到半導體層（圖3 C )。摻雜可以藉由離子摻雜或離子 植入進行。離子摻雜方法的條件是這樣的：用量是1 X 1013至5欠10143 t oms/cm2，加速電壓是 60至lOOkeV。作爲施予η型的雜質元素，可以採 用屬於族1 5的元素，典型爲磷（Ρ )或砷（A s )，此 處採用磷。在這種情況下，導電層3 1 6至3 2 0成爲對 施予η型的雜質元素的光罩，第一雜質區3 2 3至3 2 7 以自動對準的方式形成。將施予η型的雜質元素以1 X 1 0 2 °至1 χ 1 0 2 1 a t 〇 m s / c m 3的濃度添加到第 一雜質區323至327。 接下來，如圖4 A中所示，進行第二蝕刻步驟。同樣 採用I C P蝕刻方法，其中C F 4和C 1 2用作蝕刻氣體， 500W的 RF 功率（13 · 56MHZ)在 IPa 的壓 力下提供到線圈形電極以產生電漿。5 0 W的R F ( 1 3 · 5 6 Μ Η Z )功率也提供到基底的一側（樣品段） ，比第一蝕刻步驟低的自偏壓提供到此處。根據條件，W 膜是非均質蝕刻，T a膜是以低於W膜的蝕刻率進行非均 質鈾刻，以形成第二形狀導電層3 3 3至3 3 8 (第一導 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) " -34- ------------- (請先閱讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財/1¾員工消費合作社印製 504846 A7 B7 五、發明説明（ (請先閲讀背面之注意事項再填寫本頁) 電層3 3 3 a至3 3 8 a和第二導電層3 3 3 b至 3 3 8 b )。參考數字3 3 2表示閘極絕緣膜，未使用的 第二形狀導電層3 3 3至3 3 8覆蓋的區域鈾刻了約2 0 至5 0 nm的薄膜厚度，成爲薄的區域。 經濟部智慧財4笱員工消費合作社印製 由C F 和C 1 2的混合氣體對W膜或T a膜的蝕刻反 應可以從反應產物已產生的原子團或離子的種類以及蒸汽 k推測出。當對W和T a的氟化物和氯化物的蒸氣壓進行 比較時，W的氟化物W F 6相當高，而另外的W C 1 5、 TaFs以及TaCl5具有幾乎相等的蒸氣壓。因此，在 C F 4和C 1 2的混合氣體中，W和T a膜都可以蝕刻。然 而，當適當量的0 2添加到這些混合氣體時，C F !和Ο 2 彼此反應以形成CO和F，並且產生大量F原子團或F離 子。結果，具有高氟化物蒸汽壓的W膜的鈾刻率降低。另 一方面，相對於T a，即使F增加，蝕刻速率的增加也相 對較小。除此之外，由於與W相比，T a容易氧化，T a 的表面由〇2的添加劑氧化了一些。由於τ a的氧化物不倉巨 與氟化物或氯化物反應，T a膜的飩刻速率進一步減小。 因此，可能導致W膜和T a膜的蝕刻速率之間的差別，結 果可能使W膜的蝕刻速率高於T a膜的。 隨後，如圖4 B所示，進行第二摻雜步驟。在此情況 下，用量比第一摻雜步驟的用量低，施予n型的雜質7素 在更高的加速電壓的條件下摻雜。例如，加速電壓設定在 70 至 120KeV，並且步驟以 lxl〇13a 1 〇ms /cm2的用量進行，因此新的雜質區域形成在圖3 C中第 本紙張尺度適用中國國家標準（CNS〉A4規格（210X297公釐） -35 - 504846 A7 B7 五、發明説明（ (請先聞讀背面之注意事項再填寫本頁) 一雜質區域內側的半導體層上。摻雜以這樣的方式進行： 第二形狀導電層3 3 3至3 3 7用作對雜質元素的光罩， 並且雜質元素也添加到在第二形狀導電層3 3 3 a至 3 3 7 a下面的半導體層。以這種方式，第三雜質區域 3. 4 1至3 4 5與第二導電層3 3 3 a至3 3 7 a重疊， 並且第二雜質區域3 4 6至3 5 0在第一雜質區域和第三 雜質區域之間形成。施予η型的雜質元素在第二雜質區域 中具有 1Χ1017 至 lxl〇19a t oms/cm3 的濃 度，在第三雜質區域中具有1 x 1 〇16至1 x 1 Ο18 a t oms/cm3 的濃度。 經濟邹皆慧財441員工消費^作社印製 然後，如圖4C中所示，第四雜質區域354至 356形成在形成P通道TFT的半導體層304中，其 中在第四雜質區域3 5 4至3 5 6中施予導電性的雜質元 素與所述的一種導電類型相反。第二導電層3 3 4用作相 對於雜質元素的光罩，以自動對準方式形成第四雜質區域 。此時，形成η通道TFT的半導體層303、305、 306和307完全用阻止光罩3 5 1至3 5 3覆蓋。雜 質區域3 5 4至3 5 6分別以不同的濃度用磷摻雜。在此 例中，雜質區域153至158由採用乙硼烷（B2H6) 的離子摻雜進行。進行摻雜以使在任何區域中雜質的濃度 降到 2xl〇2° 至 2xl021a t oms/cm3。 藉由以上步驟，雜質區域形成在各半導體層中。第二 形狀導電層3 3 3至3 3 6與作爲閘電極的半導體層重疊 。除此之外，層3 3 7用作上層電容接線，3 3 8用作源 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -36- 504846 A7 ____ B7_________ 五、發明説明（ 極訊號線。 然後，如圖5 A所示，爲了控制導電類型，進行對添 加到各半導體層中的雜質元素活化的步驟。此步驟藉由採 用熔爐退火的熱退火進行，除了熱退火方法之外，也可以 採用雷射退火方法或快速熱退火方法（R T A方法）。熱 退火可以在400至700 r (典型的是500至600 °C )的溫度下、含氧量爲1 p p m或更低（典型的是 0 · 1 P P m或更低）的氮氣中進行。在本實施例中，熱 處理在500 °C下進行4小時。然而，當用作333至 3 3 8的接線材料不耐熱時，最好在形成中間層絕緣膜（ 用矽作爲主要組成）之後再實施活化以保護接線等。 此外，在含有3至100%氫氣的氣氛中、在300 至4 5 0 °C溫度下進行熱處理1至1 2小時，以進行對半 導體層的氫化步驟。此步驟是藉由熱激發氫氣、連接半導 體層中的懸垂鍵的步驟。作爲另一種氫化方式，可以進行 電漿氫化（採用由電漿激發的氫）。 接下來，由有機絕緣材料製成的第二中間層絕緣膜 3 5 8形成在第一中間絕緣膜3 5 7上，上述第一中間絕 緣膜3 57具有1 00至200nm的膜厚度、由氮氧化 矽膜形成。然後，進行蝕刻以形成接觸孔。 然後，在驅動電路4 0 6中，形成源接線3 5 9至 3 6 1以接觸半導體層的源極區，汲極接線3 6 2和 3 6 3同時形成接觸汲極區。另外在圖素部分4 0 7中， 形成圖素電極366和367、連接接線365 (見圖 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) '~^ -37- -----------— (請先聞讀背面之注意事項再填寫本頁)
、1T 504846 A7 ___B7_ 五、發明説明（3g (請先閲讀背面之注意事項再填寫本頁} 5 B )。源極訊號線3 3 8和相鄰圖素T F T 4 0 4由 連接接線3 6 5電連接。圖素電極3 6 6電連接到由圖素 T F T 4 0 4的半導體層形成的主動層和由半導體層 3 0 7形成的電容器接線上。應當注意，圖素電極3 6 7 是鄰接電極367。 雖然未示出，但上層電容器接線3 3 7和下層儲存接 線3 0 1 c電連接。電容器是藉由下層電容器接線 30 1c、平面化絕緣膜302和由半導體層307形成 的電容器接線形成。此外，電容器是由半導體層3 0 7形 成的電容器接線、閘極絕緣膜3 3 2和上層電容器接線 3 3 7形成。這兩種電容器一起可以考慮作爲儲存電容器 4 0 5。 在上述方式中，包括η通道TFT 40 1、p通道 T\FT 402、η通道TFT403的驅動電路406 和包括圖素TFT 404、儲存電容器405的圖素部 分4 0 7可以形成在相同的基底上。 經齊部智慧財4¾員工消費合作社印製 驅動電路406的η通道TFT 401包括通道形 成區3 6 8、與形成閘電極的第二導電層3 3 3重疊的第 三雜質區3 4 6 ( G 0 L D區）、在閘電極外部形成的第 二雜質區3 4 1 (LDD區）、以及作爲源極區或汲極區 的第一雜質區327。P通道TFT 402包括通道形 成區3 6 9、與形成閘電極的第二導電層3 3 4重疊的第 四雜質區3 5 6、在閘電極外部形成的第四雜質區3 5 5 、用作源極區或汲極區的第四雜質區3 5 4。η通道 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -38- 504846 A7 _______ 五、發明説明（ T F T 4 0 3包括通道形成區3 7 0、與形成閘電極的第 二導電層335重疊的第三雜質區348 (GOLD區） 、在閘電極外部形成的第二雜質區3 4 3 ( L D D區）、 以及用作源極區或汲極區的第一雜質區3 2 9。 圖素部分4 0 7的圖素TFT 4 0 4包括通道形成 區3 7 1、與形成閘電極的第二導電層3 3 6重疊的第三 雜質區3 4 9 ( G〇L D區）、在閘電極外部形成的第二 雜質區3 4 4 (LDD區）、及用作源極區或汲極區的第 一雜質區330。除此之外，在儲存電容器405中，在 由半導體層3 0 7形成的儲存電容器中，將施予η型的雜 質元素以與第一雜質區相同的濃度添加到由3 3 1所示的 區域、以與第三雜質區相同的濃度添加到由3 4 5所示的 區域、以與第二雜質區相同的濃度添加到由3 5 0所示的 區域。 遮光膜3 0 1 a藉由平面化絕緣膜3 0 2與圖素 TFT 404的整個通道形成區3 7 1重疊。 實施例1沿著線A - A ’的圖素頂視圖對應於圖5 B 中的線A - A ’ 。也就是說，源極訊號線3 3 8、連接接 線365、閘電極336、遮光膜30 1a、圖素電極 3 6 6，閘極訊號線3 0 1 b、下層電容接線3 0 1 c、 電容接線3 0 7、上層電容接線3 3 7分別對應於2 0 1 、209、207、204、208、202、203、 2 1 0 和 2 1 1。 另外，在本發明的圖素結構中，藉由設置圖素電極的 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇><297公釐） ------------ (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財I笱ϊ貝工消費合作社印製 -39- 504846 A7 _____B7 五、發明説明（3) 末端部分使其與源極訊號線重疊而形成圖素電極的末端部 分，因此圖素電極間的縫隙遮蔽光。 (請先閲讀背面之注意事項再填寫本頁) 以下將描述由如上所述製造的主動矩陣基底製造主動 矩陣液晶顯示裝置的方法。以圖6說明。 首先，獲得主動矩陣基底，在圖5 B的主動矩陣基底 上形成定向膜4 6 7，並受到摩擦處理。 ^ 接下來，製備相對基底4 6 9。濾色層4 7 0和保護 層4 7 3形成在相對基底3 6 9上。 根據連接接線3 6 5形成濾色器4 7 9。相關顏色之 濾色器爲與顏料混合的丙烯酸樹脂，並且形成1至3 # m 的厚度。感光性材料可以用作濾色器，採用光罩可以形成 預定圖樣。保護層由有機樹脂材料形成，上述有機樹脂材 料爲光固化型或熱固化型，例如，聚醯胺、丙烯酸樹脂等 〇 經濟部智慧財產笱資工消費合作钍印製 間隔器可以任意設置，例如，在相對稱底上與連接接 線匹配的位置。另外，間隔器可以安排在驅動電路4 0 6 的丁 F T的匹配位置。間隔器可以安排在驅動電路部分的 整個表面上，以覆蓋源極接線和汲極接線。 在形成保護層4 7 3之後，藉由定圖樣以形成相對電 極476，和形成定向膜474，之後受到摩擦處理。 另外，主動矩陣基底和相對基底由密封劑4 6 8黏合 ，其中在上述主動矩陣基底上形成圖素部分407和驅動 電路4 0 6。在密封劑4 6 8中混合了塡料，在保持由塡 充物和間隔器作用的均勻縫隙的同時，兩個基底相互黏接 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) 職 — -40- 川 4846 A7 B7 五、發明説明（ °之後，液晶材料注入到兩個基底間，由膠囊密封材料（ 未示出）將基底全部封裝。已知的液晶材料可以用作液晶 (請先閲讀背面之注意事項再填寫本頁) 材料。因此，完成了圖6中所示的主動矩陣液晶顯示裝置 〇 注意本發明不限於上述製造方法並可以與實施例1結 合來實現。 〔實施例3〕 本實施例對用在C Μ P拋光中的C Μ P裝置的結構進 行說明。 圖7 Α表示根據本實施例的C Μ Ρ裝置的側視圖，圖 7 Β表示其立體圖。參考數字7 0 1表示壓盤，壓盤藉由 驅動軸（a ) 7 0 2以箭頭表示的方向或以相反方向轉動 。驅動軸（a ) 7 0 2藉由臂（a ) 7 0 3固定到指定位 置。 經齊部皆慧时—%資工消f^itri印契 襯墊7 0 4放置在壓盤7 0 1上。襯墊7 0 4可以是 現有的拋光布或拋光墊。砂漿從砂漿供應噴嘴7 0 5提供 到襯墊7 0 4上。在此實施例中，砂漿從砂漿供應噴嘴 7 0 5供應到砂漿供應位置7 1 0，此砂漿供應位置 7 1 0基本上放置在襯墊7 0 4的中間。可使用現有的材 料當作砂漿。 參考數字7 0 6表示支架，此支架具有旋轉基底固定 在其上的襯墊7 0 4上的主動矩陣基底7 〇 7的功能。支 架706藉由驅動軸（b) 708以箭頭表示的方向或以 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -41 - 504846 A7 B7 _ 五、發明説明（ 相反方向旋轉。驅動軸（b ) 7 0 8藉由臂（a ) 7 0 9 固定到預定位置。 此種主動矩陣基底7 0 7可使於後形成平面化'絕1 彖月莫 之絕緣膜之一面對著襯墊7 0 4。 雖然在此實施例中未使用，但拋光布可以用作襯墊 7 0 4。在這種情況下，藉由提供襯墊增壓環，可以將圍 繞主動矩陣基底邊緣的拋光布變形限制到小的程度。當在 主動矩陣基底7 0 7上將1 · 2至1 · 6倍拋光壓力提供 到襯墊施壓環上時，改變拋光布的表面形狀以沿著拋光布 獲得均与變形。 圖8表示了圖7A和7 B中所示的支架7 0 6的細節 。支架706具有拋光殼711、晶片夾713和固定環 7 1 2。晶片夾7 1 3夾住主動矩陣基底7 0 7,固定環 7 1 2防止主動矩陣基底7 0 7在拋光期間從支架脫落。 拋光殼7 1 1保持晶片夾7 1 3和固定環7 1 2並且具有 提供拋光壓力的功能。 支架7 0 7需要同時具有加壓功能和旋轉功能。因此 ，一般支架在其中心具有旋轉軸以沿著軸向提供負載。在 此普通的方法中，負載沿著中心軸提供，在主動矩陣基底 平面內負載的分佈不可避免在中心軸下分佈最高的，而朝 向平面周邊減少。因此現有的輔助負載機械可以結合到拋 光殻中以使主動矩陣基底對整個基底表面均勻的拋光。 本實施例可以結合實施例1或2實施。 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --------#! (請先閲讀背面之注意事項再填寫本頁) 訂 -42- 504846 A7 _B7_ 五、發明説明（4() 〔實施例4〕 (請先閲讀背面之注意事項再填寫本頁} 圖9 A到1 2 B說明與在實施例2中所展示的例子不 同的另一例，它描述的是液晶顯示器的製造方法，該顯示 器是本發明的半導體裝置之一。這個實施例逐步而詳細地 說明了同時製造圖素T F T、圖素部分的儲存電容器、用 於源極訊號線驅動電路的T F T、以及設在圖素部分周圍 的閘極訊號線驅動電路。 在圖9 A中，用玻璃基底、石英基底等作爲基底 5 0 1。玻璃基底可以包含如Corning公司生產的 Corning7059和Corningl 737硼矽酸鋇玻璃或硼矽酸鋁玻璃。 當使用這種玻璃基底時，需要預先在1 〇到2 0 ° C的溫度 下進行熱處理，此溫度低於玻璃變形溫度，然後在基底 5 01上要形成TFT的位置形成了遮蔽膜5 0 2。 遮蔽膜502是藉由沉積厚0 · 1到0 · 5微米（本 實施例中爲0 · 3微米）的W而形成的，然後藉由I CP (感應耦合電漿）蝕刻W層。飩刻時所用的蝕刻氣體是 C F 4和C 1 2混合成的，並在1 P a的壓力下給予形成的 線圈形電極以500W RF (13· 56MHz)的電 功率，以產生電漿。基底側（樣品段）也得到1 〇 〇 W的 R F ( 1 3 · 5 6 Μ Η z )電功率，以便能夠基本上施加 負自偏壓。 在這個實施例中用W來形成遮蔽膜5 0 2。然而本發 明並不限於此。除了 W之外，還可以用的材料包括如 W S 1 X，C u和A 1的金屬、矽、混有黑色色素的氧化矽 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) ^ -43- 504846 A7 B7 五、發明説明（4i 和氮氧化矽。除了以上提到的一些材料，只要能夠遮蔽光 線和在後續處理中能耐受熱處理溫度的材料都可以使用。 (請先閲讀背面之注意事項再填寫本頁} 而後，在基底5 0 1上由氧化矽形成絕緣膜以覆蓋遮 蔽膜5 0 2。這層絕緣膜可以是代替氧化矽膜的氮化矽膜 或氮氧化矽膜，例如，它可以是藉由電漿C V D從S i H i ，NH3和N2〇形成的厚爲250到800nm(最好爲 3 0 〇到5 0 0 n m )的氮氧化矽膜層和類似的從S 1 Η ! 和N 2〇形成的厚爲2 5 0到8 0 0 n m (最好爲3 0 0到 5 0 〇 n m )氫化氮氧化矽膜。這裏使用的絕緣膜是氧化 矽膜，並且形成爲厚0 . 5到1 . 5微米的單層。絕緣膜 的材料並不限於氧化矽。 然後用C Μ P拋光絕緣膜形成平面化的絕緣膜5 0 3 。這裏可使用已知的C Μ Ρ技術。通常拋光氧化膜所用的 漿料是一個固液分散系統，它是由在含有試劑如Ρ Η調節 劑的溶液中分散1 0 0到1 0 0 0 n m直徑的硏磨料而獲 得的。本實施例使用矽漿（Ρ Η = 1 〇 — 1 1 )，其中藉 由熱解氯化矽氣體得到的2 0 w t %的火成矽顆粒分散在 加有氬氧化鉀的溶液中。 形成極化的絕緣膜5 0 3後，藉由電漿C V D或濺射 形成厚2 5到8 0 n m (最好爲3 0到6 0 n m )的具有 非晶結構的非晶半導體層。具有非晶結構的半導體膜包括 非晶半導體層、微晶半導體膜和具有非晶結構的如非晶矽 鍺膜的複合物半導體膜。從而可以避免平面絕緣膜5 0 3 的表面被污染，和所製造的丁 F T之間特性波動，並且減 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -44- 504846 A7 _B7__ 五、發明説明（ 小了臨界電壓的漂移。 (請先閲讀背面之注意事項再填寫本頁) 然後進行結晶，以便由非晶半導體層形成晶體半導體 層5 0 4。可以使用雷射退火、熱退火（固體相生長）或 快速熱退火（R T A )作爲結晶的方法。當使用以上提及 的玻璃基底或熱耐受能力較差的塑膠基底的時候，雷射退 火更可取。使用R T A時，光源可以是紅外燈，鹵素燈， 金屬鹵化物燈，氙燈等。另外，晶體半導體膜5 0 4可以 按照曰本專利申請未審公開的No ·平7 - 1 30652 號所公開的技術，即使用催化劑的結晶方法形成。在結晶 這一步，最好事先釋放非晶半導體層中的氫。結晶前，這 種非晶半導體層要經過4 0 0到5 0 0 °C的熱處理，處理 時間大約爲一小時，以將層中的氫含量減少到5 a t 〇 m %或更少，從而避免膜表面不平。 如果用S i Η 4和A r作反應氣體，並在膜形成過程中 將溫度設定在4 0 0到4 5 0 t，藉由電漿CVD來形成 非晶矽膜，非晶矽膜中的氫含量可以減少到5 a t 〇 m % 或更少。在這種情況下，不需要釋放氫的熱處理。 當使用雷射退火法結晶時，光源是脈衝振盪或持續波 準分子雷射或氬雷射。在使用脈衝振盪準分子雷射時，雷 射線被處理爲線形來進行雷射退火。可以由操作者適當地 設定雷射退火的條件。例如，雷射脈衝振盪頻率設爲 3 0 0 Η z，雷射能量密度設爲1 〇 0到5 0 0 m J / c m 2 (通常是3 0 0到4 0 0 m J / c m 2 )。然後用線 形光束照射整個基底表面，線形光束的覆蓋率50到98 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -45- 504846 A7 ΒΊ_ 五、發明説明（d %。用這種方法，可以得到如圖9 A所示的晶體半導體層 5 0 4。 (請先閲讀背面之注意事項再填寫本頁) 利用第一光罩（Ρ Μ 1 )和光微顯影技術，在晶體半 導體層5 0 4上形成了光致抗蝕劑圖樣，使得能夠藉由乾 鈾刻將晶體半導體層分爲島狀層。這樣就形成了如圖9 Β 所示半導體層5 0 5到5 0 8。C F !和〇2的混合氣體使 用於晶體矽膜之乾蝕刻。 經濟部智慧財產笱員工消費合作社印製 可以用施與Ρ型導電率的雜質元素摻雜這些半導體層 ，以便控制T F Τ的臨界電壓（V t h )。每一個半導體 層的整個表面都摻雜有這種雜質元素，濃度大約有1 X 1 016至5χ1 017原子/ cm3。已知使半導體施與ρ型 導電率的雜質元素包括元素周期表的第1 3組元素，如硼 (B )、鋁（A 1 )和鎵（G a )。可以使用離子植入或 離子摻雜（或離子噴淋摻雜）作爲摻雜方法。如果要處理 一個大面積的基底，適合用離子摻雜。在離子摻雜過程中 ，用B 2 Η 6作爲氣體源，硼（B )作爲摻雜物。摻雜雜質 元素並不總是必須的，可以省略，但特別是當要使η通道 TFT的臨界電壓保持在給定範圍內時，摻雜雜質元素是 最好的方法。 藉由電漿CVD或濺射，從含矽絕緣膜形成了厚40 —1 5 0 II ηι的閘極絕緣膜5 0 9。在這個實施例中，使 用了厚1 2 0 nm的氮氧化矽膜。因爲膜中固定的.電荷密 度較低，藉由加〇2到S i Η 4和N 2形成的氮氧化矽膜是 作爲閘極絕緣膜5 0 9較好的材料。由S 1 Η 1、Ν 0 2和 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐) ' "~ -46- 504846 A7 B7
五、發明説明（U (請先閲讀背面之注意事項再填寫本頁) Η 2形成的氮氧化矽膜也較好，因爲由這種膜形成的閘極絕 緣膜的介面缺陷密度較低。當然，閘極絕緣膜並不局限於 這種氮氧化矽膜，其他含矽膜的單層或疊層也可用作閘極 絕緣膜。例如，可以用氧化矽膜。這種氧化矽膜是在將 Τ Ε 0 S (原矽酸四乙酯）與〇2混合，基底溫度3 0 0到 400 °C，高頻（13 · 56MHz)電功率密度0 · 5 到0 · 8 W/ c m 2，在4 0 P a的反應壓力下放電的同時 ，藉由電漿C V D而形成的。藉由在4 0 0到5 0 0度的 熱退火，這樣形成的氧化矽膜作爲閘極絕緣膜表現出了優 異的特點（圖9 B )。 如圖9 C所示，爲了形成閘電極，在具有第一形狀的 閘極絕緣膜5 0 9上形成了厚2 0 0 - 4 0 0 n m ( 經濟部智慈时4笱員工消費合作社印製 250-300nm較好）的阻熱傳導層511。它可以 是單層，或具有多層的疊層，如果需要的話，層數爲2到 3層或更多層。這個阻熱傳導層包含從Ta，Τι，和W 構成的組中選出的元素，或主要包含從上述組選出的元素 的合金，或包含構成上述組的元素的組合的合金膜。阻熱 傳導層藉由濺射或C V D法形成。爲了降低它的電阻率， 最好降低層中所含的雜質濃度。特別是，氧濃度最好爲 3 0 p p m或更低。在這個實施例中，形成厚3 0 0 n m 的W膜。W膜是藉由以W爲靶進行濺射或用六氟化鎢（ W F 6 )藉由熱C V D法形成的。在任何一種情況下，都要 降低膜的電阻率以用做閘電極，W膜的理想電阻率爲2 0 μΩ cm或更低。當膜中的粒徑增大時，可以降低W膜的電 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -47- 504846 A7 ___B7 五、發明説明（β (請先閲讀背面之注意事項再填寫本頁) 阻率，但如果W膜中有許多雜質元素，例如氧氣，就會妨 礙結晶化增加電阻率。因爲這個原因，w膜是藉由用 9 9 · 9 9 9 9 %純度的W靶進行濺射而形成的，並在膜 形成的過程中儘量避免混入空氣中的雜質。最終w膜的電 阻可以減到9到2 0 μΩ c m。 經濟部智慧財4^7β(工消費合作社印契 類似的，當用T a膜做阻熱傳導膜5 1 1時，也可用 濺射法。在T a膜的情況下，濺射氣體爲a r。當在濺射 氣中加入適量X e和K r的時候，要形成的膜的內部應力 就會降低，可以防止膜脫落。α相T a膜的電阻率大約爲 2 0 μ Ω c m，適於用作閘電極。另外，々相τ a膜的電阻 率爲大約1 8 0 μΩ c m，不適於用作閘電極。T a N膜的 晶體結構與α相T a膜的結構相似，如果用T a N膜作T a 膜的基礎，很容易獲得α相Ta膜。雖然並未示出，但是在 阻熱傳導膜5 1 1、用磷（P )摻雜的矽膜下形成厚2到 2 0 nm的T a N膜是很有效的。矽膜能夠提高其上形成 的傳導膜的附著力，防止氧化，並能夠防止阻熱傳導膜 5 1 1中含有的微量鹼性金屬元素擴散到具有第一形狀的 閘極絕緣膜5 0 9中。在任何情況下，阻熱傳導膜5 1 1 的電阻率最好爲1 〇到5 0 μΩ c m。 而後，藉由第二光罩（P Μ 2 )和光微顯影技術，形 成阻止光罩5 1 2到5 1 7。然後進行第一蝕刻處理。在 這個實施例中，用I C Ρ蝕刻裝置，蝕刻時所用的蝕刻氣 是CFi和C 1 2混合成的，並在一· P a壓力下給予3 · 2 W/ c m 2 R F ( 1 3 · 5 6 Μ Η z )而產生電漿。基底 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -48- 504846 A7 __B7 _ 五、發明説明（β 側（樣品段）也得到2 2 4 m W/ c m 2的R F ( (請先閲讀背面之注意事項再填寫本頁) 1 3 · 5 6 Μ Η z )以便能夠基本上施加負自偏壓。在這 種情況下，W膜的飩刻速度大約爲1 0 0 n m /m i η · ，以這個速度計算給出的W膜的第一蝕刻處理時間比估計 的時間要長2 0 %。 _ 藉由第一鈾刻處理，形成具有第一錐形的導電層 5 1 8到5 2 3。錐形部分的角度爲1 5到3 0 ° 。爲了 能夠達到蝕刻完全，延長1 0到2 0 %蝕刻時間的過蝕刻 法較合適。氮氧化矽膜（具有第一形狀的閘極絕緣膜 509)與W膜的選擇比範圍爲2到4 (通常爲3)。因 此，藉由過鈾刻處理，氮氧化矽膜外露的表面被蝕刻了大 約2 0到5 0 nm，在具有第一形狀的導電層5 1 8到 5 2 3的邊緣附近，形成具有第二形狀的閘極絕緣膜 5 8 0° ¾齊部和曰讨4,苟員工消費合泎fi印製 進行第一摻雜處理，以便用具有一個導電型的雜質元 素摻雜半導體層。這裏在摻雜時使用了施與η型導電率的 雜質元素。當用以形成具有第一形狀傳導層的光罩5 1 2 到5 1 7保留時，用具有第一錐形的傳導膜5 1 8到 5 2 3作光罩，並以自對準方式藉由離子摻雜進行施與η 型導電率的雜質元素的摻雜。施與η型導電率的雜質元素 必須藉由閘電極周圍的錐形部分和具有第二形狀的閘極絕 緣膜5 8 0 —直到下面的半導體層。所以雜質元素的用量 爲1 X 1 0 1 3到5 X 1 0 1 4原子/ cm 2，摻雜的加速電壓 設爲8 0到1 6 0 k e V。施與η型導電率的雜質元素是 本紙張尺度適用中國國家標準（CNS ) Α4規格（210χ297公兼）一 -49- 504846 A7 _ B7 _______ 五、發明説明（d 位於元素周期表第1 5族的元素，一般爲磷（P )或砷（ (請先閲讀背面之注意事項再填寫本頁) A s )。這裏使用的是磷（P )。藉由以上提到的離子摻 雜，用施與η型導電率的雜質元素摻雜第一雜質區524 到5 2 7濃度爲1 X 1 0 2 °到1 X 1 0 2 1原子/ c m 3， 而用施與η型導電率的雜質元素摻雜在錐形部分下形成的 第二雜質區（A ) 5 2 9到5 3 2，濃度爲1 X 1 〇 1 7至 1 X Γ 0 2 °原子/ c m 3，而5 2 9到5 3 2區的濃度不 是均句的（圖10A)。 在此步驟中，第二雜質區（A) 529到532中， 至少在與具有第一形狀的導電層5 1 8到5 2 3重疊的部 分中，施與η型導電率的雜質元素的濃度變化反映了錐形 部分的厚度變化。換句話說，在第二雜質區（A )與導電 層重疊的區中，用以摻雜第二雜質區（A ) 5 2 9到 5 3 2的磷（P )的濃度在其與具有第一形狀的導電層 5 1 8到5 2 3的周邊區域向中心遞減。這是因爲到達半 導體層的磷（P )的量根據錐形部分的厚度逐步變化而變 化。 以下，如圖1 0 B所示，進行第二蝕刻處理。與第一 飩刻處理相似，用I C P蝕刻裝置，蝕刻時所用的蝕刻氣 是C F 1和C 1 2混合成的，R F功率設爲3 · 2 W/ c m 2 ( 1 3 · 5 6 Μ Η z )，偏置功率設爲 4 5 m W/ cm2 (13 · 56MHz)，壓力設爲IPa。在這種條 件下形成具有第二形狀的導電層5 4 0到5 4 5。這些傳 導膜的邊緣呈錐形，使得導電層的厚度從邊緣到中心逐漸 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -50- 504846 A7 ___B7__ 五、發明説明（ (請先閲讀背面之注意事項再填寫本頁) 增加。與第一蝕刻相比，第二蝕刻中加到基底側的偏置功 率較低，且各向同性的蝕刻比顯著增加。最終錐形部分的 角度爲3 0到6 0 ° 。鈾刻光罩5 1 2到5 1 7並刮去其 邊緣形成光罩5 3.4到5 3 9。具有第二形狀的閘極絕緣 膜5 8 0被從表面蝕刻了大約4 0 n m而形成具有第三形 狀的閘極絕緣膜5 7. 0。 用比第一摻雜處理更小的劑量和更高的加速電壓摻雜 能施與η型導電率的雜質元素。例如，將加速電壓設爲 7 0到1 2 0 K e V，劑量設爲1 X 1 〇 1 3原子/ c m 2 ，使得在具有第二形狀的導電層5 4 0到5 4 5重疊的區 域中，雜質濃度達到1 X 1 〇 1 6到1 X 1 〇 1 8原子/ cm3。因而形成雜質區（B) 546到550。 經濟部智慧財4^7員工消費合作fi印製 爲了形成P通道TFT，分別在半導體層5 0 5和 5 0 7中形成了具有與上述一個導電型相反的導電型的雜 質區5 5 6和5 5 7。且在這種情況下，用具有第二形狀 的導電層540和542作光罩，並以自排列方式用施與 P型導電率的雜質元素摻雜半導體層以形成雜質區。在這 一點上，用阻止光罩5 5 1到5 5 3完全覆蓋用於形成η 通道TFT的半導體層5 0 6和5 0 8，上述阻止光罩 5 5 1到5 5 3是藉由使用第三光罩（PM3 )而形成的 。藉由用二硼化氫（B2h6)進行離子摻雜，形成雜質區 556和557。雜質區556和557中用於施與P型 導電率的雜質元素的濃度爲2 X 1 〇2Q到2 X 1 021原子 /cm3。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） -51 - 504846 A7 B7 五、發明説明（β 仔細看雜質區5 5 6和5 5 7就會發現每一個都可以 分爲包含施與η型導電率的雜質元素的3個區域。第三雜 質區5 5 6 a和5 5 7 a包含施與η型導電率的雜質元素 ，濃度爲1 X 1 〇 2。到1 χ 1 〇 2 1原子/ c m 3。第四雜 質區（A) 556b和557b包含施與11型導電率的雜 質元素，濃度爲1 X 1 〇 1 7到1 X 1 〇 2 °原子/ c m 3。 第，四雜質區（B) 556c和557c包含施與η型導電 率的雜質元素，濃度爲1 χ 1〇16到5 χ 1 018原子/ c m3。而如果施與Ρ型導電率的雜質元素的濃度爲第三雜 質區中施與η型導電率的雜質元素濃度的1·5到3倍， 或在雜質區556b， 556c， 577b， 577c中 施與P型導電率的雜質元素的濃度爲1 χ 1 〇19原子/ cm3或更高時，那麼用第三雜質區5 5 6 a和5 5 7 a作 爲P通道T F T的源極區和汲極區是沒有問題的。形成第 四雑質區（B ) 5 5 6 c和5 5 7 c是用來分別部分覆盡 具有第二錐形導電層540和542。 此後，如圖11A所示，在具有第二形狀的導電層 5 4 0到5 4 5和閘極絕緣膜5 7 0上，形成第一中間層 絕緣膜5 5 8。它是氧化矽膜、氮氧化矽膜、氮化矽膜或 由這些膜組成的疊層膜。在每種情況下，第一中間層絕緣 膜5 5 8都是由無機絕緣材料形成的。它的厚度定爲 1 〇 0到2 0 0 n m。當使用氧化矽膜作爲第一中間層絕 緣膜558時，該膜是在將TEOS與〇2混合，基底溫度 爲3 0 〇到4 0 0 ° ，高頻（1 3 · 5 6 Μ Η Z )功率密 本紙張尺度適用中國國家標準（CNS ) A4胁（21GX297公釐) " 一 -52- ----------- (請先閱讀背面之注意事項再填寫本頁) 訂 504846 A7 _B7_ 五、發明説明（5() (請先閲讀背面之注意事項再填寫本頁) 度爲0 · 5到0 · 8W/cm2,並在40Pa的反應壓力 下放電的情況下，藉由電漿C V D而形成的。當用氮氧化 矽膜時，可以使用由電漿C V D從S i Η 4，N 2〇和 Ν Η 3或從S i Η 4和Ν 2 〇得到的氮氧化矽膜。根據這種 情況下的膜形成條件，反應壓力設爲2 0到2 0 0 P a， 基底溫度設爲300到400° ，高頻（60MHz)功 率密度設爲0 · 1到1 · 0 W/ c m 2。也可以用由 S i Η 4、N 2 0和Η 2形成的氫化氮氧化矽膜作爲第一中 間層絕緣膜5 5 8。類似的，可以藉由電漿C V D從 S 1 Η 4和Ν Η 3形成氮化矽膜。 經濟部智慧財4¾員工消費合作社印製 其次，進行活化施與η型導電率的雜質元素和施與Ρ 型導電率的雜質元素，兩種類型的雜質元素包含以各自的 濃度。此步驟採用退火爐熱退火。另一種可行辦法包括激 化退火和快速熱退火（RAT)。熱退火以4 0 0 -7 0 0°的溫度在氧濃度爲1 p pm或更少的氮氣氛中進 行，最好氧濃度在〇 . 1 p p m或更少，熱退火溫度爲 500-600° 。在此例中，熱處理以550°進行四 小時。如果基底5 0 1是低熱阻的塑膠基底，最好使用雷 射退火。 在活化步驟後，氣體轉變爲含3 - 1 0 %氫氣，另一 種熱處理以3 0 0 - 4 5 0 °進行1 一 1 2小時以氫化半 導體層。此步驟由熱活化氫將半導體層中每立方釐米 1 0 1 6至1 0 1 8的懸垂鍵連接。其他氫化措施包括電漿氫 化（採用由電漿活化的氫氣）。在每一種情況下，半導體 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -53- 504846 A7 B7 五、發明説明（d (請先閲讀背面之注意事項再填寫本頁) 層5 0 5至5 0 8中缺陷密度希望減少到1 〇 i 6 / c m 3 或更少，因此以0 · 01 — q · 1 a t 〇mi c%的次序 將氫給定到各層中。 然後由有機絕緣材料形成第二中間層絕緣膜5 5 9， 使其具有1 · 0-2 · 〇微米的平均厚度。可以採用如聚 醯亞胺、丙烯酸樹脂、聚醯胺樹脂、聚醯亞胺醯胺和 B C B (苯並環丁烯）等有機樹脂材料。如果採用塗到基 底上之後熱聚合型的聚醯亞胺，例如，藉由在3 〇 〇度的 淸潔爐中烘焙形成該膜。當採用丙烯酸樹脂時，選擇雙組 分型丙烯酸樹脂。將其主材料和固化劑混合，然後藉由旋 塗在基底的整個表面上塗覆上述混合物。然後在80。藉 由熱板給基底預加熱6 0秒，然後在淸潔爐中在2 5 0。 烘焙6 0分鐘，形成第二中間層絕緣膜。 經濟部智慧財產局8工消費合作社印製 具有從有機絕緣材料形成的第二中間層絕緣膜5 5 9 ，表面具有令人滿意的平面度。有機樹脂材料通常具有低 的介電常數，因此可以減小寄生電容。然而，有機樹脂材 料是吸濕的，不適合作爲保護膜。因此，由有機樹脂材料 形成的第二中間層絕緣膜應當如本實施例與第一中間層絕 緣膜5 5 8的氧化矽膜、氮氧化矽膜或氮化矽膜結合使用 0 此後，利用第四光罩（P Μ 4 )形成具有給定圖樣的 阻止光罩，形成到達雜質區的接觸孔，這些雜質區作爲各 個半導體層中的源極區或汲極區。藉由乾蝕刻形成接觸孔 。在這種情況下，用C F 4、〇 2和H e的混合物作爲蝕刻 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -54- 504846 A7 _B7 五、發明説明（5i (請先閲讀背面之注意事項再填寫本頁) 氣體，首先蝕刻由有機樹脂材料形成的第二中間層絕緣膜 5 5 9。然後，混合C F 4和〇2並用做蝕刻氣體，鈾刻第 一中間層絕緣膜5 5 8。爲了增加相對於半導體層的選擇 比，將蝕刻氣體改爲C H F 3之後，在具有第三形狀的閘極 絕緣膜5 7 0上進行進一步的蝕刻。這樣就形成了接觸孔 0 然後藉由濺射或真空蒸發形成導電金屬膜，利用第五 光罩（Ρ Μ 5 )形成阻止光罩圖樣，以藉由蝕刻形成源極 接線5 6 0 - 5 6 4和汲極接線5 6 5 — 5 6 8。當形成 汲極接線時，形成圖素電極5 6 9。圖素電極5 7 1是屬 於相鄰圖素的圖素電極·儘管未示出，本實施例中的接線 按如下方式形成，即形成厚5 0 - 1 5 0 n m的T i膜， 形成接觸部分，以實現與用於在半導體層中形成源極區和 汲極區的雜質區接觸，在Ti膜上形成厚300—400 nm的鋁膜（A 1 ),在其上進一步形成厚80 — 1 20 n m的透光導電膜。適合於透光導電膜的材料包含氧化銦 和氧化鋅的合金（I n2〇3 - ZnO)以及氧化鋅（ Ζ η〇）。爲了提高可見光的透射和導電率，加有鎵（ G a )的氧化鋅（Ζ η〇：G a )等也是合適的材料。
以這種方式，利用五個光罩，可以在相同的基底上形 成驅動電路的T F T (源極訊號線驅動電路和閘極訊號線 驅動電路）和圖素部分的圖素T F τ。在驅動電路中，形 成了第一P通道TFT600、第一 η通道TFT 60 1、第二P通道TFT602、第二η通道TFT 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐) -55- 504846 A7 _____B7 五、發明説明（ 6 0 3，而在圖素部分中形成了圖素tfT6 0 4和儲存 電容器6 0 5。 (請先閱讀背面之注意事項再填寫本頁) 在第一P通道TFT600中，具有第二錐形的導電 層當成閘極電極6 2 0。半導體層5 0 5包含：通道形成 區606 ;當成源極區或汲極區之第三雜質區6〇7a ; 用於形成不與閘電極6 2 0重疊的LDD區的第四雜質區 (A) 6 0 7 b ;和用於形成部分與閘電極6 2 0重疊的 LDD區的第四雜質區（b) 607c。 在第一 η通道TFT 6 0 1中，具有第二錐形的導 電層當成閘電極621。半導體層506包含：通道形成 區608 ;當成源極區或汲極區的第一雜質區609 a ; 用於形成不與閘電極6 2 1重疊的LDD區的第二雜質區 (A ) 6 0 9 b ;和用於形成部分與閘電極6 2 1重疊的 LDD區的第二雜質區（B) 609 c。相對於2 — 7微 米的通道長度，與閘電極6 2 1重疊的第二雜質區（B ) 609c部分的長度爲0·1-0·3微米。藉由控制閘 電極6 2 1的厚度和錐形部分的角度來控制L 〇 v的長度 。當在η通道TFT中形成了這種LDD區時，可以緩和 在汲極區附近產生的高電場，可以防止發生熱載流子以及 T F T的降級。 在驅動電路的第二P通道TFT602中，具有第二 錐形的導電層當成閘電極6 2 2。半導體層5 0 7包含： 通道形成區6 1 〇 ;當成源極區或汲極區的第三雜質區 6 1 1 a ;用於形成不與閘電極6 2 2重疊的L D D區的 ^紙張尺度適用中國國家標準（CNS ) A4規格(210Χ297公釐） ' -56- 504846 A 7 _ ___B7 五、發明説明（54) 第四雜質區（A ) 6 1 1 b ;和用於形成部分與閘電極 6 2 2重疊的LDD區的第四雜質區（B) 6 1 1 c。 (請先閲讀背面之注意事項再填寫本頁) 驅動電路包含邏輯電路例如移位暫存器和緩衝器，取 樣電路由類比開關構成。在圖1 1 B中，構成這些電路的 T F T具有單閘結構，其中在形成對的源極和汲極之間設 置一個閘電極。然而，T F T可以採用多閘結構，其中在 形成對的源極和汲極之間設置多個閘電極。 在圖素T F T 6 0 4中，具有第二錐形的導電層當成 閘電極6 2 4。半導體層5 0 8包含：通道形成區 6 1 4 a和6 1 4b ;當成源極區或汲極區的第一雜質區 6 1 5 a和6 1 7 ;用於形成不與閘電極6 24重疊的 L D D區的第二雜質區（A ) 6 1 5 b ;和用於形成部分 與閘電極6 2 4重疊的LDD區的第二雜質區（B ) 6 1 5 c。與閘電極6 24重疊的第二雜質區（B) 6 1 5 c部分的長度爲〇 · 1 一 〇 · 3微米。儲存電容器 6 0 5包括：第一雜質區6 1 7 ;第二雜質區（A) 經齊部智惡时4·%員工消費合汴钍印製 619b ;第二雜質區（B) 619c ;具有區618的 半導體層，該區6 1 8爲未摻雜用以決定該區導電型的雜 質元素之區；與具有第三形狀的閘極絕緣膜是同一層的絕 緣層；由具有第二錐形的導電層形成上層電容接線6 2 5 〇 具有第二錐形的導電層537當成源極訊號線，並藉 由源極接線5 6 4與圖素TFT6 0 4的源極區6 1 5 c 連接。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 一 ' -57- 504846 A7 ______B7 _ 五、發明説明（ 圖素TFT 6 04的通道形成區6 1 4 a和6 1 4b 完全被遮蔽膜5 0 2覆蓋。 (請先閲讀背面之注意事項再填寫本頁) 圖素T F T 6 0 4的閘電極6 2 4穿過閘極絕緣膜 5 7 0與底層半導體層5 0 8相交，並進一步延伸過數個 半導體層，作爲閘極訊號線。儲存電容器6 0 5包括藉由 閘極絕緣膜5 7 0，從圖素T F T 6 0 4的汲極區6 1 7 延伸的半導體層與上層電容接線6 2 5重疊處的區。在該 結構中，作爲電容接線的半導體層6 1 8沒有摻雜用以控 制電子的雜質元素。 上述結構使其能夠根據本說明中各個部件的要求，獨 立地較佳的構成圖素T F T的T F T和驅動電路的結構， 從而提高半導體裝置的工作性能和可靠性。此外，藉由用 阻熱傳導材料形成閘電極，便於L D D區、源極區和汲極 區的激勵。此外，爲了以濃度梯度的形式控制導電型，用 雜質元素摻雜穿過閘極絕緣膜與閘電極重疊的L D D區， 從而緩和電場的效應，特別是汲極區附近的電場。 經濟部智慧財4苟8(工消費合作社印製 關於T F T閘電極結構，操作者可以根據電路特性， 選擇單閘結構或多閘結構，在多閘結構中，在成對的源極 和汲極之間設置多個閘電極。 然後，如圖1 2 A所示，在圖1 1 B的狀態下，在主 動矩陣基底上形成了柱狀墊塊。儘管可以藉由噴射具有幾 個微米直徑的粒子來設置墊塊，但這裏採用的方法是在整 個基底上形成樹脂膜，然後定圖樣該膜。墊塊的材料沒有 限制。例如藉由旋轉塗覆J S R的產品N N 7 0 0 ,然後 本纸張尺度適用中國國家標準（CNS ) A4規格(210X 297公釐) -58- 504846 A7 ___ B7___ 五、發明説明（ (請先閲讀背面之注意事項再填寫本頁) 進行曝光並顯影以形成給定圖樣。然後利用淸潔爐等加熱 到1 5 0 - 2 0 0 °固化。隨著曝光和顯影的條件，形成 的墊塊可以具有變化的形狀。較佳的墊塊形狀是平頂柱狀 ，因爲在主動矩陣基底與相對基底黏接時，該形狀能確保 作爲液晶面板的機械強度。該墊塊也可以具有圚錐形或棱 錐形。例如，當墊塊是圓錐形時，墊塊的具體尺寸如下， 筒度δ受爲1 · 2 — 1 · 5微米，平均半徑設爲5 — 7微米 ，平均半徑和底半徑之間的比率設爲1 一 1 · 5。在這一 點，墊塊側面的錐形角在:t 1 5。內。 墊塊的排列可以是任意的。然而，最佳排列如圖 1 2 A所示。在圖素部分中，形成了柱狀墊塊6 5 6，以 便重疊或覆蓋圖素電極5 6 9的接觸部分6 3 1。在接觸 部分6 3 1損害了平面度，擾亂了這一點上液晶的定向， 但當藉由將墊塊樹脂塡充到上述接觸部分6 3 1中形成柱 狀墊塊6 5 6時，可以防止出現差別等。用於驅動電路的 TFT也具有墊塊，並且墊塊6 5 5 a到6 5 5 d形成在 TFT上。這些墊塊可以形成在整個驅動電路上，或使其 覆蓋源極接線和汲極接線，如圖1 2 A所示。 然後形成定向膜6 5 7。聚醯亞胺樹脂通常用於液晶 顯示元件的定向膜。形成定向膜之後，進行硏磨處理，使 得液晶分子以一定的預傾斜角度定向。沒有被硏磨的區從 設在圖素部分中的柱狀墊塊6 5 6的邊緣向硏磨方向伸出 2微米或更小。驅動電路在TFT上形成的墊塊6 5 5 a 至6 5 5 d可以保護TFT免受靜電的危害，靜電是硏磨 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -59- 504846 A7 B7 五、發明説明（5$ (請先閲讀背面之注意事項再填寫本頁) 過程中經常出現的問題。儘管未示出，也可以在形成定向 膜6 5 7之後再形成墊塊6 5 6和墊塊6 5 5 a至 6 5 5 d 〇 相對側上的相對基底6 5 1具有透光導電膜6 5 3和 形成在其上的定向膜6 5 4。利用密封劑6 5 8，將相對 基底黏接到其上形成了圖素部分和驅動電路的主動矩陣基 底上，密封劑6 5 8混有塡料（未示出），該塡料與墊塊 6 5 6和墊塊6 5 5 a至6 5 5 d —起，保持兩個基底在 黏接到一起時它們之間的距離。此後，液晶材料6 5 9注 入到兩個基底之間。可以採用已知的液晶材料。可用的液 晶材料包含T N液晶和無臨界點的反鐵電混合液晶，這些 液晶具有電-光回應特性，即透射係數隨著電場連續變化 。在無臨界點的反鐵電混合液晶中，有一種液晶，其光電 回應特性的圖樣爲V字形。以這種方式，就完成了圖 1 2 B所示的主動矩陣基底。 經濟部ftAl时(工消費合汴社印製 本發明並不限於在該實施例中描述的製造方法，也可 以利用已知方法製造本發明的主動矩陣基底液晶顯示器。 本實施例可以和實施例3自由結合。 〔實施例5〕 參考圖1 6 A至1 8 B，此實施例說明關於根據本發 明的液晶顯示器的製造方法。 參考圖16A,首先準備基底800。在本實施例中 ，基底8 0 0由玻璃例如硼矽酸鋇玻璃或硼矽酸鋁製成， 本纸張尺度適财關家縣（CNS )》4祕（210X297公羡1 ' -60- 504846 A7 B7 五、發明説明（ 該硼矽酸鋇的代表產品有Corning公司的產品Corning7059 玻璃或Corning 1 737玻璃。該基底8 0 0的材料沒有限制， 只要它是透光基底即可，可以採用石英基底，如果能夠耐 本實施例的處理溫度，也可以用塑膠基底。 在形成T F T的基底8 0 0的表面上形成遮蔽膜 80 1。該遮蔽膜80 1是藉由沉積厚0 · Ιμηι至〇 . 5 μηι (在本實施例中是〇 · 2μιη)的W形成的，然後藉由 I C Ρ (感應耦合電漿）蝕刻法蝕刻該遮蔽膜8 〇 1。在 蝕刻中，採用由混合C F 4和C 1 2而得到的蝕刻氣體以及 在1 P a的壓力下供給形成的線圈形電極5 0 0 W的R F (1 3 · 5 6 Μ Η z )的功率，以產生電漿。該基底的側 面（樣品段）也得到1 0 0 W的R F ( 1 3 · 5 6 Μ Η ζ )的功率，使得基本上施加負自偏壓。 在本實施例中用W形成遮蔽膜8 0 1。然而，本發明 並不限於此。除了 W之外還可以採用的材料包含如W S 1 X ,C u和A 1的金屬和混有黑顏料的矽、氧化矽和氧氮化 矽。除了上面提到的材料，可以用任何材料，只要能遮罩 光線和忍耐在後續處理步驟中的處理溫度。 其次，在基底8 0 0上由氧化矽形成絕緣膜，以覆蓋 遮蔽膜8 0 1。該絕緣膜可以用代替氧化矽膜的氮化矽膜 或氮氧化矽膜。例如，可以是由S i Η 4、N Η 3和N 2〇 藉由電漿CVD形成的厚250 - 800nm (最好 3 0 0 — 5 0 0 nm)的氮氧化矽的層壓膜以及類似地由 S ιΗβαΝ2〇形成的厚250 — 800nm (最好 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------— (請先閲讀背面之注意事項再填寫本頁) 訂 ^齊，¥?^1吋€为_1.6穸^卞;£>蜓 -61 - 504846 A7 B7__.__ 五、發明説明（ (請先閲讀背面之注意事項再填寫本頁) 3 0 0 - 5 0 0 n m )的氮氧化砂的氫化膜。這裏絕緣膜 用氧化矽並且形成厚〇 · 5 - 1 · 5 μ m的單層。該絕緣膜 的材料並不限於氧化矽。 然後用C Μ P對絕緣膜進行拋光，以形成平面化的絕 緣膜8 0 2。這裏可以用已知的C Μ Ρ技術。在拋光氧化 物膜中通常所用的漿料是固液分散系統，該固液分散系統 是藉由在含有試劑例如Ρ Η調節劑的溶液中分散直徑 1 0 0 — 1 0 0 0 n m的硏磨劑得到的。本實施例用氧化 矽漿料（pH=10 — 11)，其中在添加有氫氧化鉀的 溶液中分散了 2 0 w t %的火成氧化矽粒子，該火成氧化 矽粒子是藉由火成氯化矽氣體而得到的。 在形成平面化的絕緣膜8 0 2之後，在平面化絕緣膜 802上形成了半導體層803至806。該半導體層 803至806是利用已知方法（濺射、LPCVD或電 漿C V D )藉以形成具有非晶結構的半導體膜，然後藉由 已知的結晶處理（雷射結晶、熱結晶或用催化劑例如鎳的 熱結晶）使非晶半導體膜結晶而得到的，將得到的結晶的 半導體膜定圖樣成所需要的形狀。半導體層8 0 3 -806中的每一個都具有25 — 80nm (最好30 — 6 0 n m )的厚度。對結晶半導體膜的材料沒有限制，但 石夕、ΐ夕鍺合金（S ixGei.x (χ = 〇 · oooi — 0·02))等比較好。在本實施例中，藉由電漿CVD 形成厚5 5 n m的非晶矽膜，然後在非晶矽膜上保留含鎳 的溶液。在進行熱結晶（在5 5 0 ° C，4小時）之前，在 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） —~~ - -62« 504846 A7 B7 五、發明説明（6d (請先閲讀背面之注意事項再填寫本頁) 非晶矽膜上進行脫氫作用（在5 0 0。C，1小時）。然後 爲了提高結晶度，得到結晶的矽膜，對上述膜進行雷射退 火。利用光微顯影對該結晶的矽膜定圖樣，形成半導體層 8 0 3 — 8 0 6。 然後，爲了控制TFT的臨界値，可以用微量的雜質 元素（硼或磷）摻雜半導體層8 0 3 — 8 0 6。 當選擇用雷射結晶法來形成結晶的半導體膜時，可以 用脈衝振盪或連續波準分子雷射器、Y G A雷射器或 Y V 0 4雷射器。在利用這種雷射器時，在輻照半導體膜之 前，最好藉由光學系統聚集從雷射振盪器射出的雷射，使 其成爲線形光束。可以藉由控制器選擇合適的用於結晶的 條件。然而，在利用準分子雷射器的情況下，適宜的條件 包含設定脈衝振盪頻率爲3 0 0 Η z和雷射的能量密度爲 100-400mJ/cm2 (―般 35 0 — 500mJ/ c m 2 )。如果雷射器是Y G A雷射器，用它的第二諧波， 設定脈衝振盪頻率爲3 0 - 3 0 0 Κ Η z，雷射的能量密 度爲 300 — 600mJ/ cm2 (—般 200 — 3 00 mJ/cm2)。然後將雷射聚集爲100— 1〇〇〇μιη 寬度例如4 0 0 μ m的線形光束，用該線形光束輻照基底， 直到雷射掃描覆蓋了基底的整個表面。在這種情況下線形 雷射光束的覆蓋率是5 0 - 9 8%。 緊接著形成覆蓋半導體層803-806之後，形成 閘極絕緣膜8 0 7，該閘極絕緣膜是從含矽絕緣膜藉由 C\D或濺射形成的，厚度爲40 - 1 5 0 nm。在本實 本纸張尺度適用中國國家標準（CNS ) A4娜（210X297公ft )~" -63- 504846 A7 _ B7__ 五、發明説明（6ί (請先閲讀背面之注意事項再填寫本頁) 施例中，利用電漿C V D形成厚1 1 〇 n m的氮氧化矽膜 (成分比：S i 二 32%、〇=59%、N=7%、Η 二 2 % )。當然，該閘極絕緣膜不限於氮氧化矽膜，而是可 以用其他的含矽膜的單層或疊層作爲閘極絕緣膜。 當採用氧化矽膜時，在混合Τ Ε 0 S與氧、在4 0 Pa的反應壓力下放電的同時，藉由電漿CVD形成該膜 ，棊底的溫度爲300 — 400°C，高頻（13 · 56 MHz)功率密度爲0 . 5 - 0 · 8W/cm2，這樣形成 的氧化矽膜在後續的4 0 0 - 5 0 0°C的熱處理中顯示了 作爲閘極絕緣膜的優異的特性。 其次，如圖1 6 A所示，在閘極絕緣膜8 0 7上層疊 厚20 — 100nm的第一導電膜808a和厚100 -4 0 0 nm的第二導電膜8 0 8 b。在本實施例中，第一 導電膜808a是30nm厚的TaN膜，其上放置了厚 370nm、作爲第二導電膜808b的W膜。該TaN 膜是藉由在含氮氣體中用丁 a作爲靶藉由濺射而形成的。 所述W膜是用W爲靶藉由濺射形成。W膜也可以利用六氟 化鎢（W F 6 )藉由熱C V D形成。在任何一種情況下，都 必須降低該膜的電阻率以便用它作爲閘電極，W膜的電阻 率希望爲20 μΩ cm或更低。當膜中的粒徑增加時，W膜 的電阻率可以降得更低。然而，如果W膜中有很多雜質元 素例如氧時，阻止了結晶，電阻率增加。因此，本實施例 中的W膜是利用高純度（純度：99 · 9999%)W靶 ，特別注意避免在成膜過程中從空氣中引入雜質的情況下 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） " -64 - 504846 A7 B7 五、發明説明（β ，藉由濺射形成的。 2 0 μΏ c m 〇 本實施例中的第 808b分別由丁a 限定。它們可以由從 、C r和N d、或合 構成的複合材料所組 用用雜質元素例如磷 AgPdCu合金也 電膜的下列組合也是 W膜爲第二導電膜， 膜爲第二導電膜，氮 膜爲第二導電膜，氮 結果，W膜的電阻率可以降到9 一導電 N和W T a、 金材料 成的組 摻雜的 是可用 適合的 氮化鈦 化鈦（ 化鈦（ 膜8 0 8 a和第二導電膜 形成，但它們的材料並不特別 W、Ti、M〇、ai、Cu 或主要由上述一種或多種元素 中選出的元素製成。也可以採 半導體膜，一般是多晶矽膜。 的材料。第一導電膜和第二導 :鉅（Ta)爲第一導電膜， (TiN)爲第一導電膜，W TiN)爲第一導電膜，A1 TiN)爲第一導電膜，Cu (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財4^B (工消費合作钍印製 膜爲第二導電膜。 其次，爲了形成電極和接線（圖1 6 B )，藉由光微 顯影形成阻止光罩8 0 9，進行第一飩刻處理。該第一飩 刻處理採用第一和第二蝕刻條件。在本實施例中，第一鈾 刻條件包含：利用I C P (感應耦合電漿）蝕刻；用C F 4 、C 1 2和〇2作爲蝕刻氣體，它們各自流動速率之比設爲 25/25/10 (seem) •，在 IPa 的壓力下，給 線圈形形成電極施加5 0 0 W的R F ( 1 3 · 5 6 Μ Η z )功率，產生電漿。這裏採用I CP，所用乾蝕設備是東 芝電氣工業有限公司的產品，（型號：E645 - ICP )。基底側面（樣品段）也得到1 5 0 W的R F ( 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -65- 504846 A7 B7 五、發明説明（ 13 · 56MHz)功率，使得基本上施加了負自偏壓。 在第一蝕刻條件下鈾刻w膜，使得第一導電層在邊緣周圍 是錐形。在第一鈾刻條件下，蝕刻W膜的鈾刻率爲 2 0 0 · 3 9 n m/分鐘，而在第一鈾刻條件下，鈾刻 T a N膜的鈾刻率爲8 0 · 3 2 n m /分鐘。據此W相對 於T a N的選擇比大約爲2 · 5。在第一蝕刻條件下，W 膜的錐形角大約爲2 6 °。 此後，將第一蝕刻條件轉換到第二鈾刻條件，保留阻 止光罩8 0 9。第二飩刻條件包含：用C F 4和C 1 2作爲 鈾刻氣體，它們各自流動速率之比設爲3 0 / 3 0 ( seem);在1 P a的壓力下，給線圈形電極施加 500W的RF (13 · 56MHz)功率，以產生電漿 。蝕刻時間大約爲3 0秒鐘。基底側面（樣品段）也得到 20W的RF (13 · 56MHz)功率，使得基本上施 加了負自偏壓。在第二蝕刻條件下，其中用C F 4和C 1 2 的混合物作爲蝕刻氣體，將W膜和T a N膜蝕刻到大約相 同的程度。在第二蝕刻條件下，W膜的蝕刻率爲 5 8 · 9 7 n m /分鐘，而在第二蝕刻條件下，T a N膜 的蝕刻率爲6 6 · 4 3 n m /分鐘。爲了實現無剩餘蝕刻 ，適於延長大約1 0 - 2 0 %的蝕刻時間。 在上面的第一蝕刻處理中，由於阻止光罩809的適 當形狀和加到基底側面上的偏壓影響，在第一導電層和第 二導電層的邊緣周圍呈錐形。錐形部分的角度適當地選擇 1 5 - 4 5°。藉由第一鈾刻處理形成的是具有第~形狀的 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ----------- (請先閲讀背面之注意事項再填寫本頁) 訂 -66- 504846 A7 ___ B7 五、發明説明（64) 導電層810 — 813 (第一導電層8l〇a - 813a 和第二導電層8 10b — 8 13b)，導電層— (請先閲讀背面之注意事項再填寫本頁) 8 1 3由第一導電層和第二導電層形成。參考數字8 1 4 代表閘極絕緣膜，沒有被具有第一形狀的導電層8 χ 〇 _ 8 1 3覆蓋的閘極絕緣膜的區域被蝕刻了大約2 〇 — 5 0 n m，從而形成減薄的區。 在不移去阻止光罩時，下一步進行第二蝕刻處理（圖 1 6 C )。在飩刻中，採用藉由混合C F 4、C 1 2和〇2 得到的蝕刻氣體，它們各自流動速率之比爲2 5 / 2 5 / 1 〇 ( s c c m )，在1 P a的壓力下，給線圈形電極施 加500W的RF (13 · 56MHz)功率，以產生電 漿。基底側面（樣品段）也得到2 0 W的R F ( 1 3 · 5 6MH z.)功率，使得基本上施加了負自偏壓。 在第一齡刻處理中，W膜的飩刻率爲1 2 4 · 6 2 n m / 分鐘，而在第二蝕刻處理中，T a N膜的蝕刻率爲 20 · 67nm/分鐘，W相對於TaN的選擇比爲 6 · 0 5。據此，選擇性地蝕刻W膜。在進行了第二蝕刻 處理之後，W膜的錐形角爲7 0 °。藉由第二蝕刻處理，形 成了第二導電層8 1 6b - 8 1 9 b。另一方面，幾乎沒 有蝕刻第一導電層810a - 813a，形成第一導電層 8 1 6 a — 8 1 9 a。由8 2 0代表的是閘極絕緣膜，沒 有被具有第一形狀的導電層8 1 6 一 8 1 9覆蓋的閘極絕 緣膜的區域被触刻了大約2 0 - 5 0 n m，從而形成減薄 的區。 本紙張尺度適用中國國家標準( CNS ) A4規格（210X297公釐） -67- 504846 A7 B7 五、發明説明（ 第一*導電層8 1 6 a和第二導電層8 1 6 b —起形成 電極，該電極作爲在後來的步驟中要形成的驅動電路的η 通道TFT的閘電極。第一導電層8 1 7 a和第二導電層 8 1 7 b —起形成電極，該電極作爲在後來的步驟中要形 成的驅動電路的P通道T F T的閘電極。同樣地，第一導 電層8 1 8 a和第二導電層8 1 8b —起形成電極，該電 極作爲在後來的步驟中要形成的圖素部分的η通道T F T 的閘電極，第一導電層8 1 9 a和第二導電層8 1 9 b — 起形成電極，該電極作爲在後來的步驟中要形成的圖素部 分中儲存電容器（電容接線）的電極之一。 其次進行第一摻雜處理，以得到圖1 7 A的狀態。在 摻雜中，用第二導電層8 1 6 b至8 1 9 b作抗雜質元素 的光罩，用雜質元素摻雜在第一導電層8 1 6 a至 8 1 9 a的錐形部分下面的半導體層。本實施例採用電漿 摻雜，選擇磷（P )作爲雜質元素，設定的劑量爲3 · 5 X 1012，加速電壓90keV。這樣以自對準方式形成的 是不與第一導電層重疊的低濃度雜質區8 2 2 a至 8 2 5 a和與第一導電層重疊的低濃度雜質區8 2 2 b至 825b。低雜質區822b至825b中磷（P)的濃 度1χ1 017至1x1 〇18原子/ cm3，該濃度顯示隨著 第一導電層81 6 a至8 1 9 a的錐形部分的厚度梯度而 出現平緩的坡度。在與第一導電層8 1 6 a至8 1 9 a的 錐形部分重疊的半導體層中，從第一導電層81 6 a至 8 1 9 a的錐形部分的邊緣向中心，雜質元素的濃度輕微 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項存填寫本覓) 訂 -68 - 504846 A7 B7 五、發明説明（^ 地遞減。然而，總的來說，濃度基本上是均勻的。 (請先閲讀背面之注意事項再填寫本頁) 然後形成阻止光罩8 2 6，以進行第二摻雜處理，以 摻雜施與η型導電率的雜質元素至半導體層（圖1 7 B ) 。在這個摻雜處理中，採用離子摻雜或離子注入。用於離 子摻雜的條件包含設定劑量爲1 X 1 0 1 3至5 X 1 0 1 5原子 /cm2，設定加速電壓爲60至lOOkeV。在本實施 例中，設定劑量爲1 · 5 X 1 0 1 5原子/ c m 2，加速電壓 爲8 0 k e V。施與η型導電率雜質元素是屬於周期表中 族15的元素，一般是磷（Ρ)或砷（As)。這裏用磷 (P )。在這種情況下，導電層8 1 6至8 1 9當成抵抗 施與如同高濃度雜質區域8 2 7 a至8 3 0 a之η型導電 率的雜質元素的光罩，和以自對準方式形成不與第一導電 層重疊的低濃度雜質區827b至830b，以及與第一 導電層重疊的低濃度雜質區827c至830c。以lx 1 0 2 Q至1 X 1 0 2 1原子/ c m 3的濃度，用施與n型導電 率的雜質元素摻雜高濃度雜質區8 2 7 a至8 3 0 a。 用於形成P通道TFT的半導體膜不必藉由圖17B 所示的第二摻雜處理用施與η型導電率的雜質元素摻雜。 因此形成光罩8 2 6以完全覆蓋半導體層8 0 4和8 0 6 ，從而防止這些層被η型雜質元素摻雜。光罩8 2 6可以 不設在半導體層8 0 4和8 0 6上。在這種情況下，這些 半導體層的極性在第三摻雜處理中變爲ρ型。 移去阻止光罩8 2 6後，新形成用於第三摻雜處理的 阻止光罩8 3 1。藉由第三摻雜處理在作爲ρ通道丁 F Τ 本纸張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）_ -69 - 504846 A7 _B7 五、發明説明（ (請先閲讀背面之注意事項再填寫本頁) 的主動層的半導體層中所形成的是用施與與第二摻雜處理 中的導電型（η型）相反的導電型（p型）的雜質元素摻 雜而得到的雜質區832至833 (圖17C)。第一導 電層8 1 7和8 1 9被用做抗雜質元素的光罩，以自對準 的方式摻雜施與Ρ型導電率的雜質元素，形成雜質區。在 本實施例中，用二硼化氫（Β 2 Η 6 )藉由離子摻雜形成雜 質區8 3 2和8 3 3。在第三摻雜處理中，用阻止光罩 8 3 1覆蓋用於形成η通道TFT s的半導體層。藉由第 一摻雜處理和第二摻雜處理，已經以不同的濃度用磷摻雜 了雜質區832b和832c。然而，在第三摻雜處理中 ，雜質區8 3 2 b和8 3 2 c都用施與ρ型導電率的雜質 元素摻雜，摻雜濃度2 X 1 0 2 °至2 X 1 0 2 1原子/ c m 3 。因此雜質區8 3 2 b和8 3 2 c作爲ρ通道TFT的源 極區或汲極區沒有問題。 藉由上述步驟，在各個半導體層中形成了雜質區。 其次移去阻止光罩8 3 1，以形成第一中間層絕緣膜 8 3 5。第一中間層絕緣膜8 3 5是含砂絕緣膜，藉由電 漿CVD或濺射形成，厚度爲1 00 — 200nm。在本 實施例中，藉由電漿CVD形成厚1 5 0 nm的氮氧化矽 膜。當然，第一中間層絕緣膜8 3 5不限於氮氧化矽膜， 可以用其他含矽膜的單層或疊層作爲第一中間層絕緣膜。 其次，活化用來摻雜各個半導體層的雜質元素，如圖 1 8 A所不。該活化步驟採用在退火爐中的熱退火完成的 。在400 — 700。（：的溫度下，一般是500 — 5 50 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -70- 504846 A7 _________B7___ 五、發明説明（ (請先閲讀背面之注意事項再填寫本頁) °C，在氧濃度爲1 ppm或更低、最好〇 · 1 ppm或更 低的含氮氣體中，進行熱退火。在本實施例中，是藉由在 5 5 0 ° C熱處理4小時來活化的。除了熱退火之外，其他 可用的方法包含雷射退火和快速熱退火（RTA)。 在本實施例中，在上述活化過程中，藉由吸收作用， 用做結晶催化劑的鎳同時移到含有高濃度磷的雜質區（區 827a、829a、832 和 833a)，主要減小作 爲通道形成區的半導體層中的鎳濃度。這樣形成的具有通 道形成區的T F T在0 F F態具有低的電流値，並具有優 異的結晶度，以得到高的電場遷移率。因此該T F T能得 到優異的特性。 可以在形成第一中間層絕緣膜8 3 5之前進行活化。 然而，如果接線所用的材料不耐熱的話，爲了保護接線等 ,最好在如在本實施例中那樣，在中間層絕緣膜（含矽作 爲主成分的絕緣膜，例如氮化矽膜）之後進行活化。另一 個熱處理在含3 — 1 0 0%的氫的氣體中進行1至1 2小 時，以氫化半導體層。在本實施例中，在4 1 0 ° C，含大 約3 %氫的氮氣中進行熱處理1小時。該步驟是藉由含在 中間層絕緣膜中的氫來連接半導體層中的懸垂鍵。其他的 氫化措施包含電漿氫化（利用藉由電漿活化的氫來進行氫 化）。 如果採用雷射退火來活化，希望在上述氫化之後進行 雷射例如準分子雷射或Y G A雷射的照射。 其次，用有機絕緣材料在第一中間層絕緣膜8 3 5上 本纸張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -71 - 504846 A7 B7 五、發明説明（6$ (請先閲讀背面之注意事項再填寫本頁} 形成第二中間層絕緣膜8 3 6。在本實施例中形成了厚 1 ·. 6微米的丙烯酸樹脂膜。然後地圖樣該膜以形成到達 各個雜質區827a、829a、832a和833a的 接觸孔。 然後，在驅動電路905中形成了電極840至 843，每個電極與雜質區827 a和832a之一電連 接。這些電極是藉由定圖樣厚5 0 nm的鈦膜和厚5 〇 〇 nm的合金膜（A 1 - T i合金膜）的疊層膜而形成的。 在圖素部分9 0 6，形成了連接接線8 4 5或與雜質 區8 2 9 a接觸的源極訊號線8 4 4，速形成了與雜質區 8 3 3 a接觸的連接接線8 4 6。 然後在連接接線上形成了厚8 0 - 1 2 0 n m的透光 導電膜，對該膜定圖樣，形成圖素電極847 (圖18B )。可用於透光導電膜的材料包含氧化銦與氧化鋅的合金 (In2〇3— Zn〇）和氧化鋅（Zn〇）。爲了提高可 見光的透射係數和導電率，摻雜鎵（G a )的氧化鋅（ ZnO:Ga)也是合適的材料。 藉由在連接接線8 4 5上形成圖素電極8 4 7，使得 該電極與接線相接觸，形成了與圖素T F T的汲極區的電 連接以及與作爲儲存電容器的電極之一的半導體層（雜質 區8 3 3 a )的電連接。 在這裏描述的例子中，將透光導電膜用做圖素電極 8 4 7。另一方面，當由具有反射率的導電材料形成圖素 電極時，可以製成反射液晶顯示器。在這種情況下，上述 I紙張尺度適财關家制1 ( CNS ) ( 210X297公釐) 一 - -72- 504846 A7 B7 五、發明説明（7¾ 電極和圖素電極可 是高反射率材料， 們的疊層膜。' 這時，具有η T F Τ 9 0 2的驅 在該基底上，形成 9 〇 4的圖素部分 驅動電路9 0 成區8 5 0 ;與構 疊的低濃度雜質區 極外側的低濃度雜 極區或汲極區的高 TFT902包含 一的第一導電層8 閘電極 雜質區 圖 區8 5 的低濃 外側的 區或汲 至8 3 線的一 外側的雜質 8 3 2 a ° 素部分9 0 2 ;與構成 度雜質區8 低濃度雜質 極區的高濃 3 c是作爲 部分，用施 a 至 8 3 3 以同時形成。适時圖素電極的理想材料 例如包含A 1或A g爲主成分的膜或它 通道TFT9 01和p通道 動電路9 0 5可以形成在同一基底上， 了具有圖素TFT9 0 3和儲存電容器 9 0 6 ° 5的η通道丁 FT9 0 1包含：通道形 成閘電極之一的第一導電層8 1 6 a重 8 2 7 c (GOLD區），形成在闊電 質區827b (LDD區）；和作爲源 濃度雜質區827a。p通道 ••通道形成區8 5 1 ;與構成閘電極之 1 7 a重疊的雜質區8 3 2 c ;形成在 區8 3 2 b ;和作爲源極區或汲極區的 6的圖素TFT9 0 3包含：通道形成 聞電極之一的第一導電層8 1 8 a重疊 29c (GOLD區）；形成在閘電極 區829b (LDD區）；和作爲源極 度雜質區829a。半導體層833a 儲存電容器9 0 4的電極之一的電容接 與P型導電率的雜質元素摻雜半導體層 c。儲存電容器904包括電極8 1 9 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） I-----------#! (請先閲讀背面之注意事項再填寫本頁) 訂 -73- 504846 A7 B7 五、發明説明（7ί ，半導體層833a至833c和半導體層853，閘極 絕緣膜8 2 0作爲電介質。 遮蔽膜8 0 1與圖素TFT9 0 3的整個通道形成區 8 5 2重疊。 其次，形成了定向膜8 5 5 ,然後在該膜上進行硏磨 處理。在本實施例中，在形成定向膜8 5 5之前，先對有 機樹脂膜例如丙烯酸樹脂膜進行定圖樣，在預定位置形成 柱狀墊塊，用於保持基底之間的距離。不用柱狀墊塊，可 以在基底的整個表面上噴塗球形墊塊。 其次，準備相對基底8 5 6。提供具有濾色器的相對 基底，其中與各個顏色的圖素相對應排列色層8 5 8。然 後形成平面膜8 5 9覆蓋濾色器，在平面膜8 5 9上，在 圖素部分9 0 6中由透光導電膜形成相對電極8 5 7。在 該相對基底的整個表面上形成定向膜8 6 0，並在該膜上 進行硏磨處理。 利用密封劑8 6 1將相對基底黏接到其上形成了圖素 部分9 0 6和驅動電路9 0 5的主動矩陣基底上。密封劑 8 6 1混有塡料，該塡料與柱狀墊塊一起保持彼此黏接的 兩個基底之間的一致的距離。此後液晶材料8 6 2注入到 兩個基底之間，藉由端部密封材料（未示出）完全密封上 述裝置。液晶材料8 6 2可以是已經知道的液晶材料，以 适種方式就完成了圖1 9所不的主動矩陣液晶顯不器。根 據需要將主動矩陣基底或相對的基底切爲所希望的形狀， 藉由已知的技術適當的設置平板等，然後利用已知技術黏 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -- (請先閱讀背面之注意事項再填寫本頁)
、1T -74- 504846 A7 B7 _ 五、發明説明（ 接F P C，本實施例可以結合實施例3來完成。 (請先閲讀背面之注意事項再填寫本頁) 〔實施例6〕 本實施例揭示具有本發明結構的液晶顯示器的截面圖 實例，圖2 0顯示了具有本發明結構液晶顯示器的截面圖 ，在主動矩陣基底6 〇 0 1上形成了含有氧化砂和黑色顏 料的遮蔽膜1 4 8。在主動矩陣基底6 0 0 1上形成了平 面化的絕緣膜6 0 〇 2，使其覆蓋遮蔽膜1 4 8。 在平面化的絕緣膜6 0 0 2上，P通道 TFT6 1 0 1 、第一 n 通道丁 FT6 1 02 和第二 11通 道TFT6 1 0 3形成在驅動電路6 2 0 1中，而圖素 TFT6 1 0 4和儲存電容器6 1 〇 5形成在圖素部分中 〇 在半導體層6 0 〇 4中驅動電路的P通道 TFT6 1 0 1具有通道形成區1 26、源極區1 27 a 和127b、汲極區128a和1289b °在半導體層 6005中，第一η通道TFT6102具有通道形成區 129、與閘電極6071重疊的LDD區130 (這樣 的LDD區稱爲Lov)、源極區131和汲極區132 。在通道長度方向，Lov區的長度設爲0·5—3·0 微米，最好1·0至1·5微米。在半導體層6006中 ，第二η通道TFT6 1 0 3具有通道形成區1 3 3、 LDD區1 34和1 3 5、源極區1 36和汲極區1 3 7 。這些L DD區包含L ο ν區和不與閘電極6 0 7 2重疊 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -75- 504846 A7 B7
五、發明説明（H t» 的L D D區（ 方向L o f f 〇·5-1· T F T 6 1 0 L 〇 f f 區 1 1 4 6。在通 〇 · · 5 - 3 · (未示出）形 爲圖素T F T 1 4 〇之間、 、1 3 9 和 1 層電容接線6 半導體層1 4 T F T 6 1 0 率的雜質元素 有雙閘電極結 閘結構，即提 遮蔽膜1 1 3 8 和 1 3 上述結構 了與本說明書 ，從而提高了 6 0 6 0 T F T 6 1 〇 這種LDD區稱爲Lo 。在通道長度 區的長度設爲0.3—2·0微米，最好 5微米。在半導體層6007中，圖素 4具有通道形成區138和139、 4 0 - 1 4 3和源極區或汲極區1 4 4〜 道長度方向每個L 〇 f f區的長度設爲 0微米，最好1 · 5 成在圖 的L D 13 8 4 3之 0 7 4 7 (電 4的汲 摻雜。 構。然 供了多 4 8與 9完全 素 T F T 6 D區的L 〇 和1 4 1之 間）。儲存 :是閘極絕 容接線）， 極區1 4 6 在圖2 0中 而如果圖素 個閘電極， 圖素T F T 重疊。 2 · 5微米。偏置區 1 0 4的通道形成區和作 f f區之間（1 3 8和 間、1 3 9和1 4 2之間 電容器6105包括：上 緣膜6 0 2 0的絕緣膜； 該半導體層1 4 7與圖素 連接，並用施與η型導電 ，圖素TFT6104具 T F Τ具有單閘結構或多 也能容易做到。 6 1 0 4的通道形成區 能夠分別使T F Τ的結構最佳，該結構構成 致的圖素部分和驅動電路 性能和穩定性。 電極與圖素 電連接。參考數字 各個元件要求相 液晶顯示器的工作 代表圖素電極，該 4的汲極區1 4 6 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐〉 ------------- (請先閲讀背面之注意事項再填寫本頁j 訂 -76- 1 504846 A7 B7 五、發明説明（d 606 1代表定向膜，6062代表相對基底，6063 代表相對電極，6064代表另一個定向膜，6065代 表液晶，圖2 0所示的液晶是反射型液晶顯示器。 本實施例中反射型液晶顯示器顯示了 T N模式的圖像 ，據此在反射型液晶顯示器的上部設置了平板（未示出） ，本實施例可以結合實施例3來實施。 〔實施例7〕 利用本發明製造的液晶顯示器可用於各種電設備的顯 示部分，下面舉例說明這些電設備：攝影機；數位相機； 投影機（背投式和前投式）；頭戴式顯示器（魚眼型顯示 器）：遊戲機；汽車導航系統；個人電腦；攜帶型資訊終 端（筆記型電腦，行動電話或電子書）等。這些例子示於 圖13、14和15中。 i ·*} (請先閲讀背面之注意事項再填寫本頁) 圖1 3 A是個人電腦，它包括主體7 0 0 1、影像輸 入部分7 002、顯示部分7003和鍵盤7004。本 發明可以應用到影像輸入部分7 0 0 2和顯示部分 7 0 0 3。 圖1 3B是攝影機，它包括主體7 1 〇 1、顯示部分 7102、聲音輸入部分7103、控制開關7104、 電池7 1 0 5和影像接收部分7 1 0 6。本發明可以應用 到顯示部分7 1 0 2。 圖1 3 C是攜帶式電腦，它包括主體7 2 0 1、相機 部分7 2 0 2、影像接收部分7 2 0 3、控制開關 -77- 504846 A7 ____B7 五、發明説明（Μ 7 2 0 4和顯示部分7 2 0 5。本發明可以應用到顯示部 分 7 2 0 5。 (請先聞讀背面之注意事項再填寫本頁) 圖1 3D是魚眼型顯示器，它包括主體7 3 0 1、顯 示部分7 3 0 2和臂部分7 3 0 3。本發明可以應用到顯 示部分7 3 0 2。 圖1 3 Ε是使用記錄媒體的播放機，其可在記錄媒體 上記錄節目（下文稱記錄媒體），該播放機包含主體 740 1、顯示部分7402、揚聲器部分7403、記 錄媒體7 4 0 4和控制開關7 4 0 5。這個播放機利用 DVD (數位通用碟）、CD等記錄媒體，可以進行欣賞 音樂、欣賞電影、玩遊戲或上網。本發明可以應用到顯示 部分7 4 0 2。 圖13F顯示了數位相機，它包含主體750 1、顯 示部分（A ) 7 5 0 2、取景部分7 5 0 3、控制開關 7504、顯示部分（B) 7 5 05和電池7506。本 發明的電設備可以應用到顯示部分（A ) 7 5 0 2和顯示 部分（B ) 7 5 0 5。此外，在顯示部分（B )用做控制 面板的情況下，藉由在黑色背景上顯示白色的景物，能減 小功率消耗。 圖1 4 A是則投式投影機，包括：光源系統和顯不部 分7 6 0 1 ;螢幕7 6 0 2。本發明可以應用到顯示部分 7 6 0 1° 圖1 4 B是背投式投影機，包括：主體7 7 0 1 ;光 源系統和顯示部分7 7 0 2 ;鏡7 7 0 3 ;鏡7 7 0 4和 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -78- 504846 A7 ___B7 五、發明説明（β 螢幕7 7 0 5。本發明可以應用到顯示部分7 7 0 2。 (請先閲讀背面之注意事項再填寫本頁) 圖1 4 C是顯示圖1 4 Α和圖1 4 Β的光源系統和顯 示部分7 6 0 1和7 7 0 2的結構實例圖。每個光源系統 和顯示部分7 6 0 1和7 7 0 2包括··光源系統7 8 0 1 :鏡7802和7804至7806;分色鏡7803; 光系統7 8 0 7 ;顯示部分7 8 0 8 ;分相板7 8 0 9和 投射光系統7 8 1 0。投射光系統7 8 1 0包括多個具有 投射鏡頭的光學透鏡，該結構稱爲三板型，其中使用三個 顯不部分7 8 0 8。此外，在如圖1 4 C中箭頭所示的光 路中，工作人員可以在光路中合理地配置光學透鏡、能使 光偏振的膜、調整分相的膜和I R膜等。 圖1 4D是顯示圖1 4C中光源系統7 8 0 1的結構 實例圖。在本實施例中，光源系統7 8 0 1包括：反射器 7811 ;光源7812 ;透鏡陣列7813和7814 經濟郎皆达讨€%員工消#^汴吐-印製 ;偏振轉換元件7 8 1 5和聚光鏡7 8 1 6。注意圖 1 4 D中示出的光源系統只是一個實例，其結構並不限於 這個實例，例如，工作人員可以合理地配置光學透鏡、能 使光偏振的膜、調整分相的膜和I R膜等。 圖1 4 C顯示了三板型的例子，圖1 5 A是顯示單板 型的例子圖。圖1 5 A所示的光源系統和顯示部分包括： 光源系統7 9 0 1、顯示部分7 9 0 2、投射光系統 7 9 0 3和分相板7 9 0 4。投射光系統7 9 0 3包括多 個包含投射鏡頭的光學透鏡。可以將圖1 5 A所示的光源 系統和顯示部分應用到圖1 4 A和圖1 4 B所示的光源系 ^紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） — -- -79- 504846 A7 ______ B7 五、發明説明（ (請先閱讀背面之注意事項再填寫本頁) 統和顯示部分7 6 0 1和7 7 〇 2。圖1 4 D所示的光源 系統可以用做光源系統7 9 0 1。注意在顯示部分 7 9 0 2中放置了濾光鏡（未示出），顯示的影像是彩色 的。 圖1 5 B所示的光源系統和顯示部分是圖1 5 a的應 用，用R G B的旋轉濾光鏡圓板7 9 〇 5代替放置的濾光 鏡，顯示的影像是彩色的。圖1 5 B所示的光源系統和顯 示部分可以應用到圖1 4 A和1 4 B所示光源系統和顯示 部分7601和7702。 圖1 5 C所示的光源系統和顯示部分被稱爲少濾光鏡 單板系統。該系統在顯示部分7 9 1 6中放置了微透鏡陣 列7 9 1 5，利用分色鏡（綠）7 9 1 2、分色鏡（紅） 7 9 1 3和分色鏡（藍）7 9 1 4，所顯示的影像是彩色 的。投射光系統7 9 1 7包括多個包含投射鏡頭的光學透 鏡。圖1 C所示的光源系統和顯示部分可以應用到圖 1 4 A和1 4 B所示的光源系統和顯示部分7 6 0 1和 7 7 0 2。此外，作爲光源系統7 9 1 1，除了光源，還 可以用耦合透鏡和准直儀透鏡的光學系統。 如上所述，.本發明的應用範圍是很廣的。它能應用到 各種領域的電設備中。此外，實施例7的電設備可以和實 施例1至6的任一個相結合來實現。 具有本發明的結構，可以使絕緣膜的表面平坦，免得 在絕緣膜上形成的T F T性能變劣。此外，以C Μ P拋光 ，將由絕緣膜的應力而引起的基底彎曲減小到一定的程度 本紙張尺度適用中國國家標秦（CNS ) Α4規格（210Χ297公釐） -80- 504846 A7 __B7_ 五、發明説明（Μ 〇 (請先閱讀背面之注意事項再填寫本頁) 遮蔽膜爲主動矩陣基底側遮蔽光線，否則會照射 丁 F Τ ,從而防止了 T F Τ的0 F F電流的增加。由於遮 蔽膜形成在主動矩陣基底上，只需要有限的邊緣來定位它 ，.從而提高了孔徑比。 除了採用本發明的結構即在T F Τ的主動層和基底之 間形成遮蔽膜之外，遮蔽膜可以形成在T F Τ和接線上， 中間層絕緣膜設置在遮蔽膜和T F Τ及接線之間。然後可 以更精確地防止光線進入主動層，特別是進入通道形成區 〇 當在主動矩陣基底和T F Τ的主動層之間形成遮蔽膜 時，可以同時形成接線。如果遮蔽膜和接線用相同的材料 ，並且接線是閘極訊號線或源極訊號線，可以防止在圖素 之間的液晶材料中，由於定向混亂而導致影像跳躍（識別 )〇 可以將用於相對基底的遮蔽膜加到本發明的結構中。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -81 -

Claims (1)

  1. 504846 附件 第90114898號專利申請案 中文申請專利範圍修正本 民國91年7月17日修正 修正 申請專利範圍 -¾ % 3補无 種半導體裝置，包含： 形成在 形成在 及 與平面 其特徵 膜夾在它們 在半導 2 .如 膜的厚度是 3 .如 膜圍繞其邊 4 ·如 絕緣表面上的遮蔽膜； 絕緣表面上以覆蓋遮蔽膜的平面化絕緣膜；以 導體膜， 疊，並且平面化絕緣 化絕緣膜接觸而形成的半 在於遮蔽膜與半導體層重 之間、以及 體層形成前，以C Μ P對 申請專利範圍第1項之半 0.1//m 至 〇.5#mo 申請專利範圍第1項之半導體裝置，其中遮蔽 緣呈錐形。 申請專利範圍第1項之半 平面化絕緣膜拋光。 導體裝置，其中遮蔽 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 導體裝置使用當成一數位相機之顯示 含一主體，一取景部份，和操作開關 5 .如申請專利範圍第1項之半 導體裝置使用當成一視頻相機之顯示 和操作 •如申請專利範圍第1項之半 示器之 含一主體 聲音輸入部份 導體裝置使用當成一魚眼型顯 顯示器包含一主體和臂部份。 導體裝置，其中該半 部份，該數位相機包 〇 導體裝置，其中該半 部份，該視頻相機包 開關。 導體裝置，其中該半 顯示部份，該魚眼型 7 ·如申請專利範圍第1項之半導體裝置，其中該半 導體裝置使用當成一攜帶式電腦之顯示部份，該攜帶式電 一相機部份，一影像接收部份，和操作開 腦包含一主體 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 504846 A8 B8 C8 D8 六、申請專利範圍 關。 (請先閲讀背面之注意事項再填寫本頁) 8 .如申請專利範圍第1項之半導體裝置，其中該半 導體裝置使用當成一個人電腦之顯示部份，該個人電腦包 含一主體，一影像輸入部份，和一鍵盤。 9 ·如申請專利範圍第1項之半導體裝置，其中該半 導體裝置使用當成一使用記錄媒體之播放機之顯示部份， 該播出機包含一主體，一揚聲器部份，和操作開關。 1 〇 ·如申請專利範圍第1項之半導體裝置，其中該 半導體裝置使用當成一投影機之顯示部份，該投影機包含 一主體，一光源系統，和一螢幕。 11. 一種半導體裝置，包含： 形成在絕緣表面的遮蔽膜； 形成在絕緣表面上以覆蓋遮蔽膜的平面化絕緣膜；以 及 包括主動層的薄膜電晶體，該電晶體與平面化絕緣膜 接觸， 其特徵在於主動層具有通道形成區， 經濟部智慧財產局員工消費合作社印製 遮蔽膜與整個通道形成區重疊、並且平面化絕緣膜夾 在它們之間；以及 在主動層形成前，以C Μ P對平面化絕緣膜拋光° 1 2 .如申請專利範圍第1 1項之半導體裝置.，其中 遮蔽膜的厚度是0 · 1/zm至〇 . 5#m° 1 3 ·如申請專利範圍第1 1項之半導體裝置，其中 遮蔽膜圍繞其邊緣呈錐形。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -2- 504846 A8 B8 C8 DB 六、申請專利範圍 (請先閲讀背面之注意事項再填寫本頁) 1 4 ·如申請專利範圍第1 1項之半導體裝置，其中 該半導體裝置使用當成一數位相機之顯示部份，該數位相 機包含一主體，一取景部份，和操作開關。 1 5 .如申請專利範圍第1 1項之半導體裝置，其中 該半導體裝置使用當成一視頻相機之顯示部份’該視頻相 機包含一主體，一聲音輸入部份，和操作開關。 1 6 .如申請專利範圍第1 1項之半導體裝置，其中 該半導體裝置使用當成一魚眼型顯示器之顯示部份，該魚 眼型顯示器包含一主體和臂部份。 1 7 ·如申請專利範圍第1 1項之半導體裝置，其中 該半導體裝置使用當成一攜帶式電腦之顯币部份’該攜帶 式電腦包含一主體’一相機部份，一影像接收部份’和操 作開關。 1 8 .如申請專利範圍第1 1項之半導體裝置，其中 該半導體裝置使用當成一個人電腦之顯示部份，該個人電 腦包含一主體，一影像輸入部份，和一鍵盤。 經濟部智慧財產局員工消費合作社印製 1 9 .如申請專利範圍第1 1項之半導體裝置’其中. 該半導體裝置使用當成一使用記錄媒體之播放機之顯示部 份，該播出機包含一主體，一揚聲器部份，和操作開關。 2 〇 .如申請專利範圍第1 1項之半導體裝置’其中 該半導體裝置使用當成一投影機之顯示部份，該投影機包 含一主體，一光源系統，和一螢幕。 2 1 . —種半導體裝置，包含： ‘ 形成在絕緣表面的下層電容接線； 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -3 - 504846 A8 B8 C8 D8 __ 六、申請專利範圍 形成在絕緣表面上以覆蓋下層電容接線的平面化絕緣 膜；以及 與平面化絕緣膜接觸而形成的電容接線， 其特徵在於下層電容接線與電容接線重疊、並且平面 化絕緣膜夾在它們之間，以及 在電容接線形成前，以C Μ P對平面化絕緣膜拋光。 2 2 ·如申請專利範圍第2 1項之半導體裝置，其中 下層電容接線的厚度是0 . 1 // m至0 . 5 // m。 2 3 .如申請專利範圍第2 1項之半導體裝置，其中 下層電容接線圍繞其邊緣呈錐形。 2 4 ·如申請專利範圍第2 1項之半導體裝置，其中 平面化絕緣膜的厚度是0 . 5 // m至1 · 5 // m。 2 5 .如申請專利範圍第2 1項之半導體裝置，其中 該半導體裝置使用當成一數位相機之顯示部份，該數位相 機包含一主體，一取景部份，和操作開關。 2 6 ·如申請專利範圍第2 1項之半導體裝置，其中 該半導體裝置使用當成一視頻相機之顯示部份，該視頻相 機包含一主體，一聲音輸入部份，和操作開關。 2 7 .如申請專利範圍第2 1項之半導體裝置，其中 該半導體裝置使用當成一魚眼型顯示器之顯7K部份，該魚 眼型顯示器包含一主體和臂部份。 .2 8 ·如申請專利範圍第2 1項之半導體裝置，其中 該半導體裝置使用當成一攜帶式電腦之顯示部份.，該攜帶 式電腦包含一主體，一相機部份，一影像接收部份，和操 (請先閱讀背面之注意事項再填寫本頁) 、1Τ 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -4 - 504846 A8 B8 C8 D8 六、申請專利範圍 作開關。 (請先閲讀背面之注意事項再填寫本頁) 2 9 ·如申請專利範圍第2 1項之半導體裝置，其中 該半導體裝置使用當成一個人電腦之顯示部份，該個人電 腦包含一主體，一影像輸入部份，和一鍵盤。 3 0 ·如申請專利範圍第2 1項之半導體裝置，其中 該半導體裝置使用當成一使用記錄媒體之播放機之顯示部 份，該播出機包含一主體，一揚聲器部份，和操作開關。 3 1 ·如申請專利範圍第2 1項之半導體裝置，其中 該半導體裝置使用當成一投影機之顯示部份，該投影機包 含一主體，一光源系統，和一營幕。 3 2 . —種半導體裝置，包含： 遮蔽膜、形成在絕緣表面上的下層電容接線和下層接 線； 形成在絕緣表面以覆蓋遮蔽膜、下層電容接線及下層 接線的平面化絕緣膜； 包括主動層的薄膜電晶體，該電晶體與平面化絕緣膜 接觸；以及 經濟部智慧財產局員工消費合作社印製 與平面化絕緣膜接觸而形成的電容接線， 其特徵在於主動層具有通道形成區， 遮蔽膜與整個通道形成區重疊、.並且平面化絕緣膜夾 在它們之間， 下層電容接線與電容接線重疊、並且平面化絕緣膜夾 在它們之間， · 薄膜電晶體具有與下層接線電連接的閘電極，以及 本紙張尺度逋用中國國家標準( CNS ) A4規格（210X297公釐) ： 504846 A8 B8 C8 D8 六、申請專利範圍 在主動層形成之前，由c Μ P對平面化絕緣膜拋光。 3 3 .如申請專利範圍第3 2項之半導體裝置，其中 遮蔽膜、下層電容接線及下層接線每一個都具有0 · 1 //m至0 · 5/zm的厚度。 3 4 .如申請專利範圍第3 2項之半導體裝置，其中 遮蔽膜、下層電容接線及下層接線圍繞其邊緣呈錐形。 3 5 .如申請專利範圍第3 2項之半導體裝置，其中 平面化絕緣膜的‘厚度是0 .5//m至1 · 5//m。 3 6 ·如申請專利範圍第3 2項之半導體裝置，其中 該半導體裝置使用當成一數位相機之顯示部份，該數位相 機包含一主體，一取景部份，和操作開關。 3 7 .如申請專利範圍第3 2項之半導體裝置，其中 該半導體裝置使用當成一視頻相機之顯示部份，該視頻相 機包含一主體，一聲音輸入部份，和操作開關。 3 8 .如申請專利範圍第3 2項之半導體裝置，其中 該半導體裝置使用當成一魚眼型顯示器之顯示部份，該魚 眼型顯示器包含一主體和臂部份。 3 9 ·如申請專利範圍第3 2項之半導體裝置，其中 該半導體裝置使用當成一攜帶式電腦之顯示部份，該攜帶 式電腦包含一主體’一相機部份，一影像接收部份，和操 作開關。 4 0 .如申請專利範圍第3 2項之半導體裝置，其中 該半導體裝置使用當成一個人電腦之顯示部份，該個人電 腦包含一主體，一影像輸入部份，和一鍵盤。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -6 - (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 504846 A8 B8 C8 D8 六、申請專利範圍 (請先閲讀背面之注意事項再填寫本頁) 4 1 .如申請專利範圍第3 2項之半導體裝置，其中 該半導體裝置使用當成一使用記錄媒體之播放機之顯示部 份，該播出機包含一主體，一揚聲器部份，和操作開關。 4 2 .如申請專利範圍第3 2項之半導體裝置，其中 該半導體裝置使用當成一投影機之顯示部份，該投影機包 含一主體，一光源系統，和一螢幕。 4 3 . —種半導體裝置之製造方法，包含之步驟爲： 形成與絕緣’表面接觸的遮蔽膜； 在絕緣表面上形成絕緣膜以覆蓋遮蔽膜； 以C Μ P對絕緣膜拋光以形成平面化絕緣膜；以及 形成與平面化絕緣膜接觸的半導體層； 其特徵在於遮蔽膜與半導體膜重疊，並且平面化絕緣 膜夾在它們之間。 4 4 .如申請專利範圍第4 3項之半導體裝置之製造 方法，其中遮蔽膜的厚度是0 . 1/zm至〇 . 5//m。 4 5 .如申請專利範圍第4 3項之半導體裝置之製造 方法，其中遮蔽膜圍繞其邊緣呈錐形。 經濟部智慧財產局員工消費合作社印製 4 6 ·如申請專利範圍第4 3項之半導體裝置之製造 方法，其中平面化絕緣膜的厚度是〇 . 5 # m至1 . 5 /z m 〇 4 7 . —種半導體裝置之製造方法，包含之步驟爲： 形成與絕緣表面接觸的遮蔽膜； 在絕緣表面上形成絕緣膜以覆蓋遮蔽膜； · 以C Μ P對絕緣膜拋光以形成平面化絕緣膜；以及 本紙張尺度逋用中國國家標準（CNS ) Α4規格（210X297公釐） ： " 504846 A8 B8 C8 D8 六、申請專利範圍 形成與平面化絕緣膜接觸的包括主動層的薄膜電晶體 (請先聞讀背面之注意事項再填寫本頁) 其特徵在於主動層具有通道形成區，以及 遮蔽膜與整個通道形成區重疊，並且平面化絕緣膜夾 在它們之間。 4 8 .如申請專利範圍第4 7項之半導體裝置之製造 方法，其中遮蔽膜的厚度是0 . 1/zm至〇 . 5//m。 4 9 .如申’請專利範圍第4 7項之半導體裝置之製造 方法，其中遮蔽膜圍繞其邊緣呈錐形。 5 0 .如申請專利範圍第4 7項之半導體裝置之製造 方法，其中平面化絕緣膜的厚度是0 . 5 // m至1 . 5 β m 〇 51·—種半導體裝置之製造方法，包含之步驟爲： 形成與絕緣表面接觸的下層電容接線； 在絕緣表面上形成絕緣膜以覆蓋下層電容接線； 以C Μ P對絕緣膜拋光以形成平面化絕緣膜；以及 形成與平面化絕緣膜接觸的電容接線， 經濟部智慧財產局員工消費合作社印製 其特徵在於下層電容接線與電容接線重疊、並且平面 化絕緣膜夾在它們之間。 5 2 .如申請專利範圍第5 1項之半導體裝置之製造 方法，其中下層電容接線的厚度是〇 . 1 # m至〇 . 5 // m 〇 5 3 .如申請專利範圍第5 1項之半導體裝置之製造 方法，其中下層電容接線圍繞其邊緣呈錐形。 本^張尺度適用中國國家標準（CNS ) A4規格（210X297公釐)7〇Z '、 504846 A8 B8 C8 D8 六、申請專利範圍 (請先閲讀背面之注意事項再填寫本頁) 5 4 ·如申請專利範圍第5 1項之半導體裝置之製造 方法，其中平面化絕緣膜的厚度是〇 · 5 // m至1 . 5 β m ° 5 5 · —種半導體裝置之製造方法，包含之步驟爲： 形成與絕緣表面接觸的遮蔽膜、下層電容接線和下層 接線； 在絕緣表面上形成絕緣膜以覆蓋遮蔽膜、下層電容接 線、下層接線； 以C Μ P對絕緣膜拋光以形成平面化絕緣膜；以及 在平面化絕緣膜上形成電容接線和包括主動層的薄膜 電晶體， 其特徵在於主動層具有通道形成區， 遮蔽膜與整個通道形成區重疊、並且平面化絕緣膜夾 在它們之間， 下層電容接線與電容接線重疊、並且平面化絕緣膜夾 在它們之間，以及 薄膜電晶體具有與下層接線電連接的閘電極。 經濟部智慧財產局員工消費合作社印製 5 6 ·如申請專利範圍第5 5項之半導體裝置之製造 方法，其中遮蔽膜、下層電容接線及下層接線的每一個都 具有厚度0.1/zm至〇.5/zm。. 5 7 ·如申請專利範圍第5 5項之半導體裝置之製造 方法，其中遮蔽膜、下層電容接線及下層接線圍繞其邊緣 呈錐形。 . 5 8 .如申請專利範圍第5 5項之半導體裝置之製造 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -9 - 504846 A8 B8 C8 DB _ 六、申請專利範圍 方法，其中平面化絕緣膜的厚度是〇 . 5 // m至1 · 5 β m ° (請先閱讀背面之注意事項再填寫本頁) 59. —種半導體裝置，包含·_ 形成在絕緣表面上之一遮蔽膜； 形成在絕緣表面上以覆蓋遮蔽膜的平面化絕緣膜； 形成在平面化絕緣膜上之一半導體層； 形成在平面化絕緣膜和半導體層上之第二絕緣膜，該 第二絕緣膜包括一閘極絕緣膜； 在閘極絕緣膜上之一閘電極； 在第二絕緣膜上之一源極訊號線； 在閘電極和源極訊號線上之一中間層絕緣膜；和 在中間層絕緣膜上連接至源極訊號線和半導體層之一 連接接線’ 其中該遮蔽膜重疊半導體層，而平面化絕緣膜夾在其 間，和 其中平面化絕緣膜在半導體層形成前以C Μ P拋光。 60. —種半導體裝置，包含： 經濟部智慧財產局員工消費合作社印製 形成在絕緣表面上之一遮蔽膜和一閘極訊號線； 形成在絕緣表面上以覆蓋遮蔽膜和閘極訊號線的平面 化絕緣膜； . 形成在平面化絕緣膜上之一半導體層； 形成在平面化絕緣膜和半導體層上之第二絕緣膜，該 第二絕緣膜包括一閘極絕緣膜； * 在閘極絕緣膜上之一閘電極； ， ί紙張尺度適用中國國家標準（CNS ) A4規格( 210X297公釐) -{〇 - ： 504846 A8 B8 C8 D8 穴、申請專利乾圍 在第二絕緣膜上之一源極訊號線； 在閘電極和源極訊號線上之一中間層絕緣膜；和 在中間層絕緣膜上連接至第二接線和半導體層之一連 接接線’ 其中該遮蔽膜重疊半導體層，而平面化絕緣膜夾在其 間，和 其中平面化絕緣膜在半導體層形成前以c Μ P拋光。 6 1 . —種半導體裝置，包含： 形成在絕緣表面上之遮蔽膜； 形成在絕緣表面上以覆蓋遮蔽膜的平面化絕緣膜； 形成在平面化絕緣膜上之一半導體層； 形成在半導體層上之一中間層絕緣膜； 形成在中間層絕緣膜上之圖素電極，且其經由一接觸 孔連接至半導體層；和 一間隔器重疊和覆蓋該接觸孔， 其中該遮蔽膜重疊半導體層，而平面化絕緣膜夾在其 間，和 其中平面化絕緣膜在半導體層形成前以C Μ Ρ拋光。 62.—種半導體裝置，包含： 形成在絕緣表面上之一遮蔽膜和.一閘極訊_線； 形成在絕緣表面上以覆蓋遮蔽膜和閘極訊號線的平面 化絕緣膜； 形成在平面化絕緣膜上之一半導體層； · 形成在半導體層上之一中間層絕緣膜； I紙張尺度逋用中國國家標準（CNS ) A4規格( 210X297公釐） D ^ (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 504846 A8 B8 C8 D8 六、申請專利範圍 形成在中間層絕緣膜上之圖素電極，且其經由一接觸 孔連接至半導體層；和 一間隔器重疊和覆蓋該接觸孔， 其中該遮蔽膜重疊半導體層，而平面化絕緣膜夾在其 間，和 其中平面化絕緣膜在半導體層形成前以C Μ P拋光。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -12 -
TW090114898A 2000-06-28 2001-06-19 Semiconductor device and manufacturing method thereof TW504846B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000194222 2000-06-28

Publications (1)

Publication Number Publication Date
TW504846B true TW504846B (en) 2002-10-01

Family

ID=18693086

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090114898A TW504846B (en) 2000-06-28 2001-06-19 Semiconductor device and manufacturing method thereof

Country Status (5)

Country Link
US (2) US7163848B2 (zh)
EP (1) EP1168435A3 (zh)
KR (1) KR100790526B1 (zh)
CN (1) CN100431149C (zh)
TW (1) TW504846B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7285484B2 (en) 2004-11-09 2007-10-23 Seiko Epson Corporation Semiconductor device manufacturing method
TWI423448B (zh) * 2010-05-21 2014-01-11 Innolux Corp 影像顯示系統

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW495854B (en) * 2000-03-06 2002-07-21 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
TW513753B (en) * 2000-03-27 2002-12-11 Semiconductor Energy Lab Semiconductor display device and manufacturing method thereof
JP4831885B2 (ja) 2001-04-27 2011-12-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7532184B2 (en) * 2003-04-17 2009-05-12 Samsung Mobile Display Co., Ltd. Flat panel display with improved white balance
KR101030524B1 (ko) * 2004-06-11 2011-04-21 엘지디스플레이 주식회사 Ｔｆｔ 어레이 기판의 제조방법
JP4349375B2 (ja) * 2005-04-11 2009-10-21 セイコーエプソン株式会社 電気光学装置及び電子機器
JP4977391B2 (ja) * 2006-03-27 2012-07-18 日本電気株式会社 レーザ切断方法、表示装置の製造方法、および表示装置
EP1890479A1 (en) * 2006-08-17 2008-02-20 STMicroelectronics (Research & Development) Limited Imaging Device with Heat-Shielding Means for Inhibiting Thermal Damage to a Lens
JP2008112136A (ja) * 2006-10-04 2008-05-15 Mitsubishi Electric Corp 表示装置及びその製造方法
CN101536154B (zh) * 2006-11-09 2010-08-11 株式会社爱发科 遮蔽膜的形成方法
CN101796613B (zh) * 2007-09-14 2012-06-27 株式会社半导体能源研究所 半导体装置及电子设备
CN101939829B (zh) * 2007-12-25 2013-03-27 株式会社爱发科 薄膜晶体管制造方法以及薄膜晶体管
JP5096572B2 (ja) * 2008-05-29 2012-12-12 シャープ株式会社 半導体装置およびその製造方法
US8114720B2 (en) 2008-12-25 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101127574B1 (ko) * 2009-04-06 2012-03-23 삼성모바일디스플레이주식회사 액티브 매트릭스 기판의 제조방법 및 유기 발광 표시장치의 제조방법
WO2011077916A1 (en) * 2009-12-24 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Display device
US8242503B2 (en) * 2010-05-21 2012-08-14 Chimei Innolux Corporation Multi-gate thin film transistor device
US9395589B2 (en) * 2012-03-20 2016-07-19 Apple Inc. Electronic device with inverted liquid crystal display
KR101912406B1 (ko) * 2012-04-12 2019-01-07 삼성디스플레이 주식회사 평판 표시 장치용 백플레인, 상기 백플레인의 제조방법, 및 상기 백플레인을 포함하는 유기 발광 표시 장치
CN108054175A (zh) * 2012-08-03 2018-05-18 株式会社半导体能源研究所 半导体装置
JP2014086286A (ja) * 2012-10-24 2014-05-12 Samsung Display Co Ltd 発光素子及びそれを備える表示装置
CN103412444B (zh) * 2013-07-23 2015-08-26 北京京东方光电科技有限公司 一种阵列基板及其制作方法和显示面板
TWI642170B (zh) * 2013-10-18 2018-11-21 半導體能源研究所股份有限公司 顯示裝置及電子裝置
KR102405943B1 (ko) * 2014-11-11 2022-06-07 엘지디스플레이 주식회사 컬러필터 어레이 기판 및 그 제조방법과 이를 이용한 유기전계발광 표시장치
CN104779199B (zh) * 2015-03-27 2019-01-22 深圳市华星光电技术有限公司 低温多晶硅tft基板结构及其制作方法
CN105093659A (zh) * 2015-09-07 2015-11-25 武汉华星光电技术有限公司 一种液晶显示面板及其制造方法
KR102420327B1 (ko) 2017-06-13 2022-07-14 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 구비한 표시 장치 및 이의 제조 방법

Family Cites Families (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59121876A (ja) 1982-12-28 1984-07-14 Toshiba Corp 薄膜デバイス用ガラス基板
US5079606A (en) 1989-01-26 1992-01-07 Casio Computer Co., Ltd. Thin-film memory element
JP2622183B2 (ja) 1990-04-05 1997-06-18 シャープ株式会社 アクティブマトリクス表示装置
JP3143996B2 (ja) 1991-10-08 2001-03-07 ソニー株式会社 液晶表示装置
JP3254007B2 (ja) 1992-06-09 2002-02-04 株式会社半導体エネルギー研究所 薄膜状半導体装置およびその作製方法
US5643801A (en) 1992-11-06 1997-07-01 Semiconductor Energy Laboratory Co., Ltd. Laser processing method and alignment
EP0603866B1 (en) * 1992-12-25 2002-07-24 Sony Corporation Active matrix substrate
US5539551A (en) * 1992-12-28 1996-07-23 Casio Computer Co., Ltd. LCD TFT drain and source electrodes having ohmic barrier, primary conductor, and liquid impermeable layers and method of making
KR100294026B1 (ko) 1993-06-24 2001-09-17 야마자끼 순페이 전기광학장치
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
US7081938B1 (en) 1993-12-03 2006-07-25 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
DE69529493T2 (de) * 1994-06-20 2003-10-30 Canon K.K., Tokio/Tokyo Anzeigevorrichtung und Verfahren zu ihrer Herstellung
JP3464287B2 (ja) 1994-09-05 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH08125166A (ja) * 1994-10-19 1996-05-17 Toshiba Corp 固体撮像装置およびその製造方法
JPH0954343A (ja) 1995-06-09 1997-02-25 Toshiba Corp アクティブマトリクス型液晶表示装置
JP3307181B2 (ja) 1995-07-31 2002-07-24 ソニー株式会社 透過型表示装置
KR0154817B1 (ko) * 1995-08-25 1998-10-15 김광호 액정 표시 장치용 박막 트랜지스터 및 그 제조 방법
TW463068B (en) * 1995-10-12 2001-11-11 Toshiba Corp Liquid crystal display device
US5658806A (en) * 1995-10-26 1997-08-19 National Science Council Method for fabricating thin-film transistor with bottom-gate or dual-gate configuration
US5831283A (en) * 1995-11-30 1998-11-03 International Business Machines Corporation Passivation of copper with ammonia-free silicon nitride and application to TFT/LCD
KR970062775A (ko) 1996-02-03 1997-09-12 구자홍 액정표시소자의 블랙매트릭스 및 그 제조방법
TW335503B (en) 1996-02-23 1998-07-01 Semiconductor Energy Lab Kk Semiconductor thin film and manufacturing method and semiconductor device and its manufacturing method
DE19712233C2 (de) * 1996-03-26 2003-12-11 Lg Philips Lcd Co Flüssigkristallanzeige und Herstellungsverfahren dafür
JP3050808B2 (ja) * 1996-06-28 2000-06-12 財団法人大阪科学技術センター 位置指示装置
JP3708637B2 (ja) 1996-07-15 2005-10-19 株式会社半導体エネルギー研究所 液晶表示装置
JP3645377B2 (ja) 1996-10-24 2005-05-11 株式会社半導体エネルギー研究所 集積回路の作製方法
JP3597331B2 (ja) 1996-10-24 2004-12-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH10135467A (ja) * 1996-11-01 1998-05-22 Sharp Corp 薄膜トランジスタおよびその製造方法
JP3006520B2 (ja) * 1996-11-22 2000-02-07 日本電気株式会社 半導体装置
JPH10173190A (ja) * 1996-12-06 1998-06-26 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよびその製造方法
JP3468003B2 (ja) 1996-12-20 2003-11-17 ソニー株式会社 表示用薄膜半導体装置
JPH10214974A (ja) * 1997-01-28 1998-08-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JPH10240162A (ja) * 1997-02-28 1998-09-11 Sony Corp アクティブマトリクス表示装置
US5889302A (en) 1997-04-21 1999-03-30 Advanced Micro Devices, Inc. Multilayer floating gate field effect transistor structure for use in integrated circuit devices
JPH118776A (ja) 1997-06-18 1999-01-12 Katsuragawa Electric Co Ltd 多色画像形成装置
JP2000031488A (ja) 1997-08-26 2000-01-28 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JPH1187714A (ja) * 1997-09-01 1999-03-30 Sharp Corp 薄膜トランジスタの製造方法および薄膜トランジスタ
JP3374717B2 (ja) 1997-09-11 2003-02-10 セイコーエプソン株式会社 液晶表示パネルの製造方法
JP3750303B2 (ja) 1997-09-11 2006-03-01 ソニー株式会社 液晶表示装置
JP4175437B2 (ja) * 1997-09-16 2008-11-05 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP4044187B2 (ja) 1997-10-20 2008-02-06 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置およびその作製方法
US5853960A (en) * 1998-03-18 1998-12-29 Trw Inc. Method for producing a micro optical semiconductor lens
JP4312851B2 (ja) 1998-04-27 2009-08-12 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP3702096B2 (ja) 1998-06-08 2005-10-05 三洋電機株式会社 薄膜トランジスタ及び表示装置
JP3736122B2 (ja) 1998-06-23 2006-01-18 セイコーエプソン株式会社 液晶装置及び電子機器
EP0984492A3 (en) * 1998-08-31 2000-05-17 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising organic resin and process for producing semiconductor device
JP4472064B2 (ja) * 1998-08-31 2010-06-02 株式会社半導体エネルギー研究所 半導体装置の製造方法
JP3141860B2 (ja) 1998-10-28 2001-03-07 ソニー株式会社 液晶表示装置の製造方法
TW514757B (en) 1998-11-26 2002-12-21 Seiko Epson Corp Electro-optical device and production method thereof and electronic equipment
JP3107075B2 (ja) * 1998-12-14 2000-11-06 日本電気株式会社 液晶表示装置
US6331473B1 (en) * 1998-12-29 2001-12-18 Seiko Epson Corporation SOI substrate, method for making the same, semiconductive device and liquid crystal panel using the same
JP4372943B2 (ja) 1999-02-23 2009-11-25 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US6399988B1 (en) * 1999-03-26 2002-06-04 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor having lightly doped regions
JP3711211B2 (ja) * 1999-05-26 2005-11-02 シャープ株式会社 固体撮像装置
US6111619A (en) * 1999-05-27 2000-08-29 Sharp Laboratories Of America, Inc. Method of forming polycrystalline silicon TFTs with TiN/Cu/TiN interconnections for a liquid crystal display pixel array
TW478014B (en) 1999-08-31 2002-03-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing thereof
JP4700156B2 (ja) 1999-09-27 2011-06-15 株式会社半導体エネルギー研究所 半導体装置
TW495854B (en) * 2000-03-06 2002-07-21 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
TW513753B (en) * 2000-03-27 2002-12-11 Semiconductor Energy Lab Semiconductor display device and manufacturing method thereof
US7038294B2 (en) * 2001-03-29 2006-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Planar spiral inductor structure with patterned microelectronic structure integral thereto
US6740938B2 (en) 2001-04-16 2004-05-25 Semiconductor Energy Laboratory Co., Ltd. Transistor provided with first and second gate electrodes with channel region therebetween
JP3904512B2 (ja) * 2002-12-24 2007-04-11 シャープ株式会社 半導体装置およびその製造方法、並びに半導体装置を備えた電子機器
JP4449076B2 (ja) * 2004-04-16 2010-04-14 セイコーエプソン株式会社 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7285484B2 (en) 2004-11-09 2007-10-23 Seiko Epson Corporation Semiconductor device manufacturing method
TWI423448B (zh) * 2010-05-21 2014-01-11 Innolux Corp 影像顯示系統

Also Published As

Publication number Publication date
KR20020001645A (ko) 2002-01-09
EP1168435A3 (en) 2009-09-16
KR100790526B1 (ko) 2008-01-02
EP1168435A2 (en) 2002-01-02
US20020005905A1 (en) 2002-01-17
US20070102713A1 (en) 2007-05-10
US7163848B2 (en) 2007-01-16
US7514302B2 (en) 2009-04-07
CN1332476A (zh) 2002-01-23
CN100431149C (zh) 2008-11-05

Similar Documents

Publication Publication Date Title
TW504846B (en) Semiconductor device and manufacturing method thereof
JP6650853B2 (ja) 表示装置
US7635865B2 (en) Wiring and manufacturing method thereof, semiconductor device comprising said wiring, and dry etching method
JP3538084B2 (ja) 半導体装置の作製方法
JP6002814B2 (ja) 半導体装置
JP5153922B2 (ja) 液晶表示装置
TW563226B (en) Semiconductor film, semiconductor device, and method of manufacturing the same
JP4683696B2 (ja) 半導体装置の作製方法
JP2001111060A (ja) 半導体装置およびその作製方法
JP2002094078A (ja) 半導体装置
JP4986333B2 (ja) 半導体装置の作製方法
JP4531164B2 (ja) 半導体装置の作製方法
JP4018432B2 (ja) 半導体装置の作製方法
JP4637333B2 (ja) 半導体装置の作製方法
JP4684170B2 (ja) 半導体装置の作製方法
JP5977804B2 (ja) 半導体装置の作製方法
JP2002043329A (ja) 半導体装置およびその作製方法
JP2011077532A (ja) 配線の作製方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees