JPH0954343A - アクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置Info
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- JPH0954343A JPH0954343A JP26383095A JP26383095A JPH0954343A JP H0954343 A JPH0954343 A JP H0954343A JP 26383095 A JP26383095 A JP 26383095A JP 26383095 A JP26383095 A JP 26383095A JP H0954343 A JPH0954343 A JP H0954343A
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Abstract
(57)【要約】
【課題】 ＴＦＴ−ＬＣＤの走査配線抵抗を増加させる
こと無く、ＴＦＴのチャネル長を短くして、スイッチン
グ特性を向上させる。 【解決手段】 走査配線上に設けられたＴＦＴのチャネ
ル側方にスリットを形成し、このスリットを介した基板
裏面からの露光によりＴＦＴのチャネルを決定するチャ
ネル保護膜をパターン形成する。これにより所望のチャ
ネル長が得られ、またスリットを挟んでチャネルと対向
する走査配線の領域が補助配線として機能するので、走
査配線の抵抗を低減することができる。
こと無く、ＴＦＴのチャネル長を短くして、スイッチン
グ特性を向上させる。 【解決手段】 走査配線上に設けられたＴＦＴのチャネ
ル側方にスリットを形成し、このスリットを介した基板
裏面からの露光によりＴＦＴのチャネルを決定するチャ
ネル保護膜をパターン形成する。これにより所望のチャ
ネル長が得られ、またスリットを挟んでチャネルと対向
する走査配線の領域が補助配線として機能するので、走
査配線の抵抗を低減することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
をスイッチング素子として用いたアクティブマトリクス
型液晶表示装置に関する。
をスイッチング素子として用いたアクティブマトリクス
型液晶表示装置に関する。
【０００２】
【従来の技術】アクティブマトリクス型液晶表示装置の
基本構成は、走査配線と信号配線のマトリクスの交点部
分に薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎ
ｓｉｓｔｏｒ：以下ＴＦＴと略称する）を介して接続さ
れた表示画素電極と、これに対向する対向電極との間に
挟持された液晶層とからなる。
基本構成は、走査配線と信号配線のマトリクスの交点部
分に薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎ
ｓｉｓｔｏｒ：以下ＴＦＴと略称する）を介して接続さ
れた表示画素電極と、これに対向する対向電極との間に
挟持された液晶層とからなる。
【０００３】ＴＦＴは走査配線と電気的に接続されたゲ
ート、信号配線と電気的に接続されたドレイン及び表示
画素電極と電気的に接続されたソースの各電極を有し、
ドレインとソース間に配置されたチャネルへの印加電圧
をゲートにより制御することで、スイッチングを行う。
ート、信号配線と電気的に接続されたドレイン及び表示
画素電極と電気的に接続されたソースの各電極を有し、
ドレインとソース間に配置されたチャネルへの印加電圧
をゲートにより制御することで、スイッチングを行う。
【０００４】このＴＦＴによって占有される面積は、表
示には寄与しないので、画素の有効領域を拡大するた
め、走査配線上にＴＦＴを配置する方法が用いられてい
る。走査配線上にゲート絶縁膜及び半導体層を介し、走
査配線を挟んで相対するようにドレインとソースを配置
する。即ち、走査配線の幅方向とチャネルの長さ方向が
一致する構造となる。この構造においては、走査配線を
直接ゲートとして用いるため、ＴＦＴの占有面積を小さ
くすることができる。
示には寄与しないので、画素の有効領域を拡大するた
め、走査配線上にＴＦＴを配置する方法が用いられてい
る。走査配線上にゲート絶縁膜及び半導体層を介し、走
査配線を挟んで相対するようにドレインとソースを配置
する。即ち、走査配線の幅方向とチャネルの長さ方向が
一致する構造となる。この構造においては、走査配線を
直接ゲートとして用いるため、ＴＦＴの占有面積を小さ
くすることができる。
【０００５】また、ＴＦＴのゲート・ソース間の寄生容
量はスイッチング性能に影響を与えるため、いわゆるセ
ルフアライン技術が用いられている。即ち、ゲート上に
ゲート絶縁膜、半導体を介して絶縁膜を形成し、この絶
縁膜をゲート側からの露光処理を用いてフォトエッチン
グして、ゲートと自己整合形状にパターニングし、この
上にドレイン・ソースを形成するというものである。こ
れによりソースは絶縁膜を介してゲートとオーバラップ
するため、両電極間の寄生容量を小さくすることがで
き、チャネル長はほぼゲートの幅と一致したものとな
る。
量はスイッチング性能に影響を与えるため、いわゆるセ
ルフアライン技術が用いられている。即ち、ゲート上に
ゲート絶縁膜、半導体を介して絶縁膜を形成し、この絶
縁膜をゲート側からの露光処理を用いてフォトエッチン
グして、ゲートと自己整合形状にパターニングし、この
上にドレイン・ソースを形成するというものである。こ
れによりソースは絶縁膜を介してゲートとオーバラップ
するため、両電極間の寄生容量を小さくすることがで
き、チャネル長はほぼゲートの幅と一致したものとな
る。
【０００６】
【発明が解決しようとする課題】ところで、近年の表示
装置の大容量化に伴い、走査配線長が増すに従って配線
抵抗の増大が問題となっている。走査配線抵抗が過大に
なると、ゲートに印加される信号の鈍りが大きくなり、
その結果ＴＦＴの所望のＯＮ電流が得られなくなる。そ
こで走査配線の抵抗を下げるためには、走査配線に一定
以上の幅が要求される。
装置の大容量化に伴い、走査配線長が増すに従って配線
抵抗の増大が問題となっている。走査配線抵抗が過大に
なると、ゲートに印加される信号の鈍りが大きくなり、
その結果ＴＦＴの所望のＯＮ電流が得られなくなる。そ
こで走査配線の抵抗を下げるためには、走査配線に一定
以上の幅が要求される。
【０００７】一方でＴＦＴのスイッチング速度の高速化
が求められているが、特にセルフアライン技術を用いた
場合には、走査配線幅でチャネル長が決定されてしまう
ため、表示装置の大面積化に対応した所望のスイッチン
グスピードが得られなくなるおそれがあった。
が求められているが、特にセルフアライン技術を用いた
場合には、走査配線幅でチャネル長が決定されてしまう
ため、表示装置の大面積化に対応した所望のスイッチン
グスピードが得られなくなるおそれがあった。
【０００８】
【課題を解決するための手段】本発明は、上記の技術課
題を考慮し、走査配線にチャネルの側方に対応してスリ
ットを設けたことを特徴とする。このスリットを利用し
て裏面露光を行うことにより、セルフアライン法を用い
て走査配線幅より小さいチャネル長を有するＴＦＴを作
製することが可能となる。
題を考慮し、走査配線にチャネルの側方に対応してスリ
ットを設けたことを特徴とする。このスリットを利用し
て裏面露光を行うことにより、セルフアライン法を用い
て走査配線幅より小さいチャネル長を有するＴＦＴを作
製することが可能となる。
【０００９】また本発明は、走査配線のチャネル形成部
分の幅をチャネル長に概略一致するように狭くし、さら
にこの幅狭部に対応して幅狭部を挟んだ走査配線の幅広
部を結ぶ補助配線部分を設けたことを特徴とする。この
構造によれば、ＴＦＴのチャネルを所望の長さとし、か
つ補助配線を設けたことにより実質的に所望の走査配線
幅を得ることができる。
分の幅をチャネル長に概略一致するように狭くし、さら
にこの幅狭部に対応して幅狭部を挟んだ走査配線の幅広
部を結ぶ補助配線部分を設けたことを特徴とする。この
構造によれば、ＴＦＴのチャネルを所望の長さとし、か
つ補助配線を設けたことにより実質的に所望の走査配線
幅を得ることができる。
【００１０】
【発明の実施の形態】以下、本発明の実施例を図面を参
照して詳細に説明する。図１は、本実施例のアクティブ
マトリクス型液晶表示装置の一画素部分を示す平面図で
あり、図２は図１の線Ａ−Ｂ−Ｃに沿った断面図であ
る。
照して詳細に説明する。図１は、本実施例のアクティブ
マトリクス型液晶表示装置の一画素部分を示す平面図で
あり、図２は図１の線Ａ−Ｂ−Ｃに沿った断面図であ
る。
【００１１】図１に示すように、走査配線２上には、信
号配線１２との交差部分に対応してＴＦＴ５０が設けら
れている。ＴＦＴ５０のソース１０とドレイン１１は、
絶縁体からなる保護膜６を挟んで離間して配置され、こ
れらの電極の間でＴＦＴのチャネル領域が形成される。
そしてこのチャネル領域下において、走査配線２はＴＦ
Ｔ５０のゲートとして機能する。ソース１０は表示画素
電極９に接続され、一方ドレイン１１は信号配線１２か
ら分岐されてなる。
号配線１２との交差部分に対応してＴＦＴ５０が設けら
れている。ＴＦＴ５０のソース１０とドレイン１１は、
絶縁体からなる保護膜６を挟んで離間して配置され、こ
れらの電極の間でＴＦＴのチャネル領域が形成される。
そしてこのチャネル領域下において、走査配線２はＴＦ
Ｔ５０のゲートとして機能する。ソース１０は表示画素
電極９に接続され、一方ドレイン１１は信号配線１２か
ら分岐されてなる。
【００１２】また走査配線２のドレイン７直下部には、
スリット７が形成されている。即ち走査配線２はＴＦＴ
５０の配置された部分でスリット７により分割され、ス
リット７からみてチャネル側の部分はＴＦＴ５０のゲー
トとして機能し、反対にスリット７を挟んでチャネルと
相対する部分は補助配線部分として機能する。
スリット７が形成されている。即ち走査配線２はＴＦＴ
５０の配置された部分でスリット７により分割され、ス
リット７からみてチャネル側の部分はＴＦＴ５０のゲー
トとして機能し、反対にスリット７を挟んでチャネルと
相対する部分は補助配線部分として機能する。
【００１３】次に図２を参照して、本実施例のアクティ
ブマトリクス型液晶表示装置の製造方法を説明する。ま
ず、ガラスなどの透明絶縁性基板１上に、例えば遮光性
のある金属材料であるＴｉ、Ｃｒ、Ａｌ、Ｔａ、Ｍｏ、
Ｗ、Ｃｕ等の単体あるいは、これらの積層膜またはこれ
らの合金を皮膜した後、所望の形状にフォトエッチング
することにより、スリット７を含む走査配線２、及び蓄
積容量線３を形成する。
ブマトリクス型液晶表示装置の製造方法を説明する。ま
ず、ガラスなどの透明絶縁性基板１上に、例えば遮光性
のある金属材料であるＴｉ、Ｃｒ、Ａｌ、Ｔａ、Ｍｏ、
Ｗ、Ｃｕ等の単体あるいは、これらの積層膜またはこれ
らの合金を皮膜した後、所望の形状にフォトエッチング
することにより、スリット７を含む走査配線２、及び蓄
積容量線３を形成する。
【００１４】さらに、これを覆うように例えばＳｉＯｘ
からなるゲート絶縁膜４をプラズマＣＶＤ法により形成
する。さらにこの上に、水素化アモルファスシリコン
（以下、ａ−Ｓｉ：Ｈと略称する）及びＳｉＮｘ膜を皮
膜した後、ＳｉＮｘ膜を所望の形状にパターニングし
て、保護膜６を得る。保護膜６は、走査配線２のパター
ンをマスクとしてセルフアライン法によりパターニング
される。即ち、ＳｉＮｘ膜を成膜し、この上にフォトレ
ジストを塗布した後、基板の走査配線２が形成したある
面の裏面から光をあてて、フォトレジストを感光させ、
現像することにより、このフォトレジストは走査配線２
のパターンと概略一致する形状となる。そしてこのフォ
トレジストをマスクとしてＳｉＮｘ層をエッチングする
ことにより、保護膜６が形成される。尚露光時の光の回
折現象により、フォトレジスト及びこれをマスクとして
パターニングされた保護膜６は、ゲートの幅より、０〜
３μｍほど小さく形成することができる。
からなるゲート絶縁膜４をプラズマＣＶＤ法により形成
する。さらにこの上に、水素化アモルファスシリコン
（以下、ａ−Ｓｉ：Ｈと略称する）及びＳｉＮｘ膜を皮
膜した後、ＳｉＮｘ膜を所望の形状にパターニングし
て、保護膜６を得る。保護膜６は、走査配線２のパター
ンをマスクとしてセルフアライン法によりパターニング
される。即ち、ＳｉＮｘ膜を成膜し、この上にフォトレ
ジストを塗布した後、基板の走査配線２が形成したある
面の裏面から光をあてて、フォトレジストを感光させ、
現像することにより、このフォトレジストは走査配線２
のパターンと概略一致する形状となる。そしてこのフォ
トレジストをマスクとしてＳｉＮｘ層をエッチングする
ことにより、保護膜６が形成される。尚露光時の光の回
折現象により、フォトレジスト及びこれをマスクとして
パターニングされた保護膜６は、ゲートの幅より、０〜
３μｍほど小さく形成することができる。
【００１５】そしてこの上に、プラズマＣＶＤ法を用い
てｎ型ａ−Ｓｉ：Ｈ層を形成し、このｎ型ａ−Ｓｉ層及
び先に形成したａ−Ｓｉ：Ｈ層を所定の形状にフォトエ
ッチングすることにより、半導体層５及びオーミックコ
ンタクト層８ａ、８ｂを形成する。
てｎ型ａ−Ｓｉ：Ｈ層を形成し、このｎ型ａ−Ｓｉ層及
び先に形成したａ−Ｓｉ：Ｈ層を所定の形状にフォトエ
ッチングすることにより、半導体層５及びオーミックコ
ンタクト層８ａ、８ｂを形成する。
【００１６】次に、例えばＩＴＯ（Ｉｎｄｉｕｍ Ｔｉ
ｎ Ｏｘｉｄｅ）膜をスパッタリング法を用いて皮膜し
た後に、所定の形状にフォトエッチングして、表示画素
電極９を形成する。
ｎ Ｏｘｉｄｅ）膜をスパッタリング法を用いて皮膜し
た後に、所定の形状にフォトエッチングして、表示画素
電極９を形成する。
【００１７】そしてＴｉ、Ｃｒ、Ａｌ、Ｔａ、Ｍｏ、
Ｗ、Ｃｕ等の単体あるいはこれらの積層膜またはこれら
の合金をスパッタリング法を用いて皮膜し、所定の形状
にフォトエッチングして、ソース１０、ドレイン１１及
びこれと一体の信号配線１２を形成する。このとき、製
造時のパターンの重ね合わせずれと線幅精度に対するマ
ージンを付加して、スリット７をドレイン１１が完全に
塞ぐようにする。
Ｗ、Ｃｕ等の単体あるいはこれらの積層膜またはこれら
の合金をスパッタリング法を用いて皮膜し、所定の形状
にフォトエッチングして、ソース１０、ドレイン１１及
びこれと一体の信号配線１２を形成する。このとき、製
造時のパターンの重ね合わせずれと線幅精度に対するマ
ージンを付加して、スリット７をドレイン１１が完全に
塞ぐようにする。
【００１８】そして、最上層にＳｉＮｘからなるパッシ
ベーション膜１３をプラズマＣＶＤ法を利用して形成す
ることによって、アレイ基板１４が得られる。一方、ガ
ラスなどの透明絶縁基板２０上には、例えばＣｒ膜をス
パッタリング法により皮膜した後、所定の形状にフォト
エッチングして遮光膜２１を形成し、さらにＩＴＯから
なる対向電極２２を形成して、対向基板２３が得られ
る。
ベーション膜１３をプラズマＣＶＤ法を利用して形成す
ることによって、アレイ基板１４が得られる。一方、ガ
ラスなどの透明絶縁基板２０上には、例えばＣｒ膜をス
パッタリング法により皮膜した後、所定の形状にフォト
エッチングして遮光膜２１を形成し、さらにＩＴＯから
なる対向電極２２を形成して、対向基板２３が得られ
る。
【００１９】このようにして得られたＴＦＴアレイ基板
１４及び対向基板２３のそれぞれの電極形成面全面に低
温キュア型のポリイミド膜を印刷塗布し、ラビング処理
を施すことによってポリイミド膜に所定方向の配向性を
付与して、配向膜３０、３１を形成する。そしてＴＦＴ
アレイ基板１４と対抗基板２３をそれぞれの配向方向が
概略９０°をなすように組み合わせて接着し、液晶セル
を形成する。
１４及び対向基板２３のそれぞれの電極形成面全面に低
温キュア型のポリイミド膜を印刷塗布し、ラビング処理
を施すことによってポリイミド膜に所定方向の配向性を
付与して、配向膜３０、３１を形成する。そしてＴＦＴ
アレイ基板１４と対抗基板２３をそれぞれの配向方向が
概略９０°をなすように組み合わせて接着し、液晶セル
を形成する。
【００２０】こうして得られた液晶セルに液晶を注入
し、ＴＦＴアレイ基板１４と対向基板２３の外面にそれ
ぞれ偏光板３２、３３を被着して、本実施例のアクティ
ブマトリクス型液晶表示装置が完成する。
し、ＴＦＴアレイ基板１４と対向基板２３の外面にそれ
ぞれ偏光板３２、３３を被着して、本実施例のアクティ
ブマトリクス型液晶表示装置が完成する。
【００２１】尚本実施例では、図２において、走査配線
２の補助配線部分となる領域の幅Ｌ１＝１５μｍ、スリ
ット７の幅Ｌ２＝１０μｍ、ゲートとなる領域の幅Ｌ３
＝１４μｍとし、さらにソース１０のゲートと重ならな
い部分の幅Ｌ４＝１１μｍとした。また走査配線２のゲ
ート領域及び補助配線領域はそれぞれドレイン１１と一
定量だけ重なり、ドレイン１１のチャネル側の端から補
助配線領域の端までの長さＬ５＝２９μｍ、ソース１０
の幅Ｌ６＝１５μｍとした。さらに上下の基板１４と２
３の内面同士の距離ｄ＝８μｍとした。
２の補助配線部分となる領域の幅Ｌ１＝１５μｍ、スリ
ット７の幅Ｌ２＝１０μｍ、ゲートとなる領域の幅Ｌ３
＝１４μｍとし、さらにソース１０のゲートと重ならな
い部分の幅Ｌ４＝１１μｍとした。また走査配線２のゲ
ート領域及び補助配線領域はそれぞれドレイン１１と一
定量だけ重なり、ドレイン１１のチャネル側の端から補
助配線領域の端までの長さＬ５＝２９μｍ、ソース１０
の幅Ｌ６＝１５μｍとした。さらに上下の基板１４と２
３の内面同士の距離ｄ＝８μｍとした。
【００２２】このように各種の幅を設定したのは、以下
の理由による。即ち、ＴＦＴ５０の半導体層５として用
いられるａ−Ｓｉ：Ｈ層に光が入射すると、フォトキャ
リアが生成され、その結果半導体層５の抵抗値が低下し
て、ＴＦＴ５０にオフリーク電流が発生する。過度のオ
フリーク電流が生じると、正常な表示が困難となる。そ
こで半導体層５に光の入射しない領域を確保すれば、こ
の領域で半導体層５はＴＦＴのオフ時には高抵抗である
ので、オフリーク電流を軽減することができる。
の理由による。即ち、ＴＦＴ５０の半導体層５として用
いられるａ−Ｓｉ：Ｈ層に光が入射すると、フォトキャ
リアが生成され、その結果半導体層５の抵抗値が低下し
て、ＴＦＴ５０にオフリーク電流が発生する。過度のオ
フリーク電流が生じると、正常な表示が困難となる。そ
こで半導体層５に光の入射しない領域を確保すれば、こ
の領域で半導体層５はＴＦＴのオフ時には高抵抗である
ので、オフリーク電流を軽減することができる。
【００２３】このため、本実施例のＴＦＴ５０において
は、まず基板１４裏面からの入射光のうちスリット７を
介して入射してくる光をカットするために、スリット７
をドレイン１１で完全に覆った。さらに図２にしめすよ
うなドレイン１１側方から液晶セル内に入射して対向基
板２２側で（特に遮光層２１によって）反射される光が
半導体層５に当たらないためには、Ｌ１＋Ｌ２＋Ｌ３、
及びＬ３＋Ｌ４をおおよそｄの２倍以上とする必要があ
る。またスリット７の幅は、保護膜６パターニング時に
露光処理に必要な幅があればよい。このような観点から
各種の幅Ｌ１〜Ｌ６が決定された。尚本実施例において
は、ＴＦＴ５０のオフリーク電流は液晶表示装置の駆動
上無視できる程度の大きさであった。
は、まず基板１４裏面からの入射光のうちスリット７を
介して入射してくる光をカットするために、スリット７
をドレイン１１で完全に覆った。さらに図２にしめすよ
うなドレイン１１側方から液晶セル内に入射して対向基
板２２側で（特に遮光層２１によって）反射される光が
半導体層５に当たらないためには、Ｌ１＋Ｌ２＋Ｌ３、
及びＬ３＋Ｌ４をおおよそｄの２倍以上とする必要があ
る。またスリット７の幅は、保護膜６パターニング時に
露光処理に必要な幅があればよい。このような観点から
各種の幅Ｌ１〜Ｌ６が決定された。尚本実施例において
は、ＴＦＴ５０のオフリーク電流は液晶表示装置の駆動
上無視できる程度の大きさであった。
【００２４】また、走査配線２のゲート領域とスリット
７を挟んで対向する領域は補助配線として機能するた
め、ＴＦＴ５０形成部分で幅狭のゲート領域を設けたこ
とによる走査配線２の抵抗の増加は、実質的に無視でき
る。この効果は、表示が高密度になるほど肝要である。
即ち、一画素の総面積が小さくなるほど、これに占める
ＴＦＴのサイズの割合は大きくなる。つまり、走査配線
２に占めるゲート領域の割合が大きくなる。このため補
助配線領域を設けないと、ゲート領域で幅狭となったこ
とによる走査配線２の抵抗の増加の影響は無視できなく
なる。特に１０インチクラスの液晶表示装置において、
一画素領域における走査配線の長さ（隣接する信号配線
間で区切られた領域の長さ）に対しゲート領域の長さの
占める割合が２０％以上のときに、補助配線領域を用い
ることが極めて有効であり、走査配線抵抗によるゲート
電圧の鈍りの影響を表示に影響しない程度とすることが
できた。
７を挟んで対向する領域は補助配線として機能するた
め、ＴＦＴ５０形成部分で幅狭のゲート領域を設けたこ
とによる走査配線２の抵抗の増加は、実質的に無視でき
る。この効果は、表示が高密度になるほど肝要である。
即ち、一画素の総面積が小さくなるほど、これに占める
ＴＦＴのサイズの割合は大きくなる。つまり、走査配線
２に占めるゲート領域の割合が大きくなる。このため補
助配線領域を設けないと、ゲート領域で幅狭となったこ
とによる走査配線２の抵抗の増加の影響は無視できなく
なる。特に１０インチクラスの液晶表示装置において、
一画素領域における走査配線の長さ（隣接する信号配線
間で区切られた領域の長さ）に対しゲート領域の長さの
占める割合が２０％以上のときに、補助配線領域を用い
ることが極めて有効であり、走査配線抵抗によるゲート
電圧の鈍りの影響を表示に影響しない程度とすることが
できた。
【００２５】尚、上記実施例は様々な変形が可能であ
る。本実施例においてスリット７は、チャネルからみて
ドレイン側に形成したが、ソース側に形成してもよい。
尚本実施例の構成において、ソース側にスリットを設け
た場合は、ソースが補助配線領域及びスリットを跨いで
半導体層とコンタクトする。従って、図１のようにドレ
イン側にスリットを設ける場合に比べると、補助配線領
域の部分だけ、ソースと走査配線とのオーバラップ面積
が増加する。
る。本実施例においてスリット７は、チャネルからみて
ドレイン側に形成したが、ソース側に形成してもよい。
尚本実施例の構成において、ソース側にスリットを設け
た場合は、ソースが補助配線領域及びスリットを跨いで
半導体層とコンタクトする。従って、図１のようにドレ
イン側にスリットを設ける場合に比べると、補助配線領
域の部分だけ、ソースと走査配線とのオーバラップ面積
が増加する。
【００２６】このオーバラップ領域は、ＴＦＴのソース
・ゲート間の寄生容量Ｃｇｓとして作用する。この寄生
容量の大きさは液晶表示装置の表示性能に影響すること
が知られている。即ち、画素電極に表示信号を書き込む
時、ＴＦＴが導通状態となり、信号線の電位がＴＦＴを
介して画素電極に書き込まれるが、この書き込みが終わ
り、ＴＦＴが非導通状態となった瞬間に画素電極に書き
込まれた信号が寄生容量Ｃｇｓに分配される。その結果
画素電極の電位は書き込まれた信号から低下するが、こ
の低下量はＣｇｓの容量値に依存し、さらに画素に書き
込まれる電圧の大きさにも依存するため、一律に補償す
ることが難しい。従ってＣｇｓの容量が過度に大きくな
ると、正常な表示動作ができなくなる場合がある。従っ
てＣｇｓをできるだけ小さくする観点からは、スリット
をドレイン側に設けた方がより好ましい。
・ゲート間の寄生容量Ｃｇｓとして作用する。この寄生
容量の大きさは液晶表示装置の表示性能に影響すること
が知られている。即ち、画素電極に表示信号を書き込む
時、ＴＦＴが導通状態となり、信号線の電位がＴＦＴを
介して画素電極に書き込まれるが、この書き込みが終わ
り、ＴＦＴが非導通状態となった瞬間に画素電極に書き
込まれた信号が寄生容量Ｃｇｓに分配される。その結果
画素電極の電位は書き込まれた信号から低下するが、こ
の低下量はＣｇｓの容量値に依存し、さらに画素に書き
込まれる電圧の大きさにも依存するため、一律に補償す
ることが難しい。従ってＣｇｓの容量が過度に大きくな
ると、正常な表示動作ができなくなる場合がある。従っ
てＣｇｓをできるだけ小さくする観点からは、スリット
をドレイン側に設けた方がより好ましい。
【００２７】また図３に示すように、ＴＦＴ５０を走査
配線２の幅方向の中央部に配置し、そのチャネルの両側
方にスリットを形成し、それぞれのスリットを覆うよう
にソース及びドレインを形成しても良い。尚この場合は
両スリット間の領域の走査配線２がゲートとして機能
し、この領域とスリットを挟んで対向する両側の部分の
走査配線２が補助配線領域として機能する。
配線２の幅方向の中央部に配置し、そのチャネルの両側
方にスリットを形成し、それぞれのスリットを覆うよう
にソース及びドレインを形成しても良い。尚この場合は
両スリット間の領域の走査配線２がゲートとして機能
し、この領域とスリットを挟んで対向する両側の部分の
走査配線２が補助配線領域として機能する。
【００２８】さらに図４に示すように、スリット７の中
間部にブリッジを形成して、ゲート領域と補助配線領域
とを接続しても良い。このようにすれば、かりに補助配
線部分が途中で断線しても、ブリッジにより電流パスを
確保できるので、走査配線の抵抗値を軽減することがで
きる。尚ブリッジを形成すると、セルフアライン法によ
り保護膜６はブリッジに沿った形状に形成される。従っ
てこの上のドレインは半導体層５とのコンタクトがとれ
ず、チャネル幅には寄与しないが、全体のチャネル幅に
対してブリッジの幅をＴＦＴに必要とされるスイッチン
グ特性に影響のない程度の値にすれば、表示性能に影響
はない。
間部にブリッジを形成して、ゲート領域と補助配線領域
とを接続しても良い。このようにすれば、かりに補助配
線部分が途中で断線しても、ブリッジにより電流パスを
確保できるので、走査配線の抵抗値を軽減することがで
きる。尚ブリッジを形成すると、セルフアライン法によ
り保護膜６はブリッジに沿った形状に形成される。従っ
てこの上のドレインは半導体層５とのコンタクトがとれ
ず、チャネル幅には寄与しないが、全体のチャネル幅に
対してブリッジの幅をＴＦＴに必要とされるスイッチン
グ特性に影響のない程度の値にすれば、表示性能に影響
はない。
【００２９】また図５は、走査配線２の一部を蓄積容量
線として利用した構造である。即ち、走査配線２と表示
画素電極９の端部とがオーバラップすることによって、
蓄積容量が形成される。このような構成とすることによ
り、走査配線と蓄積容量線とを独立に形成しなくて良い
ため、開口率を大きくすることができる。
線として利用した構造である。即ち、走査配線２と表示
画素電極９の端部とがオーバラップすることによって、
蓄積容量が形成される。このような構成とすることによ
り、走査配線と蓄積容量線とを独立に形成しなくて良い
ため、開口率を大きくすることができる。
【００３０】また図６は、走査配線と蓄積容量線とを一
体化し、さらに信号配線と表示画素電極との間隙に対応
して走査配線を延在させることにより、この間隙から入
射する光を遮光したものである。これにより隣接画素間
からの光漏れを防ぎ、表示のコントラストを向上させる
ことができる。
体化し、さらに信号配線と表示画素電極との間隙に対応
して走査配線を延在させることにより、この間隙から入
射する光を遮光したものである。これにより隣接画素間
からの光漏れを防ぎ、表示のコントラストを向上させる
ことができる。
【００３１】さらに図７は、信号配線から分岐した電極
を、一度走査配線外の領域に引き出してからドレイン領
域まで延在させたものである。これにより、ＴＦＴ５０
が動作不良を起こした場合、このドレインの引き出し部
分に基板裏面からレーザー光を照射してドレインと信号
配線との接続を切断すれば、不良をおこした画素を滅点
化できる。
を、一度走査配線外の領域に引き出してからドレイン領
域まで延在させたものである。これにより、ＴＦＴ５０
が動作不良を起こした場合、このドレインの引き出し部
分に基板裏面からレーザー光を照射してドレインと信号
配線との接続を切断すれば、不良をおこした画素を滅点
化できる。
【００３２】尚、このドレインの引き出し部分は、走査
配線に関し図に示すようにソース側から引き出してもよ
く、反対に隣接する画素側に引き出しても良い。ところ
でこの引き出し領域は表示画素電極に近い部分に配置さ
れるので、引き出し領域と表示画素電極間の電界の影響
で液晶の配向が乱れた場合、この領域に近い表示画素電
極上の液晶の配向が乱されて表示に影響を与える可能性
がある。この影響は、隣接する領域で液晶の配向が異な
るために光が漏れる現象として観察される。この点につ
いて検討した結果、配向膜のラビング方向が、図中に矢
印で示すようにこの引き出し領域のある側から表示画素
電極の対角に向かって設定される場合には、全く表示に
影響がないことが分かった。この理由は、液晶分子がラ
ビングの終端に向かってプレチルトするため、ドレイン
と表示画素電極間の電界の影響を受けにくくなったため
と考えられる。
配線に関し図に示すようにソース側から引き出してもよ
く、反対に隣接する画素側に引き出しても良い。ところ
でこの引き出し領域は表示画素電極に近い部分に配置さ
れるので、引き出し領域と表示画素電極間の電界の影響
で液晶の配向が乱れた場合、この領域に近い表示画素電
極上の液晶の配向が乱されて表示に影響を与える可能性
がある。この影響は、隣接する領域で液晶の配向が異な
るために光が漏れる現象として観察される。この点につ
いて検討した結果、配向膜のラビング方向が、図中に矢
印で示すようにこの引き出し領域のある側から表示画素
電極の対角に向かって設定される場合には、全く表示に
影響がないことが分かった。この理由は、液晶分子がラ
ビングの終端に向かってプレチルトするため、ドレイン
と表示画素電極間の電界の影響を受けにくくなったため
と考えられる。
【００３３】また、上述したＴＦＴの光リークの影響
は、ＴＦＴの構造や液晶表示装置の駆動条件により左右
され、場合によっては図１のようにスリットを完全にド
レインで覆う必要はなく、例えば図８に示すようにスリ
ットを信号線に向かって延ばして、ドレインの一部が基
板の裏面側からみて走査配線から露出するようにしても
良い。この場合にも、画素欠陥が発生した場合は、ドレ
インの露出部分にレーザー照射して、欠陥画素を滅点化
すれば良い。ところで図８の構造では、場合によっては
光リークが大きくなる可能性がある。この場合、ドレイ
ン露出部とチャネル側方部でスリットを別々に形成する
ようにしても良いが、微細な孔を形成する技術が必要と
される。
は、ＴＦＴの構造や液晶表示装置の駆動条件により左右
され、場合によっては図１のようにスリットを完全にド
レインで覆う必要はなく、例えば図８に示すようにスリ
ットを信号線に向かって延ばして、ドレインの一部が基
板の裏面側からみて走査配線から露出するようにしても
良い。この場合にも、画素欠陥が発生した場合は、ドレ
インの露出部分にレーザー照射して、欠陥画素を滅点化
すれば良い。ところで図８の構造では、場合によっては
光リークが大きくなる可能性がある。この場合、ドレイ
ン露出部とチャネル側方部でスリットを別々に形成する
ようにしても良いが、微細な孔を形成する技術が必要と
される。
【００３４】尚図７の構造によれば、光リークが増大す
る恐れはなく、また比較的パターニングも容易である。
また図９に示すように、ソース及びドレインと表示画素
電極との積層順を逆にし、ＴＦＴ素子のソース部の最上
層を画素電極となるように形成しても良い。尚同図の構
造では、ソース、ドレイン及びこれと一体の信号配線と
その下層の半導体層とは同じフォトマスクを用いてパタ
ーニングされるため、同じ形状のパターンとなってい
る。この場合、工程数を削減することができる。
る恐れはなく、また比較的パターニングも容易である。
また図９に示すように、ソース及びドレインと表示画素
電極との積層順を逆にし、ＴＦＴ素子のソース部の最上
層を画素電極となるように形成しても良い。尚同図の構
造では、ソース、ドレイン及びこれと一体の信号配線と
その下層の半導体層とは同じフォトマスクを用いてパタ
ーニングされるため、同じ形状のパターンとなってい
る。この場合、工程数を削減することができる。
【００３５】またスリットの形状についても上記の実施
例に限るものではなく、例えば楕円形状など、任意の形
状で良い。以上説明した通り、上記実施例いずれの場合
においても、走査配線にスリットあるいは補助配線部分
を設けたことにより、走査配線の幅をチャネルの幅と関
係なく設定できる。このため所望のトランジスタ特性
と、走査配線の低抵抗化を両立することが可能となり、
アクティブマトリクス型液晶表示装置の表示性能を大幅
に向上させることができる。
例に限るものではなく、例えば楕円形状など、任意の形
状で良い。以上説明した通り、上記実施例いずれの場合
においても、走査配線にスリットあるいは補助配線部分
を設けたことにより、走査配線の幅をチャネルの幅と関
係なく設定できる。このため所望のトランジスタ特性
と、走査配線の低抵抗化を両立することが可能となり、
アクティブマトリクス型液晶表示装置の表示性能を大幅
に向上させることができる。
【００３６】
【発明の効果】本発明によれば、所望のトランジスタ特
性と、走査配線の低抵抗化を両立することが可能とな
り、アクティブマトリクス型液晶表示装置の表示性能を
大幅に向上させることが可能となる。
性と、走査配線の低抵抗化を両立することが可能とな
り、アクティブマトリクス型液晶表示装置の表示性能を
大幅に向上させることが可能となる。
【図１】本発明のアクティブマトリクス型液晶表示装置
の一実施例における一画素の平面図を示す。
の一実施例における一画素の平面図を示す。
【図２】図１の線Ａ−Ｂ−Ｃに沿った断面図を示す。
【図３】本発明のＴＦＴの変形例を示す。
【図４】本発明のＴＦＴの他の変形例を示す。
【図５】本発明のアクティブマトリクスの変形例におけ
る一画素の平面図を示す。
る一画素の平面図を示す。
【図６】本発明のアクティブマトリクス型液晶表示装置
の他の変形例における一画素の平面図を示す。
の他の変形例における一画素の平面図を示す。
【図７】本発明のアクティブマトリクス型液晶表示装置
のさらに他の変形例における一画素の平面図を示す。
のさらに他の変形例における一画素の平面図を示す。
【図８】本発明のアクティブマトリクス型液晶表示装置
のさらに他の変形例における一画素の平面図を示す。
のさらに他の変形例における一画素の平面図を示す。
【図９】本発明のアクティブマトリクス型液晶表示装置
のさらに他の変形例における一画素の平面図を示す。
のさらに他の変形例における一画素の平面図を示す。
２…走査配線 ７…スリット １０…ソース １１…ドレイン １２…信号配線 ５０…ＴＦＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 北沢 倫子 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 飯塚 哲也 神奈川県川崎市川崎区日進町７番地１ 東 芝電子エンジニアリング株式会社内
Claims (12)
- 【請求項１】 複数の走査配線および複数の信号配線
と、前記走査配線上にチャネルを有しかつ該チャネルの
長さ方向と前記走査配線の幅方向が概略平行となるよう
に前記走査配線と前記信号配線との交差部分に対応して
配置された薄膜トランジスタと、前記薄膜トランジスタ
に電気的に接続される画素容量とを具備し、 前記走査配線の前記チャネル側方に対応した位置にスリ
ットが形成されていることを特徴とするアクティブマト
リクス型液晶表示装置。 - 【請求項２】 前記薄膜トランジスタのドレインは前記
信号配線に接続され、ソースは前記画素容量に接続さ
れ、前記スリットは前記ドレインまたはソースの側の双
方または一方に対応して設けられていることを特徴とす
る請求項１記載のアクティブマトリクス型液晶表示装
置。 - 【請求項３】 前記スリットは前記チャネルの幅方向に
沿って列設された複数の開孔からなることを特徴とする
請求項１記載のアクティブマトリクス型液晶表示装置。 - 【請求項４】 前記スリットの設けられた側のドレイン
またはソースは遮光性金属からなり、かつ前記スリット
を覆って遮光するように配置されていることを特徴とす
る請求項２記載のアクティブマトリクス型液晶表示装
置。 - 【請求項５】 前記スリットは前記ドレインの側のみに
設けられていることを特徴とする請求項２記載のアクテ
ィブマトリクス型液晶表示装置。 - 【請求項６】 前記ドレインは前記走査配線と重ならな
い部分を有することを特徴とする請求項４記載のアクテ
ィブマトリクス型液晶表示装置。 - 【請求項７】 複数の走査配線および複数の信号配線
と、前記走査配線上にチャネルを有しかつ該チャネルの
長さ方向と前記走査配線の幅方向が概略平行となるよう
に前記走査配線と前記信号配線との交差部分に対応して
配置された薄膜トランジスタと、前記薄膜トランジスタ
に電気的に接続される画素容量とを具備し、 前記走査配線は前記チャネルの直下で該チャネルの長さ
に略一致した幅の幅狭部及び、該幅狭部の両端を結ぶ補
助配線部分を有することを特徴とするアクティブマトリ
クス型液晶表示装置。 - 【請求項８】 前記薄膜トランジスタのドレインは前記
信号配線に接続され、ソースは前記画素容量に接続さ
れ、前記補助配線部分は前記ドレインまたはソースの側
の双方または一方に対応して設けられていることを特徴
とする請求項７記載のアクティブマトリクス型液晶表示
装置。 - 【請求項９】 前記幅狭部はその両端部以外の領域で前
記補助配線部分との連結部を有することを特徴とする請
求項７記載のアクティブマトリクス型液晶表示装置。 - 【請求項１０】 前記補助配線部分の設けられた側のド
レインまたはソースは遮光性金属からなり、かつ前記補
助配線部分と前記幅狭部分との間隙を覆って遮光するよ
うに配置されていることを特徴とする請求項８記載のア
クティブマトリクス型液晶表示装置。 - 【請求項１１】 前記補助配線部分は前記ドレインの側
のみに設けられていることを特徴とする請求項８記載の
アクティブマトリクス型液晶表示装置。 - 【請求項１２】 前記ドレインは前記走査配線と重なら
ない部分を有することを特徴とする請求項１１記載のア
クティブマトリクス型液晶表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26383095A JPH0954343A (ja) | 1995-06-09 | 1995-10-12 | アクティブマトリクス型液晶表示装置 |
| TW085112346A TW463068B (en) | 1995-10-12 | 1996-10-09 | Liquid crystal display device |
| KR1019960045181A KR100257244B1 (ko) | 1995-10-12 | 1996-10-11 | 액정표시장치 |
| US08/729,510 US5835171A (en) | 1995-10-12 | 1996-10-11 | Liquid crystal display device comprises a plurality of TFTs with a desirable channel length which reduces the resistance of the scanning lines |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14230395 | 1995-06-09 | ||
| JP7-142303 | 1995-06-09 | ||
| JP26383095A JPH0954343A (ja) | 1995-06-09 | 1995-10-12 | アクティブマトリクス型液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0954343A true JPH0954343A (ja) | 1997-02-25 |
Family
ID=26474355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26383095A Pending JPH0954343A (ja) | 1995-06-09 | 1995-10-12 | アクティブマトリクス型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0954343A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000235190A (ja) * | 1999-02-12 | 2000-08-29 | Internatl Business Mach Corp <Ibm> | 液晶ディスプレイパネル及びその製造方法 |
| JP2007264608A (ja) * | 2006-03-28 | 2007-10-11 | Au Optronics Corp | 液晶ディスプレイ |
| US7514302B2 (en) | 2000-06-28 | 2009-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2009111412A (ja) * | 2008-11-28 | 2009-05-21 | Sakae Tanaka | 薄膜トランジスタ素子と表示装置 |
| US11609468B2 (en) | 2021-02-22 | 2023-03-21 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
-
1995
- 1995-10-12 JP JP26383095A patent/JPH0954343A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000235190A (ja) * | 1999-02-12 | 2000-08-29 | Internatl Business Mach Corp <Ibm> | 液晶ディスプレイパネル及びその製造方法 |
| US7514302B2 (en) | 2000-06-28 | 2009-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2007264608A (ja) * | 2006-03-28 | 2007-10-11 | Au Optronics Corp | 液晶ディスプレイ |
| JP4553318B2 (ja) * | 2006-03-28 | 2010-09-29 | 友達光電股▲ふん▼有限公司 | 液晶ディスプレイ |
| JP2009111412A (ja) * | 2008-11-28 | 2009-05-21 | Sakae Tanaka | 薄膜トランジスタ素子と表示装置 |
| US11609468B2 (en) | 2021-02-22 | 2023-03-21 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
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