JP2009080376A - 液晶表示装置 - Google Patents

Abstract

【課題】開口率の向上を図った液晶表示装置の提供。
【解決手段】第１、第２の基板間に液晶層を有する液晶表示装置であって、第１の基板は複数のゲート信号線と、ゲート信号線に交差するドレイン信号線と、マトリックス状に配置された複数の画素とを有し、各画素は薄膜トランジスタと、画素電極と、対向電極とからなり、第１の基板は、第１の基板側から順に、面状のパターンを有する透光性の対向電極と、第１の絶縁膜と、第２の絶縁膜と、対向電極に重畳する複数の線状の電極を有するパターンで構成した透光性の画素電極とが順次形成されており、第２の絶縁膜に形成されたスルーホールを通して画素電極に接続される薄膜トランジスタのソース電極が、遮光性の材料で構成されるとともに、第１の絶縁膜と第２の絶縁膜との間に配置され、画素電極の一方のゲート信号線側の端部の全長の８０％以上と重なるようにゲート信号線の走行方向に延在して形成されている。
【選択図】図１

Description

本発明は液晶表示装置に係り、特に、一方の基板上のそれぞれの画素に、該基板から、透光性の対向電極、絶縁膜、前記対向電極と重畳する複数の線状の電極からなる電極群を有する透光性の画素電極を順次備えた、アクティブ・マトリックス型の液晶表示装置に関する。

この種の液晶表示装置は、いわゆるＩＰＳ（In Plane Switching）型と称され、画素電極と対向電極との間に基板と平行な成分を一部にもつ電界によって液晶を挙動でき、これにより広視野角特性に優れたものとして知られている。

また、アクティブ・マトリックス型の液晶表示装置にあっては、マトリックス状に配置されたそれぞれの画素に薄膜トランジスタが備えられ、該薄膜トランジスタは画素選択用のスイッチング素子として機能させている。

すなわち、行方向に配列されるそれぞれの画素における薄膜トランジスタのゲート電極を共通のゲート信号線で接続させ、列方向に配列されるそれぞれの画素の画素電極は、当該薄膜トランジスタを介して、当該各画素に共通に形成されたドレイン信号線と接続させて構成している。

ゲート信号線に信号（走査信号）を供給することによって対応する行の画素を、それらの薄膜トランジスタをオンさせることにより選択し、各ドレイン信号線を通して前記各画素の画素電極に映像信号を供給するようにしている。

このような構成からなる液晶表示装置は、たとえば下記特許文献１に開示がなされている。
特開２００５−３００８２１号公報

このような構成の液晶表示装置は、その大型化の傾向にともない、さらなる画素の開口率の向上が望まれ、その実現が追求されている。

そして、本発明者等は、以下に示す理由によって、画素の開口率の向上を実現するに至った。

すなわち、上述した構成の液晶表示装置は、ゲート信号線へのゲート信号（電圧）の供給によって対応する薄膜トランジスタがオンした場合、このオンされた薄膜トランジスタを介して、ドレイン信号線の映像信号が画素電極ＰＸに印加されるが、該画素電極と前記ゲート信号線との間に電位差が生じ、その電位差に応じた電界が生じることになる。

この電界は、画素電極と対向電極との間に生じる電界と異なるノイズ成分の電界となるもので、この電界が生じる個所はたとえばブラックマトリックス（遮光膜）によって遮光し、該電界による液晶の光透過率の変化を目視できないようにするのが通常となっている。

しかし、前記画素電極と前記ゲート信号線との間に発生する電界（回り込み電界）は、その電気力線が液晶側に大きく盛り上がるようにして形成され、その盛り上がりに応じて遮光しなければならない領域が大きくなっていた。

このことは、前記画素電極と前記ゲート信号線との間に発生する電界の電気力線の液晶側への盛り上がりを抑制できれば、その抑制できた分だけ、遮光しなければならない領域を狭めることができ、画素の開口率を向上できることを意味する。

本発明の目的は、より開口率の向上を図った液晶表示装置を提供することにある。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。

（１）本発明による液晶表示装置は、たとえば、第１の基板と、第２の基板と、前記第１の基板と前記第２の基板との間に挟持された液晶層とを有する液晶表示装置であって、
前記第１の基板は、複数のゲート信号線と、前記複数のゲート信号線に交差するドレイン信号線と、マトリックス状に配置された複数の画素とを有し、
前記複数の画素の各画素は、薄膜トランジスタと、画素電極と、対向電極とを有し、
前記第１の基板は、前記第１の基板側から順に、透光性の前記対向電極と、第１の絶縁膜と、第２の絶縁膜と、透光性の前記画素電極とが順次形成されており、前記画素電極と前記対向電極との間の電位差によって発生する電界で前記液晶層を駆動し、
前記薄膜トランジスタは、前記ゲート信号線の一部で構成されたゲート電極と、前記ドレイン電極の一部で構成されたドレイン電極と、前記第２の絶縁膜に形成されたスルーホールを通して前記画素電極に接続されたソース電極とを有し、
前記対向電極は、面状のパターンを有し、
前記画素電極は、前記対向電極に重畳する複数の線状の電極を有するパターンで構成され、
前記ソース電極は、遮光性の材料で構成されているとともに、前記第１の絶縁膜と前記第２の絶縁膜との間に配置され、前記画素電極の一方の前記ゲート信号線側の端部の全長の８０％以上と重なるように前記ゲート信号線の走行方向に延在して形成されていることを特徴とする。

（２）本発明による液晶表示装置は、たとえば、（１）の構成を前提とし、前記ソース電極の一部は、前記ゲート信号線と前記画素電極との間に発生する回り込み電界を低減する電界制御電極を構成することを特徴とする。

（３）本発明による液晶表示装置は、たとえば、（２）の構成を前提とし、前記電界制御電極は、その延在方向の一部において、前記画素電極との電気的接続を図る前記ソース電極のパッド部を含むことを特徴とする。

なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。

このように構成した液晶表示装置は、より開口率の向上を図ることができるようになる。

以下、本発明による液晶表示装置の実施例を図面を用いて説明する。

〈全体の構成〉
図２は、本発明による液晶表示装置の一実施例を示した全体構成図である。

図２において、液晶表示装置は、平行に配置される一対のたとえばガラスからなる基板ＳＵＢ１、ＳＵＢ２を外囲器とし、該基板ＳＵＢ１、ＳＵＢ２の間には液晶（図示せず）が挟持されている。

該液晶は、基板ＳＵＢ１に対する基板ＳＵＢ２の固定を兼ねるシール材ＳＬによって封入され、該シール材ＳＬによって囲まれた領域は液晶表示領域ＡＲを構成している。

たとえば基板ＳＵＢ１は、基板ＳＵＢ２と比較して、その面積が大きく形成され、図中左側辺部および上側辺部において、前記基板ＳＵＢ２から露出された領域を有する。

基板ＳＵＢ１の左側辺部の前記領域には複数の並設された半導体装置ＳＣＮ（Ｖ）が搭載され、基板ＳＵＢ１の前記上側辺部の領域には複数の並設された半導体装置ＳＣＮ（Ｈｅ）が搭載されている。複数の前記半導体装置ＳＣＮ（Ｖ）は走査信号駆動回路を構成し、後述のゲート信号線ＧＬに接続され、複数の前記半導体装置ＳＣＮ（Ｈｅ）は映像信号駆動回路を構成し、後述のドレイン信号線ＤＬに接続されるようになっている。

基板ＳＵＢ１の液晶側の面であって液晶表示領域ＡＲ内には、図中ｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬが、また、図ｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬが形成されている。

隣接する一対のゲート信号線ＧＬと隣接する一対のドレイン信号線ＤＬで囲まれる矩形状の領域は画素が形成される領域を構成し、これにより、各画素は液晶表示領域ＡＲ内においてマトリックス状に配置されるようになる。

前記各ゲート信号線ＧＬは、その左側端部がシール材ＳＬを越えて液晶表示領域ＡＲの外側にまで延在され、近接する前記半導体装置ＳＣＮ（Ｖ）の出力端子に接続され、該半導体装置ＳＣＮ（Ｖ）によって走査信号（電圧）が供給されるようになっている。

前記各ドレイン信号線ＤＬは、その上側端部がシール材ＳＬを越えて液晶表示領域ＡＲの外側にまで延在され、近接する前記半導体装置ＳＣＮ（Ｈｅ）の出力端子に接続され、該半導体装置ＳＣＮ（Ｈｅ）によって映像信号（電圧）が供給されるようになっている。

前記画素は、たとえば図中丸枠Ｐの拡大図である丸枠Ｐ'に示すように、ゲート信号線ＧＬからの走査信号によってオンされる薄膜トランジスタＴＦＴと、このオンされた薄膜トランジスタＴＦＴを介してドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸと、基準電圧が印加されて前記画素電極ＰＸとの間の電位差によって電界を生じせしめる対向電極ＣＴが備えられている。画素電極ＰＸと対向電極ＣＴはともに同じ基板ＳＵＢ１に形成されており、前記電界は基板ＳＵＢ１の表面と平行な電界成分を一部に含むもので、このような電界によって液晶の分子を挙動させるものを横電界方式と称されている。

なお、前記対向電極ＣＴはたとえばゲート信号線ＧＬと平行に配置される対向電圧信号線ＣＬを通して基準電圧が印加されるようになっており、該対向電圧信号線ＣＬは前記シール材ＳＬを越えて延在され、基板ＳＵＢ１面に形成された対向電圧端子ＣＴＭに接続されている。

上述した実施例では、前記走査信号駆動回路Ｖ、映像信号駆動回路Ｈｅは基板ＳＵＢ１に搭載させて構成したものである。しかし、これに限定されず、いわゆるテープキャリア方式で構成した半導体装置（フレキシブル基板に半導体チップが搭載されている半導体装置）を前記基板ＳＵＢ１と図示しないプリント基板との間に跨って配置させるように構成してもよい。

〈画素の構成〉
図３は、前記液晶表示パネルＰＮＬの基板ＳＵＢ１側において、マトリックス状に配置されたそれぞれの画素のうちの一つの画素の一実施例を示した平面図である。これにより、図１に示す当該画素に対し上下および左右のそれぞれに配置される各画素は、当該画素と同様の構成となっている。また、図４は、図３のIV−IV線における断面図を示している。

まず、基板ＳＵＢ１の液晶側の面（表面）には、ゲート信号線ＧＬおよび対向電圧信号線ＣＬが比較的大きな距離を有して平行に形成されている。

ゲート信号線ＧＬと対向電圧信号線ＣＬの間の領域には、たとえばＩＴＯ（Indium-Tin-Oxide）の透明導電材料からなる対向電極ＣＴが形成されている。該対向電極ＣＴは、その対向電圧信号線ＣＬ側の辺部において該対向電圧信号線ＣＬに重畳されて形成され、これにより、該対向電圧信号線ＣＬと電気的に接続されて形成されている。対向電極ＣＴは、画素の８０％以上の領域を占めるような面状のパターンを有している。

そして、基板ＳＵＢ１の表面には、前記ゲート信号線ＧＬ、対向電圧信号線ＣＬ、および対向電極ＣＴをも被うようにして絶縁膜ＧＩ（図４参照）が形成されている。この絶縁膜ＧＩは、後述の薄膜トランジスタＴＦＴの形成領域において該薄膜トランジスタＴＦＴのゲート絶縁膜として機能するもので、それに応じて膜厚等が設定されるようになっている。

前記絶縁膜ＧＩの上面であって、前記ゲート信号線ＧＬの一部と重畳する個所に、たとえばアモルファスシリコンからなる非晶質の半導体層ＡＳが形成されている。この半導体層ＡＳは前記薄膜トランジスタＴＦＴの半導体層となるものである。

また、前記半導体層ＡＳの形成と同時に形成される半導体層ＡＳ'がゲート信号線ＧＬおよび対向電圧信号線ＣＬと後述のドレイン信号線ＤＬとの交差部に形成されている。この半導体層ＡＳ'は、前記絶縁膜ＧＩとともにゲート電極ＧＬおよび対向電圧信号線ＣＬと前記ドレイン信号線ＤＬとの間の層間絶縁膜として機能させるためである。

そして、図中ｙ方向に伸張してドレイン信号線ＤＬが形成され、このドレイン信号線ＤＬはゲート信号線ＧＬとの交差部の一部において前記薄膜トランジスタＴＦＴの形成領域側に延在され、この延在部は前記半導体層ＡＳの上面にまで及んで該薄膜トランジスタＴＦＴのドレイン電極ＤＴを構成するようになっている。

また、該ドレイン信号線ＤＬおよびドレイン電極ＤＴと同時に形成される前記薄膜トランジスタＴＦＴのソース電極ＳＴが、前記半導体層ＡＳ上にて前記ドレイン電極ＤＴと対向し、かつ、該半導体層ＡＳ上から該半導体層ＡＳが形成されていない領域に至って延在され、この延在部は画素領域側にまで及んでパッド部ＰＤを構成するようになっている。尚、このパッド部ＰＤもソース電極ＳＴの一部を構成する。このパッド部ＰＤは後述の画素電極ＰＸと電気的および物理的に接続される箇所となるもので、たとえば前記ソース電極ＳＴの一部である半導体層ＡＳと重畳する部分よりも幅の広い大きな面積で形成されている。

ここで、この実施例において、前記パッド部ＰＤには、該パッド部ＰＤと一体に電界制御電極ＥＦＣが備えられている。すなわち、この電界制御電極ＥＦＣもソース電極ＳＴの一部を構成する。この電界制御電極ＥＦＣは、前記ゲート信号線ＧＬに近接して配置され、前記パッド部ＰＤから該ゲート信号線ＧＬと平行に延在するように形成されている。この電界制御電極ＥＦＣの構成および機能については後に詳述する。

前記ドレイン電極ＤＴは、たとえば、前記ソース電極ＳＴの先端部を囲むように円弧状パターンとして形成され、該薄膜トランジスタＴＦＴのチャネル幅を大きく構成するようになっている。

なお、前記半導体層ＡＳは、それを絶縁膜ＧＩ上に形成する際に、たとえば、その表面に高濃度の不純物がドープされて形成され、たとえば、前記ドレイン電極ＤＴおよびソース電極ＳＴをパターニングして形成した後に、該ドレイン電極ＤＴおよびソース電極ＳＴをマスクとして、該ドレイン電極ＤＴおよびソース電極ＳＴの形成領域以外の領域に形成された高濃度の不純物層をエッチングするようにしている。半導体層ＡＳとドレイン電極ＤＴとの間、および、半導体層ＡＳとソース電極ＳＴとの間のそれぞれに、高濃度の不純物層（図示せず）を残存させ、この不純物層をオーミックコンタクト層として形成するためである。

このようにすることにより、前記薄膜トランジスタＴＦＴは、ゲート信号線ＧＬの一部をゲート電極としたいわゆる逆スタガ構造のＭＩＳ（Metal Insulator Semiconductor）型のトランジスタが構成されることになる。

なお、ＭＩＳ型のトランジスタにあっては、そのバイアスの印加によってドレイン電極ＤＴとソース電極ＳＴが入れ替わるように駆動するが、この明細書の説明にあっては、便宜上、ドレイン信号線ＤＬと接続される側をドレイン電極ＤＴ、画素電極ＰＸと接続される側をソース電極ＳＴと称している。

基板ＳＵＢ１の表面には、前記薄膜トランジスタＴＦＴをも被って絶縁膜からなる保護膜ＰＡＳ（図４参照）が形成されている。この保護膜ＰＡＳは、該薄膜トランジスタＴＦＴを液晶との直接の接触を回避させるために設けられている。また、この保護膜ＰＡＳは、前記対向電極ＣＴと後述の画素電極ＰＸとの間に介在して設けられ、前記絶縁膜ＧＩとともに、該対向電極ＣＴと画素電極ＰＸとの間に設けられた容量素子の誘電体膜としても機能するようになっている。

前記保護膜ＰＡＳの上面には、画素電極ＰＸが形成されている。この画素電極ＰＸは、たとえばＩＴＯ（Indium-Tin-Oxide）等の透明導電膜からなり、その外輪郭は前記対向電極ＣＴの外輪郭とほぼ一致するようにして形成されている。

そして、該画素電極ＰＸには、複数のスリットＳＴがたとえばゲート信号線ＧＬの走行方向に対して若干の角度を有して形成され、その長手方向と交差する方向に並設されて形成されている。これにより、該画素電極ＰＸは、両端が互いに接続された多数の帯状の線状の電極からなる電極群を有するようにして形成されている。尚、複数の線状の電極の両端ではなく一端側だけを互いに接続するようにしても良い。

画素電極ＰＸの線状の電極は、画素の領域をたとえば図中上下に２分割させた一方の領域において、たとえばゲート信号線ＧＬの走行方向に対して＋角度方向に延在するように形成され、他方の領域には−角度方向に延在するようにして形成されている。いわゆるマルチドメイン方式を採用するもので、１画素内における画素電極ＰＸに設けたスリットＳＴの方向（画素電極ＰＸの電極群の方向）が単一である場合、観る方向により色つきが生じる不都合を解消した構成となっている。

このように形成された画素電極ＰＸは、薄膜トランジスタＴＦＴに近接する部分において、前記保護膜ＰＡＳに形成されたスルーホールＴＨ（図４参照）を通して該薄膜トランジスタＴＦＴのソース電極ＳＴの前記パッド部ＰＤに電気的に接続されるようになっている。

また、前記基板ＳＵＢ１の表面には、画素電極ＰＸをも被って配向膜ＯＲＩ１（図４参照）が形成され、この配向膜ＯＲＩ１によって該配向膜ＯＲＩ１と直接に接触する液晶の分子の初期配向方向を設定するようになっている。

上述した実施例では、半導体層ＡＳ、ＡＳ'としてアモルファスシリコンを用いたものであるが、これに限定されることはなく、たとえばポリシリコン等であってもよい。

〈電界制御電極ＥＦＣ〉
図１（ａ）は、図３に示す画素の構成のうち前記電界制御電極ＥＦＣとこの電界制御電極ＥＦＣの近傍における構成を拡大して示した図である。図１（ａ）のｂ−ｂ線における断面図を図１（ｂ）に示している。

図１（ａ）において、まず、基板ＳＵＢ１の上面の図中のゲート信号線ＧＬより下側の画素の領域には、まず、対向電極ＣＴがその上側の辺部（端部）を前記ゲート信号線ＧＬに近接かつ平行させて形成されている。

そして、前記対向電極ＣＴを被って形成される絶縁膜ＧＩ（図１（ｂ）参照）の上面に、電界制御電極ＥＦＣが前記ゲート信号線ＧＬに近接かつ平行させて形成されている。尚、図１では、電界制御電極ＥＦＣを対向電極ＣＴの上側の辺部（端部）と重ねていない例を示している。しかしながら、これに限定されず、電界制御電極ＥＦＣを対向電極ＣＴの上側の辺部（端部）と重ねても良い。

なお、前記ゲート信号線ＧＬの一部には薄膜トランジスタＴＦＴが重畳して形成され、そのソース電極ＳＴは、前記半導体層ＡＳの形成されていない領域に至って画素領域の部分にまで延在され、この延在部は比較的大きな面積（ソース電極ＳＴが半導体層ＡＳと重なる部分よりも大きな面積）を有するパッド部ＰＤを構成するようになっている。

このパッド部ＰＤには前記電界制御電極ＥＦＣが該パッド部ＰＤと同材料で該パッド部ＰＤと一体的に形成されていることは上述した通りである。

そして、前記電界制御電極ＥＦＣは、前記パッド部ＰＤのうちゲート信号線ＧＬに近接する側において該パッド部ＰＤと一体に形成され、これにより前記電界制御電極ＥＦＣをできるだけゲート信号線ＧＬに近接して配置させるようにしている。後述の説明で明らかとなるように、画素の実質的な開口率をできるだけ向上させるためである。

このような構成とすることにより、前記電界制御電極ＥＦＣは、ソース電極ＳＴのパッド部ＰＤとともに、ゲート信号線ＧＬの走行方向において、前記パッド部ＰＤとともに、画素領域のゲート信号線ＧＬの走行方向における長さのほぼ大部分（８０％以上）を占めて形成されることになる。

なお、前記パッド部ＰＤは、後述の説明からも明らかとなるように、本実施例で備えられる電界制御電極ＥＦＣと同じ作用、機能を有することから、この明細書では、前記電界制御電極ＥＦＣとパッド部ＰＤの一体構成を電界制御電極として把握する場合がある。

ソース電極（パッド部ＰＤ、電界制御電極ＰＤを含む）は遮光性の材料（例えば金属膜）で構成されているので、遮光膜の役割も果たす。

そして、前記電界制御電極ＥＦＣをも被って形成される前記保護膜ＰＡＳの上面に画素電極ＰＸがその上側の辺部（端部）ＰＳＤを前記ゲート信号線ＧＬに近接かつ平行させて形成されている。

ここで、ソース電極（パッド部ＰＤ、電界制御電極ＰＤを含む）は、画素電極ＰＸの一方のゲート信号線ＧＬ側の辺部（端部）ＰＳＤの全長の８０％以上と重なるようにすることが望ましい。

このような構成において、図中の薄膜トランジスタＴＦＴがゲート信号線ＧＬのゲート信号（電圧）の供給によってオンした場合、ドレイン信号線ＤＬの映像信号が該薄膜トランジスタＴＦＴを介して画素電極ＰＸに印加され、前記ゲート信号線ＧＬと画素電極ＰＸとの間に生じる電位差に応じて電界が生じるようになる。この電界は、画素電極ＰＸと対向電極ＣＴとの間に生じる電界と異なるノイズ成分の電界となるものである。

この場合、該電界（回り込み電界）が前記ゲート信号線ＧＬと画素電極ＰＸの間のみに発生する場合、該電界における図中の電気力線ＥＰＬは基板ＳＵＢ２側に大きく盛り上るようにして形成されるようになるが、該電界は、前記ゲート信号線ＧＬと画素電極ＰＸの間のみならず、前記ゲート信号線ＧＬと前記電界制御電極ＥＦＣとの間にも発生するようになり、上述した電気力線ＥＰＬの大きな盛り上がり（回り込み電界）は大幅に抑制（低減）されるようになる。これによって、回り込み電界によって発生する画素電極ＰＸとゲート信号線ＧＬとの間の光漏れの強度を低減することができる。また、回り込み電界による光漏れが発生する領域の面積も小さくすることが可能である。

ちなみに、図５（ａ）、（ｂ）は、図１（ａ）、（ｂ）と対応した図で、本実施例で示したような前記電界制御電極ＥＦＣが形成されていない従来の構成を示す図である。図５（ｂ）において、ゲート信号線ＧＬと画素電極ＰＸとの間のみに発生する電界は、電気力線ＥＰＬが対向する他の基板ＳＵＢ２側に大きく盛り上るようにして形成されるようになっている。

これに対して、図１（ｂ）では、ゲート信号線ＧＬと画素電極ＰＸとの間に発生する電界の他に、前記ゲート信号線ＧＬと前記電界制御電極ＥＦＣとの間にも電界が発生される。電位差が同じ場合、それらの間に生じる電気力線ＥＰＬの数は等しいことから、後者の電界は前者の電気力線ＥＰＬの盛り上がりを抑制させるようになる。

このように、電界制御電極ＥＦＣを設けることによってゲート信号線ＧＬと画素電極ＰＸとの間の電気力線ＥＰＬの盛り上がりを抑制できる場合、その電界による液晶の挙動をゲート信号線ＧＬ上とそれから僅かに離れた画素電極ＰＸの上側の辺部（端部）ＰＳＤとの間の領域に制限でき、それ以上に画素電極ＰＸの中央部側に及ぶことを回避できるようになる。

このことから、画素電極ＰＸ上においてノイズ電界によって影響を受ける領域を狭めることができ、これによって光漏れを遮光すべき領域（例えば基板ＳＵＢ１に対向する基板ＳＵＢ２に設けられたブラックマトリックス（遮光膜）の形成領域）が減るため、画素の開口率を向上させることができる。

なお、既に説明した通り、ソース電極（パッド部ＰＤ、電界制御電極ＰＤを含む）が、画素電極ＰＸの一方のゲート信号線ＧＬ側の辺部（端部）ＰＳＤの全長の８０％以上と重なるようにすることによって充分な効果が得られることが実験によって確かめられている。

〈ブラックマトリックス〉
ブラックマトリックスは、たとえば前記基板ＳＵＢ１と液晶を介して対向配置される基板ＳＵＢ２の液晶側の面に形成され、当該画素領域に対し、たとえば上下左右のそれぞれ隣接する画素領域を画するようにして形成される遮光膜である。尚、ドレイン信号線ＤＬに平行な方向（ｙ方向）についてはブラックマトリックスの形成を省略しても良い。

図１および図３に示す画素では、前記ブラックマトリックスＢＭは、たとえば、太線で示す箇所を開口部とし、ゲート信号線ＧＬ、対向電極信号線ＣＬ、およびドレイン信号線ＤＬを被うようにして形成されている。

このことから、画素の実質的な開口率は前記ブラックマトリックスＢＭの開口部の面積の大きさに影響されることになる。

図６（ａ）は、図１（ｂ）に示した図に前記基板ＳＵＢ２（ブラックマトリックスＢＭを備える）をも含めて示した断面図である。また、比較のため、図５（ｂ）に示した図に基板ＳＵＢ２（ブラックマトリックスＢＭを備える）をも含めて示した断面図を図６（ｂ）に示している。なお、図６（ａ）、（ｂ）はいずれも液晶と当接して配置される配向膜の描画を省略している。

図６（ａ）に示すように、ゲート信号線ＧＬの上方に配置されるブラックマトリックスＢＭは、画素電極ＰＸが形成される側に幅（図中ｙ方向の幅）を大きくするように形成され、該ブラックマトリックスＢＭが、該画素電極ＰＸの前記ゲート信号線ＧＬの側の辺部（端部）ＰＳＤに重畳するに至るまで形成されている。

ゲート信号線ＧＬと画素電極ＰＸとの間に発生する電界（回り込み電界）による液晶の分子の挙動によって生じる光漏れを遮光するためである。

この場合、画素電極ＰＸの前記辺部（端部）ＰＳＤの下方には前記電界制御電極ＥＦＣが形成されており、前記ブラックマトリックスＢＭは、たとえば、その幅が前記電界制御電極ＥＦＣを被う程度に設定されており、該幅の端辺ＳＤは該電界制御電極ＥＦＣの対応する端辺ＳＤ'と図中ｙ方向においてほぼ同位置となっている。

ここで、ブラックマトリックスＢＭの前記端辺ＳＤの位置は厳格なものではなく、前記電界制御電極ＥＦＣの対応する端辺ＳＤ'よりも手前側（ゲート信号線ＧＬの中心軸側）に位置づけられていても、あるいは、それとは反対側に該端辺ＳＤ'を越えて位置づけられていてもよい。

電界制御電極ＥＦＣは遮光性の材料で形成されているため、基板ＳＵＢ１と基板ＳＵＢ２との間で位置合わせずれが生じた場合でも十分な遮光が可能である。したがって、ブラックマトリックスＢＭの幅を小さく形成することが可能になる。

前記電界制御電極ＥＦＣを形成することによって、ゲート信号線ＧＬと画素電極ＰＸとの間に発生する電界の電気力線ＥＰＬの大きな盛り上がりを抑制でき、これにより、ゲート信号線ＧＬと画素電極ＰＸの該ゲート信号線ＧＬ側の辺部（端部）ＰＳＤとを被うブラックマトリックスＢＭの幅を従来よりも大幅に小さくでき、それに応じて該ブラックマトリックスＢＭの開口（図中ＯＰで示す）を大きくできる。このため、画素の実質的な開口率を向上させることができる。

なお、図６（ａ）は、前記ブラックマトリックスＢＭの開口部にカラーフィルタＦＩＬが形成されていることを示している。

図６（ｂ)は、従来の構成の一例で、図６（ａ）と対応づけて描いている。図６（ｂ）は、図６（ａ）との位置的な比較を容易にするため、各図に示されるゲート信号線ＧＬ、画素電極ＰＸ等を図中ｙ軸上に揃えて描いている。

図６（ｂ）では、本実施例で示した電界制御電極ＥＦＣを備えていない構成となっているため、ゲート信号線ＧＬからの電界による電気力線ＥＰＬが画素電極ＰＸのみに終端するようになり、該電気力線ＥＰＬは基板ＳＵＢ２側に大きな盛り上がりを有するように分布される。

このような電気力線ＥＰＬの分布は、その電界が画素電極ＰＸの前記ゲート信号線ＧＬ側の辺部（端部）ＰＳＤのみに留まらず、さらに画素電極ＰＸの中心側に及んで発生することになる。

このため、このように電界が発生する部分を被うようにしてブラックマトリックスＢＭを形成しなければならないことから、該ブラックマトリックスＢＭの開口（図中ＯＰ'で示す）が小さくなってしまうのを免れ得ない。

しかも、基板ＳＵＢ１と基板ＳＵＢ２との間で位置合わせずれが生じた場合でも十分な遮光を可能とするためには、ブラックマトリックスＢＭの幅を位置合わせずれに対するマージン分だけ大きく形成する必要があり、その分だけさらにブラックマトリックスＢＭの開口ＯＰ'が小さくなってしまう。

上述した実施例では、図３に示されるように、画素電極ＰＸにおける複数の線状の電極が、その長手方向においてゲート信号線ＧＬの走行方向と若干の角度を有して配置させたものとなっている。しかし、これに限らず、複数の線状の電極がたとえばドレイン信号線ＤＬの走行方向（図中ｙ方向）と平行に配置されたものであってもよい。

この場合にあっても、画素電極ＰＸにおける複数の線状の電極は、そのゲート信号線ＧＬ側の端部において共通に接続されるように構成される。薄膜トランジスタＴＦＴのソース電極ＳＴのパッド部ＰＤがゲート信号線ＧＬの近傍に配置され、前記複数の線状の電極は該パッド部ＰＤと電気的に接続させなければならないからである。このため、前記画素電極ＰＸは、ゲート信号線ＧＬの側において、図１に示す辺部（端部）ＰＳＤを有し、本発明をそのまま適用できるからである。

尚、本発明の液晶表示装置は透過型の液晶表示装置であり、その背面側にバックライトを備えていることが望ましい。

上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。

本発明による液晶表示装置の一実施例を示す画素の要部構成図である。 本発明による液晶表示装置の一実施例を示す全体構成図である。 本発明による液晶表示装置の一実施例を示す画素の全体構成図である。 図３のIV−IV線における断面図である。 従来の液晶表示装置の一例を示す要部構成図で、図１と対応して描いた図である。 本発明による液晶表示装置の効果を示す説明図である。

符号の説明

ＳＵＢ１、ＳＵＢ２……基板、ＳＬ……シール材、ＡＲ……液晶表示領域、ＳＣＮ（Ｖ）……半導体装置（走査信号駆動回路）、ＳＣＮ（Ｈｅ）……半導体装置（映像信号駆動回路）、ＧＬ……ゲート信号線、ＤＬ……ドレイン信号線、ＣＬ……対向電圧信号線、ＴＦＴ……薄膜トランジスタ、ＤＴ……ドレイン電極、ＳＴ……ソース電極、ＰＤ……パッド部、ＰＸ……画素電極、ＣＴ……対向電極、ＥＦＣ……電界制御電極、ＧＩ……絶縁膜、ＰＡＳ……保護膜、ＯＲＩ１……配向膜、ＢＭ……ブラックマトリックス、ＦＩＬ……カラーフィルタ。

Claims (3)

1. 第１の基板と、第２の基板と、前記第１の基板と前記第２の基板との間に挟持された液晶層とを有する液晶表示装置であって、
   前記第１の基板は、複数のゲート信号線と、前記複数のゲート信号線に交差するドレイン信号線と、マトリックス状に配置された複数の画素とを有し、
   前記複数の画素の各画素は、薄膜トランジスタと、画素電極と、対向電極とを有し、
   前記第１の基板は、前記第１の基板側から順に、透光性の前記対向電極と、第１の絶縁膜と、第２の絶縁膜と、透光性の前記画素電極とが順次形成されており、前記画素電極と前記対向電極との間の電位差によって発生する電界で前記液晶層を駆動し、
   前記薄膜トランジスタは、前記ゲート信号線の一部で構成されたゲート電極と、前記ドレイン電極の一部で構成されたドレイン電極と、前記第２の絶縁膜に形成されたスルーホールを通して前記画素電極に接続されたソース電極とを有し、
   前記対向電極は、面状のパターンを有し、
   前記画素電極は、前記対向電極に重畳する複数の線状の電極を有するパターンで構成され、
   前記ソース電極は、遮光性の材料で構成されているとともに、前記第１の絶縁膜と前記第２の絶縁膜との間に配置され、前記画素電極の一方の前記ゲート信号線側の端部の全長の８０％以上と重なるように前記ゲート信号線の走行方向に延在して形成されていることを特徴とする液晶表示装置。
2. 前記ソース電極の一部は、前記ゲート信号線と前記画素電極との間に発生する回り込み電界を低減する電界制御電極を構成することを特徴とする請求項１に記載の液晶表示装置。
3. 前記電界制御電極は、その延在方向の一部において、前記画素電極との電気的接続を図る前記ソース電極のパッド部を含むことを特徴とする請求項２に記載の液晶表示装置。

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