JP5162232B2

JP5162232B2 - 表示装置

Info

Publication number: JP5162232B2
Application number: JP2007336032A
Authority: JP
Inventors: 秀孝箱田
Original assignee: Panasonic Liquid Crystal Display Co Ltd
Current assignee: Panasonic Liquid Crystal Display Co Ltd
Priority date: 2007-12-27
Filing date: 2007-12-27
Publication date: 2013-03-13
Anticipated expiration: 2027-12-27
Also published as: JP2009157153A

Description

本発明は表示装置に係り、特に、アクティブ・マトリックス型の表示装置に関する。

アクティブ・マトリックス型の表示装置は、マトリックス状に配置された各画素において、行方向に配列された各画素に共通の信号線（ゲート信号線）を通して走査信号を供給することにより、それらの画素を列方向に順次選択し、その選択のタイミングに合わせ、列方向に配列された各画素に共通の信号線（ドレイン信号線）を通して映像信号を供給するように構成されている。

このため、各画素には、前記走査信号の供給によって、ドレイン信号線からの映像信号を当該画素（画素電極）に取り込むためのスイッチング素子としての薄膜トランジスタを備える。

前記薄膜トランジスタにおいて、ドレイン電極とソース電極の短絡、ドレイン電極とゲート電極の短絡、あるいはソース電極とゲート電極の短絡等が生じている場合、当該画素に表示欠陥を生じさせることになる。

このため、欠陥対策を施した構造として、一画素ごとに複数の薄膜トランジスタを備えたものが知られている。

このような構成において、前記複数の薄膜トランジスタのうち、たとえば一つの薄膜トランジスタに短絡等が原因の表示欠陥が生じた場合、当該薄膜トランジスタをレーザ光の照射によって切り離し、当該画素の表示欠陥を目立たなくする欠陥修正法が行われる。

このような技術は、たとえば下記特許文献１に開示がなされている。
特開平５−３４１３１６号公報

しかし、前記特許文献１に開示された表示装置は、ゲート信号線から画素領域内に突出させたゲート電極上に複数の薄膜トランジスタを形成しているため、画素のパターンサイズの縮小化に制約が伴うことになる。換言すれば、表示装置が高精細化するほど、複数の薄膜トランジスタを備えることが困難になってしまうことになる。

また、高精細の表示装置において、一つの画素に複数の薄膜トランジスタを備えた場合、その数に応じて、各薄膜トランジスタを小型化せざるを得なくなる。

このため、それぞれの薄膜トランジスタの特性の向上に制約が伴うことになる。すなわち、薄膜トランジスタのチャネル幅をＷ、チャネル長をＬとした場合、該薄膜トランジスタの特性はＷ／Ｌによって表わされ、小型の薄膜トランジスタでは前記チャネル幅を充分に確保できず、Ｗ／Ｌの値を大きくすることができないからである。

本発明の目的は、特性の良好な薄膜トランジスタを備え、この薄膜トランジスタが原因で表示欠陥を生じた場合でも、容易に修正可能な表示装置を提供することにある。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。

本発明による表示装置は、たとえば、基板上に、複数のゲート信号線と複数のドレイン信号線を有し、当該ゲート信号線とドレイン信号線によって定義される画素領域に、薄膜トランジスタと画素電極と前記画素電極と対向する対向電極を備えた表示装置において、前記薄膜トランジスタは、前記ゲート信号線に重畳する位置に形成された半導体層と、前記ドレイン信号線に接続されるドレイン電極と、前記画素電極に接続されるソース電極を備えて構成され、前記ドレイン電極とソース電極は、それぞれ複数に分岐され、前記半導体層上で交互に配置され、前記ソース電極は、前記画素電極側に前記ゲート信号線の形成領域を越え、かつ、前記画素電極とも、前記対向電極とも重畳しない領域を持つように引き出され、前記ドレイン電極は、前記ソース電極と反対側に前記ゲート信号線の形成領域を越えて引き出されていることを特徴とする。

なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。

このように構成した表示装置は、特性の良好な薄膜トランジスタを備え、この薄膜トランジスタが原因で表示欠陥を生じた場合でも、容易に修正を行うことができる。

以下、図面を用い、本発明による表示装置の実施例として液晶表示装置を例に挙げて説明する。

〈全体の構成〉
図２は、本発明による液晶表示装置の一実施例を示す概略平面図である。

図２において、液晶表示装置は、互いに対向して配置される一対のたとえばガラスからなる基板ＳＵＢ１、基板ＳＵＢ２を外囲器とし、該基板ＳＵＢ１、基板ＳＵＢ２の間には液晶（図示せず）が挟持されている。

該液晶は基板ＳＵＢ１に対する基板ＳＵＢ２の固定を兼ねるシール材ＳＬによって封入され、該シール材ＳＬによって囲まれた領域は液晶表示領域ＡＲを構成している。

基板ＳＵＢ１は、基板ＳＵＢ２と比較して、その面積が大きく形成され、たとえば図中左側辺部および上側辺部において、基板ＳＵＢ２から露出された領域を有する。

基板ＳＵＢ１の左側辺部の露出領域には、走査信号駆動回路からなる複数の並設された半導体装置ＳＣＮ（Ｖ）の一辺が接続され、これら各半導体装置ＳＣＮ（Ｖ）は後述のゲート信号線ＧＬに接続されるようになっている。

また、基板ＳＵＢ１の上側辺部の露出領域には、映像信号駆動回路からなる複数の並設された半導体装置ＳＣＮ（Ｈｅ）の一辺が接続され、これら各半導体装置ＳＣＮ（Ｈｅ）は後述のドレイン信号線ＤＬに接続されるようになっている。

前記半導体装置ＳＣＮ（Ｖ）、ＳＣＮ（Ｈｅ）は、それぞれ、いわゆるテープキャリア方式によって構成され、フレキシブル基板ＦＢに半導体チップＣＨが搭載されている。該フレキシブル基板ＦＢには、前記半導体チップＣＨに入力信号を入力するための配線、および前記半導体チップＣＨからの出力信号を前記基板ＳＵＢ１に出力するための配線が形成されている。

映像信号駆動回路を構成する前記半導体装置ＳＣＮ（Ｈｅ）は、前記基板ＳＵＢ１と接続される辺と対向する他の辺においてプリント基板ＰＣＢに接続され、該プリント基板ＰＣＢ側から入力信号が前記半導体装置ＳＣＮ（Ｈｅ）に対して入力されるようになっている。

なお、走査信号駆動回路を構成する前記半導体装置ＳＣＮ（Ｖ）は、その入力信号が前記プリント基板ＰＣＢおよび基板ＳＵＢ１に形成された配線（図示せず）を介して入力されるように構成され、前記プリント基板ＰＣＢに相当する基板と接続されていない構成となっている。

基板ＳＵＢ１の液晶側の面には、図中ｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬが、また、図中y方向に延在しｘ方向に並設されるドレイン信号線ＤＬが形成されている。

隣接する一対のゲート信号線ＧＬと隣接する一対のドレイン信号線ＤＬで囲まれる矩形状の領域は画素が形成される領域を構成し、これにより、各画素は液晶表示領域ＡＲ内においてマトリックス状に配置されるようになっている。

前記各ゲート信号線ＧＬは、その左側端部がシール材ＳＬを越えて液晶表示領域ＡＲの外側にまで延在され、前記半導体装置ＳＣＮ（Ｖ）の出力端子に接続され、該半導体装置ＳＣＮ（Ｖ）によって走査信号（電圧）が供給されるようになっている。

前記各ドレイン信号線ＤＬは、その上側端部がシール材ＳＬを越えて液晶表示領域ＡＲの外側にまで延在され、前記半導体装置ＳＣＮ（Ｈｅ）の出力端子に接続され、該半導体装置ＳＣＮ（Ｈｅ）によって映像信号（電圧）が供給されるようになっている。

前記画素は、たとえば図中丸枠Ｐの拡大図である丸枠Ｐ'に示すように、ゲート信号線ＧＬからの走査信号（電圧）によってオンされる薄膜トランジスタＴＦＴと、このオンされた薄膜トランジスタＴＦＴを介してドレイン信号線ＤＬからの映像信号（電圧）が供給される画素電極ＰＸと、基準信号（電圧）が印加されて前記画素電極ＰＸとの間の電圧差によって電界を発生させる対向電極ＣＴが備えられている。画素電極ＰＸと対向電極ＣＴは同じ基板ＳＵＢ１に形成されており、前記電界は基板ＳＵＢ１の表面と平行な電界成分を一部に含むようになっている。このような電界によって液晶の分子を挙動（駆動）方式は横電界（In-Plane-Switching）方式と称される。

なお、前記対向電極ＣＴにはゲート信号線ＧＬと平行に配置される対向電圧信号線ＣＬを通して前記基準信号が印加されるようになっており、該対向電圧信号線ＣＬは前記シール材ＳＬを越えて延在され、基板ＳＵＢ１面に形成された対向電圧端子ＣＴＭに接続されている。

〈画素の構成〉
図１は、前記液晶表示装置の基板ＳＵＢ１側において、マトリックス状に配置された各画素の一実施例を示した平面図である。図１に示す当該画素に対し上下および左右のそれぞれに配置される各画素は、当該画素と同様の構成となっている。また、図１のIII（ａ）−III（ａ）、およびIII（ｂ）−III（ｂ）の断面図を、それぞれ、図３（ａ）、図３（ｂ）に示している。

まず、基板ＳＵＢ１の液晶側の面（表面）には、図中ｘ方向に延在するゲート信号線ＧＬが図中ｙ方向へ並設されて形成されている。

これら各ゲート信号線ＧＬは後述のドレイン信号線ＤＬと矩形状の領域を形成し、該領域は画素領域として規定される。

また、対向電圧信号線ＣＬが前記画素領域内において該ゲート信号線ＧＬに近接し該ゲート信号線ＧＬと平行に形成されている。この対向電圧信号線ＣＬは、たとえば前記ゲート信号線ＧＬの形成の際に同時に形成され、また該ゲート信号線ＧＬと同材料で構成されている。

前記基板ＳＵＢ１の表面の画素領域には、たとえばＩＴＯ（Indium Tin Oxide）等の透明導電膜からなる対向電極ＣＴが形成されている。この対向電極ＣＴは、例えば前記画素領域の周辺の僅かな領域を残した中央の大部分の領域に形成された面状電極を構成している。

また、該対向電極ＣＴは、その前記対向電圧信号線ＣＬ側の辺部が該対向電圧信号線ＣＬと重畳して形成され、該対向電圧信号線ＣＬと電気的に接続されている。

基板ＳＵＢ１の表面には、前記ゲート信号線ＧＬ、対向電圧信号線ＣＬ、および対向電極ＣＴをも被うようにしてゲート絶縁膜ＧＩ（図３（ａ）、（ｂ）参照）が形成されている。このゲート絶縁膜ＧＩは、後述の薄膜トランジスタＴＦＴの形成領域において、該薄膜トランジスタＴＦＴのゲート絶縁膜として機能するようになっており、それに応じて膜厚等が設定されるようになっている。

前記ゲート絶縁膜ＧＩの上面であって、前記ゲート信号線ＧＬと重畳する箇所に、たとえばアモルファスシリコンからなる非晶質の半導体層ＡＳが島状に形成されている。この半導体層ＡＳは前記薄膜トランジスタＴＦＴの半導体層となるものである。

また、前記半導体層ＡＳの形成と同時に形成される半導体層ＡＳ'がゲート信号線ＧＬおよび対向電圧信号線ＣＬとドレイン信号線ＤＬとの交差部に形成されている。この半導体層ＡＳ'は、前記交差部において、前記ゲート絶縁膜ＧＩとともに層間絶縁膜として機能するものである。

そして、図中ｙ方向に延在し図中ｘ方向に並設されるドレイン信号線ＤＬが形成されている。このドレイン信号線ＤＬは、前記薄膜トランジスタＴＦＴの形成領域側に延在され、この延在部は前記半導体層ＡＳの上面にまで及ぶ該薄膜トランジスタＴＦＴのドレイン電極ＤＴを有する。

ここで、前記薄膜トランジスタＴＦＴのドレイン電極ＤＴは、ソース電極ＳＴとともに、それぞれ、たとえば３分割された櫛歯状に形成される。分割されたドレイン電極ＤＴおよびソース電極ＳＴは、半導体層ＡＳ上で、お互いの櫛歯を噛み合わせるように、交互に並設される。

ドレイン電極ＤＴおよびソース電極ＳＴの詳細については、改めて後述する。

また、ソース電極ＳＴは、前記半導体層ＡＳ上から画素領域内の画素電極ＰＸに至って延在され、この延在部はパッド部ＰＤを構成するようになっている。このバッド部ＰＤは、画素電極ＰＸと電気的および物理的に接続される部分である。

なお、前記半導体層ＡＳは、ドレイン電極ＤＴとの間、およびソース電極ＳＴとの間に、高濃度の不純物層（図示せず）を有する。この不純物層はオーミックコンタクト層として機能する。

このように、前記薄膜トランジスタＴＦＴは、ゲート信号線ＧＬの一部をゲート電極としたいわゆる逆スタガ構造のＭＩＳ（Metal Insulator Semiconductor）型のトランジスタとして構成される。

なお、ＭＩＳ型のトランジスタにあっては、そのバイアスの印加によってドレイン電極ＤＴとソース電極ＳＴが入れ替わるように駆動するが、この明細書の説明にあっては、便宜上、ドレイン信号線ＤＬと接続される側をドレイン電極ＤＴ、画素電極ＰＸと接続される側をソース電極ＳＴと称している。

基板ＳＵＢ１の表面には、前記薄膜トランジスタＴＦＴをも被ってたとえばシリコン窒化膜あるいは樹脂膜等からなる保護膜ＰＡＳ（図３（ａ）、（ｂ）参照）が形成されている。

この保護膜ＰＡＳは、該薄膜トランジスタＴＦＴを液晶との直接の接触を回避させ、これによって該薄膜トランジスタＴＦＴの特性が劣化するのを防止する機能を有するとともに、前記対向電極ＣＴと後述の画素電極ＰＸとの間に保持容量を形成するための誘電体膜の機能をも有するようになっている。

そして、前記保護膜ＰＡＳの上面には、たとえばＩＴＯ（Indium Tin Oxide）等の透明導電膜によって画素電極ＰＸが形成されている。

前記画素電極ＰＸは、前記対向電極ＣＴに重畳されて、前記画素領域の周辺の僅かな領域を残した中央部の大部分の領域に形成され、複数のスリットＳＬＴを有する。

画素電極ＰＸの複数のスリットＳＬＴは、画素領域内で２種類の角度で形成されている。いわゆるマルチドメイン方式を採用するもので、１画素内における画素電極ＰＸに設けたスリットＳＬＴの方向が単一である場合、観る方向により色つきが生じる場合があるため、この不都合を解消した構成となっている。

このように形成された画素電極ＰＸは、前記保護膜ＰＡＳに形成されたコンタクトホールＴＨを通して、前記パッド部ＰＤ（薄膜トランジスタＴＦＴのソース電極ＳＴ）に電気的に接続されるようになっている。

また、前記基板ＳＵＢ１の表面には、画素電極ＰＸをも被って配向膜ＰＯＬ１が形成される。この配向膜ＰＯＬ１は、該配向膜ＰＯＬ１と直接に接触する液晶の分子の初期配向方向を設定するようになっている。

上述した実施例では、半導体層ＡＳ、ＡＳ'としてアモルファスシリコンを用いたものであるが、これに限定されることはなく、たとえばポリシリコン等であってもよい。

〈薄膜トランジスタ〉
図４は、図１に示した画素の構成のうち薄膜トランジスタＴＦＴが形成されている部分を拡大して示した図である。

上述したように、薄膜トランジスタＴＦＴのドレイン電極ＤＴはたとえば３分割して形成されている。

これらドレイン電極ＤＴをドレイン電極ＤＴ１、ＤＴ２、ＤＴ３とした場合、ドレイン電極ＤＴ１、ＤＴ２、ＤＴ３は、それぞれ、たとえばドレイン信号線ＤＬの走行方向と平行に延在され、前記ドレイン信号線ＤＬ側からゲート信号線ＧＬの走行方向に沿って順次配置されている
そして、ドレイン電極ＤＴ１、ＤＴ２、ＤＴ３は、それぞれ、半導体層ＡＳおよびゲート信号線ＧＬ上の形成領域を越え、当該画素に対して図中下側に配置される隣接画素の領域にまで及んで延在され、これらドレイン電極ＤＴ１、ＤＴ２、ＤＴ３を共通に接続させるドレイン電極ＤＴｂに接続されるようになっている。前記ドレイン電極ＤＴｂは、前記ゲート信号線ＧＬと近接し、たとえば該ゲート信号線ＧＬと平行に配置されて形成され、前記ドレイン信号線ＤＬと接続されている。

これにより、前記ドレイン電極ＤＴ１、ＤＴ２、ＤＴ３は、それぞれ、ゲート信号線ＧＬとドレイン電極ＤＴｂの間において、前記ゲート信号線ＧＬに重畳することなく形成される部分（図中点線枠Ｐに示す）を有するようになっている。

一方、上述したように、薄膜トランジスタＴＦＴのソース電極ＳＴもたとえば３分割して形成されている。

これらソース電極ＳＴをソース電極ＳＴ１、ＳＴ２、ＳＴ３とした場合、ソース電極ＳＴ１、ＳＴ２、ＳＴ３は、それぞれ、ドレイン信号線ＤＬの走行方向に平行して延在され、ソース電極ＳＴ１は前記ドレイン電極ＤＴ１とドレイン電極ＤＴ２の間、ソース電極ＳＴ２は前記ドレイン電極ＤＴ２とドレイン電極ＤＴ３の間、ソース電極ＳＴ３は前記ドレイン電極ＤＴ３に対して前記ドレイン信号線ＤＬと反対側に配置されている。

すなわち、ドレイン電極ＤＴ１、ＤＴ２、ＤＴ３とソース電極ＳＴ１、ＳＴ２、ＳＴ３は、それぞれ櫛歯が噛み合うように交互に配置され、これにより、半導体層ＡＳの表面の領域において、ドレイン電極ＤＴ１とソース電極ＳＴ１の間、ソース電極ＳＴ１とドレイン電極ＤＴ２の間、ドレイン電極ＤＴ２とソース電極ＳＴ２の間、ソース電極ＳＴ２とドレイン電極ＤＴ３の間、および、ドレイン電極ＤＴ３とソース電極ＳＴ３の間の各領域（図中ハッチングで示す領域）にチャネル領域が形成されるようになっている。

そして、ソース電極ＳＴ１、ＳＴ２、ＳＴ３は、それぞれ、半導体層ＡＳおよびゲート信号線ＧＬ上の領域を越え、画素電極ＰＸにまで及んで延在され、前記パッド部ＰＤに接続されるようになっている。

なお、前記ソース電極ＳＴ１、ＳＴ２、ＳＴ３は、それぞれ、前記パッド部と接続されるまでの工程において、前記ゲート信号線ＧＬ、対向電極ＣＴ、および画素電極ＰＸにそれぞれ重畳することなく形成される部分（図中点線枠Ｑに示す）を有するようになっている。

なお、ＭＩＳ（Metal Insulator Semiconductor）型のトランジスタにおいて、そのチャネル領域におけるチャネル幅をＷ、チャネル長をＬとした場合、Ｗ／Ｌが大きいほど特性が良くなることが知られている。ここで、チャネル幅とはドレイン電極とソース電極の対向幅をいい、チャネル長とはドレイン電極とソース電極の対向長をいう。

このため、上述のように構成された薄膜トランジスタＴＦＴは、ドレイン電極ＤＴとソース電極ＳＴの数を多くするほど、チャネル幅を増大させることができ、したがって、特性の良好な薄膜トランジスタＴＦＴを得ることができる。

前記薄膜トランジスタＴＦＴは、ゲート信号線ＧＬ上で半導体層ＡＳの形成領域を拡大することによって、その分、前記ドレイン電極ＤＴとソース電極ＳＴの数を増大させることができるようになる。

そしてこのような構成により、前記薄膜トランジスタＴＦＴは、画素内に複数個設けるようなことをしなくても、それに欠陥が生じた場合、該薄膜トランジスタＴＦＴの特性の低下を抑制して表示欠陥を修正することができるようになっている。以下、この修正の態様について説明する。

〈表示欠陥の修正の態様〉
態様１．
図５（ａ）は、たとえば薄膜トランジスタＴＦＴのドレイン電極ＤＴ３とソース電極ＳＴ３とが何らかの異物ＳＯによってショートした場合の態様を示している。

この場合、図４に示した点線枠Ｑ内の部分であって、前記ソース電極ＳＴ３のゲート信号線ＧＬや対向電極ＣＴ，画素電極ＰＸと重複しない領域に、たとえばレーザ光を照射（走査）する（図中太線で示す）ことにより、前記ソース電極ＳＴ３をパッド部ＰＤから物理的および電気的に切り離すようにする。これによって、前記異物ＳＯによる弊害を回避させることができる。

この場合、当初５個のチャネル領域を有していた薄膜トランジスタＴＦＴにおいて、１個のチャネル領域を損失するのみで済み、４個のチャネル領域（図中ハッチングで示している）をその後において充分に機能させることができる。このことは、薄膜トランジスタＴＦＴの特性劣化が修正前と比較して１／５の低下で済むことを意味し、薄膜トランジスタＴＦＴの特性低下を抑制して表示欠陥を修正することができる。

なお、前記点線枠Ｑ内は、上述したように、前記ゲート信号線ＧＬ、対向電極ＣＴ、および画素電極ＰＸが形成されていない領域となっていることから、該ゲート信号線ＧＬ、対向電極ＣＴ、および画素電極ＰＸが前記レーザ光によって損傷すること、あるいは導電材料同志がショートすることを回避できる。

態様２．
図５（ｂ）は、たとえば薄膜トランジスタＴＦＴのソース電極ＳＴ２が何らかの異物ＳＯによってゲート信号線ＧＬとショートした場合の態様を示している。

この場合、図４に示した点線枠Ｑ内の部分であって、図中太線で示す箇所に、たとえばレーザ光を照射（走査）することにより、前記ソース電極ＳＴ２をパッド部ＰＤから物理的および電気的に切り離すようにする。これによって、前記異物ＳＯによる弊害を回避させることができる。

この場合、当初５個のチャネル領域を有していた薄膜トランジスタＴＦＴにおいて、２個のチャネル領域を損失するのみで済み、３個のチャネル領域（図中ハッチングで示している）をその後において充分に機能させることができる。このことは、薄膜トランジスタＴＦＴの特性劣化を修正前と比較して２／５の低下で済むことを意味し、薄膜トランジスタＴＦＴの特性低下を抑制して表示欠陥を修正することができる。

態様３．
図５（ｃ）は、たとえば薄膜トランジスタＴＦＴのドレイン電極ＤＴ３が何らかの異物ＳＯによってゲート信号線ＧＬとショートした場合の態様を示している。

この場合、図４に示した点線枠Ｐ内の部分であって、図中太線で示す箇所に、たとえばレーザ光を照射（走査）することにより、前記ドレイン電極ＤＴ３をドレイン信号線ＤＬ（ドレイン電極ＤＴｂ）から物理的および電気的に切り離すようにする。これによって、前記異物ＳＯによる弊害を回避させることができる。

なお、前記点線枠Ｐ内は、上述したように、前記ゲート信号線ＧＬと重複しない領域となっていることから、該ゲート信号線ＧＬが前記レーザ光によって損傷すること、あるいは他の導電材料とのショートすることを回避できるようになる。

上述した実施例の薄膜トランジスタＴＦＴは、そのドレイン電極ＤＴおよびソース電極ＳＴをそれぞれ３分割して形成したものである。しかし、ドレイン電極ＤＴおよびソース電極ＳＴをそれぞれ２、あるいは４以上分割してもよい。また、一方の電極の分割数に対して他方の電極の分割数を１個減らすようにして形成してもよい。要は、櫛歯状に形成されたドレイン電極ＤＴおよびソース電極ＳＴが相互に噛み合うように形成されればよい。

上述した実施例では、横電界方式（ＩＰＳ）の画素構成を示したものであるが、同様の薄膜トランジスタを用いるのであれば、縦電界方式（ＶＡ（Vertical Alignment）、ＴＮ（Twisted Nematic））の画素構成であってもよい。

また、上述した実施例では、液晶表示装置を例に挙げて本発明による表示装置を示したものである。しかし、たとえば有機ＥＬ表示装置のような他の表示装置にも適用できることはもちろんである。

本発明による表示装置の画素の一実施例を示す平面図である。本発明による表示装置の一実施例を示す全体構成図である。図１のIII（ａ）−III（ａ）、およびIII（ｂ）−III（ｂ）における断面図である。図１に示した画素のうち薄膜トランジスタが形成されている部分を抜き出し、拡大して示した平面図である。本発明による表示装置の表示欠陥の修正の態様について示した説明図である。

符号の説明

ＳＵＢ１、ＳＵＢ２……基板、ＳＬ……シール材、ＳＣＮ（Ｈｅ）、ＳＣＮ（Ｖ）……半導体装置、ＣＨ……半導体チップ、ＦＢ……フレキシブル基板、ＰＣＢ……プリント基板、ＡＲ……液晶表示領域、ＧＬ……ゲート信号線、ＤＬ……ドレイン信号線、ＣＬ……対向電圧信号線、ＴＦＴ……薄膜トランジスタ、ＰＸ……画素電極、ＣＴ……対向電極、ＡＳ、ＡＳ'……半導体層、ＤＴ、ＤＴ１、ＤＴ２、ＤＴ３……ドレイン電極、ＳＴ、ＳＴ１、ＳＴ２、ＳＴ３……ソース電極、ＰＤ……パッド部、ＧＩ……絶縁膜、ＰＡＳ……保護膜、ＰＯＬ１……配向膜、ＳＯ……異物。

Claims

基板上に、複数のゲート信号線と複数のドレイン信号線を有し、当該ゲート信号線とドレイン信号線によって定義される画素領域に、薄膜トランジスタと画素電極と前記画素電極と対向する対向電極を備えた表示装置において、
前記薄膜トランジスタは、前記ゲート信号線に重畳する位置に形成された半導体層と、前記ドレイン信号線に接続されるドレイン電極と、前記画素電極に接続されるソース電極を備えて構成され、
前記ドレイン電極とソース電極は、それぞれ複数に分岐され、前記半導体層上で交互に配置され、
前記ソース電極は、前記画素電極側に前記ゲート信号線の形成領域を越え、かつ、前記画素電極とも、前記対向電極とも重畳しない領域を持つように引き出され、
前記ドレイン電極は、前記ソース電極と反対側に前記ゲート信号線の形成領域を越えて引き出されていることを特徴とする表示装置。
前記分割された前記ドレイン電極と前記ソース電極は、前記半導体層上において、いずれも前記ドレイン信号線の延在方向と平行に延在し、前記ゲート信号線の延在方向に並設されていることを特徴とする請求項１に記載の表示装置。
前記分割されたソース電極のそれぞれは、前記画素電極との重畳領域で一つに集束され、前記画素電極と電気的に接続されることを特徴とする請求項１に記載の表示装置。
前記分割されたドレイン電極は、前記ゲート信号線と重複しない位置で一つに集束され、前記ドレイン信号線と電気的に接続されていることを特徴とする請求項１に記載の表示装置。
前記半導体層と前記ドレイン信号線間の前記分割されたドレイン電極の一部は、少なくとも前記ゲート信号線と重複しない領域に形成されることを特徴とする請求項４に記載の表示装置。
前記表示装置は、液晶表示装置であることを特徴とする請求項１に記載の表示装置。
前記表示装置は、横電界方式あるいは縦電界方式のいずれかの液晶表示装置であることを特徴とする請求項６に記載の表示装置。
前記表示装置は、有機ＥＬ表示装置であることを特徴とする請求項１に記載の表示装置。