JP2952984B2 - アクティブマトリックス基板及び表示装置 - Google Patents
アクティブマトリックス基板及び表示装置Info
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- JP2952984B2 JP2952984B2 JP19391590A JP19391590A JP2952984B2 JP 2952984 B2 JP2952984 B2 JP 2952984B2 JP 19391590 A JP19391590 A JP 19391590A JP 19391590 A JP19391590 A JP 19391590A JP 2952984 B2 JP2952984 B2 JP 2952984B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は液晶の駆動に用いられるアクティブマトリッ
クス基板等に関するものである。
クス基板等に関するものである。
［従来の技術］ アクティブマトリックス方式による液晶駆動装置の大
型化、高精細化に対する要求が高まっている。それに伴
い、アクティブマトリックス基板に要求される技術課題
としてフォトリソグラフィーにおける位置合わせ精度の
問題が生じる。即ちパターンが細かくなれば最小線幅に
対する位置合わせ精度の要求レベルは厳しくなる。
型化、高精細化に対する要求が高まっている。それに伴
い、アクティブマトリックス基板に要求される技術課題
としてフォトリソグラフィーにおける位置合わせ精度の
問題が生じる。即ちパターンが細かくなれば最小線幅に
対する位置合わせ精度の要求レベルは厳しくなる。
自己整合型アクティブマトリックス素子はこのような
課題に対し検討されてきた。自己整合型アクティブマト
リックス素子としてトップゲートかつコプレーナ型薄膜
トランジスタ（TFT）を例にとり、第２図に平面図を示
す。第３図（ａ）〜（ｆ）に第２図におけるＡ−Ａの部
分の製作工程の各断面図を示す。第２図、第３図におい
て、まずガラス基板20上に半導体21を製膜・パターニン
グし（ａ）、絶縁膜22、金属のゲートライン23（また
は、行電極とも呼ぶ）及び各TFTのゲート電極を製膜す
る（ｂ）。金属、絶縁膜の順にパターニングする
（ｃ）。その上からイオン注入法によりP+等を注入し
（ｄ）、透明な絶縁膜24を堆積・パターニング後
（ｅ）、列（ソース）電極25及びドレイン電極26を製膜
・パターニングする（ｆ）。
課題に対し検討されてきた。自己整合型アクティブマト
リックス素子としてトップゲートかつコプレーナ型薄膜
トランジスタ（TFT）を例にとり、第２図に平面図を示
す。第３図（ａ）〜（ｆ）に第２図におけるＡ−Ａの部
分の製作工程の各断面図を示す。第２図、第３図におい
て、まずガラス基板20上に半導体21を製膜・パターニン
グし（ａ）、絶縁膜22、金属のゲートライン23（また
は、行電極とも呼ぶ）及び各TFTのゲート電極を製膜す
る（ｂ）。金属、絶縁膜の順にパターニングする
（ｃ）。その上からイオン注入法によりP+等を注入し
（ｄ）、透明な絶縁膜24を堆積・パターニング後
（ｅ）、列（ソース）電極25及びドレイン電極26を製膜
・パターニングする（ｆ）。
このように行電極をマスクにして不純物を注入するた
め行電極の下には真性半導体を残したままその両端にソ
ース・ドレイン領域を形成する構造となり、行電極とソ
ース・ドレイン領域の位置関係はフォトリソグラフィー
における位置合わせ精度とは無関係に一義的に決まる。
め行電極の下には真性半導体を残したままその両端にソ
ース・ドレイン領域を形成する構造となり、行電極とソ
ース・ドレイン領域の位置関係はフォトリソグラフィー
における位置合わせ精度とは無関係に一義的に決まる。
以上の点から明らかなように自己整合型アクティブマ
トリックス素子は液晶駆動装置の大型化、高精細化に対
してメリットを持っており、多くの研究・開発がなされ
てきた。
トリックス素子は液晶駆動装置の大型化、高精細化に対
してメリットを持っており、多くの研究・開発がなされ
てきた。
［発明の解決しようとする課題］ 第４図（ａ）〜（ｆ）に第２図におけるＢ−Ｂの部分
の製作工程の各断面図を示す。第４図において20はガラ
ス基板、22と24は透明な絶縁膜、23は行（ゲート）電
極、25は行（ソース）電極である。記号（ａ）〜（ｆ）
は第３図の各工程に対応している。記号（ｆ）の図から
わかるように、Ｂ−Ｂによって示された場所、即ち行電
極23と行電極25の交差部では行電極25は行電極23の厚さ
と、その下地の絶縁膜の厚さの合計の厚さに相当する段
差を乗り越える構造となる。
の製作工程の各断面図を示す。第４図において20はガラ
ス基板、22と24は透明な絶縁膜、23は行（ゲート）電
極、25は行（ソース）電極である。記号（ａ）〜（ｆ）
は第３図の各工程に対応している。記号（ｆ）の図から
わかるように、Ｂ−Ｂによって示された場所、即ち行電
極23と行電極25の交差部では行電極25は行電極23の厚さ
と、その下地の絶縁膜の厚さの合計の厚さに相当する段
差を乗り越える構造となる。
ここで生じる問題は行電極が交差部の段差を乗り越え
る際に生じる配線の高抵抗及び断線である。第４図の場
合列電極25の厚みは少なくとも2500Å以上必要である。
基板寸法が10インチ以上のものになれば配線抵抗はさら
に高くなるため行列両電極ともさらに膜厚を増す必要が
生じ、交差部の段差はますます大きくなる。
る際に生じる配線の高抵抗及び断線である。第４図の場
合列電極25の厚みは少なくとも2500Å以上必要である。
基板寸法が10インチ以上のものになれば配線抵抗はさら
に高くなるため行列両電極ともさらに膜厚を増す必要が
生じ、交差部の段差はますます大きくなる。
また、画素数が増加すれば配線の数は増す。そのため
列電極が乗り越える行電極の数も増し、断線する箇所も
当然増加する。
列電極が乗り越える行電極の数も増し、断線する箇所も
当然増加する。
［課題を解決するための手段］ 本発明はかかる問題点に鑑みなされたものであり、ガ
ラス基板上に行例状にゲートラインと行電極とが配さ
れ、ゲートラインと列電極との交差部近傍のガラス基板
上に島状の半導体層が形成され、半導体層上に絶縁膜が
形成され、該絶縁膜上にゲート電極が形成され、ソース
電極は列電極に接続され、ゲート電極はゲートラインに
接続され、チャンネル領域外のゲートラインが該絶縁膜
上に形成されてなくトップゲートかつコプレーナ型薄膜
トランジスタが設けられたアクティブマトリックス基板
において、ゲートラインと列電極はそれぞれパターニン
グによって形成され、半導体層の上にある該絶縁膜の一
部がエッチングされ、かつ、交差部近傍の該絶縁膜の一
部がエッチングされ交差部において該ゲートラインの幅
より該絶縁膜の幅が広く設けられ、かつ、列電極の配さ
れた方向にゲートラインの端よりはみでる該絶縁膜の距
離ｌがゲートラインの厚さより長く、さらに、列電極の
抵抗値が1kΩ以下であることを特徴とするアクティブマ
トリックス基板等を提供するものである。
ラス基板上に行例状にゲートラインと行電極とが配さ
れ、ゲートラインと列電極との交差部近傍のガラス基板
上に島状の半導体層が形成され、半導体層上に絶縁膜が
形成され、該絶縁膜上にゲート電極が形成され、ソース
電極は列電極に接続され、ゲート電極はゲートラインに
接続され、チャンネル領域外のゲートラインが該絶縁膜
上に形成されてなくトップゲートかつコプレーナ型薄膜
トランジスタが設けられたアクティブマトリックス基板
において、ゲートラインと列電極はそれぞれパターニン
グによって形成され、半導体層の上にある該絶縁膜の一
部がエッチングされ、かつ、交差部近傍の該絶縁膜の一
部がエッチングされ交差部において該ゲートラインの幅
より該絶縁膜の幅が広く設けられ、かつ、列電極の配さ
れた方向にゲートラインの端よりはみでる該絶縁膜の距
離ｌがゲートラインの厚さより長く、さらに、列電極の
抵抗値が1kΩ以下であることを特徴とするアクティブマ
トリックス基板等を提供するものである。
以下図面に従って本発明を詳細に説明する。
第１図（Ａ）に本発明のコプレーナ型TFTの基本的構
造を示す平面図を、第１図（Ｂ）（ａ）〜（ｇ）に第１
図（Ａ）におけるＡ−Ａのチャンネル領域の製作工程の
各断面図を示す。このチャンネル領域の製作工程につい
て説明すると、絶縁基板たるガラス基板10上にａ−Sa等
の半導体層11を製膜・形成し（ａ）、絶縁膜12を製膜・
パターニングする（ｂ）。絶縁膜12には必要に応じて透
明なものを使用する。行（ゲート）電極13を製膜・パタ
ーニングし（ｃ）、下地の絶縁膜12の半導体の上にある
部分の一部をエッチングする（ｄ）。なお、行電極また
はゲートライン、及び列電極とは行列状に配置された線
状構造物の意味で用い、ゲート電極及びソース電極とは
TFT素子を構成する要素の意味で用いている。その上か
らイオン注入法によりP+,B+等の不純物イオン17を注入
してソース・ドレイン領域を形成し（ｅ）、絶縁膜14を
製膜・パターニングする（ｆ）。その後列（ソース）、
電極15、ドレイン電極16となるCr等の金属を製膜・パタ
ーニングする（ｇ）。第１図（Ｃ）に交差部近傍の平面
図を示す第１図（Ｄ）におけるＢ−Ｂの部分の製作工程
の各断面図を示す。Ｂ−Ｂ部分は該TFTのチャンネル領
域外である。第１図（Ｃ）の（ａ）〜（ｇ）は第１図
（Ｂ）の（ａ）〜（ｇ）に対応している。第１図（Ｃ）
（ｄ）からわかるように、行（ゲート）電極13の延長で
あるゲートラインの下の絶縁膜12はエッチングされず残
されており、従って交差部の段差はゲートライン13の厚
さに相当するのみとなる。
造を示す平面図を、第１図（Ｂ）（ａ）〜（ｇ）に第１
図（Ａ）におけるＡ−Ａのチャンネル領域の製作工程の
各断面図を示す。このチャンネル領域の製作工程につい
て説明すると、絶縁基板たるガラス基板10上にａ−Sa等
の半導体層11を製膜・形成し（ａ）、絶縁膜12を製膜・
パターニングする（ｂ）。絶縁膜12には必要に応じて透
明なものを使用する。行（ゲート）電極13を製膜・パタ
ーニングし（ｃ）、下地の絶縁膜12の半導体の上にある
部分の一部をエッチングする（ｄ）。なお、行電極また
はゲートライン、及び列電極とは行列状に配置された線
状構造物の意味で用い、ゲート電極及びソース電極とは
TFT素子を構成する要素の意味で用いている。その上か
らイオン注入法によりP+,B+等の不純物イオン17を注入
してソース・ドレイン領域を形成し（ｅ）、絶縁膜14を
製膜・パターニングする（ｆ）。その後列（ソース）、
電極15、ドレイン電極16となるCr等の金属を製膜・パタ
ーニングする（ｇ）。第１図（Ｃ）に交差部近傍の平面
図を示す第１図（Ｄ）におけるＢ−Ｂの部分の製作工程
の各断面図を示す。Ｂ−Ｂ部分は該TFTのチャンネル領
域外である。第１図（Ｃ）の（ａ）〜（ｇ）は第１図
（Ｂ）の（ａ）〜（ｇ）に対応している。第１図（Ｃ）
（ｄ）からわかるように、行（ゲート）電極13の延長で
あるゲートラインの下の絶縁膜12はエッチングされず残
されており、従って交差部の段差はゲートライン13の厚
さに相当するのみとなる。
このゲートライン13の下の絶縁膜12の幅は段差をゆる
やかにするために広ければ広い程好ましいが、ゲートラ
イン13の端よりはみでる距離ｌがゲートライン13の厚さ
より長く設ける。また、ゲートライン13の厚さの２倍以
上であることが特に好ましい。
やかにするために広ければ広い程好ましいが、ゲートラ
イン13の端よりはみでる距離ｌがゲートライン13の厚さ
より長く設ける。また、ゲートライン13の厚さの２倍以
上であることが特に好ましい。
なお、本発明によれば液晶駆動素子のみならず、イメ
ージセンサーなどについても、配線の交差部で同様の効
果を生じる。
ージセンサーなどについても、配線の交差部で同様の効
果を生じる。
［作用］ 第１図（Ｃ）（ｇ）に示される交差部の段差は、第４
図（ｆ）に示される交差部の段差に比べて行（ゲート）
電極の下地の絶縁膜がエッチングされず残されている分
だけ小さくなり、その結果行（ゲート）電極の厚さに相
当する大きさ以上にはならない構造となる。従ってその
後透明絶縁膜堆積後列（ソース）電極を形成した場合、
交差部での段差に起因する断線は大幅に減少する。
図（ｆ）に示される交差部の段差に比べて行（ゲート）
電極の下地の絶縁膜がエッチングされず残されている分
だけ小さくなり、その結果行（ゲート）電極の厚さに相
当する大きさ以上にはならない構造となる。従ってその
後透明絶縁膜堆積後列（ソース）電極を形成した場合、
交差部での段差に起因する断線は大幅に減少する。
［実施例］ 第１図に示すようにガラス板上にチャンネル領域を作
成するために厚さ1000Åの半導体部分（poly−Si）を形
成し、その上に絶縁膜としてSiONを2000Å堆積し、続い
て行（ゲート）電極としてクロム（Cr）を500Å蒸着す
る。CrとSiONを正方形の穴の形に連続でエッチングを行
い、その後Crだけを行（ゲート）電極の形にパターニン
グする。該穴よりイオン注入法により半導体にP+を注入
し、再び絶縁膜としてSiONを3000Å堆積する。画素電極
としてITOを500Å蒸着後パターニングし、次にSiON（30
00Å）エッチングする。列（ソース）、ドレイン電極と
してCr、Alを合計で約4000Å蒸着する。その後列（ソー
ス）電極、ドレイン電極に形成する。この際、図１
（Ｃ）（ｄ）のように、列電極の配された方向であっ
て、ゲートラインの端よりはみでる距離ｌがゲートライ
ンの厚さより長く設ける。最後にSiONを保護用絶縁膜と
して4000Å堆積し。トランジスタ表面を流れるリーク電
流の防止を行なう。列（ソース）電極（幅10μｍ、長さ
90mm）360本の抵抗値は全て1kΩ以下であった。このよ
うにしてアクティブマトリックス基板を100枚作った。
この内段差による断線は０であり、従来技術を用いると
55％が不良を生じていたのと比較すると著しい進歩であ
る。
成するために厚さ1000Åの半導体部分（poly−Si）を形
成し、その上に絶縁膜としてSiONを2000Å堆積し、続い
て行（ゲート）電極としてクロム（Cr）を500Å蒸着す
る。CrとSiONを正方形の穴の形に連続でエッチングを行
い、その後Crだけを行（ゲート）電極の形にパターニン
グする。該穴よりイオン注入法により半導体にP+を注入
し、再び絶縁膜としてSiONを3000Å堆積する。画素電極
としてITOを500Å蒸着後パターニングし、次にSiON（30
00Å）エッチングする。列（ソース）、ドレイン電極と
してCr、Alを合計で約4000Å蒸着する。その後列（ソー
ス）電極、ドレイン電極に形成する。この際、図１
（Ｃ）（ｄ）のように、列電極の配された方向であっ
て、ゲートラインの端よりはみでる距離ｌがゲートライ
ンの厚さより長く設ける。最後にSiONを保護用絶縁膜と
して4000Å堆積し。トランジスタ表面を流れるリーク電
流の防止を行なう。列（ソース）電極（幅10μｍ、長さ
90mm）360本の抵抗値は全て1kΩ以下であった。このよ
うにしてアクティブマトリックス基板を100枚作った。
この内段差による断線は０であり、従来技術を用いると
55％が不良を生じていたのと比較すると著しい進歩であ
る。
以上のようにして、作製したTFTが形成された基板
と、対向電極基板との間に液晶を挟持し、相対向させて
配置し、液相表示素子を作製した。このようにして作製
した液晶表示素子の後からバックライトから光を照射
し、表示装置を作製した。
と、対向電極基板との間に液晶を挟持し、相対向させて
配置し、液相表示素子を作製した。このようにして作製
した液晶表示素子の後からバックライトから光を照射
し、表示装置を作製した。
［発明の効果］ 以上のように本発明によれば、自己整合型のアクティ
ブマトリックス基板において行列両電極交差部の段差を
小さくすることにろい列電極を断線、高抵抗化させるこ
となく配線することができ、アクティブマトリックス基
板製造工程において歩留まりの向上が期待される。
ブマトリックス基板において行列両電極交差部の段差を
小さくすることにろい列電極を断線、高抵抗化させるこ
となく配線することができ、アクティブマトリックス基
板製造工程において歩留まりの向上が期待される。
第１図（Ａ）は本発明のTFTの基本的構成を示す平面
図、第１図（Ｂ）（ａ）〜（ｇ）は第１図（Ａ）におけ
るＡ−Ａの部分の製作工程の各断面図、第１図（Ｃ）
（ａ）〜（ｇ）は第１図（Ｄ）におけるＢ−Ｂの部分の
製作工程の各断面図、第１図（Ｄ）はTFTの近傍に配さ
れた交差部の平面図、第２図は従来のコプレーナ型TFT
の平面図、第３図（ａ）〜（ｆ）は第２図のＡ−Ａの部
分の製作工程の各断面図、第４図（ａ）〜（ｆ）は第２
図のＡ−Ａの部分の製作工程の各断面図である。 10:ガラス基板 11:半導体層
図、第１図（Ｂ）（ａ）〜（ｇ）は第１図（Ａ）におけ
るＡ−Ａの部分の製作工程の各断面図、第１図（Ｃ）
（ａ）〜（ｇ）は第１図（Ｄ）におけるＢ−Ｂの部分の
製作工程の各断面図、第１図（Ｄ）はTFTの近傍に配さ
れた交差部の平面図、第２図は従来のコプレーナ型TFT
の平面図、第３図（ａ）〜（ｆ）は第２図のＡ−Ａの部
分の製作工程の各断面図、第４図（ａ）〜（ｆ）は第２
図のＡ−Ａの部分の製作工程の各断面図である。 10:ガラス基板 11:半導体層
Claims (3)
- 【請求項１】ガラス基板上に行列状にゲートラインと列
電極とが配され、ゲートラインと列電極との交差部近傍
のガラス基板上に島状の半導体層が形成され、半導体層
上に絶縁膜が形成され、該絶縁膜上にゲート電極が形成
され、ソース電極は列電極に接続され、ゲート電極はゲ
ートラインに接続され、チャンネル領域外のゲートライ
ンが該絶縁膜上に形成されてなくトップゲートかつコプ
レーナ型薄膜トランジスタが設けられたアクティブマト
リックス基板において、ゲートラインと列電極はそれぞ
れパターニングによって形成され、半導体層の上にある
該絶縁膜の一部がエッチングされ、かつ、交差部近傍の
該絶縁膜の一部がエッチングされ、交差部において該ゲ
ートラインの幅より該絶縁膜の幅が広く設けられ、か
つ、列電極の配された方向にゲートラインの端よりはみ
でる該絶縁膜の距離ｌがゲートラインの厚さより長く、
さらに、列電極の抵抗値が1kΩ以下であることを特徴と
するアクティブマトリックス基板。 - 【請求項２】列電極の厚さが2500Å以上であり、かつ、
距離ｌがゲートラインの厚さの２倍以上である請求項１
記載のアクティブマトリックス基板。 - 【請求項３】半導体層の上にある該絶縁膜のエッチング
と、交差部近傍の該絶縁膜のエッチングが同じ製作工程
で行われ、交差部が薄膜トランジスタの近傍に配されて
なる請求項１または２記載のアクティブマトリックス基
板を使用した表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19391590A JP2952984B2 (ja) | 1990-07-24 | 1990-07-24 | アクティブマトリックス基板及び表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19391590A JP2952984B2 (ja) | 1990-07-24 | 1990-07-24 | アクティブマトリックス基板及び表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0480724A JPH0480724A (ja) | 1992-03-13 |
| JP2952984B2 true JP2952984B2 (ja) | 1999-09-27 |
Family
ID=16315861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19391590A Expired - Lifetime JP2952984B2 (ja) | 1990-07-24 | 1990-07-24 | アクティブマトリックス基板及び表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2952984B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0812354B2 (ja) * | 1987-10-14 | 1996-02-07 | セイコーエプソン株式会社 | アクティブマトリクス基板の製造方法 |
| JPH02154232A (ja) * | 1988-12-06 | 1990-06-13 | Nec Corp | 液晶表示基板とその製造方法 |
-
1990
- 1990-07-24 JP JP19391590A patent/JP2952984B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0480724A (ja) | 1992-03-13 |
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