JPH088361B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH088361B2 JPH088361B2 JP62225722A JP22572287A JPH088361B2 JP H088361 B2 JPH088361 B2 JP H088361B2 JP 62225722 A JP62225722 A JP 62225722A JP 22572287 A JP22572287 A JP 22572287A JP H088361 B2 JPH088361 B2 JP H088361B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアクティブマトリックス方式の液晶ディスプ
レイや、イメージセンサや３次元集積回路などに応用さ
れる薄膜トランジスタに関する。
レイや、イメージセンサや３次元集積回路などに応用さ
れる薄膜トランジスタに関する。
従来の薄膜トランジスタは、例えばJAPAN DISPLAY′
86の1986年P196〜P199に示される様な構造であった。こ
の構造を一般化して、その概要を第２図に示す。（ａ）
図は上視図であり（ｂ）図はAA′における断面図であ
る。ガラス、石英、サファイア等の絶縁基板201上に、
ドナーあるいはアクセプタとなる不純物を添加した多結
晶シリコン薄膜から成るソース領域202、及びドレイン
領域203が形成されている。これに接して、ソース電極2
04とドレイン電極205が設けられていおり、更にソース
領域202及びドレイン領域203の上側で接し両者を結ぶよ
うに多結晶シリコン薄膜から成るチャンネル領域206が
形成されている。これらを被覆するようにゲート絶縁膜
207が設けられている。更にこれに接しゲート電極208が
設けられている。
86の1986年P196〜P199に示される様な構造であった。こ
の構造を一般化して、その概要を第２図に示す。（ａ）
図は上視図であり（ｂ）図はAA′における断面図であ
る。ガラス、石英、サファイア等の絶縁基板201上に、
ドナーあるいはアクセプタとなる不純物を添加した多結
晶シリコン薄膜から成るソース領域202、及びドレイン
領域203が形成されている。これに接して、ソース電極2
04とドレイン電極205が設けられていおり、更にソース
領域202及びドレイン領域203の上側で接し両者を結ぶよ
うに多結晶シリコン薄膜から成るチャンネル領域206が
形成されている。これらを被覆するようにゲート絶縁膜
207が設けられている。更にこれに接しゲート電極208が
設けられている。
しかし、従来の薄膜トランジスタは次のような問題点
を有していた。
を有していた。
第３図に薄膜トランジスタの上視図を示し、第４図に
その等価図路を示す。
その等価図路を示す。
ゲート電極304は、ゲート絶縁膜を介してソース電極3
01と重なり、浮遊容量401を形成している。同様にゲー
ト電極304は、ゲート絶縁膜を介してドレイン電極302と
重なり浮遊容量402を形成している。運遊容量401及び40
2は、ソース電極301及びドレイン電極302とゲート電極3
04が重なる面積により決定される。第３図（ｂ）に示す
様に、矢印305の方向にゲート電極304のパターンずれが
生じると、浮遊容量401は減少し、浮遊容量402は増大す
る。逆に第３図（ｃ）に示す様に矢印306の方向にゲー
ト電極304のパターンずれが生じると、浮遊容量401は増
大し、浮遊容量402は減少する。すなわち薄膜トランジ
スタの浮遊容量は、ソース電極301及びドレイン電極302
に対してのゲート電極304のパターンずれで大きくばら
つく。パターンずれの主な原因は、ゲート電極304のア
ライメントずれ、フォトマスク間のピッチずれ等であ
る。従って、同一基板内あるいは基板間で浮遊容量がば
らつき、回路定数を一定とすることが困難となり、液晶
ディスプレイへ応用した場合表示品質のばらつきとな
り、画質を低下させていた。又液晶ディスプレイが大型
化すればパターンずれは更に大きくなり、著しく表示品
質を低下させ、大型化の大きな妨またげとなっていた。
01と重なり、浮遊容量401を形成している。同様にゲー
ト電極304は、ゲート絶縁膜を介してドレイン電極302と
重なり浮遊容量402を形成している。運遊容量401及び40
2は、ソース電極301及びドレイン電極302とゲート電極3
04が重なる面積により決定される。第３図（ｂ）に示す
様に、矢印305の方向にゲート電極304のパターンずれが
生じると、浮遊容量401は減少し、浮遊容量402は増大す
る。逆に第３図（ｃ）に示す様に矢印306の方向にゲー
ト電極304のパターンずれが生じると、浮遊容量401は増
大し、浮遊容量402は減少する。すなわち薄膜トランジ
スタの浮遊容量は、ソース電極301及びドレイン電極302
に対してのゲート電極304のパターンずれで大きくばら
つく。パターンずれの主な原因は、ゲート電極304のア
ライメントずれ、フォトマスク間のピッチずれ等であ
る。従って、同一基板内あるいは基板間で浮遊容量がば
らつき、回路定数を一定とすることが困難となり、液晶
ディスプレイへ応用した場合表示品質のばらつきとな
り、画質を低下させていた。又液晶ディスプレイが大型
化すればパターンずれは更に大きくなり、著しく表示品
質を低下させ、大型化の大きな妨またげとなっていた。
イメージセンサや３次元集積回路へ応用した場合、回
路定数が一定とすることが困難となり、実用化への大き
な妨またげとなっていた。
路定数が一定とすることが困難となり、実用化への大き
な妨またげとなっていた。
又、薄膜トランジスタの浮遊容量が大きく、液晶ディ
スプレイへ応用した場合、液晶層における電荷の保持特
性が悪く、コントラストの低下、表示品質のばらつきが
生じていた。
スプレイへ応用した場合、液晶層における電荷の保持特
性が悪く、コントラストの低下、表示品質のばらつきが
生じていた。
本発明はこのような問題点を解決するものであり、そ
の目的とするところは、浮遊容量を小さくし、更にばら
つきの無い薄膜トランジスタを提供することにある。
の目的とするところは、浮遊容量を小さくし、更にばら
つきの無い薄膜トランジスタを提供することにある。
本発明の薄膜トランジスタは、線幅ｙ（μｍ）が ｙ≦（0.6x＋３）（1.2x＋６）／（Ｗ＋６） ｘは基板の長手方向の長さ（cm） ｗは薄膜トランジスタのチャンネル幅（μｍ） を満たし、所定の間隔を隔だてて設けられたソース電極
及びドレイン電極と、半導体層をゲート絶縁膜を介して
被覆し、更に該ソース電極及び該ドレイン電極の長手方
向と交わる方向に設けられたゲート電極を具備したこと
を特徴とする。
及びドレイン電極と、半導体層をゲート絶縁膜を介して
被覆し、更に該ソース電極及び該ドレイン電極の長手方
向と交わる方向に設けられたゲート電極を具備したこと
を特徴とする。
〔実施例１〕 以下実施例に基づいて、本発明を詳しく説明する。第
１図に本発明による薄膜トランジスタの１例を示す。
（ａ）は、上視図であり、（ｂ）はBB′における断面図
である。ガラス、石英、サファイア等の絶縁基板101上
にドナーあるいは、アクセプタとなる不純物を添加した
多結晶シリコン、非晶質シリコン等のシリコン薄膜から
成るソース電極103及びドレイン電極102が互いに平行と
なる様に設けられている薄膜トランジスタのチャンネル
長の間隔を保ち、その膜厚は500〜5000Åが望ましい。
このソース電極103の上側と、ドレイン電極102の上側に
接して、この両者を結ぶように多結晶シリコン、あるい
は非晶質シリコン等のシリコン薄膜から成る半導体層10
4が形成されている。その膜厚は2000Å以下が望まし
い。また金属、透明導電膜等から成るソース配線108が
ソース電極103に接しており、同じくドレイン配線107が
ドレイン電極102に接している。これら全体をSiO2、SiN
2、SiON等のゲート絶縁膜105が被覆している。この上に
金属、透明導電膜等から成るゲート電極106がゲート絶
縁膜105を介してソース電極103及び、ドレイン電極102
の長手方向と交わり、更に、半導体層104をゲート絶縁
膜105を介し被覆している。ゲート絶縁膜105は配線間の
絶縁を保持する層間絶縁膜も兼ねている。
１図に本発明による薄膜トランジスタの１例を示す。
（ａ）は、上視図であり、（ｂ）はBB′における断面図
である。ガラス、石英、サファイア等の絶縁基板101上
にドナーあるいは、アクセプタとなる不純物を添加した
多結晶シリコン、非晶質シリコン等のシリコン薄膜から
成るソース電極103及びドレイン電極102が互いに平行と
なる様に設けられている薄膜トランジスタのチャンネル
長の間隔を保ち、その膜厚は500〜5000Åが望ましい。
このソース電極103の上側と、ドレイン電極102の上側に
接して、この両者を結ぶように多結晶シリコン、あるい
は非晶質シリコン等のシリコン薄膜から成る半導体層10
4が形成されている。その膜厚は2000Å以下が望まし
い。また金属、透明導電膜等から成るソース配線108が
ソース電極103に接しており、同じくドレイン配線107が
ドレイン電極102に接している。これら全体をSiO2、SiN
2、SiON等のゲート絶縁膜105が被覆している。この上に
金属、透明導電膜等から成るゲート電極106がゲート絶
縁膜105を介してソース電極103及び、ドレイン電極102
の長手方向と交わり、更に、半導体層104をゲート絶縁
膜105を介し被覆している。ゲート絶縁膜105は配線間の
絶縁を保持する層間絶縁膜も兼ねている。
このように構成された薄膜トランジスタは、第５図
（ｂ）に示すようにゲート電極504が矢印505方向にパタ
ーンずれが生じてもソース電極501及びドレイン電極502
とゲート電極504が重なる面積は一定で変化がない。
又、第５図（ｃ）に示すようにゲート電極504が矢印506
方向にパターンずれが生じても同様である。従って薄膜
トランジスタの浮遊容量401及び402は、ゲート電極のパ
ターンずれに影響されることなく一定となる。すなわ
ち、同一基板内あるいは、基板間での浮遊容量のばらつ
きを無くすことが可能となる。
（ｂ）に示すようにゲート電極504が矢印505方向にパタ
ーンずれが生じてもソース電極501及びドレイン電極502
とゲート電極504が重なる面積は一定で変化がない。
又、第５図（ｃ）に示すようにゲート電極504が矢印506
方向にパターンずれが生じても同様である。従って薄膜
トランジスタの浮遊容量401及び402は、ゲート電極のパ
ターンずれに影響されることなく一定となる。すなわ
ち、同一基板内あるいは、基板間での浮遊容量のばらつ
きを無くすことが可能となる。
薄膜トランジスタを形成する絶縁基板としてガラス基
板が広く使用されている。一般にガラス基板と熱処理を
行い常温にもどすと、熱処理前のガラス寸法に比べ熱処
理後の寸法は小さくなる。（以下基板の収縮と呼ぶ）１
例として、＃7059（コーニング社製）の基板の収縮を第
６図に示す。横軸は熱処理温度、縦軸は10cm当りの基板
の収縮量を示す。第６図より明らかな様に500℃以上の
熱処理により急激な基板の収縮が生ずる。半導体層503
が多結晶シリコン等の500℃以上の高温で形成する半導
体を用いた場合、半導体形成後基板の収縮が生じソース
電極501及びドレイン電極502に対しての半導体層503及
びゲート電極504のパターンずれが大きくなる。これを
第７図を用いて説明する。ソース電極701及びドレイン
電極702を形成し、所定の形状にパターニングした後、
半導体層703を形成し、所定の形状にパターニングす
る。半導体703の形成時に基板の収縮が生ずる。従って
半導体層703、ゲート電極704、ソース配線705及びドレ
イン配線706のパターンずれは基板の収縮を考慮しなけ
ればならない。ここで、アライメント精度、フォトマス
クのピッチずれ等によるパターンずれをd1とし、基板の
収縮によるパターンずれをd2とする。ソース電極701及
びドレイン電極702に対しての半導体層703のパターンず
れ許容寸法708は、2d1＋d2以上とする。又ソース電極70
1及びドレイン電極702に対してのゲート電極704、ソー
ス配線705、ドレイン配線706、半導体層703のそれぞれ
のパターンずれ許容寸法707、709、710、711をd1＋d2以
上とする。以上の様なパターンずれ許容寸法とすれば、
矢印712、713のどちらの方向に基板の収縮が生じても、
浮遊容量のばらつきを無くすことができ、半導体層703
を多結晶シリコン等の500℃以上の高温で形成する半導
体を用いた場合特に有効である。
板が広く使用されている。一般にガラス基板と熱処理を
行い常温にもどすと、熱処理前のガラス寸法に比べ熱処
理後の寸法は小さくなる。（以下基板の収縮と呼ぶ）１
例として、＃7059（コーニング社製）の基板の収縮を第
６図に示す。横軸は熱処理温度、縦軸は10cm当りの基板
の収縮量を示す。第６図より明らかな様に500℃以上の
熱処理により急激な基板の収縮が生ずる。半導体層503
が多結晶シリコン等の500℃以上の高温で形成する半導
体を用いた場合、半導体形成後基板の収縮が生じソース
電極501及びドレイン電極502に対しての半導体層503及
びゲート電極504のパターンずれが大きくなる。これを
第７図を用いて説明する。ソース電極701及びドレイン
電極702を形成し、所定の形状にパターニングした後、
半導体層703を形成し、所定の形状にパターニングす
る。半導体703の形成時に基板の収縮が生ずる。従って
半導体層703、ゲート電極704、ソース配線705及びドレ
イン配線706のパターンずれは基板の収縮を考慮しなけ
ればならない。ここで、アライメント精度、フォトマス
クのピッチずれ等によるパターンずれをd1とし、基板の
収縮によるパターンずれをd2とする。ソース電極701及
びドレイン電極702に対しての半導体層703のパターンず
れ許容寸法708は、2d1＋d2以上とする。又ソース電極70
1及びドレイン電極702に対してのゲート電極704、ソー
ス配線705、ドレイン配線706、半導体層703のそれぞれ
のパターンずれ許容寸法707、709、710、711をd1＋d2以
上とする。以上の様なパターンずれ許容寸法とすれば、
矢印712、713のどちらの方向に基板の収縮が生じても、
浮遊容量のばらつきを無くすことができ、半導体層703
を多結晶シリコン等の500℃以上の高温で形成する半導
体を用いた場合特に有効である。
本発明の薄膜トランジスタの浮遊容量と従来の薄膜ト
ランジスタの浮遊容量を第９図を用いて説明する。第９
図（ａ）に本発明の薄膜トランジスタの上視図を示す。
斜線部S1は、ゲート絶縁膜を誘電体とし、片側の電極が
ゲート電極904で形成され、もう一方の電極がドレイン
電極902及び半導体層903で形成されている浮遊容量であ
る。この斜線部S1の面積は S1＝ｙ（d1＋ｗ＋d1）＋ｗ（d1＋d2） −（１） で表わされる。
ランジスタの浮遊容量を第９図を用いて説明する。第９
図（ａ）に本発明の薄膜トランジスタの上視図を示す。
斜線部S1は、ゲート絶縁膜を誘電体とし、片側の電極が
ゲート電極904で形成され、もう一方の電極がドレイン
電極902及び半導体層903で形成されている浮遊容量であ
る。この斜線部S1の面積は S1＝ｙ（d1＋ｗ＋d1）＋ｗ（d1＋d2） −（１） で表わされる。
又第９図（ｂ）に従来の薄膜トランジスタの上視図を
示す。斜線部S2もS1同様に薄膜トランジスタの浮遊容量
であり斜線部S2の面積は S2＝｛（d1＋d2）＋ｗ＋（d1＋d2）｝（d1＋d2） −
（２） で表わされる。
示す。斜線部S2もS1同様に薄膜トランジスタの浮遊容量
であり斜線部S2の面積は S2＝｛（d1＋d2）＋ｗ＋（d1＋d2）｝（d1＋d2） −
（２） で表わされる。
ゲート絶縁膜が同一の材質で、同一の厚さであれば浮
遊容量は面積、S1、S2により決まる。
遊容量は面積、S1、S2により決まる。
ここで、アライメント精度、フォトマスクのピッチず
れ等によるパターンずれd1は通常３（μｍ）程度であ
る。
れ等によるパターンずれd1は通常３（μｍ）程度であ
る。
又、基板の収縮d2は、多結晶シリコンを形成する一般
的な温度である600℃前後で第６図より基板の長さ10cm
当り約６μｍである。
的な温度である600℃前後で第６図より基板の長さ10cm
当り約６μｍである。
従って式（１）（２）へ、d1＝３、d2＝0.6xを代入す
ると、 S1＝ｙ（ｗ＋６）＋ｗ（0.6x＋３） −（３） S2＝（1.2x＋ｗ＋６）（0.6＋３） −（４） となる。
ると、 S1＝ｙ（ｗ＋６）＋ｗ（0.6x＋３） −（３） S2＝（1.2x＋ｗ＋６）（0.6＋３） −（４） となる。
従来の薄膜トランジスタに比べ浮遊容量を小さくする
には S1≦S2 −（５） を満足すればよい。
には S1≦S2 −（５） を満足すればよい。
（５）式へ（３）（４）式を代入すると ｙ（ｗ＋６）＋ｗ（0.6x＋３）≦（1.2x＋ｗ＋６）（0.
6x＋３） −（６） これを整理して ｙ≦（0.6x＋３）（1.2x＋６）／（ｗ＋６） −（７） が得られる。
6x＋３） −（６） これを整理して ｙ≦（0.6x＋３）（1.2x＋６）／（ｗ＋６） −（７） が得られる。
すなわち、ソース電極901及びドレイン電極902の線幅
ｙが（７）式を満足していれば、従来の薄膜トランジス
タに比べ浮遊容量を小さくすることが可能となり、液晶
ディスプレイへ応用した場合、液晶層での電荷の保持特
性が向上し、画質を向上させられる。又、液晶ディスプ
レイが大型化してもパターンずれの影響は全くなくな
り、更に浮遊容量を小さくできるため、高画質の大型デ
ィスプレイが実現できる。
ｙが（７）式を満足していれば、従来の薄膜トランジス
タに比べ浮遊容量を小さくすることが可能となり、液晶
ディスプレイへ応用した場合、液晶層での電荷の保持特
性が向上し、画質を向上させられる。又、液晶ディスプ
レイが大型化してもパターンずれの影響は全くなくな
り、更に浮遊容量を小さくできるため、高画質の大型デ
ィスプレイが実現できる。
イメージセンサや３次元集積回路へ応用した場合、回
路定数が一定で更に理想値に近づけることができ高性能
化が可能となる。
路定数が一定で更に理想値に近づけることができ高性能
化が可能となる。
本発明の薄膜トランジスタの特性を第８図に示す。横
軸はゲート電圧Vos、縦軸はドレイン電流IDの対数値で
ある。ドレイン電圧VDは、４（Ｖ）チャンネル長は20μ
ｍ、チャンネル幅10μｍである。半導体層には多結晶シ
リコンを用い、その膜厚は200Åである。第８図より明
らかな様に小さいOFF電流と大きいON電流が両立してお
り、従来の薄膜トランジスタとほぼ同様な特性である。
軸はゲート電圧Vos、縦軸はドレイン電流IDの対数値で
ある。ドレイン電圧VDは、４（Ｖ）チャンネル長は20μ
ｍ、チャンネル幅10μｍである。半導体層には多結晶シ
リコンを用い、その膜厚は200Åである。第８図より明
らかな様に小さいOFF電流と大きいON電流が両立してお
り、従来の薄膜トランジスタとほぼ同様な特性である。
本発明は次のようなすぐれた効果を有する。
第１に、薄膜トランジスタの浮遊容量が従来の薄膜ト
ランジスタに比べ小さくでき、液晶ディスプレイへ応用
した場合、液晶層での電荷の保持特性が向上し、高画質
化が実現できる。イメージセンサや３次元集積回路へ応
用した場合、回路定数が一定で更に理想値に近づけるこ
とが可能となり高性能化ができる。
ランジスタに比べ小さくでき、液晶ディスプレイへ応用
した場合、液晶層での電荷の保持特性が向上し、高画質
化が実現できる。イメージセンサや３次元集積回路へ応
用した場合、回路定数が一定で更に理想値に近づけるこ
とが可能となり高性能化ができる。
第２に薄膜トランジスタの浮遊容量を、パターンずれ
に関係なく一定とすることができる。これにより、薄膜
トランジスタを用いたアクティブマトリックス基板ある
いは薄膜トランジスタを用いたロジック回路の回路定数
を一定にすることが可能となる。
に関係なく一定とすることができる。これにより、薄膜
トランジスタを用いたアクティブマトリックス基板ある
いは薄膜トランジスタを用いたロジック回路の回路定数
を一定にすることが可能となる。
第３に、回路定数を一定にできることにより、アクテ
ィブマトリックス基板あるいはロジック回路の設計を容
易にできる。
ィブマトリックス基板あるいはロジック回路の設計を容
易にできる。
第４に、パターンずれに対する許容度が大きく設計で
きるため、従来の様な厳しい工程管理が不用となり、歩
留りが大幅に向上する。
きるため、従来の様な厳しい工程管理が不用となり、歩
留りが大幅に向上する。
第５に、パターンずれに関係なく浮遊容量を一定とで
きるため、基板内のばらつきあるいは基板間のばらつき
を無くすことができ、大幅に品質が向上でき、更に大面
積基板上へ均一な特性をもった薄膜トランジスタの形成
を実現できる。
きるため、基板内のばらつきあるいは基板間のばらつき
を無くすことができ、大幅に品質が向上でき、更に大面
積基板上へ均一な特性をもった薄膜トランジスタの形成
を実現できる。
第６に、トランジスタ特性は従来の特性と全く同一で
あり、小さいOFF電流と大きいON電流を両立できる。
あり、小さいOFF電流と大きいON電流を両立できる。
第７に、半導体層に多結晶シリコン等の500℃以上の
高温で形成する半導体を用いた場合、基板の収縮に基因
するパターンずれの影響を全く受けることなく、浮遊容
量を一に保つことが可能となり、回路定数を一定にする
ことができる。
高温で形成する半導体を用いた場合、基板の収縮に基因
するパターンずれの影響を全く受けることなく、浮遊容
量を一に保つことが可能となり、回路定数を一定にする
ことができる。
以上のように、本発明の薄膜トランジスタは数多くの
優れた効果を有するものであり、その応用範囲は、ディ
スプレイ用のアクティプマトリックス基板やその周辺回
路、イメージセンサ、３次元集積回路など多岐にわた
る。
優れた効果を有するものであり、その応用範囲は、ディ
スプレイ用のアクティプマトリックス基板やその周辺回
路、イメージセンサ、３次元集積回路など多岐にわた
る。
第１図（ａ）（ｂ）は本発明の薄膜トランジスタの構造
を示し、（ａ）は上視図、（ｂ）は断面図である。 第２図（ａ）（ｂ）は従来の薄膜トランジスタの構造を
示し（ａ）は上視図、（ｂ）は断面図である。 第３図（ａ）〜（ｃ）は、従来の薄膜トランジスタの構
造を示す上視図である。 第４図は、薄膜トランジスタの等価回路図である。 第５図（ａ）〜（ｃ）、第７図、及び、第９図（ａ）
（ｂ）は、本発明の薄膜トランジスタの構造を示す上視
図である。 第６図は、基板の収縮を示すグラフである。 第８図は、本発明の薄膜トランジスタの特性を示すグラ
フである。 101、201……基板 103、202、301、501、701、901……ソース電極 102、203、302、502、702、902……ドレイン電極 108、204、705……ソース配線 107、205、706……ドレイン配線 104、206、303、503、703、903……半導体層 105、207……ゲート絶縁膜 106、208、304、504、704、904……ゲート電極 401、402……浮遊容量
を示し、（ａ）は上視図、（ｂ）は断面図である。 第２図（ａ）（ｂ）は従来の薄膜トランジスタの構造を
示し（ａ）は上視図、（ｂ）は断面図である。 第３図（ａ）〜（ｃ）は、従来の薄膜トランジスタの構
造を示す上視図である。 第４図は、薄膜トランジスタの等価回路図である。 第５図（ａ）〜（ｃ）、第７図、及び、第９図（ａ）
（ｂ）は、本発明の薄膜トランジスタの構造を示す上視
図である。 第６図は、基板の収縮を示すグラフである。 第８図は、本発明の薄膜トランジスタの特性を示すグラ
フである。 101、201……基板 103、202、301、501、701、901……ソース電極 102、203、302、502、702、902……ドレイン電極 108、204、705……ソース配線 107、205、706……ドレイン配線 104、206、303、503、703、903……半導体層 105、207……ゲート絶縁膜 106、208、304、504、704、904……ゲート電極 401、402……浮遊容量
Claims (1)
- 【請求項１】所定の基板上に、ソース電極及びドレイン
電極と、該ソース電極と該ドレイン電極を結ぶ半導体層
と，該ソース電極と該ドレイン電極と該半導体層を被覆
するゲート絶縁膜と、該ゲート絶縁膜を介して設けられ
たゲート電極を具備する薄膜トランジスタにおいて、線
幅ｙ（μｍ）が ｙ≦（0.6x＋３）（1.2x＋６）／（ｗ＋６） ｘとは該基板の長手方向の長さ（cm） ｗは薄膜トランジスタのチャンネル幅（μｍ） を満たし、所定の間隔を隔だてて設けられた、該ソース
電極及び該ドレイン電極と、該半導体層を該ゲート絶縁
膜を介して被覆し、更に該ソース電極及び該ドレイン電
極の長手方向と交わる方向に設けられた該ゲート電極を
具備したことを特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62225722A JPH088361B2 (ja) | 1987-09-09 | 1987-09-09 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62225722A JPH088361B2 (ja) | 1987-09-09 | 1987-09-09 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6468969A JPS6468969A (en) | 1989-03-15 |
| JPH088361B2 true JPH088361B2 (ja) | 1996-01-29 |
Family
ID=16833790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62225722A Expired - Lifetime JPH088361B2 (ja) | 1987-09-09 | 1987-09-09 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088361B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2588664B2 (ja) * | 1992-02-27 | 1997-03-05 | 株式会社ジーティシー | アクティブマトリックス液晶表示装置 |
-
1987
- 1987-09-09 JP JP62225722A patent/JPH088361B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6468969A (en) | 1989-03-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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