JP2005243938A - 薄膜トランジスタおよびその製造方法 - Google Patents
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Abstract
【課題】製造プロセスを複雑化することなく、異なる構造を有する複数のTFTを同一基板上に形成する。
【解決手段】第1及び第2半導体層4A、4Bと、第1及び第2半導体層4A、4Bを覆うゲート絶縁層と、ゲート絶縁層の上に形成された第1及び第2ゲート電極20A、20Bとを備え、第1半導体層4Aは、チャネル領域とソース領域及びドレイン領域との間に、ソース領域及びドレイン領域よりも低い不純物濃度を有する第1低濃度不純物領域138、139を更に備え、第1ゲート電極20Aは、第1下層電極と、第1上層電極とを含んでおり、第1上層電極のチャネル方向の長さは第1下層電極のチャネル方向の長さよりも小さく、第1下層電極は第1低濃度不純物領域138、139の一部と重なっており、第2ゲート電極20Bは、第2下層電極と、第2上層電極とを含んでおり、第2下層電極の上面及び第2上層電極の下面は整合している。
【選択図】図3
【解決手段】第1及び第2半導体層4A、4Bと、第1及び第2半導体層4A、4Bを覆うゲート絶縁層と、ゲート絶縁層の上に形成された第1及び第2ゲート電極20A、20Bとを備え、第1半導体層4Aは、チャネル領域とソース領域及びドレイン領域との間に、ソース領域及びドレイン領域よりも低い不純物濃度を有する第1低濃度不純物領域138、139を更に備え、第1ゲート電極20Aは、第1下層電極と、第1上層電極とを含んでおり、第1上層電極のチャネル方向の長さは第1下層電極のチャネル方向の長さよりも小さく、第1下層電極は第1低濃度不純物領域138、139の一部と重なっており、第2ゲート電極20Bは、第2下層電極と、第2上層電極とを含んでおり、第2下層電極の上面及び第2上層電極の下面は整合している。
【選択図】図3
Description
本発明は、薄膜トランジスタおよびその製造方法に関する。
アクティブマトリクス駆動の表示装置では、多数の薄膜トランジスタ(TFT)がマトリクス状に配列されたアクティブマトリクス基板が使用される。このようなTFTは、薄膜堆積やフォトリソグラフィなどの半導体集積回路製造技術と同様の製造技術により、ガラスなどの絶縁基板上に集積される。より具体的には、CVD法などにより、シリコン薄膜を基板上に堆積した後、このシリコン薄膜をアイランド状にパターニングし、個々のTFTの活性領域として用いる。
このようにして形成されるTFTは、使用するシリコン薄膜の結晶性に応じて、非晶質シリコンTFTおよび多結晶シリコンTFTに大別される。一般に、多結晶シリコン膜の電界効果移動度は非晶質シリコン膜の電界効果移動度よりも高いため、多結晶シリコンTFTは、非晶質シリコンTFTよりも高速に動作することが可能である。
このように高速動作可能な多結晶シリコンTFTを用いると、同一基板上に、表示領域におけるスイッチング素子だけでなく、表示領域周辺の駆動回路をも構成することが可能になる。さらに、それらと同一基板上に、多結晶シリコンTFTを用いて機能回路を構成することにより、従来より高精細な画像表示を実現することが可能である。
アクティブマトリクス型液晶表示装置を構成するためには、表示領域に形成されるスイッチング素子用のTFT(以下、「画素用TFT」と呼ぶ)として、100〜200万個のTFTが用いられる。これに加えて、表示領域周辺に形成される駆動回路や機能回路などの周辺回路に用いられるTFTが必要である。これらのTFTは、通常、その用途に応じて要求される特性がそれぞれ異なっている。
例えば、画素用TFTは、一般にnチャネル型TFTである。画素用TFTには、通常、振幅が15〜20V程度のゲート電圧が印加されるため、画素用TFTはオン領域のみでなく、オフ領域においても良好な特性を有する必要がある。特に、オフ領域におけるリーク電流(オフリーク電流)が小さいことが重要である。一方、周辺回路はCMOS回路を基本として構成されることから、周辺回路に用いられるTFTは、主に良好なオン特性を有することが重要である。また、周辺回路のうち駆動回路に用いられる駆動回路用TFTには、特に高いオン電流特性(電流駆動力)や信頼性が要求される。さらに、周辺回路のなかには、nチャネル型TFTおよびpチャネル型TFTの両方を用いて構成されるものもあることから、同一基板上にこれらの2つのタイプのTFTを形成できると有利である。
従って、同一の構造を有する複数の多結晶シリコンTFTを用いて、アクティブマトリクス型液晶表示装置、有機EL表示装置または他の機能回路を構成しようとすると、それらの多結晶シリコンTFTは、種々の電源電圧に対応でき、電流駆動力に優れ、オフ電流の抑制が可能で、しかも信頼性に優れたトランジスタ特性を有していなければいけない。
しかし、要求されるトランジスタ特性を全て満足し、様々な用途に適用できる共通のTFTを形成することは極めて困難である。以下に詳しく説明するように、従来から提案されている種々の構造を有する多結晶シリコンTFTには、それぞれ長所と短所とがある。
従来のシングルドレイン構造を有する多結晶シリコンTFTは、電流駆動力が比較的大きいといった利点がある一方で、オフリーク電流が大きいという問題点がある。また、結晶質TFTを長期間駆動させると、移動度やオン電流が低下したり、オフ電流が増加するといった劣化現象が生じる。この原因の一つは、いわゆる「ホットキャリア注入現象」にあると考えられている。「ホットキャリア注入現象」とは、ドレイン近傍の電界集中によって生じたホットキャリアの一部がゲート絶縁膜の中に注入されたり、シリコン膜中に欠陥準位が形成されることをいう。
MOSトランジスタの分野では、上記問題を解決するトランジスタ構造として、チャネル領域とソース領域/ドレイン領域との間の少なくとも一方に低濃度不純物領域(Lightly Doped Drain、以下「LDD領域」と略すことがある)を形成した構造が知られている。このような構造は、「LDD構造」と称されている。
このLDD構造を多結晶シリコンTFTに適用すると、LDD領域によってドレイン近傍の電界集中を緩和することができるので、上記シングルドレイン構造のTFTと比べて、ホットキャリア注入現象による劣化(すなわち長期信頼性の低下)を抑制でき、かつオフリーク電流を低減できる。しかし、LDD構造の多結晶シリコンTFTでは、LDD領域が抵抗となるので、上記シングルドレイン構造のTFTと比べて、電流駆動力が低下するという問題がある。また、ホットキャリア劣化耐性は改善されているが、十分とは言えない。例えば、LDD構造のTFTを10数ボルトの電源電圧で長期間使用すると、大きなオン電流劣化が生じるおそれがある。さらに、LDD構造のTFTの製造方法に関して、以下のような問題もある。
結晶質シリコン集積回路で一般的に行われているように、サイドウォール形成を利用してLDD構造のTFTを製造することができる。しかし、この方法ではLDD領域のチャネル方向の長さ(LDD長)を1μm以上とすることが困難であることから、例えば液晶ディスプレイを駆動させる駆動回路用TFTには適用できない。駆動回路用TFTは、電源電圧10数ボルトに耐えうることが要求されるため、LDD長が少なくとも1μm程度以上のLDD構造を有する必要があるからである。
また、フォトリソグラフィ技術を利用して、LDD構造の結晶質TFTを製造する方法が知られている。まず、ゲート電極をマスクとして半導体層に不純物を添加することによりLDD領域(低濃度不純物領域)を形成する。次いで、フォトレジストをマスクとして半導体層に不純物を添加することにより高濃度不純物領域を形成する。この方法では、LDD長を1μm以上とすることが可能であり、レーザー結晶化プロセスを利用した低温プロセスで形成されるTFTにおいても、液晶ディスプレイ駆動に必要な電源電圧10数ボルトに耐えうるLDD構造TFTが形成可能となる。しかし、自己整合的にLDD領域を形成できないため、フォトリソグラフィの位置合せ精度を考慮すると、LDD長を2μm程度と大きくする必要がある。そのため、TFTの電流駆動力がさらに低下してしまうという問題がある。
この問題を解決し、LDD長を最適化できるLDD構造のTFTを製造するために、例えば特許文献1は、自己整合的にLDD領域を形成する方法を開示している。この方法では、まず、テーパー形状を有するゲート電極を形成した後、ゲート電極をマスクとして半導体層に不純物を添加することにより、高濃度不純物領域を形成する。続いて、ゲート電極のテーパー形状を有する部分をエッチングして、ゲート電極の幅を小さくする。そして、幅を小さくしたゲート電極をマスクとして半導体層に不純物を添加することにより、低濃度不純物領域を形成する。特許文献1の方法を用いると、自己整合的にLDD領域を形成できるので、フォトリソグラフィの位置合わせ精度を考慮する必要がない。
特許文献1に開示されている方法によると、LDD長を最適化できるため、従来の方法によるLDD構造のTFTよりも、電流駆動力の低下を改善することができる。しかし、例えば駆動回路用TFTに適用するためには、電流駆動力およびホットキャリア劣化耐性をさらに向上させる必要がある。
そこで、LDD構造のTFTにおける電流駆動力やホットキャリア劣化耐性をさらに向上させるためのTFT構造として、ゲート電極がLDD領域をオーバーラップする構造が提案されている。このような構造は、「ゲートオーバーラップLDD(Gate−drain Overlapped LDD)構造(またはGOLD構造)」と称されている。
ゲートオーバーラップLDD構造のTFTは、例えば特許文献2に記載されている。この文献では、まず、下層および上層からなる2層のゲート電極を形成する。次に、上層におけるチャネル方向の長さが下層のチャネル方向の長さよりも小さくなるように、上層のみを自己整合的にエッチングする。この後、上層をマスクとして半導体層に不純物を添加することにより、低濃度不純物領域を形成する。続いて、下層をマスクとして半導体層に不純物を添加することにより、高濃度不純物領域を形成する。このようにして、自己整合的にゲート電極とオーバーラップするLDD領域を形成できる。
ゲートオーバーラップLDD構造のTFTでは、ゲート電極に電圧を印加すると、ゲート電極とオーバーラップしたLDD領域でキャリアとなる電子が蓄積する。よって、LDD領域の不純物濃度を高めることなく、LDD領域の抵抗を小さくすることができるので、TFTの電流駆動力の低下を抑えると同時に、ホットキャリア注入現象による劣化を抑制できる。
しかしながら、ゲートオーバーラップLDD構造のTFTは、前述したLDD構造(ゲート電極とLDD領域とがオーバーラップしていない構造)のTFTと比べると、オフリーク電流が大きくなるという欠点がある。これは、TFTのオフの時においても、ゲート電極とオーバーラップしたLDD領域に反転層が形成されるためであると考えられている。また、この構造では、ゲート電極とLDD領域とをオーバーラップさせるため、いわゆるゲート/ドレイン重なり容量が生じる。その結果、ゲート容量を大きくすることが必要となる。ゲート容量が大きくなると、このTFTを含む回路における動作時の負荷容量が増大することから、回路動作に悪影響を及ぼす可能性もある。この悪影響は、特にTFTのチャネル長が短い場合に顕著である。
以上のように従来の各TFT構造はそれぞれ長所および短所を有しており、これらのうちのいずれかの構造を有するTFTを用途の異なる種々の回路に適用しても、高性能で信頼性の高い回路や装置は得られない。
そこで、異なる構造を有するTFTを組み合せることによって、それぞれのTFT構造の長所を生かして所望の回路特性を得るといった試みも行われている。しかし、同一基板の上に異なる構造を有するTFTを形成しようとすると、製造プロセスは極めて複雑になるという問題がある。
特開平7−235680号公報
特開平8−274336号公報
本発明の目的は、製造プロセスを複雑化することなく、異なる構造を有する複数のTFTを同一基板上に形成することである。
本発明の装置は、基板の表面に形成され、それぞれチャネル領域、ソース領域およびドレイン領域を有する第1および第2半導体層と、前記第1および第2半導体層を覆うゲート絶縁層と、前記ゲート絶縁層の上に形成され、それぞれ前記第1および第2半導体層のチャネル領域を覆う第1および第2ゲート電極とを備えた装置であって、前記第1半導体層は、前記チャネル領域と前記ソース領域との間および前記チャネル領域と前記ドレイン領域との間に、前記ソース領域及び前記ドレイン領域の不純物濃度よりも低い不純物濃度を有する第1低濃度不純物領域をさらに備え、前記第1ゲート電極は、第1下層電極と、前記第1下層電極の上に形成された第1上層電極とを含んでおり、前記第1上層電極のチャネル方向のサイズは前記第1下層電極のチャネル方向のサイズよりも小さく、前記第1下層電極は前記第1低濃度不純物領域の少なくとも一部と重なっており、前記第2ゲート電極は、第2下層電極と、前記第2下層電極の上に形成された第2上層電極とを含んでおり、前記第2下層電極の上面および第2上層電極の下面は整合している。
ある好ましい実施形態において、前記第2半導体層は、前記チャネル領域と前記ソース領域との間および前記チャネル領域と前記ドレイン領域との間に、前記ソース領域及び前記ドレイン領域の不純物濃度よりも低い不純物濃度を有する第2低濃度不純物領域をさらに備え、前記第2ゲート電極は前記第2濃度不純物領域と重なっていない。
ある好ましい実施形態において、前記第1半導体層および前記第2半導体層はそれぞれ複数あり、前記第1半導体層および前記第2半導体層のうち少なくとも1つはpチャネル型トランジスタを構成し、他の前記第1半導体層および前記第2半導体層のうち少なくとも1つはnチャネル型トランジスタを構成する。
本発明の複数のトランジスタを含む装置の製造方法は、(a)第1および第2半導体層と、前記第1および第2半導体層を覆うゲート絶縁層と、前記ゲート絶縁層の上に設けられ、それぞれが対応する第1半導体層の少なくとも一部を覆う第1ゲート電極と、前記ゲート絶縁層の上に設けられ、それぞれが対応する第2半導体層のすくなくとも一部を覆う第2ゲート電極とを備えた基板を用意する工程であって、各ゲート電極は、下層電極と、前記下層電極の上に形成され、前記下層電極のチャネル方向のサイズよりも小さいチャネル方向のサイズを有する上層電極とを含んでいる、工程と、(b)前記第1ゲート電極をマスクとして前記第1半導体層に不純物元素をドープすることにより、前記第1半導体層のうち前記第1ゲート電極の前記上層電極と重なる領域にチャネル領域、前記第1ゲート電極の前記下層電極と重なるが前記上層電極と重ならない領域に低濃度不純物領域、前記第1ゲート電極と重ならない領域にソースおよびドレイン領域をそれぞれ形成する工程と、(c)前記第2ゲート電極の前記上層電極をマスクとして、前記第2ゲート電極の前記下層電極をエッチングする工程とを包含する。
ある好ましい実施形態において、前記工程(a)は、前記ゲート絶縁層の上に下層導電膜を形成する工程(a1)と、前記下層導電膜の上に上層導電膜を形成する工程(a2)と、前記上層導電膜の上にマスクを設け、第1のエッチング条件で、前記上層導電膜および前記下層導電膜をエッチングする工程(a3)と、第2のエッチング条件で、前記マスク、前記上層導電膜および前記下層導電膜をエッチングして、これにより、前記マスクの面積が前記下層導電膜の面積よりも小さくなるとともに、上面および下面が前記マスクの下面および前記下層導電膜の上面とそれぞれ整合するように前記上層導電膜がエッチングされる、工程(a4)と、第3のエッチング条件で、前記上層導電膜をエッチングする工程(a5)とを包含する。
ある好ましい実施形態において、前記工程(b)は、前記第1半導体層の少なくとも1つに、前記第1ゲート電極の前記上層電極をマスクとして第1導電型の不純物をドープする工程(b1)と、前記少なくとも1つの第1半導体層に、前記第1ゲート電極の前記下層電極をマスクとして第1導電型の不純物をドープする工程(b2)とをさらに含み、前記工程(b2)における前記第1導電型の不純物のドーズ量は前記工程(b1)における前記第1導電型の不純物のドーズ量よりも高い。
ある好ましい実施形態において、前記工程(c)の前に、前記第2ゲート電極をマスクとして前記第2半導体層に第1導電型の不純物元素をドープすることにより、前記第2半導体層のうち前記第2ゲート電極の前記上層電極と重なる領域にチャネル領域、前記第2ゲート電極の前記下層電極と重なるが前記上層電極と重ならない領域に低濃度不純物領域、前記第2ゲート電極と重ならない領域にソースおよびドレイン領域をそれぞれ形成する工程(b’)をさらに含み、前記工程(b’)は前記工程(b)と同時に行われる。
ある好ましい実施形態において、前記工程(c)の後に、前記第2半導体層の少なくとも1つに、前記第2ゲート電極をマスクとして第2導電型の不純物元素をドープし、前記少なくとも1つの第2半導体層のうち前記第2ゲート電極と重ならない領域の導電型を反転させる工程(d)をさらに含む。
ある好ましい実施形態において、前記工程(b)の後に、前記第1半導体層の少なくとも1つに、前記第1ゲート電極の前記上層電極をマスクとして第2導電型の不純物をドープする工程(e1)と、前記少なくとも1つの第1半導体層に、前記第1ゲート電極の前記下層電極をマスクとして第2導電型の不純物をドープする工程(e2)とをさらに含み、前記工程(e2)における前記第2導電型の不純物のドーズ量は前記工程(e1)における前記第2導電型の不純物のドーズ量よりも高い。
本発明によれば、異なる構造を有する複数のTFTを同一基板上に備えた装置が提供される。本発明の装置では、回路の機能に応じて選択された最適な構造を有するTFTが同一基板上に形成されているので、動作性能および信頼性を向上できる。
また、本発明の製造方法によれば、製造プロセスを複雑化することなく上記装置を製造できる。
本発明では、異なる構造のゲート電極を有する複数のTFTが同一基板上に形成される。そのようなTFTの形成方法を、図1を参照しながら簡単に説明しておく。
まず、図1に示すように、基板1の上に形成された複数の半導体層4を覆うように、ゲート絶縁層5を形成する。ゲート絶縁層5の上には、2層以上の積層構造を有する複数のゲート電極20を設ける。これらのゲート電極20はそれぞれ、対応する半導体層4の一部とオーバーラップするように設けられている。また、本発明では、これらのゲート電極は、下層電極9と、下層電極9の上に設けられた上層電極8とを有している。下層電極9のチャネル方向の長さは、上層電極8のチャネル方向の長さよりも大きい。すなわち、これらのゲート電極20は、ステップ形状の断面を有している。本発明では、このような積層構造のゲート電極20を、互いに異なる構造のTFTを形成する複数の領域に形成する。例えば、LDD構造のTFTを形成する領域にも、ゲートオーバーラップLDD構造のTFTを形成する領域にも、上記積層構造のゲート電極を形成しておく。
次いで、図1(b)に示すように、複数のゲート電極20のうち一部のゲート電極20をレジストマスク30で覆う。残りのゲート電極20については、上層電極8をマスクとして下層電極9をエッチングする。これにより、上層電極8の下面と下層電極9の上面とが自己整合されたゲート電極20’が形成される。
上記方法により形成されるTFTは、例えば、ゲート電極20を有するゲートオーバーラップLDD構造のTFT、およびゲート電極20’を有するシングルドレイン構造やLDD構造のTFT等である。なお、LDD領域を備えたTFTを形成する場合には、ゲート電極20の上層電極8および下層電極9を利用して、自己整合的にLDD領域を形成すると、特に有利である。また、回路によっては、pチャネル型TFTおよびnチャネル型TFTが必要とされるため、導電型の異なるTFTを共存させる場合もある。
以下、図面を参照しながら、本発明による各実施形態を説明する。
(実施形態1)
図2(a)〜(e)を参照しながら、本発明による装置の第1の実施形態を説明する。
図2(a)〜(e)を参照しながら、本発明による装置の第1の実施形態を説明する。
本実施形態の装置は、nチャネル型ゲートオーバーラップLDD構造のTFT(薄膜トランジスタA1)、nチャネル型LDD構造のTFT(薄膜トランジスタB1)、およびpチャネル型シングルドレイン構造のTFT(薄膜トランジスタC1)を同一基板上に備えている。
本実施形態の装置は、例えばアクティブマトリクス基板に好適に適用できる。その場合、ゲートオーバーラップLDD構造の薄膜トランジスタA1は、例えばシフトレジスタやバッファなどの駆動回路のTFT(以下、駆動回路用TFT)として用いることができる。また、LDD構造の薄膜トランジスタB1は、サンプリング回路を構成するnチャネル型TFT(以下、サンプリングスイッチ)として、あるいは画素用TFTとして好適に用いられる。pチャネル型シングルドレイン構造を有する薄膜トランジスタC1は、薄膜トランジスタA1とともに、上記駆動回路等に用いることができる。
本実施形態の装置は、例えば以下の方法で製造される。
まず、薄膜トランジスタA1〜C1を形成する全ての領域に、図2(a)〜(e)に示す方法で半導体層、ゲート絶縁膜およびゲート電極を形成する。
図2(a)に示すように、基板1の上に、下地絶縁膜2を形成する。基板1は絶縁性表面を有していればよく、基板1としてガラス基板、石英基板、シリコン基板など絶縁性基板や、表面に絶縁膜を形成した導電性基板(金属基板、ステンレス基板など)を用いても良い。代わりに、処理温度に耐えうる程度の耐熱性を有するプラスチック基板を用いてもよい。下地絶縁膜2は、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの単層膜であってもよいし、それらを2層以上積層させた積層膜であってもよい。なお、下地絶縁膜2は形成しなくてもよい。
次に、下地絶縁膜2の上に非晶質構造を有する非晶質半導体膜(厚さ:例えば10〜100nm)3を形成する。非晶質半導体膜3aは、例えばシリコンを主成分とする半導体材料から形成され、代表的には、非晶質シリコン膜または非晶質シリコンゲルマニウム膜などである。非晶質半導体膜3aは、例えばプラズマCVD法で形成される。
続いて、非晶質半導体膜3aを結晶化させて、結晶質半導体膜3pを形成する。結晶化は、例えば特許文献1に記載された技術を用いて行うことができる。この技術では、まず、結晶化を助長する金属元素を非晶質シリコン膜(アモルファスシリコン膜)に選択的に添加する。その後、加熱処理を行うことにより、金属元素を添加した領域を起点として非晶質シリコン膜の結晶化を進める。
本実施形態では、まず、非晶質半導体膜3aの表面に、結晶化を促進する触媒作用のある金属元素(例えばニッケル)を含む金属元素含有層を形成する。金属元素含有層は、例えば酢酸ニッケル塩溶液(濃度:1〜100重量ppm)を、非晶質半導体膜3aの表面にスピナーで塗布することにより形成できる。代わりに、スパッタ法、蒸着法、またはプラズマ処理などにより、極めて薄い金属元素含有層を形成してもよい。また、本実施形態では、非晶質半導体膜3の表面全体に塗布により金属元素含有層を形成するが、マスクを用いて非晶質半導体膜3aの表面のうち選択された領域のみにニッケル含有層を形成してもよい。
この後、金属元素含有層を有する非晶質半導体膜3aに加熱処理を施して、非晶質半導体膜3aを結晶化させる。結晶化は、非晶質半導体膜3aのうち金属元素含有層と接する部分に形成されたシリサイドを核として進行する。こうして、結晶構造を有する結晶質半導体膜3pが形成される。なお、結晶質半導体膜3pに含まれる酸素濃度は、5×1018/cm3以下であることが望ましい。
結晶化のための熱処理は、非晶質半導体膜3aを強光で照射することによって行ってもよい。この場合は、赤外光、可視光、紫外光のいずれか、またはそれらを組み合わせて用いることが可能である。代表的なランプ光源は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、または高圧水銀ランプである。このようなランプ光源を1〜60秒、好ましくは30〜60秒点灯させることを1回〜10回繰り返すことにより、非晶質半導体膜3aを瞬間的に600〜1000℃程度まで加熱すればよい。なお、必要であれば、非晶質半導体膜3aを強光で照射する前に、非晶質半導体膜3aに含有する水素を放出させるための熱処理を行ってもよい。また、水素を放出させるための熱処理と結晶化のための熱処理とを同時に行ってもよい。生産性を考慮すると、非晶質半導体膜3aの結晶化は、強光の照射により行うことが望ましい。本実施形態では、脱水素化のための熱処理(450℃、1時間)を行った後、強光を用いて結晶化のための熱処理(550℃〜650℃、4〜24時間)を行う。
上記方法によって得られる結晶質半導体膜3pには、金属元素(ニッケル)が残存している。金属元素は結晶質半導体膜3pに一様に分布していないものの、平均して1×1019/cm3を越える濃度で残存している。金属元素が残存していても、結晶質半導体膜3pからTFTをはじめ各種半導体素子を形成することが可能であるが、後述するゲッタリング方法により、残存する金属元素を除去することが好ましい。
上記結晶化のための熱処理を行うと、結晶質半導体膜3pの表面に酸化膜が形成されるので、その酸化膜を除去する。この後、結晶化率(膜の全体積における結晶成分の割合)を高め、かつ結晶粒内に残される欠陥を補修するために、大気または酸素雰囲気中、結晶質半導体膜3pをレーザー光(第1のレーザー光)で照射する。第1のレーザー光の照射により、結晶質半導体膜3pの表面に凹凸が形成されるとともに薄い酸化膜が形成される。なお、第1のレーザー光として、例えば波長400nm以下のエキシマレーザー光、YAGレーザーの第2高調波、第3高調波などを用いることができる。この後、第1のレーザー光の照射により形成された酸化膜を除去する。
続いて、窒素雰囲気または真空中、結晶質半導体膜3pをレーザー光(第2のレーザー光)で照射する。第2のレーザー光を照射すると、第1のレーザー光の照射により形成された凹凸(リッジ)が低減され、結晶質半導体膜3pの表面が平坦化される。代わりに、他の平坦化処理を行うこともできる。例えば、結晶質半導体膜3pの表面に塗布膜(代表的にはレジスト膜)を形成した後、エッチングなどを行って平坦化するエッチバック法を用いてもよい。または、機械的化学的研磨法(CMP法)を用いてもよい。なお、ニッケルなどの金属元素を添加することによって結晶化させた結晶質半導体膜3pは、一般的に、ニッケルを添加せずに結晶化させた結晶質半導体膜よりも平坦な表面を有する。
次に、結晶質半導体膜3pの上に、フォトリソグラフィ技術を用いてレジストパターンを形成した後、ドライエッチングを行う。これにより、島状の半導体層4が得られる。半導体層4の全面に、p型を付与する不純物元素を添加してもよい。これにより、半導体層4を用いたTFTのしきい値電圧を制御できる。
この後、図2(b)に示すように、結晶質シリコン膜4を覆う保護膜として、第1の層間絶縁膜(厚さ:例えば100〜200nm)5を形成する。第1の層間絶縁膜5は、例えば窒化酸化シリコン膜または酸化シリコン膜等である。第1の層間絶縁膜5は、後述する結晶質シリコン膜4に対する不純物添加工程において、結晶質シリコン膜4が直接プラズマに曝されることを防止するとともに、結晶質シリコン膜4の不純物濃度の微妙な制御を可能にする。
第1の層間絶縁膜5の上に、第1の導電膜6(厚さ:例えば20〜100nm)と第2の導電膜7(厚さ:例えば100〜500nm)とを積層することにより、電極層を形成する。本実施形態では、スパッタ法を用いて、TaN膜からなる第1の導電膜6と、W膜からなる第2の導電膜7とを形成する。なお、第1および第2の導電膜6、7の材料は、上記材料に限定されず、Ta、W、Ti、Mo、Al、Cuからなる群から選ばれた金属、または前記金属を主成分とする合金や化合物であってもよい。また、第1および第2の導電膜6、7は、リン等の不純物元素をドープした多結晶シリコン膜などの半導体膜から形成されてもよい。なお、第1の層間絶縁膜5の上に形成される電極層は、第1および第2の導電膜6、7の2層構造に限らず、3層以上の積層構造を有していてもよい。
次に、第2の導電膜7の上にレジストによるマスク10を形成し、ゲート電極を形成するための第1のエッチング処理を行う(図2(c))。第1のエッチング処理により、第1および第2の導電膜6、7から、下層電極8および上層電極9がそれぞれ形成される。エッチング方法は特に限定しないが、好適にはICP(Inductively oupled lasma:誘導結合型プラズマ)エッチング法を用いる。この場合、エッチング用ガスとしてCF4とCl2との混合ガスを用い、0.5〜2Pa、好ましくは1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成する。基板側(試料ステージ)にも100WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。なお、CF4とCl2との混合ガスを用いると、図2(c)に示すように、第1および第2の導電膜(TaN膜、W膜)6、7の両方が同程度にエッチングされる。
上記エッチング条件では、レジストによるマスク10の形状を最適化すると、基板側に印加するバイアス電圧の効果により、図2(d)に示すように、上層電極9の端部は基板表面に対して15〜45°の角度をなすテーパー形状となる。図2(d)では、下層電極8の端部は基板に略垂直な側面を有しているが、下層電極8の端部にもテーパー形状が形成される場合もある。なお、第1の層間絶縁膜5の上に残渣を残すことなく導電膜6、7をエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。
続いて、ステップ形状の断面を有するゲート電極を形成するために、第2のエッチング処理を行う。第2のエッチング処理は、例えばICPエッチング法によって行うことができる。その場合、エッチングガスとしてCF4、Cl2およびO2の混合ガスを用いて、1Paの圧力でコイル型の電極に500WのRF電力(13.56MHz)を供給することにより、プラズマを生成する。基板側(試料ステージ)には50WのRF(13.56MHz)電力を投入して、第1のエッチング処理における自己バイアス電圧よりも低い自己バイアス電圧を印加する。このようなエッチング条件により、上層電極(W膜)9を異方的にエッチングし、かつ、上層電極9のエッチング速度より小さいエッチング速度で下層電極(TaN膜)8を異方的にエッチングすると、図2(e)に示すようなステップ形状の断面を有するゲート電極20が形成される。本明細書中では、上層電極9と、上層電極のチャネル方向の長さよりも大きいチャネル方向の長さを有する下層電極8とを含む積層構造を有するゲート電極20を、「第1構造ゲート電極」と称する。
なお、第1構造ゲート電極における上層電極9および下層電極8は、それぞれ積層構造を有していてもよい。また、図2(e)に示す上層および下層電極8、9はいずれも基板表面に略垂直な側面を有しているが、これらの側面は基板表面に対して傾斜していてもよい。すなわち、これらの電極8、9は、テーパー形状を有していてもよい。上層および下層電極8、9のチャネル方向の長さはそれぞれ、形成しようとするTFTの機能に応じて適宜設定でき、TFT毎に異なっていてもよい。上層電極8のチャネル方向の長さは、例えば1μm以上5μm以下であり、下層電極9のチャネル方向の長さは、例えば1.5μm以上7μm以下である。
次に、上記方法により形成した半導体層4およびゲート電極20を用いて、基板上に複数種類のTFTを形成する。本実施形態では、上述したように、薄膜トランジスタA1〜C1の3種類のTFTを、薄膜トランジスタA1〜C1のそれぞれの形成領域に形成する。図3(a)〜(d)は、薄膜トランジスタA1〜C1のそれぞれの形成領域における、各TFTの形成工程を示す模式的な断面図である。
図3では、薄膜トランジスタA1の形成領域における半導体層4、ゲート電極20および第1の層間絶縁膜5を、それぞれ半導体層4A、ゲート電極20Aおよび第1の層間絶縁膜5Aとして表している。同様に、薄膜トランジスタB1の形成領域では、半導体層4B、ゲート電極20Bおよび第1の層間絶縁膜5Bと表し、薄膜トランジスタC1の形成領域では、半導体層4C、ゲート電極20Cおよび第1の層間絶縁膜5Cと表している。図3では、ゲート電極20A〜20Cはいずれも、テーパー形状を有する上層電極を有しているが、前述したように、本発明におけるゲート電極はこの構造に限定されない。
まず、図3(a)に示すように、全ての薄膜トランジスタ形成領域において、ゲート電極20A、20B、20Cをマスクとして半導体層4A、4B、4Cにn型不純物元素をドープすることにより(第1のドーピング)、n型を呈する不純物領域113〜118を形成する。n型不純物元素としては、代表的には周期表の15族に属する元素、典型的にはリンまたはヒ素を用いることができる。第1のドーピングは、例えば50keVの加速エネルギーおよび5×1013/cm2のドーズ量で行う。なお、加速エネルギーが大きいと、不純物元素はゲート電極20Aの下層電極を通過して、その下の半導体層4Aにドープされるおそれがあるため、加速エネルギーは例えば60keV以下に設定される。また、この工程は、薄膜トランジスタB1の低濃度不純物領域となる領域を形成するために行われることから、ドーズ量は例えば1×1013/cm2以上1×1014/cm2以下である。
次に、図3(b)に示すように、薄膜トランジスタB1および薄膜トンラジスタC1の形成領域において、ゲート電極20B、20Cおよび第1の層間絶縁膜5B、5Cの上に、半導体層4B、4Cのうちチャネル領域およびLDD領域となる領域を覆うように、レジストマスク130、131を形成する。
この後、図3(c)に示すように、半導体層4Aにn型不純物をドープする(第2および第3のドーピング)。第2のドーピングでは、半導体層4Aのうち、ゲート電極20Aの下層電極と重なっているが上層電極と重なっていない領域に、薄膜トランジスタA1の低濃度不純物領域138、139となる領域を形成する。第2のドーピングは、例えば
70keVの加速エネルギーおよび5×1013/cm2のドーズ量で行う。なお、加速エネルギーが小さいと、不純物元素はゲート電極20Aの下層電極を通過せず、下層電極の下にドープされないため、加速エネルギーは例えば60keV以上に設定される。また、この工程は、薄膜トランジスタA1の低濃度不純物領域となる領域を形成するために行われることから、ドーズ量は例えば1×1013/cm2以上1×1014/cm2以下である。
70keVの加速エネルギーおよび5×1013/cm2のドーズ量で行う。なお、加速エネルギーが小さいと、不純物元素はゲート電極20Aの下層電極を通過せず、下層電極の下にドープされないため、加速エネルギーは例えば60keV以上に設定される。また、この工程は、薄膜トランジスタA1の低濃度不純物領域となる領域を形成するために行われることから、ドーズ量は例えば1×1013/cm2以上1×1014/cm2以下である。
次いで、第3のドーピングを行い、半導体層4Aのうちゲート電極20A(下層電極)と重なっていない領域と、半導体層4B、4Cのうちレジストマスク130、131と重なっていない領域とに、高濃度不純物領域132〜137を形成するとともに、チャネル領域となる領域119、111、112に含まれる金属元素のゲッタリングを行う。第3のドーピングは、例えば40keVの加速エネルギーおよび5×1015/cm2のドーズ量で行う。なお、加速エネルギーは、不純物元素がゲート電極20Aの下層電極を通過しない程度に十分小さいことが好ましい。また、この工程は、薄膜トランジスタA1、B1の高濃度不純物領域となる領域を形成するために行われることから、ドーズ量は例えば1×1015/cm2以上1×1016/cm2以下である。
レジストマスク130、131を除去した後、図3(d)に示すように、半導体層4A、4Bをそれぞれ覆う新たなレジストマスク140、141を形成する。続いて、薄膜トランジスタC1のゲート電極20Cにおける上層電極をマスクとして、下層電極5Cのエッチングを行う。これにより、チャネル方向に沿って略台形状の断面を有するゲート電極20C’が得られる。このエッチングの目的は、pチャネル型TFTのシングルドレイン構造において従来から問題であったゲート/ドレインオーバーラップ容量をなくすことにより、高速駆動かつ低消費電力の薄膜トランジスタC1を提供することにある。本明細書中では、上層電極および下層電極を含む積層構造を有し、下層電極の上面が上層電極の下面に自己整合しているゲート電極20C’を「第2構造ゲート電極」と称する。従って、第2構造ゲート電極では、下層電極の上面におけるチャネル方向のサイズは上層電極の下面におけるチャネル方向のサイズと略等しい。
この後、第2構造を有するゲート電極20C’をマスクとして、半導体層4Cにp型を付与する不純物元素をドープすることにより、薄膜トランジスタC1の高濃度不純物領域145、146を形成する。p型不純物元素としては、代表的には周期表の13族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この工程におけるドーピングは、例えば60keVの加速エネルギーおよび5×1015/cm2のドーズ量で行う。なお、この工程におけるドーズ量は、半導体層4Cのうち高濃度および低濃度でn型不純物元素をドープされた領域を、p型の高濃度不純物領域に変えることができるように設定される。
レジストマスク140、141を除去した後、半導体層4A〜4Cに添加された不純物元素の活性化を行う。この活性化によって、全ての不純物領域132〜135、138、139、145、146に含まれた不純物元素が拡散する。その結果、半導体層4A〜4Cにおける各領域間でより滑らかなカーブを描く不純物濃度勾配が形成されるので、各領域間の境界における不純物濃度の急激な変化を抑制できる。
続いて、雰囲気ガスを変化させて、例えば3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行い、半導体層4A〜4Cを水素化する(図示せず)。代わりに、プラズマにより励起された水素を用いたプラズマ水素化を行っても良い。
この後の工程(図示しない)を以下に説明する。
上述したような活性化および水素化が終了したら、第1の層間絶縁膜5A〜5Cおよびゲート電極20A〜20Cを覆うように、有機絶縁物材料からなる第2の層間絶縁膜(平均厚さ:例えば1.0〜2.0μm)を形成する。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、BCB(ベンゾシクロブテン)等を使用することができる。
このように、有機樹脂材料などの有機絶縁材料を用いて第2の層間絶縁膜を形成することにより、薄膜トランジスタA1〜C1の表面を良好に平坦化できる。また、有機樹脂材料は一般に誘電率が小さいので、寄生容量を低減できる。だたし、有機樹脂材料は吸湿性を有するため保護膜としては適さない。そのため、保護膜として機能する第1の層間絶縁膜(酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜など)5A〜5Cと、平坦化膜として機能する第2の層間絶縁膜(有機樹脂材料)とを組み合わせて用いることが好ましい。
次に、第1および第2の層間絶縁膜に、それぞれの半導体層4A〜4Cに形成されたソース領域またはドレイン領域に達するコンタクトホールを形成する。コンタクトホールの形成は例えばドライエッチング法により行う。この場合、エッチングガスとしてCF4、O2およびHeの混合ガスを用いて、有機樹脂材料からなる第2の層間絶縁膜をまずエッチングする。続いて、エッチングガスとしてCF4およびO2の混合ガスを用いて第1の層間絶縁膜5A〜5Cをエッチングする。
続いて、第2の層間絶縁膜の上に導電性の金属膜をスパッタ法や真空蒸着法で形成した後、レジストマスクパターンを形成して金属膜をエッチングする。これにより、ソース配線及びドレイン配線を形成する。
次に、第2の層間絶縁膜の上に透明導電膜を形成し、公知のパターニング処理およびエッチング処理により画素電極を形成する。画素電極のそれぞれを、薄膜トランジスタB1のドレイン配線と部分的に接触するように配置し、対応する薄膜トランジスタB1と電気的に接続させる。
透明導電膜の材料は、酸化インジウム(In2O3)や酸化インジウム酸化スズ合金(In2O3―SnO2;ITO)などを用いることができる。このような材料のエッチング処理は塩酸系の溶液を用いて行ってもよい。ITOからなる透明導電膜を形成する際には、スパッタガスとして水素やH2Oを添加し、基板温度を室温程度に保持することにより、ITOからなる非晶質な透明導電膜を形成できる。非晶質なITO導電膜は、フッ酸など酸系の溶液によってエッチングされ得る。この場合、エッチング後に、基板温度:160〜300℃で1時間以上熱処理を行うことにより、ITOを結晶化させて、画素電極の透過率を上げることができる。
本実施形態では、要求される回路仕様に応じて、各回路を構成するTFT構造を最適化している。そのため、それらの回路を備えた装置全体の動作性能および信頼性を向上させることができる。
具体的には、薄膜トランジスタA1は、ゲート電極20Aの下層電極とオーバーラップしているLDD領域138、139を有する(ゲートオーバーラップLDD構造)nチャネル型TFTである。従って、電流駆動力が大きいので高速動作を実現でき、かつホットキャリア劣化耐性が極めて高いので信頼性に優れている。また、シングルドレイン構造のTFTと比べて、低オフ電流動作を実現できる。そのため、例えば駆動回路用TFTとして好適に用いられる。なお、薄膜トランジスタA1におけるLDD領域のチャネル方向のサイズは、ゲート電極20Aの上層および下層電極のチャネル方向の長さを変更することにより、回路仕様に応じて適宜選択できる。薄膜トランジスタA1を液晶表示装置の駆動回路用TFTとして用いる場合、LDD領域のチャネル方向のサイズは、例えば1μm以上3μm以下である。
薄膜トランジスタB1は、ゲート電極20BとオーバーラップしていないLDD領域126、127を有する(LDD構造)nチャネル型TFTである。従って、オフリーク電流が大幅に低減されるのでオフ特性に優れているとともに、ホットキャリアによる劣化が抑制されるので信頼性が高い。そのため、例えば画素用TFTやサンプリングスイッチとして好適に用いられる。なお、薄膜トランジスタB1におけるLDD領域のチャネル方向のサイズは、図3(b)に示すレジストマスク130の形状を変更することにより、回路仕様に応じて適宜選択できる。薄膜トランジスタB1を液晶表示装置の画素用TFTとして用いる場合、LDD領域のチャネル方向のサイズは、例えば1μm以上3μm以下である。
また、薄膜トランジスタC1は、ゲート電極20C’と自己整合的に形成されたチャネル領域144と、高純度不純物領域145、146とを有しており、LDD領域を備えていない(シングルドレイン構造)pチャネル型TFTである。従って、ゲートオーバーラップLDD構造のTFTと比べると、ゲート/ドレインオーバーラップ容量が実質的にないので、消費電力が小さい。また、電流駆動力が高いので高速駆動が可能である。そのため、pチャネル型TFTを必要とする種々の周辺回路に適用できる。
上記各LDD領域および高純度不純物領域の不純物濃度は適宜選択できる。ただし、本実施形態では、薄膜トランジスタB1のLDD領域126、127の不純物濃度(例えば
1×1018/cm3)は、薄膜トランジスタA1のLDD領域138、139の不純物濃度(例えば5×1018/cm3)よりも低い。薄膜トランジスタA1、B1の高濃度不純物領域132〜135の不純物濃度は略等しく、例えば2×1020/cm3である。
1×1018/cm3)は、薄膜トランジスタA1のLDD領域138、139の不純物濃度(例えば5×1018/cm3)よりも低い。薄膜トランジスタA1、B1の高濃度不純物領域132〜135の不純物濃度は略等しく、例えば2×1020/cm3である。
(実施形態2)
以下、図面を参照しながら、本発明による装置の第2の実施形態を説明する。本実施形態の装置は、実施形態1と同様に、nチャネル型ゲートオーバーラップLDD構造のTFT(薄膜トランジスタA2)、nチャネル型LDD構造のTFT(薄膜トランジスタB2)、およびpチャネル型シングルドレイン構造のTFT(薄膜トランジスタC2)を同一基板上に備えている。
以下、図面を参照しながら、本発明による装置の第2の実施形態を説明する。本実施形態の装置は、実施形態1と同様に、nチャネル型ゲートオーバーラップLDD構造のTFT(薄膜トランジスタA2)、nチャネル型LDD構造のTFT(薄膜トランジスタB2)、およびpチャネル型シングルドレイン構造のTFT(薄膜トランジスタC2)を同一基板上に備えている。
本実施形態では、上記3種類の薄膜トランジスタA2、B2、C2を、薄膜トランジスタA2、B2およびC2の形成領域にそれぞれ形成する。
まず、図2(a)〜(e)を参照して説明した方法と同様の方法で、薄膜トランジスタA2〜C2の形成領域に、第1構造を有するゲート電極20A〜20Cを形成する。
次に、図4(a)に示すように、ゲート電極20A〜20Cをマスクとして、n型を付与する不純物元素をドープする(第4、第5のドーピング)。これによりゲート電極20A〜20Cの下層電極と重なるが上層電極と重なっていない領域に低濃度不純物領域213〜218が形成されるとともに、ゲート電極20A〜20Cと重なっていない領域に高濃度不純物領域219〜224が形成される。n型不純物元素としては、代表的には周期表の15族に属する元素、典型的にはリンまたはヒ素を用いることができる。
第4および第5のドーピングは、図3(c)を参照しながら説明した第2および第3のドーピングと同様の条件で行うことができる。第4のドーピングは、ゲート電極20A〜20Cの上層電極をマスクとして、例えば50keVの加速エネルギーおよび5×1013/cm2のドーズ量で行う。一方、第5のドーピングは、ゲート電極20A〜20Cの下層電極をマスクとして、例えば70keVの加速エネルギーおよび5×1013/cm2のドーズ量で行う。第4および第5のドーピングのうちいずれのドーピングを先に行ってもよい。なお、第5のドーピング工程の他の目的は、半導体層4A〜4Cのうちチャネル領域となる領域に含まれる金属元素のゲッタリングを行うことである。
次に、図4(b)に示すように、ゲート電極20Aおよび第1の層間絶縁膜5aの上に、半導体層4Aを覆うレジストマスク225を形成する。この後、ゲート電極20B、20Cの下層電極をエッチングすることにより、薄膜トランジスタB2、C2の形成領域において、第2構造を有するゲート電極20B’、20C’を形成する。これにより、薄膜トランジスタB2の形成領域においては、低濃度不純物領域を自己整合的に形成できるとともに、薄膜トランジスタC2の形成領域においては、ゲート/ドレインオーバーラップ容量をなくすことができる。
レジストマスク225を除去した後、図4(c)に示すように、半導体層4A、4Bを覆う新たなレジストマスク230、231を形成する。この後、半導体層4Cのうちゲート電極20C’と重なっていない領域にp型不純物元素を添加する。これにより、薄膜トランジスタC2の高濃度不純物領域232、233が得られる。p型不純物元素としては、代表的には周期表の13族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この工程におけるドーピングは、例えば60keVの加速エネルギーおよび5×1015/cm2のドーズ量で行う。なお、ドーズ量は、半導体層4Cのうち高濃度および低濃度でn型不純物元素をドープされた領域を、p型の高濃度不純物領域に変えることができるように設定される。
次に、実施形態1で説明した方法と同様の方法で、半導体層に添加された不純物元素の活性化、半導体層の水素化、第2層間絶縁膜の形成、コンタクトホールの形成、ソース・ドレイン配線および画素電極の形成を行う。
本実施形態では、要求される回路仕様に応じて各回路を構成するTFT構造を最適化しているので、それらの回路を備えた装置の動作性能および信頼性を向上できる。
具体的には、薄膜トランジスタA2は、ゲート電極20Aの下層電極とオーバーラップしているLDD領域213、214を有する(ゲートオーバーラップLDD構造)nチャネル型TFTである。従って、電流駆動力が大きいので高速動作を実現でき、かつホットキャリア劣化耐性が極めて高いので信頼性に優れている。また、シングルドレイン構造のTFTと比べて、低オフ電流動作を実現できる。そのため、例えば駆動回路用TFTとして好適に用いられる。なお、薄膜トランジスタA2におけるLDD領域のチャネル方向のサイズは、ゲート電極20Aの下層電極のチャネル方向の長さを変更することにより、回路仕様に応じて適宜選択できる。
薄膜トランジスタB2は、ゲート電極20BとオーバーラップしていないLDD領域215、216を有する(LDD構造)nチャネル型TFTである。従って、オフリーク電流が大幅に低減されるのでオフ特性に優れているとともに、ホットキャリアによる劣化が抑制されるので信頼性が高い。そのため、例えば画素用TFTやサンプリングスイッチとして好適に用いられる。なお、薄膜トランジスタB2におけるLDD領域のチャネル方向のサイズは、ゲート電極20Aの下層電極のチャネル方向の長さを変更することにより、回路仕様に応じて適宜選択できる。薄膜トランジスタB2を液晶表示装置の画素用TFTとして用いる場合、LDD領域のチャネル方向のサイズは、例えば1μm以上3μm以下である。
また、薄膜トランジスタC1は、ゲート電極20C’と自己整合的に形成されたチャネル領域212と、高純度不純物領域232、233とを有しており、LDD領域を備えていない(シングルドレイン構造)pチャネル型TFTである。従って、ゲートオーバーラップLDD構造のTFTと比べると、ゲート/ドレインオーバーラップ容量が実質的にないので、消費電力が小さい。また、電流駆動力が高いので高速駆動が可能である。そのため、pチャネル型TFTを必要とする種々の周辺回路に適用できる。
上記各LDD領域および高純度不純物領域の不純物濃度は適宜選択できる。ただし、本実施形態では、薄膜トランジスタA2、B2のLDD領域213〜216の不純物濃度は略等しく、例えば5×1018/cm3である。また、薄膜トランジスタA2、B2の高濃度不純物領域219〜222の不純物濃度は略等しく、例えば2×1020/cm3である。
なお、本実施形態では、LDD領域および高濃度不純物領域は、上層電極および下層電極をそれぞれマスクとする2回のドーピングによって形成しているが、例えば不純物元素の一部のみが下層電極を通過するような加速エネルギーを設定することにより、1回のドーピングで、LDD領域および高濃度不純物領域を同時に形成してもよい。
(実施形態3)
以下、図面を参照しながら、本発明による装置の第3の実施形態を説明する。本実施形態の装置は、nチャネル型ゲートオーバーラップLDD構造のTFT(薄膜トランジスタA3)、nチャネル型LDD構造のTFT(薄膜トランジスタB3、C3)、およびpチャネル型シングルドレイン構造のTFT(薄膜トランジスタD3)を同一基板上に備えている。薄膜トランジスタB3は第2構造ゲート電極を有し、薄膜トランジスタC3は第1構造ゲート電極を有している。
以下、図面を参照しながら、本発明による装置の第3の実施形態を説明する。本実施形態の装置は、nチャネル型ゲートオーバーラップLDD構造のTFT(薄膜トランジスタA3)、nチャネル型LDD構造のTFT(薄膜トランジスタB3、C3)、およびpチャネル型シングルドレイン構造のTFT(薄膜トランジスタD3)を同一基板上に備えている。薄膜トランジスタB3は第2構造ゲート電極を有し、薄膜トランジスタC3は第1構造ゲート電極を有している。
本実施形態では、上記4種類の薄膜トランジスタA3〜D3を、薄膜トランジスタA3〜D3の形成領域にそれぞれ形成する。
まず、図2(a)〜(e)を参照して説明した方法と同様の方法で、薄膜トランジスタA3〜D3の形成領域に、第1構造を有するゲート電極20A〜20Dを形成する。
次に、図5(a)に示すように、各薄膜トランジスタ形成領域におけるゲート電極20A〜20Dをマスクとして、半導体層4A〜4Dにn型不純物元素をドープする(第6のドーピング)。これにより、n型を呈する不純物領域317〜324が形成される。n型不純物元素としては、代表的には周期表の15族に属する元素、典型的にはリンまたはヒ素を用いることができる。第6のドーピングは、例えば50keVの加速エネルギーおよび5×1013/cm2のドーズ量で行う。なお、加速エネルギーは、不純物元素がゲート電極20A〜20Dの下層電極を通過しない程度に十分小さいことが好ましい。この工程は、薄膜トランジスタC3の低濃度不純物領域となる領域を形成するために行われることから、ドーズ量は例えば1×1013/cm2以上1×1014/cm2以下である。
次に、半導体層4C、4Dのうち、チャネル領域および低濃度不純物領域となる領域を覆うように、ゲート電極20C、20Dおよび第1の層間絶縁膜5C、5Dの上にレジストマスク339、340を形成する(図5(b))。この後、第7および第8のn型不純物のドーピングを行う。
第7のドーピングでは、図5(b)に示すように、ゲート電極20A、20Bの上層電極およびレジストマスク339、340をマスクとして、半導体層4A〜4Dに不純物をドープする。第7のドーピングは、例えば70keVの加速エネルギーおよび5×1013/cm2のドーズ量で行う。なお、加速エネルギーは、不純物元素がゲート電極20A、20Bの下層電極を通過して下層電極の下にドープされるように、十分に大きいことが好ましい。また、この工程は、薄膜トランジスタA3、B3の低濃度不純物領域となる領域を形成するために行われることから、ドーズ量は例えば1×1013/cm2以上1×1014/cm2以下である。
続いて、図5(c)に示すように、ゲート電極20A、20B(下層電極)およびレジストマスク339、340をマスクとして、半導体層4A〜4Dにn型不純物元素をドープする(第8のドーピング)。第8のドーピングは、例えば40keVの加速エネルギーおよび5×1015/cm2のドーズ量で行う。なお、加速エネルギーは、不純物元素がゲート電極20A、20Bの下層電極を通過しない程度に十分小さいことが好ましい。また、この工程は、薄膜トランジスタA3、B3の高濃度不純物領域となる領域を形成するために行われることから、ドーズ量は例えば1×1015/cm2以上1×1016/cm2以下である。なお、第8のドーピングの他の目的は、半導体層4A〜4Dのうちチャネル領域となる領域325、326、315、316に含まれる金属元素のゲッタリングを行うことである。
上記第7および第8のドーピングにより、ゲート電極20A、20Bのうち下層電極と重なるが上層電極と重ならない領域にLDD領域349〜352が形成されるとともに、半導体層4A〜4Dに高濃度不純物領域341〜348が形成される。
レジストマスク339、340を除去した後、図5(d)に示すように、半導体層4A〜4Cをそれぞれ覆う新たなレジストマスク353〜355を形成する。続いて、ゲート電極20Dの上層電極をマスクとして、半導体層4Dにp型不純物元素をドープする。これにより、半導体層4Dに高濃度不純物領域357、358が形成される。p型不純物元素としては、代表的には周期表の13族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この工程におけるドーピングは、例えば60keVの加速エネルギーおよび5×1015/cm2のドーズ量で行う。
レジストマスク353〜355を除去した後、半導体層4A、4Cを覆うレジストマスク359、360を形成する。続いて、ゲート電極20B、20Dの上層電極をマスクとして、それらのゲート電極の下層電極をエッチングすることにより、第2構造を有するゲート電極20B’、20D’を形成する。これにより、薄膜トランジスタB3、D3において、ゲート/ドレインオーバーラップ容量を実質的になくすことができる。
次に、実施形態1で説明した方法と同様の方法を用いて、半導体層4A〜4Dに添加された不純物元素の活性化、半導体層の水素化、第2層間絶縁膜の形成、コンタクトホールの形成、ソース・ドレイン配線およびITOの形成を行う。
本実施形態では、要求される回路仕様に応じて、各回路を形成するTFT構造を最適化しているので、それらの回路を備えた装置の動作性能および信頼性を向上できる。
具体的には、薄膜トランジスタA3は、ゲート電極20Aの下層電極とオーバーラップしているLDD領域349、350を有する(ゲートオーバーラップLDD構造)nチャネル型TFTである。従って、電流駆動力が大きいので高速動作を実現でき、かつホットキャリア劣化耐性が極めて高いので信頼性に優れている。また、シングルドレイン構造のTFTと比べて、低オフ電流動作を実現できる。そのため、例えば駆動回路用TFTとして好適に用いられる。なお、薄膜トランジスタA1におけるLDD領域のチャネル方向のサイズは、ゲート電極20Aの上層および下層電極のチャネル方向の長さを変更することにより、回路仕様に応じて適宜選択できる。
薄膜トランジスタB3、C3は、ゲート電極20BとオーバーラップしていないLDD領域351、352を有する(LDD構造)nチャネル型TFTである。従って、オフリーク電流が低減されるのでオフ特性に優れているとともに、ホットキャリアによる劣化が抑制されるので信頼性が高い。また、いずれの薄膜トランジスタのLDD領域も自己整合的に形成されているので、電流駆動力の低下を抑制できる。
上記に加えて、薄膜トランジスタB3は、薄膜トランジスタC3と比べると、短いチャネル領域を有し、かつ不純物濃度の大きいLDD領域を有しているので、薄膜トランジスタB3の抵抗は比較的低い。そのため、薄膜トランジスタB3は、薄膜トランジスタC3よりも高速な動作が可能である。薄膜トランジスタB3は、例えばサンプリングスイッチとして好適に用いられる。なお、薄膜トランジスタB3におけるLDD領域のチャネル方向のサイズは、ゲート電極20Aの下層電極のチャネル方向の長さを変更することにより、回路仕様に応じて適宜選択できる。
一方、薄膜トランジスタC3は、薄膜トランジスタB3と比べると、長いチャネル領域を有し、かつ不純物濃度の小さいLDD領域を有しているので、薄膜トランジスタB3の抵抗は比較的高い。そのため、オフリーク電流をより効果的に低減できる。薄膜トランジスタC3は、例えば画素用TFTとして好適に用いられる。なお、薄膜トランジスタC3におけるLDD領域のチャネル方向のサイズは、図5(b)に示すレジストマスク339の形状を変更することにより、回路仕様に応じて適宜選択できる。
薄膜トランジスタD3は、ゲート電極20D’と自己整合的に形成されたチャネル領域356と、高純度不純物領域357、358とを有しており、LDD領域を備えていない(シングルドレイン構造)pチャネル型TFTである。従って、ゲートオーバーラップLDD構造のTFTと比べると、ゲート/ドレインオーバーラップ容量が実質的にないので、消費電力が小さい。また、電流駆動力が高いので高速駆動が可能である。そのため、pチャネル型TFTを必要とする種々の周辺回路に適用できる。
上記各LDD領域および高純度不純物領域の不純物濃度は適宜選択できる。ただし、本実施形態では、薄膜トランジスタC3のLDD領域335、336の不純物濃度(例えば1×1018/cm3)は、薄膜トランジスタA3、B3のLDD領域349〜352の不純物濃度(例えば5×1018/cm3)よりも低い。薄膜トランジスタA3〜C3の高濃度不純物領域341〜346の不純物濃度は略等しく、例えば2×1020/cm3である。
(実施形態4)
以下、図面を参照しながら、本発明による装置の第4の実施形態を説明する。本実施形態の装置は、nチャネル型ゲートオーバーラップLDD構造のTFT(薄膜トランジスタA4)、nチャネル型LDD構造のTFT(薄膜トランジスタB4)、pチャネル型ゲートオーバーラップLDD構造のTFT(薄膜トランジスタC4)、およびpチャネル型LDD構造のTFT(薄膜トランジスタD4)を同一基板上に備えている。
以下、図面を参照しながら、本発明による装置の第4の実施形態を説明する。本実施形態の装置は、nチャネル型ゲートオーバーラップLDD構造のTFT(薄膜トランジスタA4)、nチャネル型LDD構造のTFT(薄膜トランジスタB4)、pチャネル型ゲートオーバーラップLDD構造のTFT(薄膜トランジスタC4)、およびpチャネル型LDD構造のTFT(薄膜トランジスタD4)を同一基板上に備えている。
本実施形態では、上記4種類の薄膜トランジスタA4〜D4を、薄膜トランジスタA4〜D4の形成領域にそれぞれ形成する。
まず、図2(a)〜(e)を参照して説明した方法と同様の方法で、薄膜トランジスタA4〜D4の形成領域に、第1構造を有するゲート電極20A〜20Dを形成する。
次に、図6(a)に示すように、半導体層4C、4Dを覆うレジストマスク425、426を形成する。この後、図4(a)を参照しながら説明した第4および第5のドーピングと同様の条件(加速エネルギー、ドーズ量)で、半導体層4A、4Bにn型不純物元素をドープする。これにより、半導体層4A、4Bのうち下層電極と重なるが上層電極と重ならない領域にn型を呈する低濃度不純物領域417〜420を形成するとともに、ゲート電極20A、20Bと重ならない領域に高濃度不純物領域421〜424を形成する。n型不純物元素としては、代表的には周期表の15族に属する元素、典型的にはリンまたはヒ素を用いることができる。なお、この工程の他の目的は、半導体層4A、4Bのうちチャネル領域となる領域413、414に含まれる金属元素のゲッタリングを行うことである。
レジストマスク425、426を除去した後、図6(b)に示すように、半導体層4A、4Bを覆う新たなレジストマスク427、428を形成する。続いて、半導体層4C、4Dに、p型不純物元素をドープする。これにより、半導体層4C、4Dのうち下層電極と重なるが上層電極と重ならない領域にp型を呈する低濃度不純物領域435〜438を形成するとともに、ゲート電極20C、20Dと重ならない領域に高濃度不純物領域431〜434を形成する。p型不純物元素としては、代表的には周期表の13族に属する元素、典型的にはボロンまたはガリウムを用いることができる。
このドーピングも、図3(c)を参照しながら説明した第2および第3のドーピングと同様に2段階で行うことができる。例えば、ゲート電極20C、20Dの上層電極をマスクとして、50keVの加速エネルギーおよび5×1013/cm2のドーズ量でドーピングを行い、続いて、ゲート電極20C,20Dの下層電極をマスクとして、70keVの加速エネルギーおよび5×1013/cm2のドーズ量でドーピングを行うことができる。
レジストマスク427、428を除去した後、図6(c)に示すように、半導体層4A、4Cを覆うレジストマスク439、440を形成する。続いて、薄膜トランジスタB4、D4の形成領域において、ゲート電極20B、20Dの上層電極をマスクとして、下層電極をエッチングする。この結果、第2構造を有するゲート電極20B’、20D’を形成できる。これにより、薄膜トランジスタB4の低濃度不純物領域419、420を自己整合的に形成するとともに、薄膜トランジスタB4、D4においてゲート/ドレインオーバーラップ容量を実質的になくすことができる。この後、レジストマスク427,428を除去する。
次に、実施形態1で説明した方法と同様の方法で、半導体層4A〜4Dに添加された不純物元素の活性化、半導体層の水素化の工程、第2層間絶縁膜の形成、コンタクトホールの形成、ソース・ドレイン配線および画素電極の形成を行う。
本実施形態では、要求される回路仕様に応じて、各回路を形成するTFT構造を最適化しているので、それらの回路を備えた装置の動作性能および信頼性を向上できる。
具体的には、薄膜トランジスタA4は、ゲート電極20Aの下層電極とオーバーラップしているLDD領域417、418を有する(ゲートオーバーラップLDD構造)nチャネル型TFTである。従って、電流駆動力が大きいので高速動作を実現でき、かつホットキャリア劣化耐性が極めて高いので信頼性に優れている。また、シングルドレイン構造のTFTと比べて、低オフ電流動作を実現できる。そのため、例えば駆動回路用TFTとして好適に用いられる。
薄膜トランジスタB1は、ゲート電極20BとオーバーラップしていないLDD領域419、420を有する(LDD構造)nチャネル型TFTである。従って、オフリーク電流が大幅に低減されるのでオフ特性に優れているとともに、ホットキャリアによる劣化が抑制されるので信頼性が高い。そのため、例えば画素用TFTやサンプリングスイッチとして好適に用いられる。
また、薄膜トランジスタC4は、ゲート電極20Aの下層電極とオーバーラップしているLDD領域435、446を有する(ゲートオーバーラップLDD構造)pチャネル型TFTである。従って、電流駆動力が大きいので高速動作を実現でき、かつホットキャリア劣化耐性が極めて高いので信頼性に優れている。一方、薄膜トランジスタD4は、ゲート電極20BとオーバーラップしていないLDD領域437、438を有する(LDD構造)pチャネル型TFTである。従って、オフリーク電流が大幅に低減されるのでオフ特性に優れているとともに、ホットキャリアによる劣化が抑制されるので信頼性が高い。また、pチャネル型TFTにおいて問題となるゲート/ドレインオーバーラップ容量を実質的になくすことができるので、消費電力を小さくでき、より高速で駆動できる。薄膜トランジスタC4およびD4は、上述したそれぞれの特性を活かして、種々の周辺回路に適用される。
なお、薄膜トランジスタA4〜D4におけるLDD領域のチャネル方向のサイズは、対応するゲート電極20A〜20Dの下層電極のチャネル方向の長さを変更することにより、回路仕様に応じて適宜選択できる。
上記各LDD領域および高純度不純物領域の不純物濃度は適宜選択できる。ただし、本実施形態では、薄膜トランジスタA4、B4のLDD領域417〜420のn型不純物元素の濃度は略等しく、例えば5×1018/cm3である。また、薄膜トランジスタA4、B4の高濃度不純物領域421〜424におけるn型不純物元素の濃度は略等しく、例えば2×1020/cm3である。一方、薄膜トランジスタC4、D4のLDD領域435〜438におけるp型不純物元素の濃度は略等しく、例えば2×1020/cm3である。さらに、薄膜トランジスタC4、D4の高濃度不純物領域421〜434におけるp型不純物元素の濃度は略等しく、例えば5×1020/cm3である。
(実施形態5)
以下、図面を参照しながら、本発明による装置の第5の実施形態を説明する。本実施形態の装置は、nチャネル型ゲートオーバーラップLDD構造のTFT(薄膜トランジスタA5)、nチャネル型LDD構造のTFT(薄膜トランジスタB5)、pチャネル型ゲートオーバーラップLDD構造のTFT(薄膜トランジスタC5)、およびpチャネル型シングルドレイン構造のTFT(薄膜トランジスタD5)を同一基板上に備えている。
以下、図面を参照しながら、本発明による装置の第5の実施形態を説明する。本実施形態の装置は、nチャネル型ゲートオーバーラップLDD構造のTFT(薄膜トランジスタA5)、nチャネル型LDD構造のTFT(薄膜トランジスタB5)、pチャネル型ゲートオーバーラップLDD構造のTFT(薄膜トランジスタC5)、およびpチャネル型シングルドレイン構造のTFT(薄膜トランジスタD5)を同一基板上に備えている。
本実施形態では、上記4種類の薄膜トランジスタA5〜D5を、薄膜トランジスタA5〜D5の形成領域にそれぞれ形成する。
まず、図2(a)〜(e)を参照して説明した方法と同様の方法で、薄膜トランジスタA5〜D5の形成領域に、第1構造を有するゲート電極20A〜20Dを形成する。
次に、図7(a)に示すように、ゲート電極20A〜20Dをマスクとして、半導体層4A〜4Dにn型不純物元素をドープする。このドーピングにおける条件(加速エネルギー、ドーズ量)は、図4(a)を参照しながら説明した第4および第5のドーピングにおける条件と同様であってもよい。これにより、半導体層4A〜4Dのうち下層電極と重なるが上層電極と重ならない領域に、n型を呈する低濃度不純物領域517〜524が形成されるとともに、ゲート電極20A〜20Dと重ならない領域に高濃度不純物領域525〜532が形成される。n型不純物元素としては、代表的には周期表の15族に属する元素、典型的にはリンまたはヒ素を用いることができる。この工程の他の目的は、半導体層4A〜4Dのうちチャネル領域となる領域513〜516に含まれる金属元素のゲッタリングを行うことである。
続いて、図7(b)に示すように、半導体層4A、4Cを覆うようにレジストマスク533、534を形成する。この後、薄膜トランジスタB5、D5の形成領域において、ゲート電極20B、20Dの上層電極をマスクとして、下層電極をエッチングすると、第2構造を有するゲート電極20B’、20D’が得られる。これにより、薄膜トランジスタB5の形成領域において、低濃度不純物領域を自己整合的に形成できるとともに、薄膜トランジスタB5、D5の形成領域において、ゲート/ドレインオーバーラップ容量を実質的になくすことができる。
レジストマスク533、534を除去した後、図7(c)に示すように、半導体層4A、4Bを覆う新たなレジストマスク539、540を形成する。続いて、ゲート電極20C、20D’をマスクとして、半導体層4C、4Dにp型不純物元素をドープする。このドーピングにおける加速エネルギーは、不純物元素がゲート電極20Cの下層電極を通過しないように、十分小さく設定されることが好ましい。また、このドーピングより、半導体層4C、4Dのうちゲート電極20C、20D’と重ならない領域に、p型を呈する高濃度不純物領域541〜544が形成される。それとともに、半導体層4Cのうち下層電極と重なるが上層電極と重ならない領域に、p型を呈する低濃度不純物領域545、546が形成される。p型不純物元素としては、代表的には周期表の13族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この後、レジストマスク539、540を除去する。
次いで、実施形態1で説明した方法と同様の方法で、半導体層4A〜4Dに添加された不純物元素の活性化、半導体層の水素化、第2層間絶縁膜の形成、コンタクトホールの形成、ソース・ドレイン配線および画素電極の形成を行う。
本実施形態では、要求される回路仕様に応じて、各回路を構成するTFT構造を最適化しているので、それらの回路を備えた装置の動作性能および信頼性を向上できる。
具体的には、薄膜トランジスタA5は、ゲート電極20Aの下層電極とオーバーラップしているLDD領域517、518を有する(ゲートオーバーラップLDD構造)nチャネル型TFTである。従って、電流駆動力が大きいので高速動作を実現でき、かつホットキャリア劣化耐性が極めて高いので信頼性に優れている。また、シングルドレイン構造のTFTと比べて、低オフ電流動作を実現できる。そのため、例えば駆動回路用TFTとして好適に用いられる。
薄膜トランジスタB5は、ゲート電極20BとオーバーラップしていないLDD領域519、520を有する(LDD構造)nチャネル型TFTである。従って、オフリーク電流が大幅に低減されるのでオフ特性に優れているとともに、ホットキャリアによる劣化が抑制されるので信頼性が高い。そのため、例えば画素用TFTやサンプリングスイッチとして好適に用いられる。
また、薄膜トランジスタC5は、ゲート電極20Cの下層電極とオーバーラップしているLDD領域535、546を有する(ゲートオーバーラップLDD構造)pチャネル型TFTである。従って、電流駆動力が大きいので高速動作を実現でき、かつホットキャリア劣化耐性が極めて高いので信頼性に優れている。一方、薄膜トランジスタD5は、LDD領域を有していない(シングルドレイン構造)pチャネル型TFTである。従って、ゲートオーバーラップLDD構造のTFTと比べると、ゲート/ドレインオーバーラップ容量が実質的にないので、消費電力が小さい。また、電流駆動力が高いので高速駆動が可能である。薄膜トランジスタC5およびD5は、上述のそれぞれの特性を活かして、pチャネル型TFTを必要とする種々の周辺回路に適用できる。
なお、薄膜トランジスタA5〜C5におけるLDD領域のチャネル方向のサイズは、対応するゲート電極20A〜20Cの下層電極のチャネル方向の長さを変更することにより、回路仕様に応じて適宜選択できる。
上記各LDD領域および高純度不純物領域の不純物濃度は適宜選択できる。ただし、本実施形態では、薄膜トランジスタA5、B5のLDD領域517〜520のn型不純物元素の濃度は略等しく、例えば5×1018/cm3である。また、薄膜トランジスタA5、B5の高濃度不純物領域525〜528におけるn型不純物元素の濃度は略等しく、例えば2×1020/cm3である。一方、薄膜トランジスタC5のLDD領域545、546におけるp型不純物元素の濃度は例えば2×1020/cm3である。また、薄膜トランジスタC4、D4の高濃度不純物領域541〜544におけるp型不純物元素の濃度は略等しく、例えば5×1020/cm3である。
本発明によれば、同一の基板上に複数の機能回路が形成された装置(例えば表示装置、アクティブマトリクス基板などの電気光学装置)において、それぞれの機能回路に要求される仕様に応じて適切な機能を発揮できるTFTを配置することができる。そのため、優れた動作性能や信頼性を有する装置を提供できる。例えば、電源電圧が高く、特に高い信頼性が要求される回路には、ゲートオーバーラップLDD構造を有するTFTを適用できる。また、オフリーク電流の抑制が特に必要とされる回路、或いは負荷容量の低減が特に必要な回路には、LDD構造またはシングルドレイン構造を有するTFTを適用できる。
本発明によれば、上記装置を製造するための簡便な方法が提供される。この方法では、異なる構造を有するTFTを同時に形成できるので、工程数を少なく抑えることができる。また、ゲートオーバーラップLDD構造またはLDD構造のTFTにおいて、LDD領域を自己整合的に形成できる。そのため、LDD領域のチャネル方向のサイズを小さくできるので、電流駆動力を大きくできる。また、LDD領域のチャネル方向のサイズを高精度に制御できるので、TFT間における電流のばらつきを低減できる。
本発明は、アクティブマトリクス基板、各種表示装置、LSIなどに広く適用できる。本発明をアクティブマトリクス型表示装置に適用すると、表示領域、および表示領域周辺に設けられる駆動回路や各種機能回路(例えばイメージプロセッサやタイミングコントローラ等)を同一基板上に形成できるので、特に有利である。
1 基板
2 下地絶縁膜
3a 非晶質半導体膜
3p 結晶質半導体膜
4、4A、4B、4C、4D 半導体層
5、5A、5B、5C、5D 第1の層間絶縁層
6、7 導電膜
8 下層電極
9 上層電極
10 レジストマスク
20、20A、20B、20C、20D 第1構造ゲート電極
20B’、20C’、20D’ 第2構造ゲート電極
110、111、144 チャネル領域
138、139、126、127 LDD領域
132、133、134、135、145、146 高純度不純物領域
2 下地絶縁膜
3a 非晶質半導体膜
3p 結晶質半導体膜
4、4A、4B、4C、4D 半導体層
5、5A、5B、5C、5D 第1の層間絶縁層
6、7 導電膜
8 下層電極
9 上層電極
10 レジストマスク
20、20A、20B、20C、20D 第1構造ゲート電極
20B’、20C’、20D’ 第2構造ゲート電極
110、111、144 チャネル領域
138、139、126、127 LDD領域
132、133、134、135、145、146 高純度不純物領域
Claims (9)
- 基板の表面に形成され、それぞれチャネル領域、ソース領域およびドレイン領域を有する第1および第2半導体層と、
前記第1および第2半導体層を覆うゲート絶縁層と、
前記ゲート絶縁層の上に形成され、それぞれ前記第1および第2半導体層のチャネル領域を覆う第1および第2ゲート電極と
を備えた装置であって、
前記第1半導体層は、前記チャネル領域と前記ソース領域との間および前記チャネル領域と前記ドレイン領域との間に、前記ソース領域及び前記ドレイン領域の不純物濃度よりも低い不純物濃度を有する第1低濃度不純物領域をさらに備え、
前記第1ゲート電極は、第1下層電極と、前記第1下層電極の上に形成された第1上層電極とを含んでおり、前記第1上層電極のチャネル方向のサイズは前記第1下層電極のチャネル方向のサイズよりも小さく、前記第1下層電極は前記第1低濃度不純物領域の少なくとも一部と重なっており、
前記第2ゲート電極は、第2下層電極と、前記第2下層電極の上に形成された第2上層電極とを含んでおり、前記第2下層電極の上面および第2上層電極の下面は整合している、装置。 - 前記第2半導体層は、前記チャネル領域と前記ソース領域との間および前記チャネル領域と前記ドレイン領域との間に、前記ソース領域及び前記ドレイン領域の不純物濃度よりも低い不純物濃度を有する第2低濃度不純物領域をさらに備え、前記第2ゲート電極は前記第2濃度不純物領域と重なっていない、請求項1に記載の装置。
- 前記第1半導体層および前記第2半導体層はそれぞれ複数あり、前記第1半導体層および前記第2半導体層のうち少なくとも1つはpチャネル型トランジスタを構成し、他の前記第1半導体層および前記第2半導体層のうち少なくとも1つはnチャネル型トランジスタを構成する、請求項1または2に記載の装置。
- 複数のトランジスタを含む装置の製造方法であって、
(a)第1および第2半導体層と、前記第1および第2半導体層を覆うゲート絶縁層と、前記ゲート絶縁層の上に設けられ、それぞれが対応する第1半導体層の少なくとも一部を覆う第1ゲート電極と、前記ゲート絶縁層の上に設けられ、それぞれが対応する第2半導体層のすくなくとも一部を覆う第2ゲート電極とを備えた基板を用意する工程であって、各ゲート電極は、下層電極と、前記下層電極の上に形成され、前記下層電極のチャネル方向のサイズよりも小さいチャネル方向のサイズを有する上層電極とを含んでいる、工程と、
(b)前記第1ゲート電極をマスクとして前記第1半導体層に不純物元素をドープすることにより、前記第1半導体層のうち前記第1ゲート電極の前記上層電極と重なる領域にチャネル領域、前記第1ゲート電極の前記下層電極と重なるが前記上層電極と重ならない領域に低濃度不純物領域、前記第1ゲート電極と重ならない領域にソースおよびドレイン領域をそれぞれ形成する工程と、
(c)前記第2ゲート電極の前記上層電極をマスクとして、前記第2ゲート電極の前記下層電極をエッチングする工程と
を包含する、方法。 - 前記工程(a)は、
前記ゲート絶縁層の上に下層導電膜を形成する工程(a1)と、
前記下層導電膜の上に上層導電膜を形成する工程(a2)と、
前記上層導電膜の上にマスクを設け、第1のエッチング条件で、前記上層導電膜および前記下層導電膜をエッチングする工程(a3)と、
第2のエッチング条件で、前記マスク、前記上層導電膜および前記下層導電膜をエッチングして、これにより、前記マスクの面積が前記下層導電膜の面積よりも小さくなるとともに、上面および下面が前記マスクの下面および前記下層導電膜の上面とそれぞれ整合するように前記上層導電膜がエッチングされる、工程(a4)と、
第3のエッチング条件で、前記上層導電膜をエッチングする工程(a5)と
を包含する、請求項4に記載の方法。 - 前記工程(b)は、
前記第1半導体層の少なくとも1つに、前記第1ゲート電極の前記上層電極をマスクとして第1導電型の不純物をドープする工程(b1)と、
前記少なくとも1つの第1半導体層に、前記第1ゲート電極の前記下層電極をマスクとして第1導電型の不純物をドープする工程(b2)と
をさらに含み、前記工程(b2)における前記第1導電型の不純物のドーズ量は前記工程(b1)における前記第1導電型の不純物のドーズ量よりも高い、請求項4または5に記載の方法。 - 前記工程(c)の前に、
前記第2ゲート電極をマスクとして前記第2半導体層に第1導電型の不純物元素をドープすることにより、前記第2半導体層のうち前記第2ゲート電極の前記上層電極と重なる領域にチャネル領域、前記第2ゲート電極の前記下層電極と重なるが前記上層電極と重ならない領域に低濃度不純物領域、前記第2ゲート電極と重ならない領域にソースおよびドレイン領域をそれぞれ形成する工程(b’)
をさらに含み、前記工程(b’)は前記工程(b)と同時に行われる、請求項4から6のいずれかに記載の方法。 - 前記工程(c)の後に、前記第2半導体層の少なくとも1つに、前記第2ゲート電極をマスクとして第2導電型の不純物元素をドープし、前記少なくとも1つの第2半導体層のうち前記第2ゲート電極と重ならない領域の導電型を反転させる工程(d)をさらに含む、請求項7に記載の方法。
- 前記工程(b)の後に、
前記第1半導体層の少なくとも1つに、前記第1ゲート電極の前記上層電極をマスクとして第2導電型の不純物をドープする工程(e1)と、
前記少なくとも1つの第1半導体層に、前記第1ゲート電極の前記下層電極をマスクとして第2導電型の不純物をドープする工程(e2)と
をさらに含み、前記工程(e2)における前記第2導電型の不純物のドーズ量は前記工程(e1)における前記第2導電型の不純物のドーズ量よりも高い、請求項4から8のいずれかに記載の方法。
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---|---|---|---|
JP2004052003A JP2005243938A (ja) | 2004-02-26 | 2004-02-26 | 薄膜トランジスタおよびその製造方法 |
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JP2007200936A (ja) * | 2006-01-23 | 2007-08-09 | Nec Corp | 薄膜トランジスタ及びその製造方法並びに液晶表示装置 |
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2004
- 2004-02-26 JP JP2004052003A patent/JP2005243938A/ja active Pending
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