KR20020001169A - 에스램의 박막 트랜지스터형 부하소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 상호 역 게이트(Mutually Gate Inverted) 구조를 이용하는 것에 의해서 셀 사이즈(cell size)를 감소시킨 에스램의 박막 트랜지스터형 부하소자 및 그 제조방법에 관한 것으로, 본 발명의 부하소자는 두 개의 박막 트랜지스터로 구성되며, 두 개의 박막 트랜지스터 중에서 하나는 바텀 게이트형, 그리고, 다른 하나는 탑 게이트형이고, 상기 바텀 게이트형 박막 트랜지스터에서의 제1폴리 패턴과 탑 게이트형 박막 트랜지스터에서의 제2폴리 패턴은 동일한 형태 및 기능을 갖도록 형성되며, 상기 제1폴리 패턴과 제2폴리 패턴은 반대 방향으로 배치된 것을 특징으로 한다.
Description
본 발명은 에스램(SRAM)의 부하소자에 관한 것으로, 보다 상세하게는, 상호 역 게이트(Mutually Gate Inverted) 구조를 이용하는 것에 의해서 셀 사이즈를 감소시킨 에스램의 박막 트랜지스터형 부하소자 및 그 제조방법에 관한 것이다
주지된 바와 같이, 에스램(SRAM ; Static Random Access Memory)은 빠른 스피드와 저전력 및 단순작동으로 구동되는 메모리 소자로서, 디램(DRAM)과는 달리 저장된 정보를 주기적으로 리프레시할 필요가 없을 뿐만 아니라, 설계가 용이한 장점을 갖는다.
이러한 에스램은 셀 선택을 위한 한 쌍의 억세스(access) 소자와, 구동소자로서 기능하는 두 개의 풀-다운(pull-down) 소자 및 부하소자로서 기능하는 두 개의 풀-업(pull-up) 소자로 구성되며, 여기서, 상기 풀-업 소자, 즉, 부하소자로는 완전 씨모스(CMOS)와, 고부하저항(HLR : High Load Resistor), 또는, 박막 트랜지스터(Thin Film Transistor : 이하, TFT) 등의 구조가 이용된다.
특히, 상기 TFT는 온/오프 전류비(On/Off current ratio)가 높고, 오프 전류는 낮으며, 대기 전류값과 데이터 보존 및 유지의 안정성을 만족시킬 수 있고, 그리고, 소프트 에러(soft error)에 대한 내성이 우수하여 소자 신뢰성을 확보할 수 있다는 장점이 있는 바, 대부분의 에스램에서는 상기 TFT를 부하소자로서 이용하고 있다.
또한, 상기 TFT를 부하소자로 이용하는 경우에서의 최대 잇점은 에스램의 셀 사이즈(cell size)를 감소시킬 수 있다는 것이다.
그러나, TFT를 부하소자로서 이용하더라도, 다음과 같은 이유에 근거하여, 셀 사이즈를 감소시키는데 어려움이 있고, 그래서, 고집적화에 부합시키기 곤란한 문제점이 있다.
도 1은 종래 기술에 따라 제조된 TFT형 부하소자의 레이아웃도(Layout)로서, 도면부호 1은 바텀 타입의 게이트로서 기능하는 제1폴리 패턴, 2는 상기 제1폴리 패턴을 덮고 있는 게이트 산화막, 그리고, 3은 채널 및 전원전압 라인으로서 기능하는 제2폴리 패턴을 각각 나타낸다.
우선, 전술한 바와 같이, 부하소자로서 TFT 구조를 이용하는 것에 의해서 어느 정도의 에스램의 셀 사이즈의 감소는 얻을 수 있다. 그러나, 도시된 바와 같은 종래의 구조에 있어서는 동일 평면상에 형성되는 제1폴리 패턴들(1)간의 간격(d1), 그리고, 제2폴리 패턴들(3)간의 간격(d2)을 감소시키는데 한계가 있기 때문에, 결과적으로, 셀 사이즈의 감소에 어려움이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 부하소자로서 TFT를 이용하되, 상호 역 게이트(Mutually Gate Inverted) 구조를 이용하는 것에 의해서 셀 사이즈를 감소시킨 에스램의 박막 트랜지스터형 부하소자 및 그 제조방법을 제공하는데, 그 목적이 있다.
도 1은 종래 기술에 따른 에스램의 박막 트랜지스터형 부하소자를 도시한 레아아웃도.
도 2는 본 발명의 실시예에 따른 에스램의 박막 트랜지스터형 부하소자를 도시한 레이아웃도.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 에스램의 박막 트랜지스터형 부하소자의 제조방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11,27 : 제1폴리 패턴 12,28 : 게이트 산화막
13,31 : 제2폴리 패턴 21 : 반도체 기판
22 : 절연막 23 : 제1폴리실리콘막
23a,29b : 게이트 패턴 23b,29a : 채널 패턴
24 : 질화막 25 : 감광막 패턴
26,30 : 산화막
상기와 같은 목적을 달성하기 위한 본 발명의 에스램의 TFT형 부하소자는, 두 개의 TFT로 구성되며, 두 개의 TFT 중에서 하나는 바텀 게이트형, 그리고, 다른하나는 탑 게이트형이고, 바텀 게이트형 TFT에서의 제1폴리 패턴과 탑 게이트형 TFT에서의 제2폴리 패턴은 동일한 형태 및 기능을 갖도록 구비되며, 상기 제1폴리 패턴과 제2폴리 패턴은 반대 방향으로 배치된 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 에스램의 TFT형 부하소자의 제조방법은, 바텀 게이트형 TFT와 탑 게이트형 TFT로 구성되는 에스램의 박막 트랜지스터형 부하소자 제조방법으로서, 모스 트랜지스터 및 접지전압 라인이 형성되고, 이들을 덮도록 절연막이 형성된 반도체 기판을 제공하는 단계; 상기 절연막 상에 소정 두께로 제1폴리실리콘막을 증착하는 단계; 상기 탑 게이트형 TFT의 채널 영역에 해당하는 제1폴리실리콘막 부분의 두께가 감소되도록, 상기 부분만을 산화시켜 산화막을 형성하고, 이어서, 상기 산화막을 제거하는 단계; 상기 제1폴리실리콘막을 패터닝하여 바텀 게이트형 TFT의 게이트 패턴과 탑 게이트형 TFT의 채널 패턴을 포함하는 제1폴리 패턴을 형성하는 단계; 상기 결과물 상에 게이트 절연막 및 제2폴리실리콘막을 차례로 증착하는 단계; 상기 바텀 게이트형 TFT의 채널 영역에 해당하는 제2폴리실리콘막 부분의 두께가 감소되도록, 상기 부분만을 산화시켜 산화막을 형성하는 단계; 상기 제2폴리실리콘막을 패터닝하여 탑 게이트형 TFT의 게이트 패턴과 바텀 게이트형 TFT의 채널 패턴을 포함하는 제2폴리 패턴을 형성하는 단계; 및 상기 바텀 및 탑 게이트형 TFT의 소오스/드레인 영역이 형성되도록, 상기 산화막 및 상기 탑 게이트형 TFT의 게이트 패턴을 마스크로해서 상기 제1 및 제2폴리 패턴 내에 소정 불순물을 이온주입하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 두 개의 TFT 중에서 하나는 바텀 게이트형 TFT로, 그리고, 다른 하나는 탑 게이트형 TFT로 설계하는 것에 의해서 제1폴리 패턴과 제2폴리 패턴을 동일한 구조 및 기능을 갖도록 형성하기 때문에, 동일막에서의 간격을 넓힐 수 있으며, 그래서, 종래와 비교해서 셀 사이즈를 감소시킬 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 TFT형 부하소자를 도시한 레이아웃도로서, 도시된 바와 같이, 본 발명에 따른 에스램의 부하소자는 두 개의 TFT(20a, 20b)로 구성되지만, 종래와는 달리, 하나의 TFT(20a)는 바텀 게이트형(bottom gate type)으로, 그리고, 다른 하나의 TFT(20b)는 탑 게이트형(top gate type)을 갖는 상호 역 게이트(Mutually Gate Inverted : 이하, MGI) 구조로 구비된다.
이때, 하부에 배치되어 바텀 게이트형 TFT(20a)에서의 바텀 게이트와 탑 게이트형 TFT(20b)에서의 채널 영역을 제공하는 제1폴리 패턴(11)과, 상부에 배치되어 탑 게이트형 TFT(20b)에서의 탑 게이트와 바텀 게이트형 TFT(20a)에서의 채널 영역을 제공하는 제2폴리 패턴(13)은, 단지, 배치 방향만 반대일 뿐, 동일한 구조이고, 아울러, 동일한 기능을 갖는다.
상기한 MGI 구조의 TFT로 구성된 부하소자에 있어서, 제1폴리 패턴(11) 또는 제2폴리 패턴(12)에서의 동일막간의 간격(spacing : d3)은 종래 보다 증가되고, 그래서, 상기 간격(d3)를 줄일 수 있는 것에 기인하여 셀 사이즈를 감소시킬 수 있게 된다.
도 3a 내지 도 3e는 상기와 같은 MGI 구조를 갖는 본 발명의 실시예에 따른 TFT형 부하소자의 제조방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 공지된 공정을 통해 반도체 기판 상에 엔모스(NMOS) 트랜지스터와 접지전압 라인(Vss line) 등과 같은 하부 패턴들을 형성한 후, 상기 하부 패턴들을 덮도록, 도 3a에 도시된 바와 같이, 상기 반도체 기판(21) 상에 절연막(22)을 증착하고, 이어서, 상기 절연막(22)을 평탄화시킨다.
그런다음, 상기 절연막(22) 상에 900∼1,100Å 두께의 제1폴리실리콘막(23)과 500∼1,500Å 두께의 질화막(24)을 차례로 증착한 후, 상기 질화막(24) 상에 탑 게이트 TFT의 채널 예정 영역만 노출되게 제1감광막 패턴(25)을 형성하고, 이어서, 상기 제1감광막 패턴(25)을 마스크로하는 식각 공정으로 노출된 질화막 부분을 식각한다.
다음으로, 도 3b에 도시된 바와 같이, 상기 제1감광막 패턴을 제거한 상태에서, 노출된 제1폴리실리콘막 부분, 즉, 탑 게이트형 TFT의 채널 영역에 해당하는 제1폴리실리콘막 부분을 산화시켜, 이 부분에 산화막(26)을 형성함과 동시에, 이 부분에서의 제1폴리실리콘막(23)의 두께를 300∼600Å 정도로 낮춘다.
그 다음, 도 3c에 도시된 바와 같이, 잔류되어 있는 질화막을 제거한 후, 탑 게이트형 TFT에서의 채널 영역에 형성된 산화막을 식각·제거하고, 이어서, 노출된 제1폴리실리콘막을 패터닝하여 바텀 게이트형 TFT에서의 게이트 패턴(23a)과 탑 게이트형 TFT에서의 채널 패턴(23b)을 포함하는 제1폴리 패턴(27)을 형성하고, 그리고나서, 상기 결과물의 전면 상에 게이트 절연막(28)을 증착한 후, 그 상부에 900∼1,100Å 두께로 제2폴리실리콘막(29)을 증착한다.
다음으로, 도시되지는 않았으나, 앞서의 공정과 마찬가지로 상기 제2폴리실리콘막(29) 상에 질화막을 증착한 후, 바텀 게이트형 TFT에서의 채널 영역을 노출시키도록 상기 질화막을 식각하고, 이어서, 도 3c에 도시된 바와 같이, 노출된 제2폴리실리콘막 부분을 산화시켜, 바텀 게이트형 TFT에서의 채널 영역에 해당하는 제2폴리실리콘막 부분에 산화막(30)을 형성함과 동시에, 이 부분에서의 제2폴리실리콘막(29)의 두께를 300∼600Å 두께로 낮춘다. 이후, 상기 잔류된 질화막을 제거한다.
도 3c에 있어서, a의 두께는 제1 및 제2폴리실리콘막의 증착 두께인 900∼1,100Å 정도이고, b의 두께는 산화막에 의해 감소된 제1 및 제2폴리실리콘막의 두께인 300∼600Å 정도이다.
계속해서, 도 3e에 도시된 바와 같이, 상기 제2폴리실리콘막을 패터닝하여 바텀 게이트형 TFT에서의 채널 패턴(29a)과 탑 게이트형 TFT에서의 게이트 패턴(29b)을 포함하는 제2폴리 패턴(31)을 형성한 후, 예컨데, p형 불순물을 이온주입하는 것에 의해서 바텀 게이트형 TFT 및 탑 게이트형 TFT에서의 소오스/드레인 영역(도시안됨)을 형성한다. 이때, 바텀 게이트형 TFT에서는 상기 산화막(30)이 채널 영역으로의 불순물의 주입을 막아주며, 탑 게이트형 TFT에서는 게이트 패턴이 채널 영역으로의 불순물의 주입을 맏아준다.
이후, 공지된 후속 공정, 예컨데, 층간절연막의 증착/평탄화 및 금속배선 공정을 차례로 수행하는 것에 의해서 에스램을 완성한다.
상기와 같은 공정을 통해 제조되는 본 발명의 TFT형 부하소자는 두 개의 TFT를 구비하되, 하나는 바텀 게이트형, 그리고, 다른 하나는 탑 게이트형 구조를 갖도록 함으로써, 디자인 마진을 얻을 수 있고, 특히, 자기정렬적으로 소오스/드레인 영역이 형성되도록 하는 것에 의해서 그 특성을 향상시킬 수 있다. 또한, 소오스/드레인 영역에 해당하는 폴리실리콘막의 두께가 채널 영역에 해당하는 폴리실리콘막의 두께 보다 두껍기 때문에, 전원전압 라인의 저항을 줄일 수 있으며, 그래서, 저전압 동작에 매우 유리하다.
이상에서와 같이, 본 발명은 바텀 게이트형 TFT와 탑 게이트형 TFT로 이루어진 MGI 구조의 TFT로 부하소자를 구성하기 때문에 동일막에서의 패턴간의 간격을 넓힐 수 있는 것에 의해서 종래 보다 셀 사이즈를 감소시킬 수 있고, 그래서, 디자인 마진을(design margin) 높일 수 있는 바, 고집적화에 매우 유리하게 적용할 수 있다.
또한, 바텀 게이트형 TFT 및 탑 게이트형 TFT에서의 소오스/드레인 영역이 자기정렬적으로 형성되기 때문에 오정렬에 기인된 TFT들간의 특성 차이를 줄일 수 있으며, 그래서, 소자 특성을 향상시킬 수 있다.
게다가, 채널 영역에 비해 소오스/드레인 영역에서의 폴리실리콘막의 두께를 상대적으로 두껍게 만들기 때문에 전원전압 라인의 저항을 줄일 수 있고, 그래서, 저전압 동작에 매우 유리하다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (6)
- 두 개의 박막 트랜지스터로 구성되며,두 개의 박막 트랜지스터 중에서 하나는 바텀 게이트형, 그리고, 다른 하나는 탑 게이트형이고,상기 바텀 게이트형 박막 트랜지스터에서의 제1폴리 패턴과 탑 게이트형 박막 트랜지스터에서의 제2폴리 패턴은 동일한 형태 및 기능을 갖도록 형성되며,상기 제1폴리 패턴과 제2폴리 패턴은 반대 방향으로 배치된 것을 특징으로 하는 에스램의 박막 트랜지스터형 부하소자.
- 제 1 항에 있어서, 상기 제1폴리 패턴은 바텀 게이트형 박막 트랜지스터에서의 게이트와 탑 게이트형 박막 트랜지스터에서의 소오스/드레인 영역 및 전원전압 라인으로서 기능하고, 상기 제2폴리 패턴은 탑 게이트형 박막 트랜지스터에서의 탑 게이트와 바텀 게이트형 박막 트랜지스터에서의 소오스/드레인 영역 및 전원전압 라인으로서 기능하는 것을 특징으로 하는 에스램의 박막 트랜지스터형 부하소자.
- 바텀 게이트형 박막 트랜지스터와 탑 게이트형 박막 트랜지스터로 구성되는 에스램의 박막 트랜지스터형 부하소자 제조방법으로서,모스 트랜지스터 및 접지전압 라인이 형성되고, 이들을 덮도록 절연막이 형성된 반도체 기판을 제공하는 단계;상기 절연막 상에 소정 두께로 제1폴리실리콘막을 증착하는 단계;상기 탑 게이트형 박막 트랜지스터의 채널 영역에 해당하는 제1폴리실리콘막 부분의 두께가 감소되도록, 상기 부분만을 산화시켜 산화막을 형성하고, 이어서, 상기 산화막을 제거하는 단계;상기 제1폴리실리콘막을 패터닝하여 바텀 게이트형 박막 트랜지스터의 게이트 패턴과 탑 게이트형 박막 트랜지스터의 채널 패턴을 포함하는 제1폴리 패턴을 형성하는 단계;상기 결과물 상에 게이트 절연막 및 제2폴리실리콘막을 차례로 증착하는 단계;상기 바텀 게이트형 박막 트랜지스터의 채널 영역에 해당하는 제2폴리실리콘막 부분의 두께가 감소되도록, 상기 부분만을 산화시켜 산화막을 형성하는 단계;상기 제2폴리실리콘막을 패터닝하여 탑 게이트형 박막 트랜지스터의 게이트 패턴과 바텀 게이트형 박막 트랜지스터의 채널 패턴을 포함하는 제2폴리 패턴을 형성하는 단계; 및상기 바텀 및 탑 게이트형 박막 트랜지스터의 소오스/드레인 영역이 형성되도록, 상기 산화막과 탑 게이트형 박막 트랜지스터의 게이트 패턴을 마스크로해서 상기 제1 및 제2폴리 패턴 내에 소정 불순물을 이온주입하는 단계를 포함하여 이루어지는 것을 특징으로 하는 에스램의 박막 트랜지스터형 부하소자의 제조방법.
- 제 3 항에 있어서, 상기 채널 영역에 해당하는 제1폴리실리콘막 부분만을 산화시키는 단계는,상기 제1폴리실리콘막 상에 질화막을 증착하는 단계;상기 질화막 상에 탑 게이트형 박막 트랜지스터의 채널 영역에 해당하는 부분을 노출시키는 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로해서 상기 질화막을 식각하는 단계; 및상기 질화막에 의해 가려지지 않고 노출된 제1폴리실리콘막 부분을 산화시키는 단계로 이루어지는 것을 특징으로 하는 에스램의 박막 트랜지스터형 부하소자의 제조방법.
- 제 3 항에 있어서, 상기 제1 및 제2폴리실리콘막은 900∼1,100Å 두께로 증착하는 것을 특징으로 하는 에스램의 박막 트랜지스터형 부하소자의 제조방법.
- 제 3 항에 있어서, 상기 채널 영역에 해당하는 제1 및 제2폴리실리콘막 부분은 300∼600Å 두께를 갖도록 하는 것을 특징으로 하는 에스램의 박막 트랜지스터형 부하소자의 제조방법.
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000035444A KR20020001169A (ko) | 2000-06-26 | 2000-06-26 | 에스램의 박막 트랜지스터형 부하소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020001169A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7687807B2 (en) | 2006-09-29 | 2010-03-30 | Electronics And Telecommunications Research Institute | Inverter |
| US7842952B2 (en) | 2006-12-07 | 2010-11-30 | Electronics And Telecommunications Research Institute | Organic inverter including surface-treated layer and method of manufacturing the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04234168A (ja) * | 1990-12-28 | 1992-08-21 | Nec Corp | スタティック型半導体記憶装置 |
| JPH04355962A (ja) * | 1991-01-25 | 1992-12-09 | Sony Corp | スタティックｒａｍ |
| JPH0621399A (ja) * | 1992-06-29 | 1994-01-28 | Sony Corp | Ｓｒａｍメモリセル構造 |
| US5686335A (en) * | 1996-07-22 | 1997-11-11 | Taiwan Semiconductor Manufacturing Company, Ltd | Method of making high-performance and reliable thin film transistor (TFT) using plasma hydrogenation with a metal shield on the TFT channel |
-
2000
- 2000-06-26 KR KR1020000035444A patent/KR20020001169A/ko not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH04234168A (ja) * | 1990-12-28 | 1992-08-21 | Nec Corp | スタティック型半導体記憶装置 |
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| US5686335A (en) * | 1996-07-22 | 1997-11-11 | Taiwan Semiconductor Manufacturing Company, Ltd | Method of making high-performance and reliable thin film transistor (TFT) using plasma hydrogenation with a metal shield on the TFT channel |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7687807B2 (en) | 2006-09-29 | 2010-03-30 | Electronics And Telecommunications Research Institute | Inverter |
| US7842952B2 (en) | 2006-12-07 | 2010-11-30 | Electronics And Telecommunications Research Institute | Organic inverter including surface-treated layer and method of manufacturing the same |
| US8039295B2 (en) | 2006-12-07 | 2011-10-18 | Electronics And Telecommunications Research Institute | Organic inverter including surface-treated layer and method of manufacturing the same |
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