JPH0621399A - Ｓｒａｍメモリセル構造 - Google Patents
Ｓｒａｍメモリセル構造Info
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- JPH0621399A JPH0621399A JP4194871A JP19487192A JPH0621399A JP H0621399 A JPH0621399 A JP H0621399A JP 4194871 A JP4194871 A JP 4194871A JP 19487192 A JP19487192 A JP 19487192A JP H0621399 A JPH0621399 A JP H0621399A
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Landscapes
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 ＳＲＡＭのソフトエラー耐性を飛躍的に改善
できるメモリセル構造であって、しかもプロセス的にも
容易に形成でき、かつセルサイズの増大もないＳＲＡＭ
メモリセル構造を提供する。 【構成】 負荷素子としてＰＭＯＳトランジスタを用い
た１対のインバータを備え、一方のインバータの主記憶
ノードと他方のインバータの負荷ＰＭＯＳトランジスタ
のゲートとの間に抵抗Ｒ，Ｒ′を設け、負荷ＰＭＯＳト
ランジスタのドレインとゲートとの間に容量Ｃ，Ｃ′を
設け、容量は、ポリＳｉ等の導電材料層１，１′を形成
してこの層により容量素子を形成し、及び／または抵抗
は、負荷ＰＭＯＳトランジスタのゲート電極２，２′に
より構成したＳＲＡＭメモリセル構造。
できるメモリセル構造であって、しかもプロセス的にも
容易に形成でき、かつセルサイズの増大もないＳＲＡＭ
メモリセル構造を提供する。 【構成】 負荷素子としてＰＭＯＳトランジスタを用い
た１対のインバータを備え、一方のインバータの主記憶
ノードと他方のインバータの負荷ＰＭＯＳトランジスタ
のゲートとの間に抵抗Ｒ，Ｒ′を設け、負荷ＰＭＯＳト
ランジスタのドレインとゲートとの間に容量Ｃ，Ｃ′を
設け、容量は、ポリＳｉ等の導電材料層１，１′を形成
してこの層により容量素子を形成し、及び／または抵抗
は、負荷ＰＭＯＳトランジスタのゲート電極２，２′に
より構成したＳＲＡＭメモリセル構造。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＲＡＭメモリセル構
造に関する。特に、負荷素子としてＰＭＯＳトランジス
タを用いた１対のインバータを備えたＳＲＡＭメモリセ
ル回路を具体化したＳＲＡＭメモリセル構造であって、
ソフトエラー耐性を飛躍的に向上したＳＲＡＭメモリセ
ル構造を提供するものである。
造に関する。特に、負荷素子としてＰＭＯＳトランジス
タを用いた１対のインバータを備えたＳＲＡＭメモリセ
ル回路を具体化したＳＲＡＭメモリセル構造であって、
ソフトエラー耐性を飛躍的に向上したＳＲＡＭメモリセ
ル構造を提供するものである。
【０００２】
【従来の技術】メモリ装置に対し、自然に発生するα線
によりいわゆるソフトエラーが生ずることが知られてい
る。例えば、ＩＣパッケージ材料にも不純物として放射
性同位元素が僅かに含まれており、この放射性同位元素
は微量のα線を放出しつつ崩壊する。α線がシリコン結
晶内に進入すると、その経路に沿って電子・正孔対が発
生する。この電子・正孔対のうち、正孔は接地レベルに
バイアスされている基板に吸収されるが、電子はＳＲＡ
Ｍのメモリセルなどの主記憶ノード（“１”レベルのノ
ード）へ飛び込み、その電位を低下させることによって
記憶データを破壊する。このようにα線に起因して記憶
情報が変化するのが、いわゆるソフトエラーと称される
ものである。
によりいわゆるソフトエラーが生ずることが知られてい
る。例えば、ＩＣパッケージ材料にも不純物として放射
性同位元素が僅かに含まれており、この放射性同位元素
は微量のα線を放出しつつ崩壊する。α線がシリコン結
晶内に進入すると、その経路に沿って電子・正孔対が発
生する。この電子・正孔対のうち、正孔は接地レベルに
バイアスされている基板に吸収されるが、電子はＳＲＡ
Ｍのメモリセルなどの主記憶ノード（“１”レベルのノ
ード）へ飛び込み、その電位を低下させることによって
記憶データを破壊する。このようにα線に起因して記憶
情報が変化するのが、いわゆるソフトエラーと称される
ものである。
【０００３】負荷素子としてＰＭＯＳトランジスタを用
いた１対のインバータからなる従来のＳＲＡＭメモリセ
ル回路においては、このソフトエラーを低減するため
に、１対のインバータ１，２の各主記憶ノード，間
にクロスカップリング容量ＣAを接続した、いわゆるク
ロス・カップル・キャパシタ方式を一般的に採ってい
た。
いた１対のインバータからなる従来のＳＲＡＭメモリセ
ル回路においては、このソフトエラーを低減するため
に、１対のインバータ１，２の各主記憶ノード，間
にクロスカップリング容量ＣAを接続した、いわゆるク
ロス・カップル・キャパシタ方式を一般的に採ってい
た。
【０００４】この従来構成の作用は次のとおりである。
主記憶ノードが“１”レベル（電源Ｖccレベル）、主
記憶ノードが“０”レベル（接地レベル）の記憶状態
のときに、α線が照射されると、主記憶ノードへ電子
が飛び込み、その電位を“０”レベルへ低下させる。こ
のときクロスカップリング容量ＣA の作用によって主記
憶ノードの電位も相対的に低下し、“−１”レベルに
なろうとするが、基板とのＰＮ接合によりクランプされ
てしまい、−０．７Ｖとなる。これにより、主記憶ノー
ドと電源Ｖcc間よりも主記憶ノードと電源Ｖcc間の
方が電位差がわずか（０．７）ではあるが大きくなり、
主記憶ノードによって制御される負荷電子であるＰ型
ＴＦＴ ＭＯＳトランジスタＱ1 に同Ｑ2 よりも大きな
復帰電流が流れる。このため、元の記憶状態に復帰で
き、ソフトエラーを防止できるのである。
主記憶ノードが“１”レベル（電源Ｖccレベル）、主
記憶ノードが“０”レベル（接地レベル）の記憶状態
のときに、α線が照射されると、主記憶ノードへ電子
が飛び込み、その電位を“０”レベルへ低下させる。こ
のときクロスカップリング容量ＣA の作用によって主記
憶ノードの電位も相対的に低下し、“−１”レベルに
なろうとするが、基板とのＰＮ接合によりクランプされ
てしまい、−０．７Ｖとなる。これにより、主記憶ノー
ドと電源Ｖcc間よりも主記憶ノードと電源Ｖcc間の
方が電位差がわずか（０．７）ではあるが大きくなり、
主記憶ノードによって制御される負荷電子であるＰ型
ＴＦＴ ＭＯＳトランジスタＱ1 に同Ｑ2 よりも大きな
復帰電流が流れる。このため、元の記憶状態に復帰で
き、ソフトエラーを防止できるのである。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
たクロス・カップル・キャパシタ方式を採用したＳＲＡ
Ｍメモリセル回路では、主記憶ノードの電位低下を主
記憶ノードへ十分に伝達するためには、主記憶ノード
のノード容量Ｃs2に匹敵する大きな値のクロスカップ
リング容量ＣA が必要なため、セルサイズが大きくなる
という問題点があった。
たクロス・カップル・キャパシタ方式を採用したＳＲＡ
Ｍメモリセル回路では、主記憶ノードの電位低下を主
記憶ノードへ十分に伝達するためには、主記憶ノード
のノード容量Ｃs2に匹敵する大きな値のクロスカップ
リング容量ＣA が必要なため、セルサイズが大きくなる
という問題点があった。
【０００６】また、α線のレベルが強いときには、主記
憶ノード，ともに、基板とのＰＮ接合によるクラン
プ電位である−０．７Ｖ程度まで低下してしまい、主記
憶ノード，と電源Ｖcc間の電位差がほぼ等しくなる
ため、ＴＦＴ ＭＯＳトランジスタＱ1 ，Ｑ2 のしきい
値電圧Ｖthのバラツキ等によって記憶状態が変化する場
合があり、この場合にはソフトエラーが生ずることにな
る。
憶ノード，ともに、基板とのＰＮ接合によるクラン
プ電位である−０．７Ｖ程度まで低下してしまい、主記
憶ノード，と電源Ｖcc間の電位差がほぼ等しくなる
ため、ＴＦＴ ＭＯＳトランジスタＱ1 ，Ｑ2 のしきい
値電圧Ｖthのバラツキ等によって記憶状態が変化する場
合があり、この場合にはソフトエラーが生ずることにな
る。
【０００７】
【発明の背景】そこで、従来のクロス・カップル・キャ
パシタ方式よりもセルサイズを小さくでき、かつα線に
よるソフトエラーレートを大幅に低減可能なＳＲＡＭメ
モリセル回路として、図３に示すＳＲＡＭメモリセル回
路が提案された。
パシタ方式よりもセルサイズを小さくでき、かつα線に
よるソフトエラーレートを大幅に低減可能なＳＲＡＭメ
モリセル回路として、図３に示すＳＲＡＭメモリセル回
路が提案された。
【０００８】このＳＲＡＭメモリセル回路は、負荷素子
としてＰＭＯＳトランジスタを用いた１対のインバータ
からなるＳＲＡＭメモリセル回路であって、一方のイン
バータの主記憶ノードと他方のインバータの負荷ＰＭＯ
Ｓトランジスタのゲートとの間に接続された抵抗素子
Ｒ，Ｒ′と、負荷ＰＭＯＳトランジスタのドレインとゲ
ートとの間に接続された容量素子Ｃ，Ｃ′とを具備した
構成となっている。
としてＰＭＯＳトランジスタを用いた１対のインバータ
からなるＳＲＡＭメモリセル回路であって、一方のイン
バータの主記憶ノードと他方のインバータの負荷ＰＭＯ
Ｓトランジスタのゲートとの間に接続された抵抗素子
Ｒ，Ｒ′と、負荷ＰＭＯＳトランジスタのドレインとゲ
ートとの間に接続された容量素子Ｃ，Ｃ′とを具備した
構成となっている。
【０００９】図３を参照して詳述すれば、一方のインバ
ータを構成するＰＭＯＳトランジスタＴr1のドレインＤ
と、他方のインバータを構成するＰＭＯＳトランジスタ
Ｔr2のゲートＧ′との間に、抵抗Ｒが設けられる。トラ
ンジスタＴr2のドレインＤ′とトランジスタＴr1のゲー
トＧとの間にも、抵抗Ｒ′が設けられる。
ータを構成するＰＭＯＳトランジスタＴr1のドレインＤ
と、他方のインバータを構成するＰＭＯＳトランジスタ
Ｔr2のゲートＧ′との間に、抵抗Ｒが設けられる。トラ
ンジスタＴr2のドレインＤ′とトランジスタＴr1のゲー
トＧとの間にも、抵抗Ｒ′が設けられる。
【００１０】また、各ＰＭＯＳトランジスタＴr1，Ｔr2
のドレインＤ，Ｄ′とゲートＧ，Ｇ′の間には、それぞ
れ容量Ｃ，Ｃ′が設けられる。
のドレインＤ，Ｄ′とゲートＧ，Ｇ′の間には、それぞ
れ容量Ｃ，Ｃ′が設けられる。
【００１１】この構成によれば、一方のインバータの主
記憶ノードと他方のインバータの負荷ＰＭＯＳトランジ
スタのゲートとの間に抵抗素子を、負荷ＰＭＯＳトラン
ジスタのドレインとゲートとの間に容量素子をそれぞれ
接続することで、強力なα線によって主記憶ノードの電
位が“１”レベルから“０”レベルとなっても、この低
下分が容量素子を介して負荷ＰＭＯＳトランジスタのゲ
ート・ソース間電圧ＶGSを大きくし、この負荷ＰＭＯＳ
トランジスタによる電流注入により主記憶ノードの電位
を“１”レベルに復帰させることができる。よって、ソ
フトエラー耐性を大幅に向上できる。
記憶ノードと他方のインバータの負荷ＰＭＯＳトランジ
スタのゲートとの間に抵抗素子を、負荷ＰＭＯＳトラン
ジスタのドレインとゲートとの間に容量素子をそれぞれ
接続することで、強力なα線によって主記憶ノードの電
位が“１”レベルから“０”レベルとなっても、この低
下分が容量素子を介して負荷ＰＭＯＳトランジスタのゲ
ート・ソース間電圧ＶGSを大きくし、この負荷ＰＭＯＳ
トランジスタによる電流注入により主記憶ノードの電位
を“１”レベルに復帰させることができる。よって、ソ
フトエラー耐性を大幅に向上できる。
【００１２】このように上記の如くＰＭＯＳ（例えばＴ
ＦＴＰＭＯＳ）負荷型ＳＲＡＭのＰＭＯＳのゲート・ド
レイン間に「容量」、ＰＭＯＳのゲート接続配線に「抵
抗」を付加することにより、α線入射時の記憶ノード低
下分を「容量」を介してのＰＭＯＳのＶGS増大によって
ハイレベルに回復させるメモリセル回路は、ＳＲＡＭの
ソフトエラー耐性を飛躍的に改善することが可能な技術
である。しかしながら、この回路を実用的に実現するＳ
ＲＡＭメモリセル構造は、未だ提案されていない。回路
が優れていても、それを構造的に実現するのは必ずしも
容易とは言えず、実現できてもセルサイズが大きくなっ
てしまったり、プロセスが煩雑で実用的でなかったりす
る場合がある。
ＦＴＰＭＯＳ）負荷型ＳＲＡＭのＰＭＯＳのゲート・ド
レイン間に「容量」、ＰＭＯＳのゲート接続配線に「抵
抗」を付加することにより、α線入射時の記憶ノード低
下分を「容量」を介してのＰＭＯＳのＶGS増大によって
ハイレベルに回復させるメモリセル回路は、ＳＲＡＭの
ソフトエラー耐性を飛躍的に改善することが可能な技術
である。しかしながら、この回路を実用的に実現するＳ
ＲＡＭメモリセル構造は、未だ提案されていない。回路
が優れていても、それを構造的に実現するのは必ずしも
容易とは言えず、実現できてもセルサイズが大きくなっ
てしまったり、プロセスが煩雑で実用的でなかったりす
る場合がある。
【００１３】
【発明の目的】本発明は、ＳＲＡＭのソフトエラー耐性
を飛躍的に改善できるメモリセル構造であって、しかも
プロセス的にも容易に形成でき、かつセルサイズの増大
ももたらさない、有利なＳＲＡＭメモリセル構造を提供
することを目的とする。
を飛躍的に改善できるメモリセル構造であって、しかも
プロセス的にも容易に形成でき、かつセルサイズの増大
ももたらさない、有利なＳＲＡＭメモリセル構造を提供
することを目的とする。
【００１４】
【問題点を解決するための手段】本出願の請求項１の発
明は、負荷素子としてＰＭＯＳトランジスタを用いた１
対のインバータを備えるＳＲＡＭメモリセル構造であっ
て、一方のインバータの主記憶ノードと他方のインバー
タの負荷ＰＭＯＳトランジスタのゲートとの間に抵抗を
設け、前記負荷ＰＭＯＳトランジスタのドレインとゲー
トとの間に容量を設けるとともに、前記容量は、導電材
料層を形成してこの層により容量素子を形成することに
より構成したことを特徴とするＳＲＡＭメモリセル構造
であって、これにより上記目的を達成するものである。
明は、負荷素子としてＰＭＯＳトランジスタを用いた１
対のインバータを備えるＳＲＡＭメモリセル構造であっ
て、一方のインバータの主記憶ノードと他方のインバー
タの負荷ＰＭＯＳトランジスタのゲートとの間に抵抗を
設け、前記負荷ＰＭＯＳトランジスタのドレインとゲー
トとの間に容量を設けるとともに、前記容量は、導電材
料層を形成してこの層により容量素子を形成することに
より構成したことを特徴とするＳＲＡＭメモリセル構造
であって、これにより上記目的を達成するものである。
【００１５】本出願の請求項２の発明は、負荷素子とし
てＰＭＯＳトランジスタを用いた１対のインバータを備
えるＳＲＡＭメモリセル構造であって、一方のインバー
タの主記憶ノードと他方のインバータの負荷ＰＭＯＳト
ランジスタのゲートとの間に抵抗を設け、前記負荷ＰＭ
ＯＳトランジスタのドレインとゲートとの間に容量を設
けるとともに、前記抵抗は、負荷ＰＭＯＳトランジスタ
のゲート電極により構成したことを特徴とするＳＲＡＭ
メモリセル構造であって、これにより上記目的を達成す
るものである。
てＰＭＯＳトランジスタを用いた１対のインバータを備
えるＳＲＡＭメモリセル構造であって、一方のインバー
タの主記憶ノードと他方のインバータの負荷ＰＭＯＳト
ランジスタのゲートとの間に抵抗を設け、前記負荷ＰＭ
ＯＳトランジスタのドレインとゲートとの間に容量を設
けるとともに、前記抵抗は、負荷ＰＭＯＳトランジスタ
のゲート電極により構成したことを特徴とするＳＲＡＭ
メモリセル構造であって、これにより上記目的を達成す
るものである。
【００１６】本出願の請求項３の発明は、負荷素子とし
てＰＭＯＳトランジスタを用いた１対のインバータを備
えるＳＲＡＭメモリセル構造であって、一方のインバー
タの主記憶ノードと他方のインバータの負荷ＰＭＯＳト
ランジスタのゲートとの間に抵抗を設け、前記負荷ＰＭ
ＯＳトランジスタのドレインとゲートとの間に容量を設
けるとともに、前記容量は、導電材料層を形成してこの
層により容量素子を形成することにより構成し、前記抵
抗は、負荷ＰＭＯＳトランジスタのゲート電極により構
成したことを特徴とするＳＲＡＭメモリセル構造であっ
て、これにより上記目的を達成するものである。
てＰＭＯＳトランジスタを用いた１対のインバータを備
えるＳＲＡＭメモリセル構造であって、一方のインバー
タの主記憶ノードと他方のインバータの負荷ＰＭＯＳト
ランジスタのゲートとの間に抵抗を設け、前記負荷ＰＭ
ＯＳトランジスタのドレインとゲートとの間に容量を設
けるとともに、前記容量は、導電材料層を形成してこの
層により容量素子を形成することにより構成し、前記抵
抗は、負荷ＰＭＯＳトランジスタのゲート電極により構
成したことを特徴とするＳＲＡＭメモリセル構造であっ
て、これにより上記目的を達成するものである。
【００１７】本出願の請求項４の発明は、前記容量を構
成する導電材料層は、ポリＳｉ層であることを特徴とす
る請求項１または３に記載のＳＲＡＭメモリセル構造で
あって、これにより上記目的を達成するものである。
成する導電材料層は、ポリＳｉ層であることを特徴とす
る請求項１または３に記載のＳＲＡＭメモリセル構造で
あって、これにより上記目的を達成するものである。
【００１８】本出願の請求項５の発明は、前記抵抗を構
成する負荷ＰＭＯＳトランジスタのゲート電極は、不純
物濃度調節により該抵抗を構成したものであることを特
徴とする請求項２ないし４のいずれかに記載のＳＲＡＭ
メモリセル構造であって、これにより上記目的を達成す
るものである。
成する負荷ＰＭＯＳトランジスタのゲート電極は、不純
物濃度調節により該抵抗を構成したものであることを特
徴とする請求項２ないし４のいずれかに記載のＳＲＡＭ
メモリセル構造であって、これにより上記目的を達成す
るものである。
【００１９】本出願の請求項６の発明は、負荷ＰＭＯＳ
トランジスタは、ＰＭＯＳ薄膜トランジスタであること
を特徴とする請求項１ないし５のいずれかに記載のＳＲ
ＡＭメモリセル構造であって、これにより上記目的を達
成するものである。
トランジスタは、ＰＭＯＳ薄膜トランジスタであること
を特徴とする請求項１ないし５のいずれかに記載のＳＲ
ＡＭメモリセル構造であって、これにより上記目的を達
成するものである。
【００２０】
【作用】本出願の発明によれば、容易な導電材料層形成
という手段によって容量を構成でき、これは具体的には
例えばポリＳｉ層を１層付加形成することによって得ら
れる。また、抵抗は、ゲート電極により構成できるの
で、これも容易に達成でき、これは例えばゲート電極の
不純物濃度調節により得ることができる。特にセルサイ
ズを大きくしなければならない構成は不要である。
という手段によって容量を構成でき、これは具体的には
例えばポリＳｉ層を１層付加形成することによって得ら
れる。また、抵抗は、ゲート電極により構成できるの
で、これも容易に達成でき、これは例えばゲート電極の
不純物濃度調節により得ることができる。特にセルサイ
ズを大きくしなければならない構成は不要である。
【００２１】よって、容易なプロセスにより、しかもセ
ルサイズの増大をもたらすことなく、飛躍的にソフトエ
ラー耐性を持ったＳＲＡＭメモリセル構造が実現でき
る。
ルサイズの増大をもたらすことなく、飛躍的にソフトエ
ラー耐性を持ったＳＲＡＭメモリセル構造が実現でき
る。
【００２２】
【実施例】以下本発明の一実施例について、図面を参照
して説明する。但し当然のことではあるが、本発明は図
示の実施例により限定を受けるものではない。
して説明する。但し当然のことではあるが、本発明は図
示の実施例により限定を受けるものではない。
【００２３】実施例１ この実施例は本出願の各発明を、ＴＦＴＰＭＯＳ負荷型
のメモリセル構造に適用したものである。
のメモリセル構造に適用したものである。
【００２４】図２に本実施例のＳＲＡＭメモリセル構造
のパターンを平面構造で示す。図２のパターンのＡ−
Ａ′断面を図１（Ａ）に示し、Ｂ−Ｂ′断面を図１
（Ｂ）に示す。図３に等価回路を示すが、図３の等価回
路の上部が、図２のパターンに対応する。
のパターンを平面構造で示す。図２のパターンのＡ−
Ａ′断面を図１（Ａ）に示し、Ｂ−Ｂ′断面を図１
（Ｂ）に示す。図３に等価回路を示すが、図３の等価回
路の上部が、図２のパターンに対応する。
【００２５】図中の符号１，２，３，１′，２′，３′
は、ポリシリコン層である。それぞれポリシリコン層１
と１′、ポリシリコン層２と２′、ポリシリコン層３と
３′は、同一層である。それぞれの用途は、ポリシリコ
ン層１，１′は、容量Ｃ，Ｃ′を形成するためのキャパ
シタの電極、ポリシリコン層２，２′は、ＴＦＴのゲー
ト電極を構成するとともに、抵抗Ｒ，Ｒ′を構成する素
子を兼ねる。ポリシリコン層３，３′は、ＴＦＴのチャ
ネル、及び電源線である。符号４，４′，５，５′はコ
ンタクトホールであり、コンタクトホール４は、１−
２′を接続し、コンタクトホール５は２′−３を接続
し、コンタクトホール４′は、１′−２を接続し、コン
タクトホール５′は２−３′を接続する。ＴＦＴ、容量
（キャパシタ）、抵抗は次の表１に示すポリシリコン層
でつくられている。
は、ポリシリコン層である。それぞれポリシリコン層１
と１′、ポリシリコン層２と２′、ポリシリコン層３と
３′は、同一層である。それぞれの用途は、ポリシリコ
ン層１，１′は、容量Ｃ，Ｃ′を形成するためのキャパ
シタの電極、ポリシリコン層２，２′は、ＴＦＴのゲー
ト電極を構成するとともに、抵抗Ｒ，Ｒ′を構成する素
子を兼ねる。ポリシリコン層３，３′は、ＴＦＴのチャ
ネル、及び電源線である。符号４，４′，５，５′はコ
ンタクトホールであり、コンタクトホール４は、１−
２′を接続し、コンタクトホール５は２′−３を接続
し、コンタクトホール４′は、１′−２を接続し、コン
タクトホール５′は２−３′を接続する。ＴＦＴ、容量
（キャパシタ）、抵抗は次の表１に示すポリシリコン層
でつくられている。
【表１】
【００２６】本実施例において、符号１，１′で示すポ
リシリコン層が、本発明における容量Ｃ，Ｃ′を付加す
るために追加されたものである。図２中、特に斜線を付
して、ポリシリコン層１と２間に形成された容量Ｃ、及
びポリシリコン層１′と２′間に形成された容量Ｃ′を
示す。また、図１（Ａ）及び図１（Ｂ）に、ポリシリコ
ン層１′と２′間に構成される容量をＣ′で示す。
リシリコン層が、本発明における容量Ｃ，Ｃ′を付加す
るために追加されたものである。図２中、特に斜線を付
して、ポリシリコン層１と２間に形成された容量Ｃ、及
びポリシリコン層１′と２′間に形成された容量Ｃ′を
示す。また、図１（Ａ）及び図１（Ｂ）に、ポリシリコ
ン層１′と２′間に構成される容量をＣ′で示す。
【００２７】抵抗Ｒ，Ｒ′は、２，２′で示すポリシリ
コン層で形成され、各抵抗Ｒ，Ｒ′はこれらポリシリコ
ン層２，２′中を通電する間の抵抗として与えられるも
のである。図２中、各抵抗Ｒ，Ｒ′を矢印で示す。ま
た、図１（Ｂ）中、ポリシリコン層２′で構成される抵
抗をＲで示す。これら抵抗Ｒ，Ｒ′は、ポリシリコン層
２，２′への不純物のドーピング量を調節することによ
りつくられる。
コン層で形成され、各抵抗Ｒ，Ｒ′はこれらポリシリコ
ン層２，２′中を通電する間の抵抗として与えられるも
のである。図２中、各抵抗Ｒ，Ｒ′を矢印で示す。ま
た、図１（Ｂ）中、ポリシリコン層２′で構成される抵
抗をＲで示す。これら抵抗Ｒ，Ｒ′は、ポリシリコン層
２，２′への不純物のドーピング量を調節することによ
りつくられる。
【００２８】このように、本実施例は、負荷素子として
ＰＭＯＳトランジスタＴr1，Ｔr2を用いた１対のインバ
ータを備えるＳＲＡＭメモリセル構造であって、一方の
インバータの主記憶ノードと他方のインバータの負荷Ｐ
ＭＯＳトランジスタのゲートとの間に抵抗Ｒ，Ｒ′を設
け、負荷ＰＭＯＳトランジスタＴr1，Ｔr2のドレイン
Ｄ，Ｄ′とゲートＧ，Ｇ′との間に容量Ｃ，Ｃ′を設け
るとともに、この容量Ｃ，Ｃ′は、導電材料層としてポ
リシリコン層１，１′を形成してこの層１，１′により
容量素子を形成することにより構成したＳＲＡＭメモリ
セル構造である。
ＰＭＯＳトランジスタＴr1，Ｔr2を用いた１対のインバ
ータを備えるＳＲＡＭメモリセル構造であって、一方の
インバータの主記憶ノードと他方のインバータの負荷Ｐ
ＭＯＳトランジスタのゲートとの間に抵抗Ｒ，Ｒ′を設
け、負荷ＰＭＯＳトランジスタＴr1，Ｔr2のドレイン
Ｄ，Ｄ′とゲートＧ，Ｇ′との間に容量Ｃ，Ｃ′を設け
るとともに、この容量Ｃ，Ｃ′は、導電材料層としてポ
リシリコン層１，１′を形成してこの層１，１′により
容量素子を形成することにより構成したＳＲＡＭメモリ
セル構造である。
【００２９】また本実施例は、抵抗Ｒ，Ｒ′は負荷ＰＭ
ＯＳトランジスタＴr1，Ｔr2のゲート電極を構成するも
のとしてのポリシリコン層２，２′により構成したもの
である。
ＯＳトランジスタＴr1，Ｔr2のゲート電極を構成するも
のとしてのポリシリコン層２，２′により構成したもの
である。
【００３０】また本実施例は、このような抵抗Ｒ，Ｒ′
を構成する負荷ＰＭＯＳトランジタＴr1，Ｔr2のゲート
電極は、不純物濃度調節により該抵抗Ｒ，Ｒ′を構成し
たものである。
を構成する負荷ＰＭＯＳトランジタＴr1，Ｔr2のゲート
電極は、不純物濃度調節により該抵抗Ｒ，Ｒ′を構成し
たものである。
【００３１】上記詳述したように、本実施例ではポリシ
リコン１層の追加のみで、セルサイズを変更しないでソ
フトエラーに強いセルがつくられる。
リコン１層の追加のみで、セルサイズを変更しないでソ
フトエラーに強いセルがつくられる。
【００３２】図１に示す本実施例の構成は、負荷トラン
ジスタをなすＴＦＴのゲートが、チャネルより下層にく
る、すなわちいわゆるボトムゲート型の場合を示してい
るが、ゲートがチャネルより上層にくるトップゲート型
の場合にも、本発明の構造が採用できる。
ジスタをなすＴＦＴのゲートが、チャネルより下層にく
る、すなわちいわゆるボトムゲート型の場合を示してい
るが、ゲートがチャネルより上層にくるトップゲート型
の場合にも、本発明の構造が採用できる。
【００３３】トップゲート型の場合は、プロセス工程を （１）ＴＦＴチャネル（ポリＳｉ層３，３′）形成 （２）ＴＦＴゲート（ポリＳｉ層２，２′）形成 （３）キャパシタ電極（ポリＳｉ層１，１′）形成 と、ボトムゲート型とは、逆にすればよい。
【００３４】
【発明の効果】本発明のＳＲＡＭメモリセル構造は、セ
ルサイズの増大をもたらすことなく、ＳＲＡＭのソフト
エラー耐性を飛躍的に改善できたものであり、しかもプ
ロセス的にも容易であるという効果を有する。
ルサイズの増大をもたらすことなく、ＳＲＡＭのソフト
エラー耐性を飛躍的に改善できたものであり、しかもプ
ロセス的にも容易であるという効果を有する。
【図面の簡単な説明】
【図１】実施例１のＳＲＡＭメモリセルの断面図であ
る。
る。
【図２】実施例１のＳＲＡＭメモリセルのパターンレイ
アウトを平面で示すものである。
アウトを平面で示すものである。
【図３】実施例１のＳＲＡＭメモリセルの回路図であ
る。
る。
Ｒ，Ｒ′ 低抗 Ｃ，Ｃ′ 容量 Ｔr1，Ｔr2 負荷ＰＭＯＳトランジスタ（ＴＦＴ） Ｇ，Ｇ′ ゲート Ｄ，Ｄ′ ドレイン １，１′ 容量を構成する導電材料層（ポリシリコ
ン層） ２，２′ 抵抗を構成するゲート電極（ポリシリコ
ン層）
ン層） ２，２′ 抵抗を構成するゲート電極（ポリシリコ
ン層）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (6)
- 【請求項１】 負荷素子としてＰＭＯＳトランジスタを
用いた１対のインバータを備えるＳＲＡＭメモリセル構
造であって、 一方のインバータの主記憶ノードと他方のインバータの
負荷ＰＭＯＳトランジスタのゲートとの間に抵抗を設
け、 前記負荷ＰＭＯＳトランジスタのドレインとゲートとの
間に容量を設けるとともに、 前記容量は、導電材料層を形成してこの層により容量素
子を形成することにより構成したことを特徴とするＳＲ
ＡＭメモリセル構造。 - 【請求項２】 負荷素子としてＰＭＯＳトランジスタを
用いた１対のインバータを備えるＳＲＡＭメモリセル構
造であって、 一方のインバータの主記憶ノードと他方のインバータの
負荷ＰＭＯＳトランジスタのゲートとの間に抵抗を設
け、 前記負荷ＰＭＯＳトランジスタのドレインとゲートとの
間に容量を設けるとともに、 前記抵抗は、負荷ＰＭＯＳトランジスタのゲート電極に
より構成したことを特徴とするＳＲＡＭメモリセル構
造。 - 【請求項３】 負荷素子としてＰＭＯＳトランジスタを
用いた１対のインバータを備えるＳＲＡＭメモリセル構
造であって、 一方のインバータの主記憶ノードと他方のインバータの
負荷ＰＭＯＳトランジスタのゲートとの間に抵抗を設
け、 前記負荷ＰＭＯＳトランジスタのドレインとゲートとの
間に容量を設けるとともに、 前記容量は、導電材料層を形成してこの層により容量素
子を形成することにより構成し、 前記抵抗は、負荷ＰＭＯＳトランジスタのゲート電極に
より構成したことを特徴とするＳＲＡＭメモリセル構
造。 - 【請求項４】 前記容量を構成する導電材料層は、ポリ
Ｓｉ層であることを特徴とする請求項１または３に記載
のＳＲＡＭメモリセル構造。 - 【請求項５】 前記抵抗を構成する負荷ＰＭＯＳトラン
ジスタのゲート電極は、不純物濃度調節により該抵抗を
構成したものであることを特徴とする請求項２ないし４
のいずれかに記載のＳＲＡＭメモリセル構造。 - 【請求項６】 負荷ＰＭＯＳトランジスタは、ＰＭＯＳ
薄膜トランジスタであることを特徴とする請求項１ない
し５のいずれかに記載のＳＲＡＭメモリセル構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4194871A JPH0621399A (ja) | 1992-06-29 | 1992-06-29 | Ｓｒａｍメモリセル構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4194871A JPH0621399A (ja) | 1992-06-29 | 1992-06-29 | Ｓｒａｍメモリセル構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621399A true JPH0621399A (ja) | 1994-01-28 |
Family
ID=16331696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4194871A Pending JPH0621399A (ja) | 1992-06-29 | 1992-06-29 | Ｓｒａｍメモリセル構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621399A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020001169A (ko) * | 2000-06-26 | 2002-01-09 | 박종섭 | 에스램의 박막 트랜지스터형 부하소자 및 그 제조방법 |
-
1992
- 1992-06-29 JP JP4194871A patent/JPH0621399A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020001169A (ko) * | 2000-06-26 | 2002-01-09 | 박종섭 | 에스램의 박막 트랜지스터형 부하소자 및 그 제조방법 |
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