JPH04234168A - スタティック型半導体記憶装置 - Google Patents
スタティック型半導体記憶装置Info
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- JPH04234168A JPH04234168A JP2417521A JP41752190A JPH04234168A JP H04234168 A JPH04234168 A JP H04234168A JP 2417521 A JP2417521 A JP 2417521A JP 41752190 A JP41752190 A JP 41752190A JP H04234168 A JPH04234168 A JP H04234168A
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- Japan
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- polycrystalline silicon
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- silicon layer
- conductor layer
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- 230000003068 static effect Effects 0.000 title claims abstract description 8
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 239000004020 conductor Substances 0.000 claims abstract description 17
- 230000005669 field effect Effects 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 2
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 48
- 238000009792 diffusion process Methods 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100214497 Solanum lycopersicum TFT5 gene Proteins 0.000 description 1
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はスタティック型半導体記
憶装置に関し、特にスタティック型ランダム・アクセス
・メモリ（以下、ＳＲＡＭと略す）の積層構造に関する
。
憶装置に関し、特にスタティック型ランダム・アクセス
・メモリ（以下、ＳＲＡＭと略す）の積層構造に関する
。
【０００２】
【従来の技術】一般にＳＲＡＭのメモリセルは図５に示
されている回路構成を有しており、駆動用ｎチャンネル
ＭＯＳＦＥＴ Ｔ１，Ｔ２は、それぞれ負荷用ｐチャ
ンネルＴＦＴ Ｔ５，Ｔ６に直列接続されて一組のイ
ンバータ３００，３０１を形成している。前記一組のイ
ンバータ３００，３０１は共通ドレインとゲートを互い
に接続したフリップフロップ構成に接続されており、転
送用ｎチャンネルＭＯＳＦＥＴＴ３，Ｔ４と共にメモリ
セルを形成している。
されている回路構成を有しており、駆動用ｎチャンネル
ＭＯＳＦＥＴ Ｔ１，Ｔ２は、それぞれ負荷用ｐチャ
ンネルＴＦＴ Ｔ５，Ｔ６に直列接続されて一組のイ
ンバータ３００，３０１を形成している。前記一組のイ
ンバータ３００，３０１は共通ドレインとゲートを互い
に接続したフリップフロップ構成に接続されており、転
送用ｎチャンネルＭＯＳＦＥＴＴ３，Ｔ４と共にメモリ
セルを形成している。
【０００３】ここで、駆動用ｎチャンネルＭＯＳＦＥＴ
Ｔ１，Ｔ２のソースは接地線に接続され、負荷用ｐ
チャンネルＴＦＴ Ｔ５，Ｔ６のソースは電源線ＶＣ
Ｃに接続されている。また、転送用ｎチャンネルＭＯＳ
ＦＥＴ Ｔ３，Ｔ４のゲート電極はワード線Ｗに、ソ
ースドレインはそれぞれビット線Ｂ１，Ｂ２に接続され
ている。
Ｔ１，Ｔ２のソースは接地線に接続され、負荷用ｐ
チャンネルＴＦＴ Ｔ５，Ｔ６のソースは電源線ＶＣ
Ｃに接続されている。また、転送用ｎチャンネルＭＯＳ
ＦＥＴ Ｔ３，Ｔ４のゲート電極はワード線Ｗに、ソ
ースドレインはそれぞれビット線Ｂ１，Ｂ２に接続され
ている。
【０００４】次に従来のＳＲＡＭのメモリセルの平面レ
イアウト図を図６，図７に示す。図６は駆動用ＭＯＳＦ
ＥＴおよび転送用ＭＯＳＦＥＴの平面レイアウトを示し
、図７は負荷用ＴＦＴの平面レイアウトを示す。
イアウト図を図６，図７に示す。図６は駆動用ＭＯＳＦ
ＥＴおよび転送用ＭＯＳＦＥＴの平面レイアウトを示し
、図７は負荷用ＴＦＴの平面レイアウトを示す。
【０００５】図６においてＴ１，Ｔ２は駆動用ｎチャン
ネルＭＯＳＦＥＴを、Ｔ３，Ｔ４は転送用ｎチャンネル
ＭＯＳＦＥＴを示しており、これらのＭＯＳＦＥＴ
Ｔ１，Ｔ２，Ｔ３，Ｔ４のチャンネルおよびソースドレ
インは拡散層Ｌ１に形成されており、ゲート電極は多結
晶シリコン層Ｌ２により形成されている。
ネルＭＯＳＦＥＴを、Ｔ３，Ｔ４は転送用ｎチャンネル
ＭＯＳＦＥＴを示しており、これらのＭＯＳＦＥＴ
Ｔ１，Ｔ２，Ｔ３，Ｔ４のチャンネルおよびソースドレ
インは拡散層Ｌ１に形成されており、ゲート電極は多結
晶シリコン層Ｌ２により形成されている。
【０００６】ここでＣ２は拡散層Ｌ１と多結晶シリコン
層Ｌ２との接続孔を、Ｃ３は拡散層Ｌ１と接地線として
の多結晶シリコン層との接続孔を、Ｃ８は拡散層Ｌ１と
ビット線としてのアルミ配線層との接続孔をそれぞれ示
している。
層Ｌ２との接続孔を、Ｃ３は拡散層Ｌ１と接地線として
の多結晶シリコン層との接続孔を、Ｃ８は拡散層Ｌ１と
ビット線としてのアルミ配線層との接続孔をそれぞれ示
している。
【０００７】図７において、Ｔ５，Ｔ６は負荷用ｐチャ
ンネルＴＦＴであり、これらの負荷用ＴＦＴＴ５，Ｔ６
のゲート電極は多結晶シリコン層Ｌ６により、チャンネ
ルおよびソースドレインは多結晶シリコン層Ｌ７により
形成されている。
ンネルＴＦＴであり、これらの負荷用ＴＦＴＴ５，Ｔ６
のゲート電極は多結晶シリコン層Ｌ６により、チャンネ
ルおよびソースドレインは多結晶シリコン層Ｌ７により
形成されている。
【０００８】ここで、Ｃ６は多結晶シリコン層Ｌ２と多
結晶シリコン層Ｌ６との接続孔を、Ｃ７は多結晶シリコ
ン層Ｌ６と多結晶シリコン層Ｌ７との接続孔をそれぞれ
示している。
結晶シリコン層Ｌ６との接続孔を、Ｃ７は多結晶シリコ
ン層Ｌ６と多結晶シリコン層Ｌ７との接続孔をそれぞれ
示している。
【０００９】
【発明が解決しようとする課題】上述した従来のＳＲＡ
Ｍのメモリセル構造では、負荷用ｐチャンネルＴＦＴＴ
５，Ｔ６のゲート電極が同一レベルの多結晶シリコン層
Ｌ６で形成されているので、多結晶シリコン層Ｌ６の間
隔を設計基準値以上に広く設定する必要がある。このよ
うに間隔ｂを広くすることは、集積度の観点から十分に
できず、負荷用ＴＦＴ Ｔ６のチャンネル長ｌ３の上
限に制限を加える結果になっていた。そしてこのことは
負荷用ＴＦＴのオフ電流低減を図るうえでの障害になっ
ていた。
Ｍのメモリセル構造では、負荷用ｐチャンネルＴＦＴＴ
５，Ｔ６のゲート電極が同一レベルの多結晶シリコン層
Ｌ６で形成されているので、多結晶シリコン層Ｌ６の間
隔を設計基準値以上に広く設定する必要がある。このよ
うに間隔ｂを広くすることは、集積度の観点から十分に
できず、負荷用ＴＦＴ Ｔ６のチャンネル長ｌ３の上
限に制限を加える結果になっていた。そしてこのことは
負荷用ＴＦＴのオフ電流低減を図るうえでの障害になっ
ていた。
【００１０】
【問題点を解決するための手段】本発明の要旨は半導体
基板上に形成され、駆動用電界効果トランジスタと負荷
用電界効果トランジスタとを直列接続した第１，第２イ
ンバータを第１，第２電源間に並列に設け、第１，第２
インバータの共通ドレインを第２、第１インバータのゲ
ートに接続してフリップフロップを構成したメモリセル
を含むスタティック型の半導体記憶装置において、前記
第１インバータを構成する第１負荷用トランジスタのゲ
ートおよび第２インバータを構成する第２負荷用トラン
ジスタのチャンネルおよびソース・ドレイン領域を第１
導体層に形成し、前記第１負荷用トランジスタのチャン
ネルおよびソース・ドレイン領域および第２負荷用トラ
ンジスタのゲートを前記第１導体層とは異なるレベルの
第２導体層に形成したことことである。
基板上に形成され、駆動用電界効果トランジスタと負荷
用電界効果トランジスタとを直列接続した第１，第２イ
ンバータを第１，第２電源間に並列に設け、第１，第２
インバータの共通ドレインを第２、第１インバータのゲ
ートに接続してフリップフロップを構成したメモリセル
を含むスタティック型の半導体記憶装置において、前記
第１インバータを構成する第１負荷用トランジスタのゲ
ートおよび第２インバータを構成する第２負荷用トラン
ジスタのチャンネルおよびソース・ドレイン領域を第１
導体層に形成し、前記第１負荷用トランジスタのチャン
ネルおよびソース・ドレイン領域および第２負荷用トラ
ンジスタのゲートを前記第１導体層とは異なるレベルの
第２導体層に形成したことことである。
【００１１】
【発明の作用】第１導体層の一部に形成されたゲートと
第２導体層の一部に形成されたソースドレイン領域とで
第１負荷トランジスタが実現し、第２導体層の他部に形
成されたゲートと第１導体層の他部に形成されたソース
ドレイン領域で第２負荷トランジスタが実現する。第１
，第２導体層は互いに異なるレベルであり、第１，第２
負荷トランジスタの水平間隔を大きくとれる。
第２導体層の一部に形成されたソースドレイン領域とで
第１負荷トランジスタが実現し、第２導体層の他部に形
成されたゲートと第１導体層の他部に形成されたソース
ドレイン領域で第２負荷トランジスタが実現する。第１
，第２導体層は互いに異なるレベルであり、第１，第２
負荷トランジスタの水平間隔を大きくとれる。
【００１２】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１３】図１，図２は本発明の第１実施例に係るＳ
ＲＡＭ用メモリセルの互いに異なる部分の平面レイアウ
トを示している。図１は駆動用ＭＯＳＦＥＴおよび転送
用ＭＯＳＦＥＴの平面レイアウトを示し、図２は負荷用
ＴＦＴの平面レイアウトを示す。
ＲＡＭ用メモリセルの互いに異なる部分の平面レイアウ
トを示している。図１は駆動用ＭＯＳＦＥＴおよび転送
用ＭＯＳＦＥＴの平面レイアウトを示し、図２は負荷用
ＴＦＴの平面レイアウトを示す。
【００１４】図１においてＴ１，Ｔ２は駆動用ｎチャン
ネルＭＯＳＦＥＴを示し、Ｔ３，Ｔ４は転送用ｎチャン
ネルＭＯＳＦＥＴを示す。これらのＭＯＳＦＥＴ Ｔ
１，Ｔ２，Ｔ３，Ｔ４のチャンネルおよびソースドレイ
ンは拡散層Ｌ１に形成されており、ゲート電極は多結晶
シリコン層Ｌ２により形成されている。
ネルＭＯＳＦＥＴを示し、Ｔ３，Ｔ４は転送用ｎチャン
ネルＭＯＳＦＥＴを示す。これらのＭＯＳＦＥＴ Ｔ
１，Ｔ２，Ｔ３，Ｔ４のチャンネルおよびソースドレイ
ンは拡散層Ｌ１に形成されており、ゲート電極は多結晶
シリコン層Ｌ２により形成されている。
【００１５】ここで、Ｃ２は拡散層Ｌ１と多結晶シリコ
ン層Ｌ２との接続孔を、Ｃ３は拡散層Ｌ１と接地線の多
結晶シリコン層との接続孔を、Ｃ８は拡散層Ｌ１とビッ
ト線のアルミニウム配線層との接続孔を示している。
ン層Ｌ２との接続孔を、Ｃ３は拡散層Ｌ１と接地線の多
結晶シリコン層との接続孔を、Ｃ８は拡散層Ｌ１とビッ
ト線のアルミニウム配線層との接続孔を示している。
【００１６】図２において、Ｔ５，Ｔ６は負荷用ｐチャ
ンネルＴＦＴを示しており、一方のＴＦＴ Ｔ５のゲ
ート電極は多結晶シリコン層Ｌ４により形成され、チャ
ンネルおよびソースドレインは多結晶シリコン層Ｌ５に
より形成されている。
ンネルＴＦＴを示しており、一方のＴＦＴ Ｔ５のゲ
ート電極は多結晶シリコン層Ｌ４により形成され、チャ
ンネルおよびソースドレインは多結晶シリコン層Ｌ５に
より形成されている。
【００１７】他方のＴＦＴ Ｔ６のゲート電極は多結
晶シリコン層Ｌ５により、チャンネルおよびソースドレ
インは多結晶シリコン層Ｌ４により形成されている。
晶シリコン層Ｌ５により、チャンネルおよびソースドレ
インは多結晶シリコン層Ｌ４により形成されている。
【００１８】ここで、Ｃ４は多結晶シリコン層Ｌ２と多
結晶シリコン層Ｌ４との接続孔Ｃ５は多結晶シリコン層
Ｌ２と多結晶シリコン層Ｌ５との接続孔をそれぞれ示し
ている。
結晶シリコン層Ｌ４との接続孔Ｃ５は多結晶シリコン層
Ｌ２と多結晶シリコン層Ｌ５との接続孔をそれぞれ示し
ている。
【００１９】このように一組の負荷用ｐチャンネルＴＦ
Ｔ Ｔ５，Ｔ６のゲート電極を異なった多結晶シリコ
ン層Ｌ４，Ｌ５に形成することによって、ＴＦＴ Ｔ
６のチャンネル長ｌ１の上限が従来例のようにＴＦＴの
ゲート電極を形成する多結晶シリコン層の間隔により制
限を受けることがなくなり、従来構造に比べてチャンネ
ル長ｌ１を延長することが可能となる。
Ｔ Ｔ５，Ｔ６のゲート電極を異なった多結晶シリコ
ン層Ｌ４，Ｌ５に形成することによって、ＴＦＴ Ｔ
６のチャンネル長ｌ１の上限が従来例のようにＴＦＴの
ゲート電極を形成する多結晶シリコン層の間隔により制
限を受けることがなくなり、従来構造に比べてチャンネ
ル長ｌ１を延長することが可能となる。
【００２０】例えば、従来例における多結晶シリコン層
Ｌ６の間隔ｂを０．６ミクロン、多結晶シリコン層Ｌ４
と多結晶シリコン層Ｌ５の間隔ａを０．３ミクロン、従
来例におけるチャンネル長ｌ３を１．５ミクロンに設定
したとすれば、本実施例におけるチャンネル長ｌ１の上
限はｌ３＋（ｂ−ａ）＝１．８ミクロンとなり、従来例
と比較してチャンネル長を２０％延長することが可能と
なる。
Ｌ６の間隔ｂを０．６ミクロン、多結晶シリコン層Ｌ４
と多結晶シリコン層Ｌ５の間隔ａを０．３ミクロン、従
来例におけるチャンネル長ｌ３を１．５ミクロンに設定
したとすれば、本実施例におけるチャンネル長ｌ１の上
限はｌ３＋（ｂ−ａ）＝１．８ミクロンとなり、従来例
と比較してチャンネル長を２０％延長することが可能と
なる。
【００２１】図３，図４は本発明の第２実施例に係るＳ
ＲＡＭ用メモリセルの平面レイアウトを示しており、図
３は駆動用ＭＯＳＦＥＴおよび転送用ＭＯＳＦＥＴの平
面レイアウトを、図４は負荷用ＴＦＴの平面レイアウト
図をそれぞれ示している。
ＲＡＭ用メモリセルの平面レイアウトを示しており、図
３は駆動用ＭＯＳＦＥＴおよび転送用ＭＯＳＦＥＴの平
面レイアウトを、図４は負荷用ＴＦＴの平面レイアウト
図をそれぞれ示している。
【００２２】第１実施例との相違点は、接続孔Ｃ４によ
って多結晶シリコン層Ｌ２と、接地線と同一層で形成さ
れた多結晶シリコン層Ｌ３とが接続され、続いて接続孔
Ｃ３から一定の距離をおいて配置された接続孔Ｃ４によ
って多結晶Ｌ３と多結晶シリコン層Ｌ４が接続されてい
ることである。
って多結晶シリコン層Ｌ２と、接地線と同一層で形成さ
れた多結晶シリコン層Ｌ３とが接続され、続いて接続孔
Ｃ３から一定の距離をおいて配置された接続孔Ｃ４によ
って多結晶Ｌ３と多結晶シリコン層Ｌ４が接続されてい
ることである。
【００２３】本実施例では接続孔Ｃ４の位置が多結晶シ
リコン層Ｌ２の位置により制限を受けることがなくなる
ため、第１実施例と比較してさらにＴＦＴ Ｔ６のチ
ャンネル長ｌ２を延長することが可能となる。
リコン層Ｌ２の位置により制限を受けることがなくなる
ため、第１実施例と比較してさらにＴＦＴ Ｔ６のチ
ャンネル長ｌ２を延長することが可能となる。
【００２４】特に接続孔Ｃ４は多結晶シリコン層Ｌ５と
重ねて配置することができるため、例えば従来例におけ
る多結晶シリコン層Ｌ６の間隔６を０．６ミクロン、多
結晶シリコン層Ｌ４と多結晶シリコン層Ｌ５の間隔ａを
０．３ミクロン、従来例における多結晶シリコン層Ｌ７
の間隔ｄおよび幅ｅを共に０．６ミクロン、従来例にお
けるチャンネル長ｌ３を１．５ミクロンに設定したとす
れば、本実施例におけるチャンネル長ｌ２の上限はｌ３
＋（ｂ−ａ）＋（ｄ＋ｅ）＝３．０ミクロンとなり、従
来例と比較してチャンネル長を２倍延長することが可能
となる。
重ねて配置することができるため、例えば従来例におけ
る多結晶シリコン層Ｌ６の間隔６を０．６ミクロン、多
結晶シリコン層Ｌ４と多結晶シリコン層Ｌ５の間隔ａを
０．３ミクロン、従来例における多結晶シリコン層Ｌ７
の間隔ｄおよび幅ｅを共に０．６ミクロン、従来例にお
けるチャンネル長ｌ３を１．５ミクロンに設定したとす
れば、本実施例におけるチャンネル長ｌ２の上限はｌ３
＋（ｂ−ａ）＋（ｄ＋ｅ）＝３．０ミクロンとなり、従
来例と比較してチャンネル長を２倍延長することが可能
となる。
【００２５】
【発明の効果】以上説明したように本発明は、メモリセ
ル内の第１負荷トランジスタのゲートおよび第２負荷ト
ランジスタのチャンネルおよびソースドレイン領域を第
１導体層に形成し、前記第１負荷トランジスタのチャン
ネルおよびソースドレイン領域と第２負荷トランジスタ
のゲートを前記配線層とは別のレベルの第２導体層に形
成した。したがって、従来構造に比較して前記一組の負
荷トランジスタのチャンネル長を延長することが可能に
なり、オフ電流の低減を図ることができるという効果を
有する。
ル内の第１負荷トランジスタのゲートおよび第２負荷ト
ランジスタのチャンネルおよびソースドレイン領域を第
１導体層に形成し、前記第１負荷トランジスタのチャン
ネルおよびソースドレイン領域と第２負荷トランジスタ
のゲートを前記配線層とは別のレベルの第２導体層に形
成した。したがって、従来構造に比較して前記一組の負
荷トランジスタのチャンネル長を延長することが可能に
なり、オフ電流の低減を図ることができるという効果を
有する。
【図１】第１実施例のレイアウトの一部を示す平面図で
ある。
ある。
【図２】第１実施例のレイアウトの他部を示す平面図で
ある。
ある。
【図３】第２実施例のレイアウトの一部を示す平面図で
ある。
ある。
【図４】第２実施例のレイアウトの他部を示す平面図で
ある。
ある。
【図５】スタティック型メモリセルの回路図である。
【図６】従来例のレイアウトの一部を示す平面図である
。
。
【図７】従来例のレイアウトの他部を示す平面図である
。
。
Ｔ１ 駆動用ｎチャンネルＭＯＳＦＥＴＴ２ 駆動
用ｎチャンネルＭＯＳＦＥＴＴ３ 転送用ｎチャンネ
ルＭＯＳＦＥＴＴ４ 転送用ｎチャンネルＭＯＳＦＥ
ＴＴ５ 負荷用ｐチャンネルＴＦＴ Ｔ６ 負荷用ｐチャンネルＴＦＴ Ｌ１ 拡散層 Ｌ２ 多結晶シリコン層 Ｌ３ 多結晶シリコン層 Ｌ４ 多結晶シリコン層 Ｌ５ 多結晶シリコン層 Ｌ６ 多結晶シリコン層 Ｌ７ 多結晶シリコン層 Ｃ２ 接続孔 Ｃ３ 接続孔 Ｃ４ 接続孔 Ｃ５ 接続孔 Ｃ６ 接続孔 Ｃ７ 接続孔 Ｃ８ 接続孔 ａ 多結晶シリコン層Ｌ４と多結晶シリコン層Ｌ５の
間隔ｂ 多結晶シリコン層Ｌ６の間隔 ｄ 多結晶シリコン層Ｌ７の間隔 ｅ 多結晶シリコン層Ｌ７の幅 ｌ１ ＴＦＴ Ｔ６のチャンネル長ｌ２ ＴＦＴ
Ｔ６のチャンネル長ｌ３ ＴＦＴ Ｔ６のチャ
ンネル長Ｗ ワード線 Ｖｕ 電源線 Ｂ１ ビット線 Ｂ２ ビット線 ３００ インバータ ３０１ インバータ
用ｎチャンネルＭＯＳＦＥＴＴ３ 転送用ｎチャンネ
ルＭＯＳＦＥＴＴ４ 転送用ｎチャンネルＭＯＳＦＥ
ＴＴ５ 負荷用ｐチャンネルＴＦＴ Ｔ６ 負荷用ｐチャンネルＴＦＴ Ｌ１ 拡散層 Ｌ２ 多結晶シリコン層 Ｌ３ 多結晶シリコン層 Ｌ４ 多結晶シリコン層 Ｌ５ 多結晶シリコン層 Ｌ６ 多結晶シリコン層 Ｌ７ 多結晶シリコン層 Ｃ２ 接続孔 Ｃ３ 接続孔 Ｃ４ 接続孔 Ｃ５ 接続孔 Ｃ６ 接続孔 Ｃ７ 接続孔 Ｃ８ 接続孔 ａ 多結晶シリコン層Ｌ４と多結晶シリコン層Ｌ５の
間隔ｂ 多結晶シリコン層Ｌ６の間隔 ｄ 多結晶シリコン層Ｌ７の間隔 ｅ 多結晶シリコン層Ｌ７の幅 ｌ１ ＴＦＴ Ｔ６のチャンネル長ｌ２ ＴＦＴ
Ｔ６のチャンネル長ｌ３ ＴＦＴ Ｔ６のチャ
ンネル長Ｗ ワード線 Ｖｕ 電源線 Ｂ１ ビット線 Ｂ２ ビット線 ３００ インバータ ３０１ インバータ
Claims (1)
- 【請求項１】 半導体基板上に形成され、駆動用電界
効果トランジスタと負荷用電界効果トランジスタとを直
列接続した第１，第２インバータを第１，第２電源間に
並列に設け、第１，第２インバータの共通ドレインを第
２、第１インバータのゲートに接続してフリップフロッ
プを構成したメモリセルを含むスタティック型の半導体
記憶装置において、前記第１インバータを構成する第１
負荷用トランジスタのゲートおよび第２インバータを構
成する第２負荷用トランジスタのチャンネルおよびソー
ス・ドレイン領域を第１導体層に形成し、前記第１負荷
用トランジスタのチャンネルおよびソース・ドレイン領
域および第２負荷用トランジスタのゲートを前記第１導
体層とは異なるレベルの第２導体層に形成したことを特
徴とするスタティック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41752190A JP3182768B2 (ja) | 1990-12-28 | 1990-12-28 | スタティック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41752190A JP3182768B2 (ja) | 1990-12-28 | 1990-12-28 | スタティック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04234168A true JPH04234168A (ja) | 1992-08-21 |
| JP3182768B2 JP3182768B2 (ja) | 2001-07-03 |
Family
ID=18525612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41752190A Expired - Fee Related JP3182768B2 (ja) | 1990-12-28 | 1990-12-28 | スタティック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3182768B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020001169A (ko) * | 2000-06-26 | 2002-01-09 | 박종섭 | 에스램의 박막 트랜지스터형 부하소자 및 그 제조방법 |
| JP2002353446A (ja) * | 2001-05-30 | 2002-12-06 | Fuji Electric Co Ltd | トレンチ型半導体装置およびその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101588127B1 (ko) * | 2014-07-22 | 2016-01-22 | 유진영 | 풀 타입의 공기 펌프 일체형 부항기 |
-
1990
- 1990-12-28 JP JP41752190A patent/JP3182768B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020001169A (ko) * | 2000-06-26 | 2002-01-09 | 박종섭 | 에스램의 박막 트랜지스터형 부하소자 및 그 제조방법 |
| JP2002353446A (ja) * | 2001-05-30 | 2002-12-06 | Fuji Electric Co Ltd | トレンチ型半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3182768B2 (ja) | 2001-07-03 |
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