CN1791943B

CN1791943B - 用于电阻开路缺陷的ram地址译码器的测试

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Publication number: CN1791943B
Application number: CN2004800138209A
Authority: CN
Inventors: M·阿兹曼
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2003-05-22
Filing date: 2004-05-17
Publication date: 2011-08-17
Anticipated expiration: 2024-05-17
Also published as: US7689878B2; US20070033453A1; JP2007505440A; TW200511323A; CN1791943A; DE602004020887D1; WO2004105045A1; KR20060019553A; ATE430365T1; EP1629506B1; EP1629506A1

Abstract

新测试图包括在矩阵内执行“非常小跳转”和“非常大跳转”。由行译码器控制“非常小跳转”以及具有敏化导致字线中的缓慢下降行为的电阻开路缺陷的效果。“非常小跳转”是指两个连续访问的存储器位置仍然在唯一子簇中直到已经测试那个子簇中的所有行为止，仍然在相同簇中直到已经测试那个簇中的所有行为止，仍然在相同U部中直到那个U部的所有行为止，并且最后仍然在相同Z块中直到已经测试那个Z块的所有行为止。“非常大跳转”用来覆盖导致缓慢上升行为的电阻开路缺陷的类，以及意图表示两个连续存储器访问必须永不保持在相同子簇中、相同簇或相同U部。

Description

用于电阻开路缺陷的RAM地址译码器的测试

技术领域

本发明涉及用于测试集成电路，诸如半导体存储器地址译码器或随机逻辑电路的方法和装置，以及更具体地说，涉及当存在开路缺陷时，用于测试这种电路的方法和装置。

背景技术

电子电路以及特别是集成电路的系统和自动测试正变得日益重要。每一代电路倾向于包括更高部件密度和越来越多的系统功能。单个电路已经变得复杂到除通过详尽和昂贵的测试外，不能检测和定位工艺缺陷的这种程度。将意识到不能期望消费者接受仅在操作使用期间，才揭示它们的隐藏缺陷，因此，使例如生命支持系统或飞机控制系统变得不可靠。因此，最重要的是制造商和消费者执行测试以便确保电路产品的完美操作。

随机访问存储器(SRAMs，DRAMs)在微电子工业中占据战略位置。在许多方面，RAM测试不同于传统的逻辑测试。RAMs倾向于更大和更密集电路生产，以及它们的小型尺寸和巨大芯片大小导致缺陷的巨大临界区。高复杂度和缺陷灵敏度已经将RAM测试成本推向极限，以及已经提出了这一问题的许多解决方案。

随机访问存储器通常经受步进测试和/或数据保持测试。在步进测试中，单个步进元件(march element)遍历所有RAM地址以及执行特定的读写操作组合。例如，典型的步进元件首先读取RA地址单元，然后回写期望数据值的补码。同时，所有步进元件应当覆盖指定RAM中的所有可能故障。

在将可能故障汇编到RAM故障模型中后，测试工程师将开发测试算法来覆盖它。对指定RAM地址，由所有步进元件执行的存储器操作的总数确定测试算法的整体复杂度。步进测试算法的复杂度相对于地址空间成线性，因此，它们也称为线性算法。

通常，已经建议RAM译码器缺陷能映射为RAM阵列缺陷并通过测试RAM阵列来检测，以致在过去，已经假定电路，诸如地址译码器不需要特殊的测试。然而，已经发现在诸如RAM地址译码器中的电路中，出现不能通过步进测试检测的一些开路缺陷。

开路缺陷，或粘开(stuck-open)晶体管故障导致CMOS电路中的顺序行为以及要求两个模型测试序列用于它们的检测。RAM矩阵中的开路缺陷表现为单元读取故障、行/列读取故障或单元绑定(SA)故障，所有均能由步进测试检测。然而，步进测试不能检测在电路，诸如地址译码器中的一类开路缺陷。

现在，将简单描述RUT(测试中的ROM)的分级设计

ROM的典型例子可以具有256行存储单元，8列存储单元，32Z块(256/8)和每字16位可以用于模拟故障仿真。根据现有技术的示例性实施例的RUT包含三个译码器，X，Y和Z。X译码器选择存储单元的行，Y译码器选择存储单元的列，以及Z译码器选择Z块。然而，X译码器用来选择列，因为每个Z块划分成U部，以及每个U部可以包含达64行以及限制到局部位线(LBL)。为访问行，首先需要访问包含那个行的相应U部。

X译码器选择矩阵中的行，将Z块划分成不同U部以及用来选择列(如稍后所述)。X译码器包含四个块，分别为：

-X预译码器(predecoder)；

-X后译码器(postdecoder)；

-内部X译码器；以及

-偶/奇X译码器。

X预译码器和X后译码器由所有Z块共享，而内部和偶/奇X译码器属于ROM的唯一Z块。

每个Z块的矩阵划分成包含不超出64行的U部。每个U部包括簇，每个簇由两个子簇(subcluster)组成，以及最后，每个子簇包括两行。图1是具有256行的一个Z块的分级设计的示意表示，以及示例说明在X译码器后的数据路径以便选择行。每行属于唯一子簇，该子簇属于唯一簇。簇属于唯一U部，其属于ROM的唯一Z块。

内部X译码器位于存储器矩阵内，而偶/奇X译码器是外部的。预译码器包括选择后译码器的两个并行部分的组合电路，前一部分包括U驱动器并与U部的选择有关，而第二部分包括X驱动器并与簇的选择有关。通过预译码器的最低有效位选择子簇。最后，偶/奇X译码器选择行。

图2示例说明将X地址位的分布以便访问Z块的不同块。X地址位划分成四组。第一组(由U驱动器定义)包括最高有效位(MSBs)并与选择U部有关，第二组(由X驱动器定义)包括除两个最低有效位外，地址位的剩余部分(中间位)，并与选择簇有关，第三组(由预编码器定义)包括第二最低有效位(LSB1)并选择子簇，以及第四组(由偶/奇译码器定义)包括最低有效位(LSB0)并选择行。

因为分级设计，当X译码器已经选择相应的U部时，能仅由Y译码器执行存储器单元的列的选择。换句话说，仅属于被选U部的列能由Y译码器选择，如稍后更详细所述，以便列的最终选择实际上是X和Y译码器操作的组合，以及Y地址在列访问上不具有完全的控制。

Y译码器划分成三块，即Y预译码器、偶/奇Y译码器和内部Y译码器。Y预译码器是选择将读取的全局位线(GBL)的组合电路(见下)。偶/奇Y译码器选择在读取周期期间，将加载的GBL以及预先选择将访问的局部位线(LBL)。内部Y译码器从X后译码器(U驱动器)和偶/奇Y译码器获得信息以便选择将访问的偶/奇LBL。实际上，内部Y译码器通过一个信号进行两种选择，第一包括选择将访问的U部(由X译码器而定)，而第二包括选择LBL。由此通过X译码器，局部执行预先选择列，因为将Z块划分成U部。

详细地说，典型的RUT矩阵六块：

-全局位线(GBL)；

-局部位线(LBL)；

-字线(WL)；

-存储器单元；

-内部组合电路；以及

-读出放大器。

每个GBL连接到每个U部的两个LBLs以及一个读出放大器。单元可以包括当所存储的逻辑值为0时，连接到LBL以及当所存储的逻辑值为1时，不连接到LBL的一个NMOS晶体管。每个读取周期，使GBL充电为1，以及当读取逻辑值为0时，通过局部位线放电。如果在另一行中，单元晶体管未连接到LBL，即使当其被激活时，也不能由相同的LBL放电相同的GBL。内部组合逻辑被分成两个不同块，一个用于选择LBL以及另一个用于选择WL。允许读取各个GBL的内容的读出放大器由Z块的内部Y译码器选择。

图3示意性地示例说明具有GBL、LBL、读出放大器和选择线间的连接的RUT的示例性矩阵设计。GBL连接到能由内部Y译码器的yse1和ybsel选择线选择的两个LBLs，而当由Y预译码器的pche/pcho选择线选择时，加载偶/奇GBLs。ysel和ybsel选择线允许通过读出放大器，读取GBL的内容。将意识到图3示意性地示例说明示例性矩阵设计的主块，以帮助理解通过X和Y译码器的矩阵选择。

Z译码器选择将访问的Z块。Z信号划分成三组：第一组使能偶/奇和内部X译码器，第二组使能内部Y译码器，以及第三组使能将Z块的读出放大器连接到总线的复用器。实际上，Z译码器使能所访问的Z块的仅一个U部而不是整个Z块，因此，允许降低芯片的功耗。所选择的Z块的剩余U部仍然是禁用的。

如上所述，传统上，已经建议RAM译码器缺陷能映射为RAM阵列故障并通过测试RAM阵列来检测，以致在过去，已经假定电路，诸如地址译码器不需要特殊测试。然而，已经发现在诸如RAM地址译码器的电路中，出现不能由传统的步进测试检测的一些开路缺陷。

开路缺陷，或粘开晶体管故障导致CMOS电路中的顺序行为以及要求两个模型测试序列用于它们的检测。RAM矩阵中的开路缺陷表现为单元读取故障、行/列读取故障或单元绑定(SA)故障，所有均能由步进测试检测。然而，步进测试不能检测在电路，诸如地址译码器中的一类开路缺陷。

参考附图的图4，能将开路缺陷划分成两类如下：

-门间缺陷，出现在地址译码器的不同门之间，倾向于导致绑定或逻辑延迟行为，绑定行为通常能由传统的步进测试检测，然而，逻辑延迟行为不能。

-门内缺陷，出现在地址译码器的不同门内，倾向于导致顺序或顺序延迟行为，这些类型的缺陷不能完全由传统的步进测试覆盖，因此，要求特殊多个测试图序列。

测试存储器地址译码器的方法在欧洲专利申请号EP-B-0738418中公开。在该文献中公开的方法包含将互补逻辑数据写入两个逻辑相邻行或列的两个各自的单元中。如果顺序读操作揭示两个单元中的数据相同，证明在译码器中硬开路缺陷的存在和位置。更详细地说，在EP-B-0738418中公开的方法使用系统方法，其中，将第一逻辑状态写入第一单元，然后与第一互补的第二逻辑状态写入第二单元。在完成在第二单元上实施的写(Write)操作的写入操作后，读取第一单元将揭示如果译码装置正确地起作用，第一单元仍然处于第一逻辑状态。然而，如果第一单元发现已经采取第二逻辑状态，那么在第二单元的写(Write)操作期间，覆盖第一单元，从而允许检测和定位译码装置中的缺陷。

在EP-B-0738418中描述的测试方法能用来检测导致顺序行为的电阻开路缺陷。然而，导致顺序延迟行为的电阻开路缺陷的类未被覆盖，如下面更详细所述。

因此，步进测试未覆盖门内电阻开路缺陷，因为该算法系列基于按递增和递减地址顺序生成地址。同时，通过线性算法，穷举覆盖这些开路缺陷是不可能的。门内开路缺陷要求使用必须增加到步进测试以便增加开路缺陷覆盖的特殊测试图顺序。此外，导致逻辑和顺序延迟行为的电阻开路缺陷仍然未被完全覆盖。

参考图5a和5b，逻辑和顺序延迟行为能按“缓慢下降”行为(图5a)，其中，单元的逻辑状态随时间从其最大值逐渐下降，以及“缓慢上升”行为(图5b)，其中，随时间逐渐达到最大逻辑状态随来分类。

这些缺陷类型导致相当大的消费者退货和可靠性问题。因此，我们设计了改进了的装置。

发明内容

根据本发明的第一方面，提供一种用于测试包括用于接收逻辑数据的单元矩阵的电子电路的方法，所述单元矩阵划分成多个Z块，每个包括n行单元，其中n为大于1的整数，该方法包括访问所述矩阵中的所述单元的每一个的步骤，以及特征在于，两个连续单元访问仍然在相同Z块中直到已经访问其中的所有n个行为止。

在此使用的术语“访问”是指读和/或写操作。对只读存储器(ROM)，仅读操作用于敏化和检测。对随机存取存储器(RAM)，能使用读写来敏化和检测缺陷。在写操作的情况下，最好考虑数据背景以便观察缺陷行为。敏化访问和检测访问的数据背景应当互补以便(在缓慢下降的情况下)查看两个存储器字的AND/OR逻辑或(在缓慢上升的情况下)查看二进制矢量111...1和000...0。

在优选实施例中，每个Z块划分成多个U部，每个包括各个Z块的n行的一些，以及该方法特征在于，两个连续单元访问仍然在相同U部中直到已经访问其中的所有行为止。更好，每个U部划分成多个簇，每个包括各个U部的一些行，以及该方法的特征在于，两个连续单元访问仍然在相同簇中直到已经访问其中的所有行为止。最好，每个簇划分成多个子簇，每个包括各个簇的一些行，最好为2个，以及该方法的特征在于两个连续单元访问仍然在相同子簇中直到已经访问其中的所有行为止。

因此，根据本发明的第一方面，提出新测试图，包括在矩阵内执行“非常小跳转”。这些跳转最好受行译码器的控制以及具有敏化导致字线处的缓慢下降行为的电阻开路缺陷的效果。在本发明的优选实施例的上下文中，“非常小跳转”意图指两个连续访问的存储器位置仍然在唯一子簇中直到已经测试那个子簇中的所有行为止，仍然在相同簇中直到已经测试那个簇中的所有行为止，仍然在相同U部中直到那个U部的所有行为止，仍然在相同Z块中直到已经测试那个Z块的所有行为止。然后，相同过程也应用于存储器的所有其他Z块。

在优选实施例中，按递增地址顺序，然后按递减顺序，关于所述被选块中的单元的每一行执行所述单元访问或读和/或写操作，或反之亦然。

最好，按递增和/或递减地址顺序，选择块。

将意识到当测试算法的地址发生器验证“非常小跳转”条件时，敏化缓慢下降故障以及相应的电阻开路缺陷变得可检测。对步进测试系列，当增加和减小逻辑地址，而不编码(scrambling)时，验证“非常小跳转”，使得检测导致缓慢下降行为的电阻开路缺陷部分。根据矩阵的可访问控制，能将“非常小跳转”应用于上述树设计译码器(见图2)。当测试算法按递增和递减地址顺序验证“非常小跳转”条件时，同时使能两个存储器行，以及读操作提供访问存储器字的AND或OR逻辑，因此，能被检测。

根据本发明的第二方面，提供一种用于测试包括用于接收逻辑数据的单元矩阵的电子电路的方法，所述单元矩阵划分成多个Z块，每个包括n行单元，其中n为大于1的整数，所述Z块的每一个被划分成多个U部，每个包括各个Z块的n行的一些，该方法包括访问所述矩阵中的所述单元的每一个的步骤，以及特征在于，在相同Z块内的不同U部中，执行两个连续单元访问。

最好，按递增和/或递减顺序，选择所述Z块的每一块。

在优选实施例中，将每个U部划分成多个簇，每个包括各个U部的单元的一些行。最好，每个簇最好划分成多个子簇，每个包括各个子簇的一些行，最好是两行。

该方法可以包括如下的连续周期的顺序：

a)选择第一Z块；

b)按下述逻辑地址顺序，访问所述被选Z块中的单元的所述行的每一个：

i)第一行；

ii)最后一行；

iii)具有等于所述第一行加1的逻辑地址的行；

iv)具有等于所述最后一行减1的逻辑地址的行；

c)重复步骤i)至iv)，直到已经访问被选Z块中的所有行为止；然后，

d)选择第二Z块；

直到已经选择所有Z块为止。

因此，本发明的第二方面包括在矩阵内执行“非常大跳转”以便覆盖导致缓慢上升行为的电阻开路缺陷类。当执行矩阵的子块间的“非常大跳转”时，敏化该类电阻开路缺陷。根据本发明的第二方面，存储器装置内的“非常大跳转”是指两个连续存储器访问必须永不保持在相同子簇中、相同簇或相同U部(见附图的图7)。然而，敏化访问应当保持在与检测访问相同的Z块中，否则屏蔽问题产生。这是因为不同Z块间的跳转屏蔽行和列译码器的故障影响，以及Z块的局部电阻开路缺陷仍然不可检测。当测试算法验证“非常大跳转”条件时，不可选择存储器行，以及根据相当容易检测的存储器设计，存储器输出给出错误的逻辑值0或1。

将意识到，进一步根据本发明，提供测试电子电路的方法，结合本发明和第一和第二方面的方法的特定部分。

将进一步意识到本发明扩展到执行上述方法的任何一个的设备。

从下文所述的实施例，本发明的这些和其他方面将显而易见以及将参考下述所述的实施例来阐述。

附图说明

现在，仅通过示例和参考附图，描述本发明的实施例，其中：

图1是在256行的情况下，Z块的分级设计的示意图；

图2是示例说明通过X地址位的矩阵的可访问性控制的示意图；

图3是示例说明具有相应的选择线的矩阵设计的电路图；

图4是示例说明门间和门内开路缺陷的传统的地址译码器的示意电路图；

图5a是可以通过存储器单元显示的正确行为(上)和缓慢下降行为(下)的图例；

图5b是可以通过存储器单元显示的正确行为(上)和缓慢上升行为(下)的图例；

图6是示例说明用在根据本发明的示例性实施例中的方法的行译码器测试的示意性流程图；

图7是示例说明根据本发明的示例性实施例，需要覆盖导致缓慢上升开路缺陷的电阻开路缺陷的跳转(jump)的示意图；

图8是示例说明用在根据本发明的示例性实施例中的方法的列译码器测试的示意流程图；以及

图9是示例说明用在根据本发明的示例性实施例中的方法的Z块译码器测试的示意流程图。

具体实施方式

图7表示需要覆盖导致缓慢上升开路缺陷的电阻开路缺陷的跳转表示。该图中的第一和最后一个地址表示一个Z块的第一和最后一个存储位置。

如所述，在下述操作间存在差异：

-子块已经被使能以及有权访问其行。

-同时使能子块以及有权访问其行。

根据本发明的示例性实施例，为检测导致缓慢下降的电阻开路缺陷的类，必须已经使能矩阵的子块，然后，该方法包括对在前访问，仅使能最近的行，以便校验“非常小跳转”条件的步骤。这表示子块：Z块、U部、簇和子簇通过访问一个行(偶/奇)在敏化操作期间已经使能，以及仅跳转到属于与第一访问相同的子块的下一行(奇/偶)以便检测开路缺陷。

为检测导致缓慢上升的电阻开路缺陷类，必须同时使能矩阵的子块和存储行。这表示在敏化操作期间，不必使能Z块的矩阵的子块。在每个存储器访问期间，必须使能新子块。

X译码器测试

注入X译码器延迟故障：缓慢下降和缓慢上升表示存储器的两个不同故障行为。缓慢下降故障模型影响象两个字的AND的行为的读操作的结果，而缓慢上升故障避免GBL放电和读结果为1，因为每个读周期执行加载操作。

在X译码器的情况下，注入延迟故障影响整个字，使得易于检测故障访问。然而，对ROMs来说，当连续访问字包含比错误字更多的零或局部包含可以屏蔽延迟故障的相同二进制数据时，两个字的AND逻辑也可以给出正确答案。

已经研究了允许知道X译码器位置的RUT设计。X译码器的外部部分由所有Z块共享，而偶/奇和内部X译码器属于唯一Z块。为了覆盖所有的延迟故障，必须为所有的Z块应用相同的测试算法。X译码器块的位置使得测试算法为二维的。在一个Z块的内部X译码器的测试期间，必须保持Z地址恒定。然而，相同测试必须应用于剩余Z块以便覆盖X译码器的内部延迟故障。

●缓慢下降

X译码器中的缓慢下降能说明如下：

-故障存储器行在读取周期后仍然被选，表示可以通过在前一个影响连续读操作。

-RUT的Pstart模型的模拟表示存储器的故障行为是正确和故障存储器字的AND逻辑。

检测缓慢下降的条件是：

1.AND逻辑操作应当校验条件：AND(Di，D_i+1)≠D_i+1，其中，Di和D_i+1分别是连续读取的错误和正确存储器字的内容。

2.因为存储器可以包含不只一个Z块，以及因为每个Z块包含其自己的内部X译码器和X和Y译码器的第二小外部部分，有必要将相同的测试序列应用于剩余的Z块以便覆盖内部延迟故障。X译码器测试必须应用于每个Z块。当完成用于第一Z块的X译码器测试时，必须将相同测试应用于剩余Z块。同时，在一个Z块的内部X译码器的测试期间，必须维持Z地址恒定，否则，将屏蔽缓慢下降故障模型。

3.为在矩阵内执行“非常小跳转”，受X译码器控制以及必须敏化缓慢下降故障，否则，由于分级设计，将不能检测。将Z块划分成能包含不超出64行的U部，以及受X译码器的最高有效位控制的U驱动器控制。U部划分成四行的簇。每个簇划分成二行的两个簇。存储器内的非常小的跳转表示停留在唯一子簇中直到测试两行为止，停留在一个簇中直到测试四行为止，停留在一个U部中直到测试64行为止，以及最后停留在相同Z块内直到测试所有行为止。如果不考虑该条件，将不良好地执行缓慢下降故障的敏化操作，以及这些故障仍然未被检测。

4.对ROMs，将两位增加到每个行，因为缓慢下降故障能产生正确答案。这两位包含允许检测AND逻辑行为的特定数据。该条件避免因为ROM内容的故障屏蔽。如果两个连续行的增加位分别包含数据01和10，也属于连续行的故障和正确字的AND逻辑值在保证缓慢下降故障的检测的增加位中，产生00。

结论：

-对每个Z块，必须测试内部和外部译码器。如果考虑条件1，2，3和4，完全覆盖缓慢下降故障。

-条件1与存储器的实际内容有关，即，单元的实际内容，而不是读取逻辑值有关。

用于缓慢下降故障的解决方案：

-访问位置应当停留在相同Z块、相同U部、相同簇、相同子簇中直到读取两行为止。处理必须应用于相同簇的下一子簇，直到读取四行为止。因此，必须将下述读操作应用于下一簇直到完成第一U部为止。处理的剩余部分通过相同的方式应用于下述U部直到读取所有为止。这些操作与用于每个Z块的X译码器的递增/递减地址顺序的想法相符。以与在前地址相同的值维持最高有效位直到足够时间为止同时在最低有效位上执行快速改变。当以相同值维持最高有效位时，在相同U部上执行读取操作。当以与在前地址相同的值维持在最高有效位和最低有效位间的中间位时，在四行的相同簇上执行读取操作。当以与在前地址相同的值维持整个地址位，同时改变两个最低有效位时，在相同子簇以及相同簇上执行连续读操作。因此，连续地执行属于相同子簇的两行的读操作，以及连续地执行属于相同簇的四行的读操作，以及最后，以递增/递减地址顺序，连续读取属于相同U部的行的读操作。

-缓慢下降故障的敏化操作在于停留在相同行组中以及读取邻近行，表示进行“非常小跳转”。

用于一个Z块的X译码器的测试模式的例子。

对256行的ROM，需要六个Xbit。ROM划分成四个U部，需要将译码的两个U驱动器。X译码器的最高有效位足以译码四个U部。

第一U部

第二U部

递减地址顺序也遵循相同系统以及允许完成缓慢下降故障的范围。在递增地址顺序期间，将一个确定的子簇的第一行假定为通过该子簇的第一读操作敏化的可能故障行以及在相同子簇的第二行的读操作期间检测。当按递减地址顺序应用读操作时，在第一读操作期间敏化第二行以及在相同子簇的第二读期间检测。因此，覆盖缓慢下降故障的整个范围。

●缓慢上升故障

X译码器中的缓慢上升故障能定义如下：

-当应用正确的X地址时，在读周期期间，存储器行仍然未被选择。

-ROM的模拟仿真表示故障存储器字的读结果是二进制矢量ONE。

检测缓慢上升故障的条件是：

-如果执行块间的“非常大的跳转”，能敏化缓慢上升故障。这表示在Z块的U部间、U部的簇间以及最后在簇的子簇间跳转。这一延迟问题的简单观点导致容易检测这种延迟故障的想法，然而，如果不考虑敏化条件，读操作可能产生正确内容以及缓慢上升故障仍然不可接受。

在下述操作间存在差异：

-块已经被使能以及有权访问其行。

-同时使能块和有权访问其行。

第一操作不正确地敏化缓慢上升故障，因为包含该行的块已经被使能，故障可能仍然不可检测。第二操作是敏化缓慢上升故障的正确方法，因为在读访问期间，也使能包含该行的块。这允许同时测试该块和能同时访问该行。由于ROM的分级设计，存在不同块块级。如果与存取行同时，使能所有块级，能检测缓慢上升故障。在确定的Z块内，必须测试U部、簇、子簇和行，导致缓慢上升故障的不同级。故障覆盖达到最大，因为内部延迟故障考虑如果问题降低到行级将不会出现。

结论：

-缓慢上升问题必须考虑到U部内和间、簇内和间、子簇内和间以及最后行间。

用于X译码器测试的最终结论：

-为检测缓慢上升故障，按递增和递减地址顺序，必须读取每个Z块的存储器行。对X译码器测试，因为Y译码器输入能维持在恒定值，应当读取每行仅一个字。算法包括按递增地址顺序，读取一个Z块的整个行，在此之后，按递减地址顺序。对缓慢上升故障，有必要“非常大的跳转”以便检测分级设计的故障块和故障行，与第一和最后一行间的跳转想法相一致直到读取所有行。

●缓慢下降故障

对每个块，执行

开始

使Y译码器保持恒定值；

按新增地址顺序读取所有行；

按递减地址顺序读取所有行；

结束

缓慢上升故障：

对每个Z块，执行

开始

使Y译码器保持恒定值；

读取第一行；

读取最后一行；

第一＝第一+1；

最后＝最后-1；

重复该处理直到读取所有行；

结束；

Y译码器测试

Y译码器延迟故障划分成两部分，缓慢上升和缓慢下降故障。每个部分具有两个不同故障效应：字级和位级效应。对Y译码器，缓慢上升故障易于检测以及每个故障仅需要一个图。因为故障数据和正确位置间的交互作用，缓慢下降故障包含不至一个位置。两个位置的AND或OR故障行为会产生正确答案和能屏蔽故障。当缓慢上升故障影响字的仅一位时，获得良好答案的可能性为75％，大大地降低故障覆盖。

为检测GBL和LBL的缓慢上升故障，应用基于“非常大跳转”的算法，其原理包括在通过新LBL，在每个读周期期间选择新GBL。当选择新GBL时，测试加载操作，同时LBL的新选择允许测试其访问。当错误读值总是0至1时，分别检测GBL和LBL的缓慢上升故障。因为执行所有组合，检测所有缓慢上升故障。

为检测LBL的缓慢下降故障，应用基于“非常小跳转”操作的算法。小跳转的原理包括每U部选择一个GBL以及保持它直到读取两个LBLs为止。必须考虑该单元的内容以避免故障屏蔽。因为故障LBL可能产生的AND逻辑值提供75％的正确答案。

需要检测X译码器延迟故障的图的数量高于Y和Z译码器。如果Y译码器的测试算法与X译码器测试合并，增加Y译码器的故障覆盖，以及解决故障屏幕。对允许覆盖OR和AND故障行为的不同行，重复Y译码器测试。关于X译码器测试的“非常小跳转”的原理与Y译码器测试原理合并，而X译码器测试的“非常大跳转”原理与Y译码器测试原理合并。

故障Y译码器在可以减少故障覆盖的位级影响存储器行为，然而，因为合并，再次增加故障覆盖以及解决故障屏幕。

能应用第二测试方法以便通过更少图在位级完全覆盖Y译码器的缓慢下降故障。该方法包括考虑单元的内容以避免屏蔽问题。

相同GBL的LBL的AND故障行为

对每U部的每个GBL，执行

读取(C₁，0)，其中C₁∈LBL₁

读取(C₂，1)，其中C₂∈LBL₂

注释：AND逻辑为0，检测LBL₁的缓慢下降故障。

读取(C₃，0)，其中C₃∈LBL₂

读取(C₄，1)，其中C₄∈LBL₁

注释：AND逻辑为0，检测LBL₂的缓慢下降故障。

结束

GBL的OR故障行为。

对表示相同位的每对GBL，执行

读取(C₁，1)，其中C₁∈GBL₁

读取(C₁，0)，其中C₂∈GBL₂

注释：OR逻辑为1，能检测为不正确值。

读取(C₃，1)，其中C₃∈GBL₂

读取(C₄，0)，其中C₄∈GBL₁

注释：两个GBL表示相同位，在表示不同位的GBLs间未观察到相互作用。

结束

因为内部Y译码器，Y译码器测试算法必须是三维的。每个Z块包含其自己的内部Y译码器，此外，X译码器选择包含受Y译码器控制的GBLs和LBLs的U部。

在Y译码器测试中，必须考虑所有内部Y译码器，这些位在Z块和U部中定位。为覆盖内部Y译码器的延迟故障，假定X和Z地址为允许将Y译码器测试应用于内部Y译码器的参数。

如果在Y译码器测试期间，考虑上述条件和内部Y译码器，可以增加故障覆盖。

Z译码器测试

相对于其他译码器，Z译码器测试相应容易。在Z块的第一读操作期间，容易检测缓慢上升故障。实际上，Z译码器使能U部，而不是整个Z块。因此，在U部级，而不是Z块级，必须测试缓慢上升故障。然而，在X译码器测试期间，已经测试与U部有关的缓慢上升故障。还没有执行Z块级的缓慢上升故障。这允许避免冗余测试图。

与缓慢下降故障有关的测试的第二部分在位级影响存储器内容。将读出放大器连接到总线的复用器受Z译码器控制。Z译码器级或复用器的缓慢下降故障就象两个位的OR逻辑值一样。可以产生正确答案以及容易屏蔽延迟故障。

因为屏蔽问题，在Z译码器测试期间，必须考虑存储器内容。在减少故障覆盖的位级，观察到故障效应。将访问以便检测缓慢下降故障的存储器位置覆盖每个Z块和复用器。必须选择在Z译码器期间将读取的存储器位置以便了解哪个位置有助于检测缓慢下降故障。必须覆盖所有字位。当Z块包含数据零和1时，测试算法能表示如下：

-选择第一Z块

-读取内容为00...00的存储器位置

-选择后面的Z块

-读取内容为111...1的存储器位置

-重复该处理直到读取所有Z块为止

-选择最后一个Z块

-读取内容为000...0的存储器位置

-选择最后一个-1Z块

-读取内容为111...1的存储器位置

可以改变存储器的设计以便检验应用该算法的条件。能将零和1增加到每个Z块，然而，能改进相同算法以便覆盖复用器延迟。

总的来说，介绍了覆盖导致缓慢下降和缓慢上升的电阻开路缺陷的示例性测试：

-测试算法：

行译码器测试(见图6)

对每个Z块，执行/*在行译码器检测缓慢下降*/

开始

保持列译码器为恒定地址；

开始

按递增地址顺序访问所有行；

按递减地址顺序访问所有行；

结束

/* 在行译码器检测缓慢上升*/

重复

访问第一行；

访问最后一行；

访问第一行；

第一：＝第一+1

最后：＝最后-1

直到访问所有行；

结束

列译码器测试(见图8)

对每个Z块，执列/*在列译码器检测缓慢下降*/

开始

保持行译码器为恒定地址；

开始

按递增地址顺序访问所有列；

按递减地址顺序访问所有列；

结束

/*在列译码器检测缓慢上升*/

重复

访问第一列；

访问最后一列；

访问第一列；

第一：＝第一+1

最后：＝最后-1

直到访问所有列；

结束；

Z块译码器测试(见图9)

使行和列译码器保持在恒定地址；

开始/*在Z块译码器检测缓慢下降*/

按递增地址顺序访问所有Z块；

按递减地址顺序访问所有Z块；

结束

开始/*在Z块译码器检测缓慢上升*/

重复

访问第一Z块；

访问最后一Z块；

访问第一Z块；

第一：＝第一+1

最后：＝最后-1

直到访问所有Z块；

结束

本发明显著地增加电阻开路故障覆盖，因为“非常小跳转”和“非常大跳转”是敏化导致缓慢下降和缓慢上升行为的电阻开路缺陷的关键思想。当验证这些条件时，根据存储器设计，缓慢下降行为导致同时访问两个存储器字，存储器输出充当两个存储器字的AND或者OR逻辑，而缓慢上升提供错误逻辑值0或1。最好，将小和大跳转应用于列和Z块译码器，由此覆盖所有存储器译码器中的电阻开路缺陷。

上面仅示例描述了本发明的实施例，对本领域的技术人员来说，在不背离由附加权利要求限定的本发明的范围的情况下，可以对所述实施例进行改进和改变。此外，将意识到在此使用的术语“包括”不排除其他元件或步骤，“a”和“an”不排除多个，以及单个处理器或其他单元能实现在所述权利要求中所述的几个装置的功能。

Claims

1.一种用于测试包括用于接收逻辑数据的单元矩阵的电子电路的方法，所述单元矩阵划分成多个Z块，每个Z块包括n行单元，其中n为大于1的整数，所述Z块的每一个被划分成多个U部，每个U部包括相应Z块的n行的一些，该方法包括访问所述矩阵中的所述单元的每一个的步骤，以及特征在于通过两阶段，第一阶段包括访问所述矩阵中的所述单元的每一个以便两个连续单元访问仍然在相同Z块中直到已经访问其中的所有n行为止的步骤，以及第二阶段包括访问所述矩阵中的所述单元的每一个以便在相同Z块内的不同U部中执行两个连续单元访问的步骤。

2.如权利要求1所述的方法，其中，每个U部划分成多个簇，每个簇包括相应U部的一些行，以及该方法的特征在于，在第一阶段中，两个连续单元访问仍然在相同簇中直到已经访问其中的所有行为止。

3.如权利要求2所述的方法，其中，每个簇划分成多个子簇，每个子簇包括相应簇的一些行，以及该方法的特征在于在第一阶段中，两个连续单元访问仍然在相同子簇中直到已经访问其中的所有行为止。

4.如权利要求3所述的方法，其中所述多个子簇中的每个包括相应簇的两行。

5.如权利要求1所述的方法，其中，所述第一阶段的单元访问包括读和/或写操作以及按递增地址顺序，然后按递减顺序，关于被选块中的单元的每一行执行，或反之亦然。

6.如权利要求1至5的任何一个所述的方法，其中，按递增和/或递减地址顺序，选择Z块。

7.如权利要求1所述的方法，其中，将每个U部划分成多个簇，每个簇包括相应U部的单元的一些行。

8.如权利要求7所述的方法，其中，每个簇划分成多个子簇，每个子簇包括相应簇的一些行。

9.如权利要求8所述的方法，其中所述多个子簇中的每个包括相应簇的两行。

10.如权利要求1所述的方法，所述第二阶段包括连续周期的顺序如下：

a)选择第一Z块；

b)按下述逻辑地址顺序，访问被选Z块中的单元的所述行的每一个：

i)第一行；

ii)最后一行；

iii)具有等于所述第一行加1的逻辑地址的行；

iv)具有等于所述最后一行减1的逻辑地址的行。