CN1930636B

CN1930636B - 用于检测在半导体存储器的全局数据总线中的电阻性桥接缺陷的方法

Info

Publication number: CN1930636B
Application number: CN2005800070234A
Authority: CN
Inventors: M·阿齐曼; A·马吉
Original assignee: Koninklijke Philips Electronics NV
Priority date: 2004-03-05
Filing date: 2005-03-03
Publication date: 2012-05-23
Anticipated expiration: 2025-03-03
Also published as: WO2005088643A1; EP1728254A1; JP2007527090A; EP1728254B1; CN1930636A; KR20060133602A; ATE511694T1

Abstract

提供了一种用于检测在具有N个Z块的半导体存储器的全局数据总线(GDB)中的电阻性桥接缺陷的方法(300)。在示例性实施例中，提供具有预定测试模式的多个数据集(310)。使用所述多个数据集来至少对N个Z块中的Z块内的预定存储器位置执行(320)写入和读取操作，以使得向至少一个预定存储器位置中的每个应用每个数据集。为了使微弱的桥接缺陷(105)敏感化，连续地重复对相同存储位置的相同数据集的写入和读取操作至少四次(330)。然后对存储器的所有Z块重复这些步骤。依照这一方式来在存储器的GDB中检测电阻性桥接缺陷，所述方式覆盖了基本上所有的桥接缺陷(105)以及微弱的桥接缺陷的可能位置，同时实质上降低了测试复杂性和时间。

Description

用于检测在半导体存储器的全局数据总线中的电阻性桥接缺陷的方法

本申请要求了于2004年3月5日提交的临时申请(S/N60/550,521)题目为“New Test Patterns to Cover Resistive BridgeDefects in the Global Data Bus of Semiconductor Memories”的优先权益，在此将其全部引用以供参考。

技术领域

本发明涉及半导体测试。本发明尤其涉及产生测试模式以便检测在依照z块配置所组织的半导体存储器的全局读出总线和全局写入总线中的桥接缺陷。

背景技术

电子工业继续依赖于半导体技术的提高以便在更小区域内实现更高级功能的器件。对于许多应用来说，实现更高级功能的器件要求把大量电子器件集成到单个硅片中。随着每个给定硅片区域上电子器件数目的增加，制造过程变得更加困难。

已经依照众多规范制造了具有各种应用的许多种类的半导体器件。这些基于硅的半导体器件常常包括金氧半导体场效应晶体管(metal-oxide-semiconductor field-effectt ransistorsMOSFET)，诸如p沟道MOS(PMOS)、n沟道MOS(NMOS)和互补MOS(CMOS)晶体管、双极晶体管、BiCMOS晶体管。这些MOSFET器件在导电门电路和类硅衬底之间包括绝缘材料；因此，这些器件一般被称为IGFET(绝缘门电路FET)。

这些半导体器件中的每个通常包括半导体衬底，在上面形成有多个有源器件。给定有源器件的特定结构可以在器件类型之间变化。例如在MOS晶体管中，有源器件通常包括源和漏极区以及栅电极，所述栅电极用于调制在所述源和漏极区之间的电流。

一种重要的半导体器件是存储器。在存储器件上获得划算的收益是一个持续的挑战。当器件尺寸接近于微米部分时，存储器阵列中出现缺陷的概率增加了。例如，当存储器接近1MB以及更大时，尽管最大努力在制造过程中减少缺陷源，诸如污染、未对准、制程配方容差，然而许多器件也会使制造过程不能实行。特别的挑战是经由导电线路来连接阵列中的存储单元。在全局读出总线和全局写入总线的金属线路之间可能出现电阻性的桥接。

集成电路的系统和自动测试变得越来越重要。随着每一代新集成电路的产生，组件密度、系统功能的数目以及时钟速度都大大地增加。集成电路已经达到这样的复杂性和速度，以致甚至是使用最周密且昂贵的常规测试过程也不再能够检测到工艺缺陷。然而，客户不会接受那些在操作使用中会表现出隐藏的缺陷的产品，由此例如使生命支持系统或飞机控制系统变得不可靠。

低功率且高密度的半导体存储器的现代体系结构主要是基于多个Z块的。每个Z块被分成不同的小型子块，其中从所述Z块内部控制所述子块。行地址解码器被分成三块：预解码器、后解码器和位于Z块内部的内部行解码器。内部行解码器根据地址比特的余项来选择字线。通过当行解码器选择特定行并且列解码器选择特定列时激活确定的Z块来选择存储器位置。Z块把全局读出总线和全局写入总线共享为在全局输入/输出和存储块之间的接口。

在由Z块所布置的存储器的特定体系结构中。使用Z块来增加了存储器的密度和性能。存储器具有X和Y解码器，其选择存储器阵列中的行和列。然后，可以执行存储器操作(读取或写入)。为了增加存储器的密度，设计者通过增加新的地址解码器(通常被标示为“Z解码器”)来在存储器中包括第三维。用户在相同的集成电路中具有X、Y和Z解码器。

为了获得对(存储器阵列中的)存储器位置的访问，用户首先选定Z地址来选择访问哪个Z块，并且当然还选定X和Y位置以便选择在所选择Z块中的行和列。Z块常常被称作存储体。

常规的存储器阵列是其中Z＝1时的特例，这意味着存储器刚好只有一个Z块。具有多个Z块(存储体)的存储器阵列是具有不同块(或存储体)的存储器，在这种情况下你有更多的存储空间。这样，每个Z块所组织的存储器是非常密集的。在特定的示例性存储器中，在相同的芯片上可以有多达32个Z块。因而，32个存储器阵列共享相同的X地址和Y地址解码器。

行进测试(March test)系列包括利用有限数目的数据背景(databackground)来连续地读取和写入操作，所述数据背景不足以检测在全局数据总线的写入和读出数据行之间的电阻性桥接。使用具有行进测试的多个数据背景是不可行的，这是因为所扩展的行进测试的复杂性取决于每个字的比特数目和存储器大小。例如，对于每个字具有B个比特的存储器2([log₂B]+1)来说，需要数据背景覆盖在全局数据总线的写入数据线和读出数据线之间所有的耦合可能性。实际上，用于测试全局数据总线所需要的数据背景与用于检测在属于相同字的存储单元之间的桥接故障所需要的数据背景相同。然而在现代字片存储器体系结构中，并不依照物理上邻近的方式来存储属于相同字的比特。使用各种扰乱方法来通过行分布用于存储相同字的比特的存储单元。因此，在用于存储相同字的比特的存储单元之间的桥接故障的可能性几乎是不存在的。

在全局数据总线中电阻性桥接的真正数目不会由行进测试系列检测到，导致发出有故障的产品并且产生可靠性问题，这是因为不会对存储器行为产生故障影响的微弱电阻性桥接在使用存储器期间变得更强，最终引起有故障的行为。然而，把行进测试与检测在全局数据总线中的电阻性桥接所需要的数据背景相组合极大地增加了测试的复杂性和测试时间。

发明内容

需要提供一种改进的方法，其能够基本上覆盖在半导体存储器的全局数据总线中的电阻性桥接缺陷的所有可能位置。此外，还需要检测在半导体存储器的全局数据总线中的电阻性桥接缺陷，其能够检测微弱的电阻性桥接缺陷。

本发明在测试半导体存储器的全局数据总线中的电阻性桥接缺陷方面是有用的。这种桥接缺陷在常规的测试中可能不会被检测出来。

在依照本发明的示例性实施例中，提供了一种用于检测在具有N个Z块的半导体存储器的全局数据总线中的电阻性桥接缺陷的方法。所述方法包括首先依照适于检测电阻性桥接缺陷的预定测试模式来提供多个数据集。其次，使用所述多个数据集，至少对半导体存储器的N个Z块中的Z块内的预定存储器位置执行写入和读取操作，以使得向至少一个预定存储器位置中的每个应用每个数据集。对于半导体存储器的N个Z块中的多个来说，重复前两个步骤。

在依照本发明的另一示例性实施例中，提供了一种用于检测在具有N个Z块的半导体存储器的全局数据总线中的电阻性桥接缺陷的方法。所述方法包括首先依照用于检测电阻性桥接缺陷的预定测试模式来提供多个数据集。使用所述多个数据集，至少对半导体存储器的N个Z块中的Z块内的预定存储器位置执行写入和读取操作，以使得向至少一个预定存储器位置中的每个应用每个数据集。第三，重复前两个步骤。已经重复了前两个步骤，对于半导体存储器的N个Z块中的多个来说，重复前三个步骤。

在依照本发明的又一示例性实施例中，提供了一种用于检测在具有N个Z块的只读半导体存储器的全局数据总线中的电阻性桥接缺陷的方法。所述方法包括依照用于检测电阻性桥接缺陷的预定测试模式来确定多个数据集。对应于至少在半导体存储器的N个Z块中的Z块内的预定存储器位置中所确定的多个数据集，读取数据。对于只读半导体存储器的N个Z块中的多个来说，重复先前步骤。

本发明的以上概要并不意在代表本发明的每个公开实施例或每个方面。在附图中以及随后的详细描述中提供了其它方面和示例性实施例。

附图说明

结合附图考虑本发明的各个实施例的以下详细描述可以更完全地理解本发明，其中：

图1是用于示意地图示半导体存储器的Z块体系结构的简化框图；和

图2是用于示意地图示在用于依照本发明检测桥接缺陷的方法中所使用的存储器位置的Z块的简化框图；和

图3是依照本发明的示例性实施例的流程图。

具体实施方式

虽然本发明符合各种改变和候选形式，然而在附图中举例来说已经示出了其细节并将详细描述。然而应当理解，并不意在把本发明限制为所描述的特定实施例。相反地，意在覆盖落入所附权利要求所定义的本发明的精神和范围内的所有改变、等效物和候选方式。

本发明已经被认为在克服在测试半导体存储器中的电阻性缺陷的挑战方面是有用的。利用行进测试使用多个数据背景来检测半导体存储器的全局数据总线中的电阻性桥接缺陷大大地增加了测试复杂性和测试时间。对于每个字具有B个比特的存储器2([log₂B]+1)来说，需要数据背景覆盖在全局数据总线的写入数据线和读出数据线之间所有的耦合可能性。表1示出了用于覆盖按照每个字八比特所组织的存储器的所有桥接可能性所需要的数据背景。

正常
	0000000011111111
0101010110101010
	0011001111001100
0000111111110000
	表1

对一个本领域技术人员来说明显的是，该解决办法大大地增加了测试复杂性以及测试时间，特别是对于每个字具有很高比特数以及具有较大存储器大小的现代半导体存储器来说。

图1示意地图示了具有4个Z块(150)以及1024个一位的列的存储器100。每个Z块具有其自己的读出放大器140，但是共享全局读出总线155和全局写入总线160。现代半导体存储器包含32或更多个Z块。例如，具有8个列片、每个字128比特以及32个Z块的存储器包含32768个一位的列。所述列从存储器芯片的左边到右边分布并且覆盖大部分存储区域。因此，全局读出总线和全局写入总线布置在Z块下面并且从芯片左边延伸到右边。因而，在全局数据总线的读出数据线之间以及写入数据线之间具有桥接缺陷(被称为临界区)的可能性由于数据线的长度以及邻近数据线之间的有限空间而变得非常高。图1示出了在读出数据行R[15]和R[14]之间(130)的全局读出总线(grb)155中的桥接缺陷105。当使用数据背景00000000和11111111时，此缺陷不会被行进测试所检测到，这是因为全局数据总线的读取和写入数据线对于邻近线来说驱动相同的比特(0或1)。如果模式01010101或10101010被用作为数据背景，那么此桥接会被检测到。然而如果邻近的读取和写入数据线不属于相同的物理线，那么使用以上测试模式不能检测到所述缺陷。例如，如果读出数据行R[i]变得邻近于R[i+2]和R[i-2]而不是R[i+1]和R[i-1]，而写入数据线W[i]变得邻近于W[i+2]和W[i-2]而不是W[i+1]和W[i-1]，那么所述桥接不会被检测到。在这种情况下，测试模式00110011或11001100能够检测到所述桥接。为了覆盖读取和写入数据线160的所有可能的扰乱，如表1所示对于每个字八比特来说，必须使用各种数据背景。然而，由于全局输入/输出通过全局读出总线和全局写入总线的物理分布以及Z块的物理位置，所以把这些数据背景应用在唯一的存储器位置上是不够的。当电阻性桥接105位于Z块0附近时，如图1所示，如果所述数据背景由于第十五全局输入/输出的物理位置而被写入并读出到第三Z块的话，其中所述第十五全局输入/输出位于第三Z块附近，相对远离于缺陷的物理位置，那么利用以上数据背景不会检测到电阻性桥接。在图1中所示出的电阻性桥接位于读出数据行R[15]和R[14]之间(165)或者在扰乱的情况下在R[15]和R[13]之间。即使当在第三Z块使用测试模式01010101和00110011时，所述缺陷也不会被检测到。读出数据被从第三Z块正确地发送到全局输出。取决于位置和大小，所述缺陷只干扰所携带的信号而不改变数据的逻辑行为。因此，所述缺陷不会被检测到。类似地，如果在Z块0使用正确的测试模式，那么位于R[0]和R[1]之间或者在扰乱的情况下位于R[0]和R[2]之间的缺陷被检测到。如上所述的测试遗漏取决于许多参数：Z块的数目、数据线的长度、缺陷位置、缺陷大小和全局输入/输出的物理位置，所述全局输入/输出由所述Z块共享并且不是相等分布的。只是通过向所有Z块应用正确的测试模式来避免这种测试遗漏，这大大地增加了测试复杂性和测试时间。

以上问题由依照本发明用于检测在半导体存储器的全局数据总线中的电阻性桥接缺陷的方法所克服，下面将描述该方法。在依照本发明的示例性实施例中，如在表1中每个字8比特的例子所概述，把相应的数据背景应用于所要测试的半导体存储器的每个Z块，而不是所有可能的存储器位置。通过把数据背景应用于所有Z块，基本上覆盖了用于全局数据总线中的电阻性桥接的所有可能的物理位置。选择在每个Z块特定的存储器地址足以基本上覆盖全局数据总线中的电阻性桥接的所有可能的物理位置，同时大大地减少了测试复杂性。因此，基本上测试了全局存储器输入、所有Z块以及全局存储器输出之间的所有数据路径、读取和写入。在示例性实施例中，对于所有Z块来说在每个位列重复地应用相同的数据背景。重复地应用相同的数据背景，例如四次或更多次，使微弱的缺陷敏感化并因此不仅能够检测在全局读出总线和全局写入总线中微弱的电阻性桥接，而且能够检测在位线和读出放大器的电阻性桥接。至少在所有Z块的一个存储器位置应用所述数据背景。通常，最高的存储器位置使得能够检测在位线和读出放大器的电阻性桥接缺陷。

然而在另一实施例中，为了能够检测所有可能的缺陷，对于所有Z块，所有的位列至少被测试四次，如图2所示。如图2所示，例如在一个Z块的情况下依照对角线方式把以上数据背景应用于所有位列和预定的行部分。如表1中所概述，把数据背景200应用于示例性存储器。在上述数据背景的情况下，所有位列被测试四次。存储器矩阵被分成两个X，一个上X在240a、250b和一个下X在240b和250b。依照选择性的对角线方式从开始最高有效存储器位置210在第一方向上经由路径240a和240b前进来应用数据背景200。从最低有效的存储器位置(0，0)，数据背景200经由路径250a和250b前进。

在依照本发明的用于检测在具有N个Z块的半导体存储器的全局数据总线中的电阻性桥接缺陷的方法的示例性实施例中，执行以下步骤。提供了依照预定测试模式的、用于检测电阻性桥接缺陷的多个数据集，诸如在表1中所示。例如，所述数据集在半导体存储器的测试电路中被预先确定并硬编码。在测试期间，使用所述多个数据集来至少对N个Z块中的Z块内的预定存储器位置执行写入和读取操作，以使得向至少一个预定存储器位置中的每个应用每个数据集。预定存储器位置的数目—一被确定以使得基本上覆盖了所有可能的桥接缺陷位置——远小于所有可能的存储器位置的数目，从而大大地减少了测试复杂性和测试时间。优选地是，至少预定的存储器位置包括最高的存储器位置以便能够检测在位线和读出放大器的电阻性桥接缺陷。进一步优选地是，至少预定的存储器位置包括Z块的所有位列以及Z块的预定行部分，以便基本上覆盖所有可能的桥接缺陷位置。例如，确定预定的存储单元以使得它们依照对角线方式来布置。为了使微弱的桥接缺陷敏感化，连续地重复对相同存储单元的相同数据集的写入和读取操作至少四次。然后对于半导体存储器的所有Z块重复这些步骤。

在依照Z块所组织的只读存储器(ROM)的情况下，并不存在全局写入总线。然而为了检测全局读出总线中的电阻性桥接，应用与上述相同的数据背景。由于无法改变ROM的存储器内容，这是因为它是硬编码的，所以通过读取可与上述数据背景相比较的存储器内容来测试全局读出总线。例如，组合连续的读取操作组来获得数据背景。假定在表1中所描述的模式01010101在ROM中没有被硬编码。那么来自不同存储器位置的邻近比特01和10的组合被读出以便测试全局读出总线。这与从一个存储器位置读取原始模式01010101具有用于检测电阻性桥接的相同效果。例如，四个不同的存储器位置包含模式0111_1111、1101_0000、1101_1111和1111_0100。因而，可能通过读取以上四种模式来代替读取测试模式01010101。同样应用于其它测试模式。在按照Z块所组织的多端口SRAM的情况下，足以根据其中启用读取和写入操作的一个存储器端口来测试全局读出总线和全局写入总线。

依照本发明用于检测在具有N个Z块的半导体存储器的全局数据总线中的电阻性桥接缺陷的方法提供一种测试过程，用于检测在半导体存储器的全局数据总线中的电阻性桥接缺陷，其能够覆盖桥接缺陷的绝大多数和/或基本上所有的可能位置，以及能够检测微弱的桥接缺陷，同时大大地降低了测试复杂性和测试时间。

图3描绘了本发明的实施例300的流程图。用户定义并提供了预定的测试模式来检测电阻性桥接缺陷310。他向Z块内的预定存储器位置执行写入和读取操作320。如果存在额外的要测试的Z块330，那么重复先前操作(310,320)。可能会通过处理适用于所测试的特定半导体存储器的经验和历史数据来规定预定的测试模式。

虽然已经参考几个特定的示例性实施例描述了本发明，然而那些本领域技术人员会认识到在不脱离本发明的精神和范围的情况下可以进行此外的许多改变，在下面的权利要求中阐明了本发明的精神和范围。

Claims

1.一种用于检测在具有N个Z块(150)的半导体存储器的全局数据总线(155)中的电阻性桥接缺陷(105)的方法(300)，所述Z块是所述半导体存储器的存储体，所述方法包括：a)依照适于检测所述电阻性桥接缺陷的预定测试模式(310)提供多个数据集；b)使用所述多个数据集来向半导体存储器的N个Z块中的Z块内的至少一个预定存储器位置执行写入和读取操作(320)，以致每个数据集被应用于所述至少一个预定存储器位置中的每个；和c)对于相同的Z块，重复步骤a)和b)(330)；和d)对于所述半导体存储器的N个Z块中的多个，重复步骤a)到c)。

2.如权利要求1所述的用于检测在具有N个Z块的半导体存储器的全局数据总线中的电阻性桥接缺陷的方法，其中所述N个Z块中的多个包括所述半导体存储器的N个Z块。

3.如权利要求2所述的用于检测在具有N个Z块的半导体存储器的全局数据总线中的电阻性桥接缺陷的方法，其中所述至少一个预定存储器位置要少于所述Z块的所有存储器位置。

4.如权利要求3所述的用于检测在具有N个Z块的半导体存储器的全局数据总线中的电阻性桥接缺陷的方法，其中所述至少一个预定存储器位置包括最高的存储器位置。

5.如权利要求3所述的用于检测在具有N个Z块的半导体存储器的全局数据总线中的电阻性桥接缺陷的方法，其中所述至少一个预定存储器位置包括所述Z块的所有位列以及所述Z块的预定行部分。

6.如权利要求5所述的用于检测在具有N个Z块的半导体存储器的全局数据总线中的电阻性桥接缺陷的方法，其中依照对角线方式(200)来确定存储器位置。

7.如权利要求5所述的用于检测在具有N个Z块的半导体存储器的全局数据总线中的电阻性桥接缺陷的方法，包括对于相同的Z块来说重复步骤a)和b)。

8.如权利要求7所述的用于检测在具有N个Z块的半导体存储器的全局数据总线中的电阻性桥接缺陷的方法，其中重复步骤a)和b)至少四次。

9.一种用于检测在具有N个Z块的只读半导体存储器的全局数据总线中的电阻性桥接缺陷的方法，所述Z块是所述半导体存储器的存储体，所述方法包括：a)依照用于检测所述电阻性桥接缺陷的预定测试模式确定多个数据集；b)从在所述只读半导体存储器的N个Z块中的Z块内的至少一个预定存储器位置读取对应于所确定的多个数据集的数据；和c)对于相同的Z块，重复步骤a)和b)；和d)对于所述只读半导体存储器的N个Z块中的多个，重复步骤a)到c)。

10.如权利要求9所述的用于检测在具有N个Z块的只读半导体存储器的全局数据总线中的电阻性桥接缺陷的方法，其中所述N个Z块中的多个包括所述只读半导体存储器的N个Z块。

11.如权利要求10所述的用于检测在具有N个Z块的只读半导体存储器的全局数据总线中的电阻性桥接缺陷的方法，其中所述至少一个预定存储器位置包括最高的存储器位置。

12.如权利要求10所述的用于检测在具有N个Z块的只读半导体存储器的全局数据总线中的电阻性桥接缺陷的方法，其中所述至少一个预定存储器位置少于所述Z块的所有存储器位置。

13.如权利要求10所述的用于检测在具有N个Z块的只读半导体存储器的全局数据总线中的电阻性桥接缺陷的方法，包括对于相同的Z块来说重复步骤a)和b)。

14.如权利要求13所述的用于检测在具有N个Z块的只读半导体存储器的全局数据总线中的电阻性桥接缺陷的方法，其中重复步骤a)和b)至少四次。

15.如权利要求10所述的用于检测在具有N个Z块的只读半导体存储器的全局数据总线中的电阻性桥接缺陷的方法，其中对应于所确定数据集的数据包括从不同的存储器位置接连读取的多个数据子集。