CN103198862B - 非易失性半导体存储器装置及其写入方法 - Google Patents

Abstract

一种非易失性半导体存储器装置及其写入方法。该非易失性半导体存储器装置包括：一非易失性的存储器单元阵列；以及一控制电路，用以控制该存储器单元阵列的写入。在擦除已写入存储器单元的数据的擦除处理之前或之后，上述控制电路检测写入至上述存储器单元阵列时的写入速度，决定每区块或每字线的对应该写入速度的写入开始电压，存储上述所决定的写入开始电压于上述存储器单元阵列，以及从上述存储器单元阵列读出写入开始电压以写入预定数据。

Description

非易失性半导体存储器装置及其写入方法

技术领域

本发明涉及例如快闪存储器等的可电擦除且可编程只读存储器(EEPROM)与其写入方法。

背景技术

已知的NAND型非易失性半导体装置(例如，参照专利文献1-4)具有在位线和源极线之间以多个存储器单元晶体管(以下称存储器单元)串联连接而成的NAND串行(string)，并实现高度集成。

在一般的NAND型非易失性存储器装置中，擦除(erase)为施加例如20伏特的高电压至半导体基板，施加0伏特至字线(word line)。因此，电子从例如由多晶硅等形成的电荷蓄积层的浮动栅极拔除，使临界电压(threshold voltage)比擦除临界电压(例如-3伏特)更低。另一方面，当写入(program)时，施加0伏特至半导体基板，施加例如20伏特的高电压至控制栅极。如此一来，电子由半导体基板注入浮动栅极，使得临界电压比写入临界电压(例如1伏特)更高。具有这些临界电压的存储器单元通过将位于写入临界电压与读出临界电压之间的读出电压(例如0伏特)施加于控制栅极来得知是否有电流流经存储器单元以判断其状态。

在如上列所述组成的非易失性存储器装置中，通过写入动作对作为写入对象的存储器单元进行写入后，电荷注入存储器单元晶体管的浮动栅极，临界电压上升。因此，即使施加临界电压以下的电压至栅极仍不会有电流流过，达成写入数据“0”的状态。一般而言，擦除状态的存储器单元会有临界电压变异(Threshold voltage variation)的状况，而由于工艺变异(process variation)也会有写入速度变异的状况。因此，当通过施加既定的写入电压进行写入动作并进行验证(verify)使临界电压在验证电平(verify level)以上时，写入后的存储器单元的临界电压的分布情况会在验证电平以上。

同时，由于工艺变异，对于写入速度变异程度较大的存储器会使用更有效的写入方法，也就是增量阶跃脉冲编程(Increment Step Pulse Program，ISPP)法。换句话说，如果由于工艺方面的制作变异较大，通过1脉冲使写入后的存储器单元的临界电压的分布变大。尽管验证技术被运用至每位(Bit)，但若要将临界电压控制在较窄的范围内，必须连续地重复写入/验证，需要较长的写入时间。因此，如图4所示，提供一种写入脉冲(ProgramPulse)PP的电压从写入开始电压Vstart开始，每次增加预定的阶跃电压(Step Voltage)Vstep并对每位进行验证的方法。

专利文献：

专利文献1：特开平9-147582号公报。

专利文献2：特开2000-285692号公报。

专利文献3：特开2003-346485号公报。

专利文献4：特开2001-028575号公报。

专利文献5：特开2001-325796号公报。

专利文献6：特开2001-102751号公报。

专利文献7：特开2009-283117号公报。

发明内容

发明所欲解决的问题：

为了得到写入NAND型快闪EEPROM的预定的临界电压分布，如下所示，写入开始电压Vstart为重要的参数。如图5所示，写入开始电压Vstart决定临界电压分布的宽度。为了使缩减临界电压分布变窄，通常会倾向于使用较低的写入开始电压Vstart，但也因此增加写入时间。另一方面，如果使用较高的写入开始电压Vstart，虽然会缩减写入时间，但会有临界电压分布变宽的问题。除此之外，在经过写入以及擦除的循环(cycle)后，如果还是一样的写入开始电压Vstart，则临界电压分布变宽且写入速度会随着存储器单元阵列的区块中的字线而变动。因此，最佳化写入开始电压Vstart是重要的课题。

在现有技术中，一般而言会在一个芯片(chip)中使用相同写入开始电压Vstart。在申请人的制造过程中，并未将一个芯片中每区块或每字线的写入速度变异列入考虑(例如，参照专利文献6)。此外，如上所述，当写入速度高时，每一区块的临界电压分布变宽。因此，随着改写数据，氧化膜本身的劣化而使得耐久性降低，难以达成高速多次改写的特性。

图6所示为使用相同的写入开始电压Vstart进行写入并通过图4所示的ISPP法进行NAND型快闪EEPROM的写入时的临界电压分布的示意图。图11所示为现有技术中所使用的写入开始电压Vstart。参照图11，如图6所示，当在每一区块中使用相同的写入开始电压进行写入时，会产生临界电压分布变动的问题。

为了解决上述问题，举例而言，专利文献7提供一种改变写入开始电压的方法。在专利文献7所示的非易失性存储器装置写入方法中，为了提供一种根据每区块的写入速度而设定不同写入开始电压的非易失性存储器装置写入方法，专利文献7所示的非易失性存储器装置写入方法包括：执行写入操作于第一分页；计算所施加的写入脉冲的次数直到上述第一分页的写入操作完成；比较该次数与一阈值以根据比较结果重新设定写入开始电压；以及使用上述重新设定的写入开始电压来执行写入操作于第二分页。

上述的专利文献7的写入方法中，第一分页并未使用最佳化的写入开始电压，分页间的写入变异并未被修正。除此之外，由于只有计算写入脉冲的次数，难以通过最佳化写入开始电压来消除临界电压分布的变异。

本发明的目的在于解决上述问题并提供一种非易失性半导体存储器装置及其写入方法，得以最小化写入后的临界电压分布的变异，并达到高速多次改写的特性。

解决问题的手段：

本发明提供一种非易失性半导体存储器装置，包括：一非易失性的存储器单元阵列；以及一控制电路，用以控制该存储器单元阵列的写入。在擦除已写入存储器单元的数据的擦除处理之前或之后，上述控制电路检测写入至上述非易失性存储器单元阵列时的写入速度，决定每区块或每字线的对应该写入速度的写入开始电压，存储上述所决定的写入开始电压于上述存储器单元阵列，以及从上述存储器单元阵列读出写入开始电压以写入预定数据。

在上述非易失性半导体存储器装置中，在上述擦除处理之前，上述控制电路通过使用存储于上述存储器单元阵列的字线的存储器单元的数据检测上述写入速度。

或者，在上述擦除处理之前，上述控制电路通过使用上述存储器单元阵列的虚拟字线的预定存储器单元检测上述写入速度。

或者，在上述擦除处理之前，上述控制电路通过使用上述存储器单元阵列的字线的预定存储器单元检测上述写入速度。

或者，在上述擦除处理之后，上述控制电路通过使用上述存储器单元阵列的虚拟字线的存储器单元检测上述写入速度。

此外，上述控制电路在每一上述擦除处理中通过只使用一字线的数据检测写入速度。

在此，当通过只使用一字线的数据检测写入速度时，检测此写入速度的字线的存储器单元串行(string)内的位置随着每次上述擦除处理移位，且以预定的擦除处理次数为一周期。

除此之外，在上述非易失性半导体存储器装置中，在上述写入速度检测的检查中，随着每次上述擦除处理计算擦除次数，将上述擦除次数的信息以与写入速度数据相同的方式存储为标志位，当上述擦除次数达到预定次数时，进行写入速度检查并更新该数据。

除此之外，在上述非易失性半导体存储器装置中，上述控制电路将上述所决定的写入开始电压存储于上述存储器单元阵列的虚拟字线的存储器单元。

除此之外，在上述非易失性半导体存储器装置中，上述控制电路将上述所决定的写入开始电压存储于上述存储器单元阵列的字线的附加存储器单元。

在此，为了存储上述所决定的写入开始电压，对各字线准备对应至进行写入速度检测的字线数目N的至少N字节的存储器区域，并将上述所决定的写入开始电压存储于对应每一上述擦除处理的写入速度检测中所使用的字线的存储器单元。

在此，当检测上述写入速度的字线同时为串行中至少一条以上的相邻字线的数据时，上述写入开始电压不存储于进行上述写入速度检测的字线，而是利用N字节的存储器区域，将上述写入开始电压存储于对应上述所决定的写入开始电压的字线，并随着每次擦除处理移位。

在上述非易失性半导体存储器装置中，当上述所决定的写入开始电压存储于上述存储器单元阵列的虚拟字线或字线的存储器单元时，上述控制电路附加ECC(ErrorCorrecting Code)的位于该写入开始电压的数据中以进行写入。

在此，当附加上述ECC的位以写入时，对一位的数据使用具有三位以上的位单元进行写入。

此外，在上述非易失性半导体存储器装置中，上述控制电路以一次的读出周期读出上述所存储的写入开始电压，并通过使用上述所读出的写入开始电压进行写入。

并且，在上述非易失性半导体存储器装置中，上述控制电路以一次的读出周期读出上述所存储的写入开始电压，并将上述所读出的所有写入开始电压存储于寄存器(register)，且当写入预定数据的写入处理在相关区块中进行时，上述控制电路从该寄存器读出相关字线的写入开始电压以写入预定数据。

本发明同时提供一种非易失性半导体存储器装置的写入方法，其中上述非易失性半导体存储器装置包括一非易失性的存储器单元阵列以及用以控制该存储器单元阵列的写入的一控制电路，其中上述控制电路进行包括：在擦除已写入存储器单元的数据的擦除处理之前或之后检测写入至上述非易失性存储器单元阵列时的写入速度；决定每区块或每字线的对应该写入速度的写入开始电压；存储上述所决定的写入开始电压于上述存储器单元阵列；以及从上述存储器单元阵列读出写入开始电压以写入预定数据。

发明的效果：

根据本发明的非易失性半导体存储器装置以及其写入方法，在擦除写入至存储器单元的数据的擦除处理之前或之后检测写入上述存储器单元阵列时的写入速度，决定每一区块或每一字线对应上述写入速度的写入开始电压。将所决定的写入开始电压存储于上述存储器单元阵列中，以及从上述存储器单元阵列读出写入开始电压写入预定数据。因此，可以最小化写入后的临界电压分布的变异，并达成高速多次改写的特性。

附图说明

图1为根据本发明实施例的NAND型快闪EEPROM的整体组成的示意图；

图2为图1的存储器单元阵列10以及其周边电路的组成的电路图；

图3为图2的分页缓冲器(对应至2条位线)的详细组成的电路图；

图4为使用现有技术的ISPP(Increment Step Pulse Program)法写入NAND型快闪EEPROM时的写入方法的时间图；

图5为使用图4的ISPP法写入NAND型快闪EEPROM并改变写入开始电压Vstart时的临界电压Vth分布的示意图；

图6为使用图4的ISPP法写入NAND型快闪EEPROM并使用相同写入开始电压Vstart进行写入时的临界电压Vth分布的示意图；

图7(a)、(b)为表示一般NAND型快闪EEPROM中分页以及区块的概念的立体示意图；

图8为根据本发明实施例的呈现对每一区块或每一位线使用最佳化写入开始电压Vstart的写入方法的效果的临界电压Vth分布的示意图；

图9为呈现使用图8的写入方法的写入速度检查处理的效果的临界电压Vth分布的示意图；

图10为用于图9的写入速度检查处理的字线选择方法的示意图；

图11为现有技术中所使用的写入开始电压Vstart的示意图；

图12为本发明实施例中所使用的写入开始电压Vstart的示意图；

图13为根据本发明第一实施例的写入处理的流程图；

图14为图13子流程的写入处理(步骤S4)的流程图；

图15为在第一实施例的写入处理前进行的擦除处理的流程图；

图16为图15子流程的写入速度检查处理(步骤S21)的流程图；

图17为在第一实施例的写入处理前进行的擦除处理(实施例2)的流程图；

图18为图17子流程的写入速度检查处理(步骤S42)的流程图；

图19为根据本发明第二实施例的擦除处理的流程图；

图20为根据本发明润饰实施例的擦除处理中使用一般字线的附加存储器单元存储写入开始电压以及标志数据的上述写入处理中的写入开始电压以及标志数据存储处理(步骤S23、S43、S65)的流程图；

图21为根据本发明润饰实施例的处理(步骤S61)中从一般字线的附加存储器单元读出写入开始电压以及标志数据的上述写入处理中的写入开始电压以及标志数据读出处理的流程图。

【主要元件符号说明】

10～存储器单元阵列； 11～控制电路；

12～行解码器； 13～高电压产生电路；

14～数据改写及读出电路； 14a、14b～锁存器电路；

15～列解码器； 17～指令寄存器；

18～地址寄存器； 19～操作逻辑控制器；

50～数据输入/输出缓冲器； 51～数据输入/输出端子；

52～数据线； 61、62、63、64～反相器；

70～电容；

71、72、…、77、81、82、...89、90、91～晶体管；

BL、BLe、BLo～位线；

BLSE、BLSO～位线选择信号

CELSRC～共用源极线；

CSL0、CSL1、CSL2、…CSL511～列选择信号；

DWL0、DWL1～虚拟字线；

L1、L2～锁存器；

MC0、MC1、…、MC15～存储器单元；

N1、N2、N3、N4、N5、N6～节点；

NU0、NU1、NU2～NAND单元；

SG1、SG2～选择栅极晶体管；

SGD、SGS～选择栅极线；

S1、S2、S3、…、S83～步骤；

V1、V2～电压；

WL0、WL1、…、WL15～字线。

具体实施方式

以下说明为本发明的实施例。其目的是要举例说明本发明一般性的原则，不应视为本发明的限制，本发明的范围当以申请专利范围所界定者为准。此外，在以下各实施例中，同样的组成元件以相同符号标示。

图1为根据本发明实施例的NAND型快闪EEPROM的整体组成示意图。图2为图1的存储器单元阵列10以及其周边电路的组成电路图。图3为图2的分页缓冲器(对应2条位线)的详细组成电路图。首先关于本实施例的NAND型快闪EEPROM的组成说明如下。

如图1所示，本实施例的NAND型快闪EEPROM包括存储器单元阵列10、控制存储器单元阵列10运作的控制电路11、行解码器12、高电压产生电路13、数据改写及读出电路14、列解码器15、指令寄存器17、地址寄存器18、操作逻辑控制器19、数据输入/输出缓冲器50、数据输入/输出端子51。

如图2所示，在存储器单元阵列10中，NAND单元NU(NU0，NU1，...)可通过串联连接例如18个堆迭栅极(Stacked Gate)构造的可电性改写非易失性存储器单元MC0~MC15、MCD0以及MCD1而组成。在各NAND单元NU中，漏极端通过选择栅极晶体管SG1连接至位线BL，源极端通过选择栅极晶体管SG2连接至共用源极线CELSRC。排列在行(row)方向的存储器单元MC的控制栅极共同连接至字线WL，选择栅极晶体管SG1、SG2的栅极电极则连接至与字线WL平行配置的选择栅极线SGD、SGS。平行于每一字线的虚拟字线DWL0配置于选择栅极线SGS与字线WL0之间，平行于每一字线的虚拟字线DWL1配置于选择栅极线SGD与字线WL15之间。

一分页(page)，作为写入和读出单位，为每一字线WL所选择存储器单元的范围。一区块(block)，作为数据擦除的单位，为一分页或其整数倍分页的多个NAND单元NU的范围。为了进行分页单位的数据改写及读出，改写及读出电路14，以下称为分页缓冲器，包括感应放大电路(SA)以及锁存器电路(DL)。

图2的存储器单元阵列10具有简化的组成，其中多条位线可共用分页缓冲器。在此情况下，当写入或读出数据时，1个分页单位相当于选择性连接至分页缓冲器的位线数目。此外，图2显示在1个输入输出端子51间进行数据输入/输出的单元阵列的范围。为了选择存储器单元阵列10的字线WL及位线BL，分别设有行解码器12及列解码器15。控制电路11进行数据写入、擦除及读出的序列控制。被控制电路11控制的高电压产生电路13产生用于改写、擦除及读出数据的高电压或中间电压。

输入输出缓冲器50用于数据的输入输出及地址信号的输入。也就是说，数据通过输入输出缓冲器50和数据线52在输入输出端子51与分页缓冲器14之间传送。从输入输出端子51所输入的地址信号存储于地址寄存器18并送往行解码器12及列解码器15解码。控制操作的指令同样从输入输出端子51输入。输入的指令经解码后存储于指令寄存器17以使控制电路11进行控制。芯片致能(chip enable)信号CEB、指令锁存致能(command latchenable)信号CLE、地址锁存致能(address latch enable)信号ALE、写入致能信号WEB、读出致能信号REB等的外部控制信号被操作逻辑控制电路19取出，产生对应操作模式的内部控制信号。内部控制信号用于在输入输出缓冲器50的数据锁存、传送等的控制，并被传送至控制电路11以进行操作控制。

分页缓冲器14包括2个锁存器电路14a、14b，其被配置为能够在多值操作功能以及快取功能之间进行切换。换句话说，在1个存储器单元存储器1位的2个启始电压值数据的情况下具备快取机能，而在1个存储器单元存储器2位的4个启始电压值数据的情况下具备快取功能，且即使被地址(address)所限制，仍能使快取功能有效。执行上述功能的分页缓冲器14a(对应2条位线)的详细组成显示于图3。

在图3中，分页缓冲器14A配置为包括2个反相器61、62所组成的锁存器L1、2个反相器63、64所组成的锁存器L2、验证用电容70、预充电压用晶体管71、验证用晶体管72至75、验证及判定通过/失败晶体管76和77、列(row)选择栅极晶体管81和82、传送开关晶体管83至85、88和89、位线选择晶体管86和87、锁存平均化晶体管90以及重置晶体管91。

在图3中，2条位线BLe和BLo选择性地连接至分页缓冲器14A。在这个情况下，根据位线选择信号BLSE或BLSO分别导通位线选择晶体管86或87，以分别将位线BLe或位线BLo选择性地连接至分页缓冲器14A。此外，当选择一位线时，较佳地将处于非选择状态的另一条位线设于固定的接地电位或电源电压电位，藉此削减邻接位线间的噪声。

图3的分页缓冲器14A包括第一锁存器L1与第二锁存器L2。分页缓冲器14A根据既定的操作控制主要负责读出、写入以及擦除的操作。除此之外，第二锁存器L2在2个启始电压值操作中是实现快取功能的二次锁存器电路，并在不使用快取功能的情况下辅助该分页寄存器14A的运作以实现多值运作。

第一锁存器L1通过并联连接时钟反相器(clocked inverter)61与62所组成。存储器单元阵列10的位线BL通过传送开关晶体管85连接至感应节点N4，且感应节点N4再通过传送开关晶体管83连接至锁存器L1的数据保存节点N1。感应节点N4设有预充电压用晶体管71。节点N1通过传送开关晶体管74和75连接至将节点N1的数据暂时存储器用的暂时存储器节点N3。而节点N4又连接至对位线预充电压V1用的预充电压用晶体管71。节点N4连接至保持电平用的电容70。电容70的另一端接地。

如同第一锁存器L1，第二锁存器L2通过并联连接时钟反相器63与64所组成。第二锁存器L2的2个数据节点N5和N6。通过列(column)选择信号CSL所控制的列选择栅极晶体管81和82连接至数据线52，其中数据线52连接至数据输入/输出缓冲器50。节点N5通过传送开关晶体管连接至节点N4。

图2显示存储器单元阵列10、分页寄存器14以及数据输入/输出缓冲器50的连接关系。NAND型快闪EEPROM的读出与写入的处理单位是一行地址同时选择的1个分页的容量(例如512字节(byte))。在512字节的例子中，因为有8个数据输入/输出端子51，所以每一数据输入/输出端子51为512位(bit)。图2即表示对应此512字节成的示意图。

当写入数据至存储器单元时，将来自数据线52的写入数据取至第二锁存器L2中。要开始写入操作的写入数据必须在第一锁存器中，因此接着将锁存器L2所保存的数据传送至锁存器L1。而在读出操作中，读出数据必须在第二锁存器中以将读出数据输出至数据输入/输出端子51，因此必须将从锁存器L1读出的数据传送至锁存器L2。因此，这个架构是通过导通传送开关晶体管83和84来使数据在锁存器L1与锁存器L2之间传送。此时，作为传送目的地的锁存器电路切换为非主动状态再传送数据，之后再将传送目的地的锁存器电路恢复到主动状态以保存数据。

在图1至图3中，存储器单元阵列10的数据写入与擦除的基本操作在例如专利文献4-5中已公开，在此将不赘述。

本实施例提供一种NAND型快闪EEPROM的写入方法，其使用改良的ISPP法来缩小写入后的临界电压分布的变异并达成高速多次改写的特性。根据本实施例的写入方法具有以下特征：每区块或每字线地改变写入开始电压Vstart、在检查写入速度之后根据写入速度的检查结果决定写入开始电压并存储以及将此信息读出并进行预定数据的写入。

图7为一般的NAND型快闪EEPROM(SLC2G位)中分页(page)以及区块(block)的概念的立体示意图。由图7可以得知，一个分页由2064字节×8位所组成，一个区块由64个分页组成，因此总共有128K分页。分页缓冲器14用以对每一分页进行写入和读出并对每一区块进行擦除。

图11为现有技术所使用的写入开始电压Vstart的示意图，而图12为本发明实施例中所使用的写入开始电压Vstart的示意图。在现有技术中，每一区块的写入开始电压Vstart皆相同。另一方面，如图12所示，在本发明实施例中会对应每个区块决定每个区块最佳化的写入开始电压Vstart。需注意的是，在图12中，写入开始电压Vstart(·)的括号中的数据表示对应至预定标准写入开始电压Vstart(0)的补偿数据。举例而言，如果一单位的补偿电压为0.3伏特，则Vstart(+2)＝Vstart(0)+2×0.3伏特。

图8为临界电压Vth分布图，其呈现根据本发明实施例对每一区块或每一位线使用最佳化写入开始电压Vstart的写入方法的效果。根据本实施例，写入开始电压Vstart针对每一区块或每一位线进行最佳化，因此每一区块或每一位线之间的临界电压分布变异可以最小化，如图8所示。因此，相较于现有技术，可以改善随着改写数据而劣化的氧化膜所造成的耐久性降低，因此可以达成高速多次改写的特性。

图9为临界电压Vth的分布图，其呈现使用图8的写入方法的写入速度检查处理的效果。写入速度检查处理的执行方法如下所述。如图9所示，为了测试之用，会对每一区块或每一字线的特定位(测试位)施加一写入应力(programming stress)。特定位的临界电压分布可通过使用数个电压位阶(voltage level)(图9中为4个电压位阶，每个位阶补偿ΔVstep)来进行验证读出而检测出。根据用于该次测试中的特定位中的最快速位的最大临界电压来决定用于该区块或该字中的写入开始电压Vstart。举例而言，写入开始电压Vstart(0)=15~16伏特，在多阶单元(Multi Level Cell，MLC)中，Vstep=0.3伏特而ΔVstep=0.1伏特，而在单阶单元(Single Level Cell，SLC)中，Vstep=1.1伏特而ΔVstep=0.2~0.5伏特。

对于上述的写入开始电压Vstart(·)的补偿数据，最好是将对应补偿数据的补偿值存储于各区块的虚拟字线的特定位的存储器单元中。举例而言，位(110)对应至写入开始电压Vstart(-2)，位(101)对应至写入开始电压Vstart(-1)，位(100)对应至写入开始电压Vstart(0)，位(011)对应至写入开始电压Vstart(+1)，而位(010)对应至写入开始电压Vstart(+2)，并根据写入开始电压存储对应的位(110)、(101)、(100)、(011)或(010)至特定位中。在此，由于写入开始电压为重要参数，并不允许有误差，因此可以在读出时使用多数决原则以避免误差。除此之外，例如通过在使用(Vstart+n×Vstep)电压之一写入脉冲中通过写入处理将数据写入，并通过预设的多数决方法读出虚拟字线的写入开始电压Vstart(·)的数据。在此情况中，对应各字线设定的写入开始电压Vstart(·)的数据存储于该区块的虚拟字线的存储器单元中。如果所决定的写入开始电压Vstart(·)的数据存储于一般写入用的特定位的存储器单元中，则不需要用于上述目的的附加存储器单元。

图13为根据本发明第一实施例的写入处理的流程图。在图13中，首先在步骤S1中载入写入数据。在步骤S2中，在施加写入脉冲之前，读出选为写入用的区块的特定位的数据。此数据记录了该区块或该区块的每一字线的写入开始电压Vstart。具体而言，首先，如上所述，在存储于虚拟字线的情况下，选择虚拟字线并读出虚拟字线的数据。在存储于没有设置附加存储器单元的一般字线的情况下，再将预定的读出用字线电压Vsp施加至所有字线后，进行一次读出处理。接着，根据对应至所选择的字线的特定位的数据，将写入开始电压以及标志数据设定至暂时寄存器(缓冲存储器)。然后，在步骤S3中，将写入数据设定至缓冲存储器14a中。接着在步骤S4中，通过使用基于特定位而设定的写入开始电压的ISPP法执行写入处理。对于根据本实施例的写入方法而言，其中一个必须条件为维持写入传输率(throughput)的写入时间不可以增加，因此，写入速度检查处理要在擦除操作中执行。

在图13的步骤S2中，基本上，写入开始电压Vstart(·)根据从存储器单元的特定位读出的数据而决定。在字线WL3~WL28的连续写入的情况下，只有在写入字线WL3的时候会从特定位的存储器单元读出数据，在写入其他字线WL4~WL28时，是从暂时寄存器读出写入开始电压Vstart(·)以缩减额外的写入时间。

图14为图13子流程的写入处理(步骤S4)的流程图。在图14中，在步骤S 11中将所设定的写入开始电压Vstart(·)设定为写入电压Vpgm(n)，在步骤S 12中施加具有写入电压Vpgm(n)的写入脉冲，在步骤S13中验证是否写入，在步骤S14中判断是否全部的存储器单元都通过，如果是则回到原本的主流程，如果否则前进到步骤S15。在步骤S15中，将写入电压Vpgm(n)增加Vstep的电压以设定写入电压Vpgm(n)然后回到步骤S12。

图15为在第一实施例的写入处理前进行的擦除处理的流程图。在此擦除处理中系执行写入开始电压设定处理(实施例1)。在图15中，在步骤S21中执行写入速度检查处理(图16)。在步骤S22中通过擦除脉冲擦除数据。接着，在步骤S23中将从上述写入速度检查处理而来并被设定至暂时寄存器的写入开始电压以及标志数据存储于存储器单元的预定特定位。具体而言，在将存储于暂时寄存器的写入开始电压以及标志数据设定至分页缓冲器14后，选择对应的字线(或虚拟字线)，进行一写入处理，例如SLC写入处理。

图16为图15子流程的写入速度检查处理(步骤S21)的流程图。在图16中，首先在步骤S31中将存储器单元的特定位的数据设定至缓冲存储器14。具体而言，从特定的字线读出数据，如果数据为“1”则作为检查位(check bit)，如果数据为“0”则作为遮罩位(maskbit)。接着在步骤S32中，通过写入脉冲执行写入处理。然后在步骤S33中，取得上述特定位中的最大临界电压，并将此时的写入开始电压的补偿数据存储于暂时寄存器，然后回到原本的主流程。在此，为了取得上述特定位中最大临界电压，每次将验证电压增加一预定阶跃电压直到例如所有数据位为“1”并藉以进行验证读出。

图16的步骤S31中，当使用者的数据“1”用以取得检查位时，通常使用者的数据不会有足够用以检查“1”的位的数量。因此，当使用者的数据被如此利用时，如果数据“0”的数量(在如图13所示的写入处理中的步骤S1中计算)大于一半的分页尺寸，则设置反相标志且数据在步骤S3中被反相(reverse)。藉此，数据“1”的数量可以永远超过一半的分页尺寸。除此之外，当读出时，如果有反相标志的存在，则当然数据会先被反相然后再输出。

图17为在第一实施例的写入处理前进行的另一种形式的擦除处理的流程图。在此擦除处理中执行写入开始电压设定处理(实施例2)。在图17中，首先在步骤S41中，通过擦除脉冲擦除数据。在步骤S42中，通过软编程处理(soft programming process)执行写入速度检查处理。接着在步骤S43中，将从上述写入速度检查处理而得来的写入开始电压以及标志数据存储于存储器单元的预定特定位中。

图18为图17子流程的写入速度检查处理(步骤S42)的流程图。在图18中，首先在步骤S51中，对虚拟字线而言，设定特定位的数据至缓冲存储器14。接着，在步骤S52中，通过将写入脉冲使用于虚拟字线的特定位执行写入处理。然在步骤S53中，通过改变验证电压以使特定位中所有数据皆为“1”来进行验证读出以取得最大临界电压Vth，并将当时的写入开始电压的补偿数据存储于暂时寄存器，然后回到原本的主流程。

图19为根据本发明第二实施例的擦除处理的流程图。在图19中，首先在步骤S61中，从存储器单元的特定位读出旧的写入开始电压以及标志数据。在此，标志用来表示写入速度检查用的字线。接着，在步骤S62中执行写入速度检查。在步骤S63中，通过擦除脉冲擦除数据。然后在步骤S64中，通过使用根据上述写入速度检查所设定的写入开始电压的软写入开始电压或者根据其他预设方式所决定的软写入开始电压执行软编程处理。除此之外，在步骤S65中，将上述的写入开始电压以及标志数据存储于特定位，其中修改的标志表示写入速度检查用的下一条字线。

在图19所示的写入速度检查处理中，为了缩减用于写入速度检查处理的多余时间，对于每一擦除处理，写入速度检查处理执行于一特定字线上。因此，字线的写入速度检查处理的一个周期相当于单一串行中的单元数量。更精确地说，字线的使用者数据被读出，且通过取得位“1”(或位“11”)而将数据设定为写入数据。因此，施加写入脉冲，而最大临界电压Vth通过改变验证电压而执行的验证读出来检测到。比较最大临界电压Vth与预设值以决定对应的写入开始电压Vstart(·)。

图10为根据上述写入检查处理的修改例的字线选择方法的示意图。写入速度检查处理在每次擦除时依序移位(shift)全部或部分的特定字线下执行。首先，为了准备并确保写入开始电压Vstart的数据存储空间，在各字线准备(N+1)字节。在此，N为进行写入速度检查的字线数目。Vstart(·)的补偿值以1字节存储。在图19的擦除处理的步骤S65中，对于进行写入速度检查的字线的(N+1)字节，通过使用验证电压Vread＝PV的一般的SLC写入存储写入开始电压以及标志数据。此存储处理的流程在图20中说明。接着在读出以此方式写入的写入开始电压以及标志数据的步骤S61中，对所有的字线施加读出用的字线电压Vsp(在图10中为1伏特)，从前次存储的字线读出写入开始电压Vstart以及存储此次测量所要进行的字线的号码的标志数据。对于有写入数据的一条字线的(N+1)字节以一次的读出操作读出数据。

接着，使用例如ECC(Error Correcting Code)等解码数据，并将解码的数据存储在暂时寄存器中。此读出处理的流程在图21中说明。除此之外，用于写入速度检查处理的字线被设定为上述标志数据的字线。在字线选择方法的一个例子中，对所有的字线皆执行速度检查。但是，由于除了两边的字线，其他字线通常排列整齐，因此提供一种选择例如WL0、1、2、16、29、30、31(串行的两端以及中央)的方法。WL16可以涵括WL3~28。此种字线选择方法根据随字线而变的写入特性来决定。关于字线数目，举例而言，在将写入开始电压存储于一般字线的附加存储器单元的情况下，会增加多余的位数，因此检查的尺寸也相对地增加。此外，关于读出写入开始电压的数据，在一个读出周期中利用验证电压VpassR=Vread=Vsp进行读出以及验证，而标志用以表示进行写入速度检查的下一条检查用字线。

图20为根据本发明润饰实施例的处理(步骤S65)，显示擦除处理中使用一般字线的附加存储器单元存储写入开始电压以及标志数据的上述写入处理中的写入开始电压以及标志数据存储处理(步骤S23、S43、S65)的流程。在图20中，首先，在步骤S71中，对于存储器单元的特定位，将写入开始电压以及标志数据从暂时寄存器设定至分页缓冲器。在步骤S72中，将上述所设定的数据写入至所选择的字线以将写入开始电压以及标志数据存储至存储器单元的特定位。如图10所示，由于被选择的字线以外的字线的单元全部为擦除状态，因此写入后的临界电压Vth没即使比读出通过(read pass)电压(VpassR)高也不会有问题，所以写入脉冲比一般写入少，可以缩减写入时间。具体而言，一般的SLC写入使用3～4个脉冲的写入时间大约为200μs，但本发明只要1～2个脉冲，约100μs的写入时间，几乎减少了一半写入时间。

图21为根据本发明润饰实施例的处理(步骤S61)，为上述写入处理中从一般字线的附加存储器单元读出写入开始电压以及标志数据的写入开始电压以及标志数据读出处理的流程图。在图21中，在步骤S81中，对于所有字线设定读出用字线电压Vsp。接着，在步骤S82中，读出存储器单元的特定位的数据。在步骤S83中，将由特定位的数据而来的写入开始电压以及标志数据设定至暂时寄存器。因为在读出标志数据之前并不知道哪条字线存有写入开始电压以及标志数据，通常需要逐字线地读出。尽管如此，如图10所示，由于一条字线的特定位以外的存储器单元为擦除状态，在步骤S81中可通过施加读出电压Vsp(图10中为1伏特)至所有字线的方法一次读出(约20μs)。此外，存储此数据的字线可固定为例如WL16，因此每次移位时每条字线的改写次数得以减少，并因此提升可靠度。

如上所述，根据本实施例，通过对每区块或每字线进行写入速度检查可以决定最佳的写入开始电压，并以不同的写入开始电压进行数据写入，以使写入后的临界电压分布的变异趋向最小，达成高速多次改写的特性。

在以上说明中，关于对“每区块或每字线”设定写入开始电压，理想上是希望对所有区块的所有字线进行速度检查以及开始电压设定。如上所述，由于位于存储器单元的串行中间部分的字线的写入速度几乎都一样，类似的情形也存在于区块间，因此，写入速度检查只需要在必要的区块以及字线上进行，而对于未进行检查的区块和字线，可利用与其对应的数值。藉此可以缩减伴随写入速度检查而增加的擦除处理时间。

除此之外，对于进行写入速度的字线，在如图18所示的使用虚拟字线的情况下，各字线的写入开始电压系使用根据初始特性或标准特性计算的值，因此并未完全补正变异，但区块间的变异已被补正。此外，可使用主要说明的利用字线的使用者数据区域的方法，也可使用将检查用的附加位附加至存储器单元阵列的方法。

并且，关于写入速度检查方法，除了这种决定写入后的最大临界电压Vth的方法外，为了避开异常写入的快位(fast bit)的数据，也可以使用采用第二高临界电压Vth的方法，甚至采用到电路的2～3位也没有问题。

再者，对于在写入速度检查中的位，在使用一般字线的情况下提供了使用使用者数据的方法，但本发明并不限定于此。在使用虚拟字线的特定位的情况下因为没有全部写入也可以全部利用。如果使用上述(N+1)字节加上多数决位的组合，由于作为写入速度检查对象的位全部为擦除状态，因此也可以使用这些位。如此一来，也可以不使用使用者数据。

此外，对于存储写入开始电压数据的存储器单元，实施例提供虚拟字线或一般字线的附加位。对于虚拟字线，在没有附加位的一般位区域，除了加上附加位区域，也可以选择利用选择栅极线SGD侧的虚拟字线或是利用选择栅极线SGS侧的虚拟字线。因此，可以将选择栅极线SGD侧作为存储用，而选择栅极线SGS侧作为写入速度检查用。

除此之外，以下说明在一条字线进行写入速度并每次擦除处理时移位一条位线的方法。以下通过在字线0、1、2、16、29、30、31进行写入速度检查的实施例说明，但本发明并不限定在此实施例，如果在全部的字线进行速度检查则速度检查的周期为一周期32次，而在上述仅在7条字线进行速度检查的情况下，除了有一周期为7次的方法，也有在字线3～15以及7～28仅进行计数(count)、一周期为32次、一边进行数据存储一边在字线3～28移位的方法，此方法可以说是抑制随着存储器单元的改写次数而造成的可靠度劣化的好方法。除此之外，在如图18所示的使用虚拟字线且计算擦除处理次数并存储为标志位情况下，速度检查的周期也可以设定为32次或其他合适的次数。

在以上的实施例中虽然以NAND型EEPROM为例来说明，但本发明并不限定于此，也可广泛适用于例如NOR型EEPROM等可将数据写入浮动栅极的非易失性半导体存储器装置。

实际运用的可能性：

如上所述，根据本发明的非易失性半导体存储器装置以及其写入方法可以对每区块或每字线进行写入速度检查以决定最适合的写入开始电压，并以不同的写入开始电压进行数据写入以使写入后的临界电压分布的变异最小化，达成高速多次改写的特性。

以上所述为实施例的概述特征。本领域技术人员应可以轻而易举地利用本发明为基础设计或调整以实行相同的目的和/或达成此处介绍的实施例的相同优点。本领域技术人员也应了解相同的配置不应背离本创作的精神与范围，在不背离本创作的精神与范围下他们可做出各种改变、取代和交替。说明性的方法仅表示示范性的步骤，但这些步骤并不一定要以所表示的顺序执行。可另外加入、取代、改变顺序和/或消除步骤以视情况而作调整，并与所公开的实施例精神和范围一致。

Claims (15)

1.一种非易失性半导体存储器装置，包括：

一非易失性的存储器单元阵列；以及

一控制电路，用以控制该存储器单元阵列的写入；

其中在通过一擦除脉冲擦除已写入存储器单元的数据的擦除处理之前，上述控制电路检测写入至上述存储器单元阵列时的写入速度，决定每区块或每字线的对应该写入速度的写入开始电压，存储上述所决定的写入开始电压于上述存储器单元阵列，以及从上述存储器单元阵列读出写入开始电压以写入预定数据，

其中上述控制电路在每一上述擦除处理中通过只使用一字线的数据检测写入速度，

其中当通过只使用一字线的数据检测写入速度时，检测此写入速度的字线的存储器单元串行内的位置随着每次上述擦除处理移位，且以预定的擦除处理次数为一周期。

2.如权利要求1所述的非易失性半导体存储器装置，其中在通过该擦除脉冲进行的上述擦除处理之前，上述控制电路通过使用存储于上述存储器单元阵列的字线的存储器单元的数据检测上述写入速度。

3.如权利要求1所述的非易失性半导体存储器装置，其中在通过该擦除脉冲进行的上述擦除处理之前，上述控制电路通过使用上述存储器单元阵列的虚拟字线的预定存储器单元检测上述写入速度。

4.如权利要求1所述的非易失性半导体存储器装置，其中在通过该擦除脉冲进行的上述擦除处理之前，上述控制电路通过使用上述存储器单元阵列的字线的预定存储器单元检测上述写入速度。

5.如权利要求1所述的非易失性半导体存储器装置，其中在通过该擦除脉冲进行的上述擦除处理之前，上述控制电路通过使用上述存储器单元阵列的虚拟字线的存储器单元检测上述写入速度。

6.如权利要求1所述的非易失性半导体存储器装置，其中在上述写入速度检测的检查中，随着每次上述擦除处理计算擦除次数，将上述擦除次数的信息以与写入速度数据相同的方式存储为标志位，当上述擦除次数达到预定次数时，进行写入速度检查并更新该数据。

7.如权利要求1所述的非易失性半导体存储器装置，其中上述控制电路将上述所决定的写入开始电压存储于上述存储器单元阵列的虚拟字线的存储器单元。

8.如权利要求1所述的非易失性半导体存储器装置，其中上述控制电路将上述所决定的写入开始电压存储于上述存储器单元阵列的字线的附加存储器单元。

9.如权利要求8所述的非易失性半导体存储器装置，其中为了存储上述所决定的写入开始电压，对各字线准备对应至进行写入速度检测的字线数目N的至少N字节的存储器区域，并将上述所决定的写入开始电压存储于对应每一上述擦除处理的写入速度检测中所使用的字线的存储器单元。

10.如权利要求9所述的非易失性半导体存储器装置，其中当检测上述写入速度的字线同时为串行中至少一条以上的相邻字线的数据时，上述写入开始电压不存储于进行上述写入速度检测的字线，而是利用N字节的存储器区域，将上述写入开始电压存储于对应上述所决定的写入开始电压的字线，并随着每次擦除处理移位。

11.如权利要求1所述的非易失性半导体存储器装置，其中当上述所决定的写入开始电压存储于上述存储器单元阵列的虚拟字线或字线的存储器单元时，上述控制电路附加ECC(Error Correcting Code)的位于该写入开始电压的数据中以进行写入。

12.如权利要求11所述的非易失性半导体存储器装置，其中当附加上述ECC的位以写入时，对一位的数据使用具有三位以上的位单元进行写入。

13.如权利要求1所述的非易失性半导体存储器装置，其中上述控制电路以一次的读出周期读出上述所存储的写入开始电压，并通过使用上述所读出的写入开始电压进行写入。

14.如权利要求1所述的非易失性半导体存储器装置，其中上述控制电路以一次的读出周期读出上述所存储的写入开始电压，并将上述所读出的所有写入开始电压存储于寄存器，且当写入预定数据的写入处理在相关区块中进行时，上述控制电路从该寄存器读出相关字线的写入开始电压以写入预定数据。

15.一种非易失性半导体存储器装置的写入方法，其中上述非易失性半导体存储器装置包括一非易失性的存储器单元阵列以及用以控制该存储器单元阵列的写入的一控制电路，

其中上述控制电路进行包括：

在通过一擦除脉冲于擦除已写入存储器单元的数据的擦除处理之前检测写入至上述存储器单元阵列时的写入速度；

决定每区块或每字线的对应该写入速度的写入开始电压；

存储上述所决定的写入开始电压于上述存储器单元阵列；以及

从上述存储器单元阵列读出写入开始电压以写入预定数据，

其中上述控制电路在每一上述擦除处理中通过只使用一字线的数据检测写入速度，

其中当通过只使用一字线的数据检测写入速度时，检测此写入速度的字线的存储器单元串行内的位置随着每次上述擦除处理移位，且以预定的擦除处理次数为一周期。