CN103177760B - 半导体存储器件及其操作方法 - Google Patents

Abstract

本发明提供了一种半导体存储器件及其操作方法。所述方法包括以下步骤：执行整体擦除操作以使选中的存储器单元块中的与偶数字线和奇数字线连接的所有存储器单元的每个阈值电压都低于第一目标电平；执行擦除操作以使与偶数字线连接的存储器单元的每个阈值电压低于第二目标电平，所述第二目标电平比第一目标电平更低；执行擦除操作以使与奇数字线连接的存储器单元的每个阈值电压低于第二目标电平。

Description

半导体存储器件及其操作方法

相关申请的交叉引用

本申请要求2011年12月22日提交的韩国专利申请No.10-2011-0140195的优先权，其全部内容通过引用合并于此。

技术领域

本发明总体而言涉及一种半导体存储器件及其操作方法，更具体而言涉及一种针对擦除操作而设计的半导体存储器件及其操作方法。

背景技术

半导体存储器件可以包括储存数据的存储器单元阵列，所述存储器单元阵列可以包括多个存储器单元块，存储器单元块又可以包括多个单元串，单元串中包括存储器单元。不同的单元串中所包括的存储器单元可以与多个字线连接，那些与同一字线连接的存储器单元可以称为页。因此，一个存储器单元块可以包括与字线相同数目的页。

半导体存储器件可以对选自多个存储器单元块中的一个存储器单元块执行擦除操作。当将接地电压（约0V）施加到选中的存储器单元块的所有字线（浮置）并且将擦除电压施加到选中的存储器单元块的阱时，可以执行擦除操作。

为了改善存储器单元的阈值电压分布，通过使用增量式步进脉冲擦除（ISPE）过程逐渐地升高擦除电压来执行擦除操作。尽管ISPE擦除操作有助于改善存储器单元的阈值电压分布，但是由于半导体存储器件的集成密度提高，在改善被擦除的存储器单元的阈值电压分布方面存在限制。

发明内容

本发明针对一种可以改善擦除阈值电压分布的半导体存储器件及其操作方法。

本发明的一个实施例提供了一种操作半导体存储器件的方法，包括以下步骤：执行整体擦除操作以使选中的存储器单元块中的与偶数字线和奇数字线连接的所有存储器单元的每个阈值电压都变得比第一目标电平更低；执行擦除操作以使与所述偶数字线连接的存储器单元的每个阈值电压变得比第二目标电平更低；以及执行擦除操作以使与所述奇数字线连接的存储器单元的每个阈值电压变得比第二目标电平更低，其中所述第二目标电平比所述第一目标电平低。

本发明的另一个实施例提供了一种半导体存储器件，包括：存储器单元块，所述存储器单元块包括与偶数字线和奇数字线连接的多个存储器单元；电路组，所述电路组被配置成对所述存储器单元执行擦除操作；以及控制电路，所述控制电路被配置成在擦除操作期间控制电路组以擦除与偶数字线和奇数字线连接的存储器单元。

本发明的另一个实施例提供了一种半导体存储器件，包括：存储器单元块，所述存储器单元块包括与偶数字线和奇数字线连接的多个存储器单元；电路组，所述电路组被配置成对存储器单元执行擦除操作；以及控制电路，所述控制电路被配置成控制所述电路组以将所述存储器单元块中所包括的所有存储器单元的每个阈值电压都降低到最多第一目标电平、将与偶数字线连接的存储器单元的每个阈值电压降低到最多第二目标电平、以及将与奇数字线连接的存储器单元的每个阈值电压降低到最多第二目标电平，其中所述第二目标电平比所述第一目标电平低。

附图说明

通过参照附图详细描述本发明的各个实施例，本领域技术人员将会了解本发明的上述和其它特征以及优点，在附图中：

图1是说明根据本发明的一个实施例的擦除方法的半导体存储器件的框图；

图2是图1的存储器单元阵列的具体电路图；

图3是说明根据本发明的一个实施例的擦除方法的流程图；以及

图4A至图4C是示出采用根据本发明的一个实施例的擦除方法的存储器单元的阈值电压的曲线图。

具体实施方式

下面将参照附图更加全面地描述本发明，附图示出本发明的各个实施例。然而，本发明可以采用不同的方式来实施，而不应理解为限于本文所提供的实施例。确切地说，提供这些实施例使得本说明书清楚且完整，并且向本领域技术人员充分传达本发明的范围。

图1是说明根据本发明的一个实施例的擦除方法的半导体存储器件的框图。

参见图1，半导体存储器件可以包括存储器单元阵列110以及对控制电路组130-180进行控制的控制电路120，所述控制电路组130-180被配置成对存储器单元阵列110中所包括的存储器单元执行编程操作、读取操作或擦除操作，以根据输入数据来设置选中的存储器单元的阈值电压电平。

在NAND快闪器件中，电路组可以包括电压发生电路130、行译码器140、页缓冲器组150、列选择电路160、输入/输出（I/O）电路170、以及通过/失败判定电路180。

存储器单元阵列110可以包括多个存储器单元块，每个存储器单元块可以包括多个单元串，单元串中包括存储器单元，存储器单元又可以与多个字线连接。与同一字线连接的存储器单元可以称为页。每个存储器单元块的具体配置将参照图2描述。

控制电路120可以响应于命令信号CMD而在内部输出编程操作信号PGM、读取操作信号READ或擦除操作信号ERASE，以及用于对页缓冲器组150中所包括的页缓冲器进行控制所需的页缓冲器信号PB SIGNALS。控制电路120可以响应于地址信号ADD而在内部输出行地址信号RADD和列地址信号CADD。另外，控制电路120可以在编程操作或擦除验证操作期间响应于由通过/失败判定电路180输出的检查信号CS来判定选中的存储器单元的每个阈值电压是否达到目标电平，以及判定要再次执行编程操作或擦除操作还是编程操作或擦除操作完成。

具体地，控制电路120可以根据编程操作、读取操作或擦除操作来控制电路组130、140、150、160、170和180。具体地，在擦除操作期间，控制电路120可以控制电路组130、140、150、160、170和180，使得在对偶数字线组或奇数字线组中所包括的存储器单元进行擦除之后对其余的字线组中所包括的存储器单元进行擦除。

电压发生电路130可以响应于作为控制电路120的内部命令信号的操作信号PGM、READ和ERASE而将对存储器单元进行编程、读取或擦除所需的操作电压输出至全局线。当要对存储器单元编程时，电压发生电路130可以将编程操作所需的操作电压（例如，Vpgm、Vpass和Vread）输出至全局线。

行译码器140可以响应于控制电路120的行地址信号RADD而将电压发生电路130所产生的操作电压传送至选中的存储器单元块的局部线DSL、SSL和WL[n:0]。

页缓冲器组150可以检测存储器单元的编程状态或擦除状态，并且可以包括分别与存储器单元阵列110的位线BL连接的多个页缓冲器。页缓冲器组150可以响应于控制电路120所输出的页缓冲器信号PB SIGNALS而将用于在存储器单元阵列110的存储器单元中储存数据所需的电压施加至相应的位线BL。具体地，页缓冲器组150可以在存储器单元的编程操作、擦除操作或读取操作期间对位线BL预充电，或者锁存与存储器单元的阈值电压电平相对应的数据（可以根据位线BL的电压上的变化而检测到）。例如，在编程操作期间，页缓冲器组150可以根据输入至锁存器的数据而将诸如0V的编程允许电压或诸如Vcc的编程禁止电压施加至位线BL。在读取操作期间，页缓冲器组150可以检测位线BL根据储存在存储器单元中的数据而变化的电压，并且读取储存在存储器单元中的数据。在擦除操作期间，页缓冲器组150可以将诸如Vcc的擦除允许电压施加至位线BL。

列选择电路160可以响应于控制电路120所输出的列地址信号CADD而经由列线CL来选择页缓冲器组150中所包括的页缓冲器、经由列线CL来接收锁存在选中的页缓冲器中的数据、以及将锁存的数据传送至通过/失败判定电路180。

为了在编程操作期间将外部施加的数据DATA输入到页缓冲器组150的页缓冲器，I/O电路170可以在控制电路120的控制下将数据DATA传送到列选择电路160。列选择电路160可以将接收到的数据DATA顺序地传送到页缓冲器组150的页缓冲器，并且页缓冲器可以将接收到的数据DATA储存在相应的内部锁存器中。在读取操作期间，I/O电路170可以经由列选择电路160向外部输出从页缓冲器组150的页缓冲器传送的数据DATA。

通过/失败判定电路180可以根据在编程操作或擦除操作之后所执行的验证操作期间输入的数据而将判定结果作为检查信号CS输出至每个单元串，或者输出与选中的字线连接的存储器单元的编程操作或擦除操作的通过/失败信号（PFS）。

图2是图1的存储器单元阵列110的具体电路图。

参见图2，由于存储器单元阵列110可以包括具有相同配置的多个存储器单元块，因此仅介绍多个存储器单元块中的一个。

存储器单元块可以包括多个单元串STe和STo。一些单元串STe和STo可以指定作为储存编程数据的主串，而一些其余的串STe和STo可以指定作为储存用于操作所需的数据的标记串。每个标记串中所包括的单元可以具有与存储器单元相同的配置。为了简便，图2仅示出了主串。单元串STe和STo可以根据布置顺序而分为偶数编号的单元串STe或奇数编号的单元串STo，并且它们可以具有相同的配置。各偶数单元串STe和奇数单元串STo可以包括与公共源极线CSL连接的源极选择晶体管SST、多个存储器单元F0至Fn、以及与偶数位线BLe或奇数位线BLo连接的漏极选择晶体管DST。与偶数单元串STe连接的位线可以称为偶数位线BLe，而与奇数单元串STo连接的位线可以称为奇数位线BLo。偶数单元串STe和奇数单元串STo中所包括的源极选择晶体管SST的栅极可以共同连接至源极选择线SSL，偶数单元串STe和奇数单元串STo中所包括的存储器单元F0至Fn的栅极可以分别共同连接至字线WL0至WLn，偶数单元串STe和奇数单元串STo中所包括的漏极选择晶体管DST的栅极可以共同连接至漏极选择线DSL。

在字线WL0至WLn之中，偶数编号的字线WL0、WL2、…以及WLn可以称为偶数字线WLe，而奇数编号的字线WL1、WL3、…以及WLn-1可以称为奇数字线WLo。因此，在本发明的实施例中，选中的存储器单元块中的所有偶数字线WLe可以归为一组并且被指定作为第一字线组，其余的奇数字线WLo可以归为另一组并且可以被指定作为第二字线组，可以对第一字线组和第二字线组中的每个执行擦除操作。现在将描述具体的擦除方法。

图3是说明根据本发明的一个实施例的擦除方法的流程图。

参见图3，擦除操作可以包括顺序地执行选中的存储器单元块的整体擦除操作310、选中的存储器单元块的第一字线组擦除操作320、以及选中的存储器单元块的第二字线组擦除操作330。第一字线组擦除操作320和第二字线组擦除操作330可以按照相反的顺序执行。可以通过在长时间段内连续地将擦除电压施加至选中的存储器单元块的阱来执行各擦除操作310、320和330，或者利用逐渐升高擦除电压的增量步进脉冲擦除（ISPE）过程来执行各擦除操作310、320和330以减小阈值电压的分布宽度。

整体擦除操作310可以包括重复第一擦除步骤S301、第一擦除验证步骤S302以及擦除电压升高步骤S303直到选中的存储器单元块的所有存储器单元的每个阈值电压都变得比第一目标电平更低。下面将详细描述各步骤S301、S302和S303。

在第一擦除步骤S301中，可以选中要擦除的存储器单元块，可以将具有接地电平的电压施加至选中的存储器单元块的所有字线（参见图2的WLe和WLo），并且可以将擦除电压施加至选中的存储器单元块的阱。

在第一擦除验证步骤S302中，验证选中的存储器单元块的所有存储器单元的每个阈值电压以检查电压是否低于第一目标电平，所述第一目标电压电平可以设置在约0V至约-1V的范围内，但是优选地设置为约0V。具体地，可以对所有位线（参见图2的BLe和BLo）预充电，可以将第一验证电压施加至选中的存储器单元块的所有字线（参见图2的WLe和WLo），并且通过在位线BLe和BLo中检查存储器单元的状态来验证所有存储器单元的每个阈值电压以检查电压是否低于第一目标电平。

当至少一个存储器单元的阈值电压不低于第一目标电平并且在第一擦除验证步骤S302中判定验证结果为失败时，可以将擦除电压升高步进电压那么大并且可以将其施加至选中的存储器单元块的阱以再次执行第一擦除步骤S301。以上述方式，可以重复步骤S301、S302和S303直到选中的存储器单元块的所有存储器单元的每个阈值电压都比第一目标电平低，此时可以执行第一字线组擦除操作320或第二字线组擦除操作330。

第一字线组擦除操作320可以包括在选中的存储器单元块的所有字线之中选择字线，并且对与选中的字线连接的存储器单元执行擦除操作和擦除验证操作。第一字线组可以包括选中的存储器单元块的字线中的偶数字线WLe。第一字线组擦除操作320可以包括重复第二擦除步骤S304、第二擦除验证步骤S305以及擦除电压升高步骤S306直到与第一字线组连接的所有存储器单元的每个阈值电压都低于第二目标电平，所述第二目标电平比第一目标电平低。下面将详细描述各步骤S304、S305和S306。

在第二擦除步骤S304中，为了仅擦除与偶数位线（参见图2的WLe）连接的存储器单元，可以将具有接地电平的电压施加至偶数字线（参见图2的WLe），并且其余的奇数字线（参见图2的WLo）可以浮置。之后，可以通过将擦除电压施加至选中的存储器单元块的阱来降低与第一字线组连接的所有存储器单元的阈值电压。

在第二擦除验证步骤S305中，验证与第一字线组连接的所有存储器单元的每个阈值电压以检查电压是否低于第二目标电平，所述第二目标电平可以设置在比第一目标电平更低的范围内。优选地，考虑到整体擦除操作310的第一目标电平与第二目标电平之间的余量，第二目标电平可以设置成比约-2V更低的电平。为了简便起见，在本实施例中第二目标电平被设置为约-2V。然而，第二目标电平可以根据存储器件而在更低的第一目标电平的条件下有所不同。具体地，第二擦除验证步骤S305可以包括对所有位线（参见图2的BLe和BLo）预充电、将与第二目标电平相对应的验证电压（例如，约-2V）施加至偶数字线（参见图2的WLe）、将验证通过电压（例如，约5V）施加至其余的奇数字线（参见图2的WLo）、以及通过在位线BLe和BLo上检查与偶数字线WLe连接的存储器单元的状态来验证与第一字线组连接的存储器单元的每个阈值电压是否低于第二目标电平。

当在第二擦除验证步骤S305中判定出与第一字线组连接的存储器单元中的至少一个存储器单元的阈值电压不低于第二目标电平时，可以将擦除电压升高步进电压那么大并且可以将其施加至选中的存储器单元块的阱以对第一字线组的存储器单元再次执行第二擦除步骤S304。以上述方式，可以重复步骤S304、S305和S306直到与存储器单元块的第一字线组连接的所有存储器单元的每个阈值电压都低于第二目标电平，此时可以对其余的字线组执行第二字线组擦除操作330。

可以对除连接到偶数字线WLe之外的与奇数字线WLo连接的所有存储器单元执行第二字线组擦除操作330，可以对与第二字线组连接的所有存储器单元执行擦除操作和擦除验证操作。第二字线组擦除操作330可以包括重复第三擦除步骤S307、第三擦除验证步骤S308和擦除电压升高步骤S309直到与第二字线组连接的所有存储器单元的每个阈值电压都低于第二目标电平。下面将详细描述各步骤S307、S308和S309。

在第三擦除步骤S307中，为了仅对与奇数字线WLo连接的存储器单元执行擦除操作和擦除验证操作，将具有接地电平的电压施加至奇数字线（参见图2的WLo），并且其余的偶数字线（参见图2的WLe）可以浮置。之后，可以将擦除电压施加至选中的存储器单元块的阱以降低与第二字线组连接的所有存储器单元的阈值电压。

在第三擦除验证步骤S308中，验证第二字线组的所有存储器单元的每个阈值电压以检查电压是否低于第二目标电平，所述第二目标电平可以被设置成与第二字线组擦除操作320的目标电平相同的电平。具体地，第三擦除验证步骤S308可以包括对所有位线（参见图2的BLe和BLo）预充电、将与第二目标电平相对应的验证电压（例如，约-2V）施加至奇数字线（参见图2的WLo）、将验证通过电压（例如，约5V）施加至其余的偶数字线（参见图2的WLe）、以及通过在位线BLe和BLo中检查与奇数字线WLo连接的存储器单元的状态来验证与第二字线组连接的存储器单元的每个阈值电压是否低于第二目标电平。

当在第三擦除验证步骤S308中判定出与第二字线组连接的存储器单元中的至少一个存储器单元的阈值电压不低于第二目标电平时，可以将擦除电压升高步进电压那么大并且可以将其施加至选中的存储器单元块的阱以对第二字线组的存储器单元再次执行第三擦除步骤S307。以上述方式，可以重复步骤S307、S308和S309直至存储器单元块的第二字线组中所包括的所有存储器单元的每个阈值电压都低于第二目标电平，此时可以完成选中的存储器单元块的擦除操作。

图4A至图4C是示出根据基于本发明的一个实施例的擦除方法的存储器单元的阈值电压的曲线图。

图4A示出在参照图3描述的整体擦除步骤310中存储器单元的阈值电压分布，图4B示出在参照图3描述的第一字线组擦除步骤320中存储器单元的阈值电压分布，图4C示出在参照图3描述的第二字线组擦除步骤330中存储器单元的阈值电压分布。

参见图4A，当如以上参照图3所述完成了选中的存储器单元块的整体擦除步骤310时，选中的存储器单元块中所包括的每个存储器单元E/O可以具有低于第一目标电平的第一阈值电压分布401。选中的存储器单元块中的与偶数字线WLe连接的存储器单元E的阈值电压和与奇数字线WLo连接的存储器单元O的阈值电压可以沿着具有最低阈值电压的第一电平与具有最高阈值电压的第一目标电平之间的第一阈值电压分布401分布。

参见图4B，当如以上参照图3所述完成了第一字线组擦除步骤320时，选中的存储器单元块的存储器单元中的与偶数字线WLe连接的存储器单元E可以具有低于第一阈值电压分布401的第二阈值电压分布402。在这种情况下，与奇数字线WLo连接的存储器单元O的阈值电压可以保持第一阈值电压分布401，或者可以分布在第一阈值电压分布401与第二阈值电压分布402之间。

在与偶数字线WLe连接的存储器单元E的第二阈值电压分布402中，具有最低阈值电压的单元的阈值电压电平可以称为第二电平，而具有最高阈值电压的单元的阈值电压可以称为第二目标电平。由于在擦除操作期间所有存储器单元都受到具有相同电平的擦除电压的影响，因此电压电平较高的单元可以比电压电平较低的单元在阈值电压上具有更大的变化宽度。具有最高电平的单元之间的阈值电压的差（可以等于第一目标电平减去第二目标电平所得的值）可以大于具有最低电平的单元之间的阈值电压的差（可以等于第一电平减去第二电平所得的值）。因此，第一字线组的存储器单元E的阈值电压分布402可以具有比第二字线组的存储器单元O的阈值电压分布401更小的宽度。

参见图4C，当如以上参照图3所述完成了第二字线组擦除操作330时，选中的存储器单元块的存储器单元之中的与奇数字线WLo连接的存储器单元O也可以具有阈值电压分布402。因此，选中的存储器单元块的所有存储器单元都可以具有宽度比第一阈值电压分布401更小的第二阈值电压分布402。

当被擦除的存储器单元的阈值电压分布的宽度如上述那样减小时，可以在后续的编程操作期间减小阈值电压的变化宽度，由此在编程操作期间改善阈值电压分布。

根据本发明，可以将存储器单元块的多个字线分组，并且可以对每个字线组执行擦除操作，由此改善擦除阈值电压的分布。因此，可以在后续的编程操作期间改善存储器单元的编程阈值电压分布。

在附图和说明书中，公开了本发明的各种实施例，尽管采用了特定的术语，但是使用这些术语仅是一般性和描述性的意义，而没有限制性的目的。至于本发明的范围，在所附权利要求中阐述。因此，本领域技术人员将会理解，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行形式和细节上的各种变化。

Claims (20)

1.一种操作半导体存储器件的方法，所述方法包括以下步骤：

执行整体擦除操作以使选中的存储器单元块中的与偶数字线和奇数字线连接的所有存储器单元的每个阈值电压都低于第一目标电平；

执行擦除操作以使与所述偶数字线连接的存储器单元的每个阈值电压低于第二目标电平；以及

执行擦除操作以使与所述奇数字线连接的存储器单元的每个阈值电压低于所述第二目标电平，

其中，所述第二目标电平比所述第一目标电平更低。

2.如权利要求1所述的方法，其中，所述整体擦除操作包括：重复第一擦除步骤、第一擦除验证步骤、以及擦除电压升高步骤，直到所述选中的存储器单元块的所有存储器单元的每个阈值电压都低于所述第一目标电平。

3.如权利要求2所述的方法，其中，所述第一擦除步骤包括：将具有接地电平的电压施加至所述选中的存储器单元块的所有字线，并且将擦除电压施加至所述选中的存储器单元块的阱。

4.如权利要求2所述的方法，其中，所述第一擦除验证步骤包括：对所述选中的存储器单元块的所有位线预充电、将第一验证电压施加至所述选中的存储器单元块的所有字线、以及通过在所述位线中检查所有存储器单元的状态来验证所有存储器单元的每个阈值电压是否都低于所述第一目标电平。

5.如权利要求2所述的方法，其中，所述擦除电压升高步骤包括：当在所述第一擦除验证步骤中判定出所述存储器单元中的至少一个存储器单元的阈值电压不低于所述第一目标电平时，将擦除电压升高步进电压那么大。

6.如权利要求1所述的方法，其中，对与所述偶数字线连接的存储器单元执行擦除操作的步骤包括：重复第二擦除步骤、第二擦除验证步骤、以及擦除电压升高步骤，直到与所述偶数字线连接的所有存储器单元的每个阈值电压都低于所述第二目标电平。

7.如权利要求6所述的方法，其中，所述第二擦除步骤包括：将具有接地电平的电压施加至所述选中的存储器单元块的偶数字线、将其余的奇数字线浮置、以及将擦除电压施加至所述选中的存储器单元块的阱。

8.如权利要求6所述的方法，其中，所述第二擦除验证步骤包括：对所述选中的存储器单元块的所有位线预充电、将与所述第二目标电平相对应的验证电压施加至所述偶数字线、将验证通过电压施加至其余的奇数字线、以及通过在所述位线中检查与所述偶数字线连接的存储器单元的状态来验证与所述偶数字线连接的存储器单元的每个阈值电压是否低于所述第二目标电平。

9.如权利要求6所述的方法，其中，所述擦除电压升高步骤包括：当在所述第二擦除验证步骤中判定出与所述偶数字线连接的存储器单元中的至少一个存储器单元的阈值电压不低于所述第二目标电平时，将擦除电压升高步进电压那么大。

10.如权利要求1所述的方法，其中，对与所述奇数字线连接的存储器单元执行擦除操作的步骤包括：重复第三擦除步骤、第三擦除验证步骤、以及擦除电压升高步骤，直到与所述奇数字线连接的所有存储器单元的每个阈值电压都低于所述第二目标电平。

11.如权利要求10所述的方法，其中，所述第三擦除步骤包括：将具有接地电平的电压施加至所述选中的存储器单元块的奇数字线、将其余的偶数字线浮置、以及将擦除电压施加至所述选中的存储器单元块的阱。

12.如权利要求10所述的方法，其中，所述第三擦除验证步骤包括：对所述选中的存储器单元块的所有位线预充电、将与所述第二目标电平相对应的验证电压施加至所述奇数字线、将验证通过电压施加至其余的偶数字线、以及通过在所述位线中检查与所述奇数字线连接的存储器单元的状态来验证与所述奇数字线连接的存储器单元的每个阈值电压是否低于所述第二目标电平。

13.如权利要求10所述的方法，其中，所述擦除电压升高步骤包括：当在所述第三擦除验证步骤中判定出与所述奇数字线连接的存储器单元中的至少一个存储器单元的阈值电压不低于所述第二目标电平时，将擦除电压升高步进电压那么大。

14.如权利要求1所述的方法，其中，所述第一目标电平被设置在0V至-1V的范围内，所述第二目标电平被设置在比-1V更低的范围内。

15.如权利要求1所述的方法，其中，以相反的顺序来执行与所述偶数字线连接的存储器单元的擦除操作以及与所述奇数字线连接的存储器单元的擦除操作。

16.一种半导体存储器件，包括：

存储器单元块，所述存储器单元块包括与偶数字线和奇数字线连接的多个存储器单元；

电路组，所述电路组被配置成对所述存储器单元顺序地执行整体擦除操作、第一字线组擦除操作和第二字线组擦除操作；以及

控制电路，所述控制电路被配置成在所述擦除操作期间控制所述电路组以擦除与所述偶数字线和所述奇数字线连接的存储器单元，

其中，所述整体擦除操作是对与偶数字线和奇数字线连接的所述多个存储器单元执行的，所述第一字线组擦除操作是对所述多个存储器单元之中的与偶数字线连接的存储器单元执行的，以及所述第二字线组擦除操作是对所述多个存储器单元之中的与奇数字线连接的存储器单元执行的。

17.一种半导体存储器件，包括：

存储器单元块，所述存储器单元块包括与偶数字线和奇数字线连接的多个存储器单元；

电路组，所述电路组被配置成对所述存储器单元执行擦除操作；以及

控制电路，所述控制电路被配置成控制所述电路组以将所述存储器单元块中所包括的所有存储器单元的每个阈值电压都降低到最多第一目标电平、将与所述偶数字线连接的存储器单元的每个阈值电压降低到最多第二目标电平、将与所述奇数字线连接的存储器单元的每个阈值电压降低到最多所述第二目标电平，其中，所述第二目标电平比所述第一目标电平更低。

18.如权利要求17所述的器件，其中，所述控制电路控制所述电路组以在对与所述偶数字线或所述奇数字线连接的存储器单元执行擦除操作之前还对所述存储器单元块中所包括的所有存储器单元执行整体擦除操作。

19.如权利要求18所述的器件，其中，所述控制电路控制所述电路组以使在所述整体擦除操作期间所有存储器单元的每个阈值电压都低于所述第一目标电平，并且所述控制电路控制所述电路组以使与选中的字线连接的存储器单元的每个阈值电压低于所述第二目标电平，

其中，所述第二目标电平比所述第一目标电平更低。

20.如权利要求17所述的器件，其中，所述电路组包括：

电压发生电路，所述电压发生电路被配置成响应于与所述控制电路的内部命令信号相对应的操作信号来产生用于编程操作、读取操作或擦除操作所需的操作电压，以及将所述操作电压输出至全局线；

行译码器，所述行译码器被配置成将所述电压发生电路产生的操作电压传送至选中的存储器单元块的局部线；

页缓冲器组，所述页缓冲器组被配置成检测所述存储器单元的编程状态或擦除状态，在所述编程操作、所述读取操作或所述擦除操作期间对与所述存储器单元块连接的位线预充电，或者根据所述位线的电压上的变化来锁存与检测到的所述存储器单元的阈值电压电平相对应的数据；

列选择电路，所述列选择电路被配置成选择所述页缓冲器组中所包括的多个页缓冲器；以及

输入/输出电路，所述输入/输出电路被配置成将外部输入的数据传送到所述列选择电路，或者向外部输出从所述列选择电路传送的数据。