CN114822651A - 智能擦除方案 - Google Patents

智能擦除方案 Download PDF

Info

Publication number
CN114822651A
CN114822651A CN202110582713.3A CN202110582713A CN114822651A CN 114822651 A CN114822651 A CN 114822651A CN 202110582713 A CN202110582713 A CN 202110582713A CN 114822651 A CN114822651 A CN 114822651A
Authority
CN
China
Prior art keywords
erase
volatile storage
storage elements
memory
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110582713.3A
Other languages
English (en)
Inventor
武凡琪
曾怀远
S·普腾热亚当
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk Technologies LLC
Original Assignee
SanDisk Technologies LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk Technologies LLC filed Critical SanDisk Technologies LLC
Publication of CN114822651A publication Critical patent/CN114822651A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

公开一种在非易失性存储装置上执行擦除操作的方法。所述方法包括：在所述擦除操作的多个擦除循环中的第一擦除循环中将第一擦除电压脉冲施加到一组非易失性存储元件；在施加所述第一擦除电压脉冲之后确定所述一组非易失性存储元件的阈值电压分布的上尾部；基于所述一组非易失性存储元件的所述阈值电压分布的所述上尾部来确定第二擦除电压脉冲；及在所述多个擦除循环中的第二擦除循环中将所述第二擦除电压脉冲施加到所述一组非易失性存储元件。

Description

智能擦除方案
技术领域
本申请案涉及非易失性存储器设备和非易失性存储器设备的操作。
背景技术
本章节提供关于与本公开相关联的技术的背景信息，且因此不一定是现有技术。
半导体存储器设备已变得越来越普遍用于各种电子装置中。举例来说，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算装置、非移动计算装置和其它装置中。
电荷存储材料(例如浮动栅极)或电荷捕获材料可用于此类存储器设备中以存储表示数据状态的电荷。电荷捕获材料可以竖直地布置在三维(3D)堆叠存储器结构中，或水平地布置在二维(2D)存储器结构中。3D存储器结构的一个实例为位成本可扩展(BiCS)架构，所述架构包括交替的导电层和介电层的堆叠。
发明内容
本章节提供对本公开的大体概述，且并非是其完整范围或所有其特征和优点的全面公开内容。
本公开的目标是提供解决和克服本文中所描述的缺点的一种存储器设备和一种操作存储器设备的方法。
因此，本公开的一方面是提供一种在非易失性存储装置上执行擦除操作的方法。所述方法包括：在所述擦除操作的多个擦除循环中的第一擦除循环中将第一擦除电压脉冲施加到一组非易失性存储元件；在施加所述第一擦除电压脉冲之后确定所述一组非易失性存储元件的阈值电压分布的上尾部；基于所述一组非易失性存储元件的所述阈值电压分布的所述上尾部来确定第二擦除电压脉冲；及在所述多个擦除循环中的第二擦除循环中将所述第二擦除电压脉冲施加到所述一组非易失性存储元件。
此外，本公开的一方面是提供一种非易失性存储装置。所述非易失性存储装置包括一组非易失性存储元件和与所述一组非易失性存储元件通信的一个或多个管理电路。所述一个或多个管理电路被配置成：在所述擦除操作的多个擦除循环中的第一擦除循环中将第一擦除电压脉冲施加到一组非易失性存储元件；在施加所述第一擦除电压脉冲之后确定所述一组非易失性存储元件的阈值电压分布的上尾部；基于所述一组非易失性存储元件的所述阈值电压分布的所述上尾部来确定第二擦除电压脉冲；及在所述多个擦除循环中的第二擦除循环中将所述第二擦除电压脉冲施加到所述一组非易失性存储元件。
进而，本公开的一方面是提供另一种在非易失性存储装置上执行擦除操作的方法。所述方法包括：在所述擦除操作的多个擦除循环中的第一擦除循环中将第一擦除电压脉冲施加到一组非易失性存储元件；在施加所述第一擦除电压脉冲之后确定所述一组非易失性存储元件的阈值电压分布的上尾部；基于所述一组非易失性存储元件的所述阈值电压分布的所述上尾部、擦除斜率及擦除验证电平来确定第二擦除电压脉冲；及在所述多个擦除循环中的第二擦除循环中将所述第二擦除电压脉冲施加到所述一组非易失性存储元件。
其它适用范围将从本文中所提供的描述而变得显而易见。此发明内容中的描述和特定实例预期仅出于示出的目的，并且并不旨在限制本公开的范围。
附图说明
为了详细描述示例实施例，现在将参考随附图式，其中：
图1A是示例存储器装置的框图；
图1B是包括编程电路、计数电路和确定电路的示例控制电路的框图；
图2描绘图1的存储器阵列的示例二维配置中的存储器单元块；
图3A描绘NAND串中的示例浮动栅极存储器单元的横截面视图；
图3B描绘沿着线329的图3A的结构的横截面视图；
图4A描绘NAND串中的示例电荷捕获存储器单元的横截面视图；
图4B描绘沿着线429的图4A的结构的横截面视图；
图5A描绘图1的感测块SB1的示例框图；
图5B描绘图1的感测块SB1的另一示例框图；
图6A是图1的存储器阵列的示例三维配置中的块集合的透视图；
图6B描绘图6A的块中的一个的一部分的示例横截面视图；
图6C描绘图6B的堆叠中的存储器孔直径的标绘图；
图6D描绘图6B的堆叠的区622的近距视图；
图7A描绘图6B的堆叠的示例字线层WLL0的俯视图；
图7B描绘图6B的堆叠的示例顶部介电层DL19的俯视图；
图8A描绘图7A的子块SBa到SBd中的示例NAND串；
图8B描绘子块中的NAND串的另一示例视图；
图8C描绘堆叠的示例字线层的俯视图；
图9描绘具有四个数据状态的示例单程编程操作中的存储器单元的Vth分布；
图10描绘具有八个数据状态的示例单程编程操作中的存储器单元的Vth分布；
图11描绘具有十六个数据状态的示例单程编程操作中的存储器单元的Vth分布；
图12描绘根据本文中所描述的实施例的擦除非易失性存储装置的方法；
图13A提供在实施上文参考图12所描述的智能擦除方案之后的擦除阈值分布的示例示出；
图13B提供一组非易失性存储元件的阈值电压分布的上尾部的近距视图；
图14描绘根据本文中所描述的实施例的擦除非易失性存储装置的另一方法。
具体实施方式
在以下描述中，阐述细节以提供本公开的理解。在一些例子中，未详细描述或展示特定电路、结构和技术以免使本公开模糊不清。
一般来说，本公开涉及非常适于在许多应用中使用的类型的非易失性存储器设备。将结合一个或多个示例实施例描述本公开的非易失性存储器设备和相关联的形成方法。然而，提供所公开的特定示例实施例仅为了足够清晰地描述本发明概念、特征、优点和目标以准许所属领域的技术人员理解和实践本公开。确切地说，提供示例实施例使得本公开将是全面的，并且将把范围充分传达给所属领域的技术人员。阐述许多具体细节，例如具体组件、装置和方法的实例，以提供对本公开的实施例的透彻理解。所属领域的技术人员将明白，不必采用具体细节，示例实施例可以按许多不同形式实施，并且不应解释为限制本公开的范围。在一些示例实施例中，众所周知的过程、众所周知的装置结构和众所周知的技术就不再详细描述。
使用各种术语来指代特定系统组件。不同公司可指具有不同名称的组件，本文献不打算对具有不同名称而非功能的组件加以区分。在以下论述中并且在权利要求书中，术语“包含”和“包括”以开放式方式使用，并且因此应解释为意指“包含但不限于……”。此外，术语“耦合”意欲表示间接或直接连接。因此，如果第一装置耦合到第二装置，那么所述连接可能是通过直接连接，或通过经由其它装置和连接的间接连接。
另外，在层或元件被称作“处于”另一层或衬底“上”时，其可直接处于衬底的另一层上，或也可以存在插入层。此外，应理解，在层被称作“处于”另一层“下”时，其可处于正下方，且也可以存在一个或多个插入层。此外，在层被称作“处于”两个层“之间”时，其可以是所述两个层之间的唯一层，或也可以存在一个或多个插入层。
存储器装置的一组存储器单元的编程操作通常涉及在以擦除状态提供存储器单元之后将一系列编程电压施加到存储器单元。每一编程电压提供于编程循环中，所述编程循环也被称作编程验证反复。举例来说，编程电压可施加到连接到存储器单元的控制栅极的字线。在一个方法中，执行递增阶跃脉冲编程，其中编程电压在每个编程循环中增大一步长。可在每个编程电压之后执行验证操作以确定存储器单元是否已完成编程。在完成对存储器单元的编程时，可以锁定所述存储器单元以免进一步编程，同时在后续编程循环中继续对其它存储器单元进行编程。
每个存储器单元可以根据编程命令中的写入数据而与数据状态相关联。基于其数据状态，存储器单元将保持处于擦除状态或编程为不同于擦除状态的数据状态(已编程的数据状态)。举例来说，在每单元一位存储器装置(单层级单元(SLC))中，存在包含擦除状态和一个较高数据状态的两个数据状态。在每单元两位存储器装置(多层级单元(MLC))中，存在包含擦除状态和三个较高数据状态(称作A、B和C数据状态(参看图9))的四个数据状态。在每单元三位存储器装置(三层级单元(TLC))中，存在包含擦除状态和七个较高数据状态(称作A、B、C、D、E、F和G数据状态(参看图10))的八个数据状态。在每单元四位存储器装置(四层级单元(QLC))中，存在包含擦除状态和十五个较高数据状态(称作Er、1、2、3、4、5、6、7、8、9、A、B、C、D、E和F数据状态(参看图11))的十六个数据状态。每一存储器单元可存储数据状态(例如，二进制值)且编程成对应于数据状态的阈值电压状态。每一状态表示不同值，且指派包含可能阈值电压范围的电压窗。
在发出编程命令时，写入数据存储在与存储器单元相关联的锁存器中。在编程期间，可读取存储器单元的锁存器以确定数据状态，单元将编程为所述数据状态。每一已编程数据状态与验证电压相关联，使得在感测操作确定具有给定数据状态的存储器单元的阈值电压(Vth)高于相关联验证电压时认为所述存储器单元已完成编程。感测操作可通过将相关联验证电压施加到控制栅极且感测穿过存储器单元的电流来确定存储器单元是否具有高于相关联验证电压的Vth。如果电流相对较高，那么这指示存储器单元处于导电状态，使得Vth小于控制栅极电压。如果电流相对较低，那么这指示存储器单元处于非导电状态中，使得Vth高于控制栅极电压。
用于确定存储器单元已完成编程的验证电压可称作最终或锁定验证电压。在一些状况下，额外验证电压可用于确定存储器单元即将完成编程。这种额外验证电压可称作偏移验证电压，且可低于最终验证电压。在存储器单元即将完成编程时，可例如通过在一个或多个后续编程电压期间升高相应位线的电压来缩减存储器单元的编程速度。举例来说，在图9中，用以编程为A数据状态的存储器单元可在VvAL(A数据状态的偏移验证电压)和VvA(A数据状态的最终验证电压)下经历验证测试。
可在整个存储器阵列、单独的块或单元的另一胞元上执行擦除。在一个实施方案中，通过将存储器单元的p阱升高到擦除电压持续足够的时间段来擦除一组存储器单元。擦除脉冲将存储器单元的阈值电压移向(或超过)擦除目标电平，所述目标电平可低于0伏特。在一些实施方案中，在施加擦除脉冲之后，执行擦除验证操作以确定存储器单元的阈值电压是否至少达到了擦除目标电平。使用较高幅度的擦除脉冲在每个循环中重复进行擦除脉冲和擦除验证，直到擦除验证通过。
通常，可在多个循环(例如，两个循环)中完成擦除操作。举例来说，擦除电压(VERA)可用于第一循环中，且擦除电压可增加了升压电压(dVERA)且用于第二循环中。实施于擦除操作中的循环的数目可受到擦除操作的时间(tERASE)限制。如果用于擦除操作中的循环的数目增加，那么用以执行擦除操作的时间将增加。两脉冲擦除操作可满足擦除操作的时间tERASE。然而，随着时间的推移，尤其是在产品寿命终止时，擦除一些存储器装置可能会变得更加困难。在一些例子中，如果第二脉冲不通过擦除验证，那么可能需要三个循环。
为了解决以上问题，本文中所描述的实施例涉及智能擦除方案的实施。举例来说，智能擦除方案可以包含：在第一擦除脉冲之后，执行具有位忽略的擦除验证电压(VCG_ERV)扫描以找到擦除上尾部，及基于擦除尾部、擦除斜率及擦除验证电平来确定第二擦除脉冲。由本文中所描述的实施例提供的益处中的一些包含确保将在两个擦除循环内完成擦除操作以符合tERASE，从而在第二脉冲不通过擦除验证的状况下允许三个循环，且较佳地控制擦除深度而非限于经量化升压电压(例如，dVERA)。
为了有助于进一步说明前述内容，现将描述图1A。图1A是实例存储器装置的框图。存储器装置100可包含一个或多个存储器裸片108。存储器裸片108包含存储器单元的存储器结构126(例如存储器单元阵列)、控制电路110和读取/写入电路128。存储器结构126可经由行解码器124通过字线寻址且经由列解码器132通过位线寻址。读取/写入电路128包含多个感测块SB1、SB2……SBp(感测电路)，且允许并行地读取或编程存储器单元页。通常，控制器122包含在与一个或多个存储器裸片108相同的存储器装置100(例如，可移动储卡)中。命令和数据经由数据总线120在主机140与控制器122之间传送，且经由线路118在控制器与一个或多个存储器裸片108之间传送。
如参考图1A所描述，控制器122包含在与一个或多个存储器裸片108相同的存储器装置100中。举例来说，在一些实施例中，存储器装置可包含NAND闪存裸片，其彼此相邻成列定位；而，在一些实施例中，存储器装置可包含堆叠在彼此的顶部上的NAND闪存裸片。此外，在一些实施例中，所述存储器装置可包含堆叠式NAND闪存裸片和作为封装内部的单独裸片的控制器。
存储器结构可以是2D或3D。存储器结构可以包括一个或多个存储器单元阵列，包含3D阵列。存储器结构可以包括单片三维存储器结构，其中多个存储器层级形成在单个衬底(例如，晶片)上方(而非其中)，没有中间衬底。存储器结构可以包括任何类型的非易失性存储器，所述非易失性存储器单片形成在具有安置在硅衬底上方的有源区域的存储器单元阵列的一个或多个物理层级中。存储器结构可在非易失性存储器装置中，所述非易失性存储器装置具有与存储器单元的操作相关联的电路，无论相关联电路是在衬底上方还是在衬底内。
控制电路110与读取/写入电路128协作以对存储器结构126执行存储器操作，且包含状态机112、芯片上地址解码器114和电力控制模块116。状态机112提供存储器操作的芯片层级控制。可例如针对如本文中所描述的验证参数设置存储区113。
芯片上地址解码器114提供由主机或存储器控制器使用的地址接口与由解码器124和132使用的硬件地址之间的地址接口。电力控制模块116在存储器操作期间控制供应到字线和位线的电力和电压。所述功率控制模块可包含用于字线、SGS和SGD晶体管以及源极线的驱动器。在一种方法中，感测块可包含位线驱动器。SGS晶体管为NAND串的源极端处的选择栅极晶体管，且SGD晶体管为NAND串的漏极端处的选择栅极晶体管。
在一些实施方案中，可组合组件中的一些。在各种设计中，除存储器结构126以外的组件中的一个或多个(单独地或以组合方式)可被视作配置成执行本文中所描述的动作的至少一个控制电路。举例来说，控制电路可包含以下中的任一个或组合：控制电路110、状态机112、解码器114/132、电力控制模块116、感测块SBb、SB2……SBp、读取/写入电路128、控制器122等。
控制电路可包含配置成编程块的字线的存储器单元且验证所述一组存储器单元的编程电路。控制电路还可包含配置成确定验证为处于数据状态中的存储器单元的数目的计数电路。控制电路还可包含配置成基于数目确定块是否有缺陷的确定电路。
举例来说，图1B是包括编程电路151、计数电路152和确定电路153的示例控制电路150的框图。编程电路可包含软件、固件和/或硬件。计数电路可包含软件、固件和/或硬件。确定电路可包含软件、固件和/或硬件。
芯片外控制器122可包括处理器122c、例如ROM 122a和RAM 122b的存储装置(存储器)，以及错误校正码(ECC)引擎245。ECC引擎可校正在Vth分布的上尾部变得过高时导致的多个读取错误。然而，在一些状况下，可能存在不可校正错误。本文中所提供的技术减少不可校正错误的可能性。
存储装置包括代码，例如指令集，且处理器可操作以执行所述指令集以提供本文中所描述的功能性。替代地或另外，处理器可从存储器结构的存储装置126a(例如一个或多个字线中的存储器单元的保留区域)访问代码。
举例来说，控制器122可使用代码来访问例如用于编程、读取和擦除操作的存储器结构。代码可包含启动代码和控制代码(例如，指令集)。启动代码是在启动或起动过程期间初始化控制器并使控制器能够访问存储器结构的软件。控制器可使用代码来控制一个或多个存储器结构。在通电后，处理器122c从ROM 122a或存储装置126a提取启动代码以供执行，且启动代码初始化系统组件并将控制代码加载到RAM 122b中。一旦控制代码被加载到RAM中，便由处理器执行。控制代码包含用以执行基本任务的驱动程序，所述基本任务例如控制和分配存储器、对指令的处理进行优先级排序，以及控制输入和输出端口。
在一个实施例中，主机是计算装置(例如，膝上型计算机、台式计算机、智能手机、平板计算机、数码相机)，其包含一个或多个处理器、一个或多个处理器可读存储装置(RAM、ROM、闪存存储器、硬盘驱动器、固态存储器)，所述处理器可读存储装置存储用于对所述一个或多个处理器进行编程以执行本文中所描述的方法的处理器可读代码(例如，软件)。主机还可包含额外系统存储器、一个或多个输入/输出接口和/或与一个或多个处理器通信的一个或多个输入/输出装置。
还可使用除NAND闪存存储器之外的其它类型的非易失性存储器。
半导体存储器装置包含：易失性存储器装置，例如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)装置；非易失性存储器装置，例如电阻式随机存取存储器(“ReRAM”)；电可擦除可编程只读存储器(“EEPROM”)；闪存存储器(也可将其视为EEPROM的子集)；铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器(“MRAM”)；以及能够存储信息的其它半导体元件。每种类型的存储器装置可具有不同的配置。举例来说，快闪存储器装置可以NAND或NOR配置来进行配置。
存储器装置可以由无源和/或有源元件以任何组合形成。作为非限制性实例，无源半导体存储器元件包含ReRAM装置元件，在一些实施例中，所述ReRAM装置元件包含电阻率切换存储元件，例如反熔丝或相变材料，以及任选地转向元件，例如二极管或晶体管。此外，作为非限制性实例，有源半导体存储器元件包含EEPROM和闪存存储器装置元件，在一些实施例中，所述闪存存储器装置元件包含含有电荷存储区的元件，例如，浮动栅极、导电纳米粒子或电荷存储介电材料。
多个存储器元件可配置成使得其串联连接或使得每个元件可被单独访问。作为非限制性实例，呈NAND配置的闪存存储器装置(NAND存储器)通常含有串联连接的存储器元件。NAND串是包括存储器单元和SG晶体管的一组串联连接的晶体管的实例。
NAND存储器阵列可配置成使得阵列由多个存储器串构成，其中一串由共享单个位线且作为群组被访问的多个存储器元件构成。替代地，存储器元件可配置成使得每个元件可被单独访问，例如NOR存储器阵列。NAND和NOR存储器配置为实例，且存储器元件可以其它方式来配置。
位于衬底内和/或衬底上方的半导体存储器元件可以二维或三维形式布置，例如二维存储器结构或三维存储器结构。
在二维存储器结构中，半导体存储器元件布置于单个平面或单个存储器装置层级中。通常，在二维存储器结构中，存储器元件布置在大体上平行于支撑存储器元件的衬底的主表面延伸的平面中(例如，在x-z方向平面中)。衬底可以是上面或其中形成存储器元件的层的晶片，或可以是在存储器元件形成之后附接到存储器元件的载体衬底。作为非限制性实例，衬底可以包含例如硅的半导体。
存储器元件可以例如多个行和/或列等有序阵列的形式布置在单个存储器装置层级中。然而，存储器元件可排列于不规则的或非正交的配置中。存储器元件可各自具有两个或多于两个电极或接触线，例如位线和字线。
三维存储器阵列布置成使得存储器元件占据多个平面或多个存储器装置层级，由此形成呈三维(即，在x、y和z方向上，其中z方向大体上垂直于衬底的主表面，且x和y方向大体上平行于衬底的主表面)的结构。
作为一非限制性实例，三维存储器结构可竖直地布置为多个二维存储器装置层级的堆叠。作为另一非限制性实例，三维存储器阵列可布置为多个竖直列(例如，大体上垂直于衬底的主表面延伸，即在y方向上延伸的列)，其中每一列具有多个存储器元件。所述列可以例如在x-y平面中布置成二维配置，从而产生具有在多个竖直堆叠的存储器平面上的元件的存储器元件的三维布置。呈三维形式的存储器元件的其它配置也可以构成三维存储器阵列。
作为非限制性实例，在三维NAND存储器阵列中，存储器元件可以耦合在一起以形成在单个水平(例如x-y)存储器装置层级内的NAND串。替代地，存储器元件可耦合在一起以形成横穿多个水平存储器装置层级的竖直NAND串。可设想其它三维配置，其中一些NAND串含有单个存储器层级中的存储器元件，而其它串含有横跨多个存储器层级的存储器元件。三维存储器阵列还可在NOR配置中和ReRAM配置中设计。
通常，在单片三维存储器阵列中，在单个衬底上方形成一个或多个存储器装置层级。任选地，单片三维存储器阵列还可以具有至少部分地在单个衬底内的一个或多个存储器层。作为非限制性实例，衬底可以包含例如硅的半导体。在单片三维阵列中，构成阵列的每一存储器装置层级的层通常在阵列的下伏存储器装置层级的层上形成。然而，单片三维存储器阵列的相邻存储器装置层级的层可以被共享，或在存储器装置层级之间具有插入层。
而且，二维阵列可分别形成，且随后封装在一起以形成具有多个存储器层的非单片存储器装置。举例来说，可通过在单独的衬底上形成存储器层级且接着将存储器层级堆叠于彼此之上来构造非单片堆叠式存储器。衬底可以在堆叠之前薄化或从存储器装置层级去除，但因为存储器装置层级初始地形成于单独的衬底上方，所以所得存储器阵列不是单片三维存储器阵列。此外，多个二维存储器阵列或三维存储器阵列(单片或非单片)可形成在单独芯片上且接着封装在一起以形成堆叠式芯片存储器装置。
通常需要相关联电路来操作存储器元件并与存储器元件通信。作为非限制性实例，存储器装置可以具有用于控制和驱动存储器元件以实现例如编程和读取等功能的电路。此相关联电路可在与存储器元件相同的衬底上和/或单独的衬底上。举例来说，用于存储器读写操作的控制器可位于单独的控制器芯片上和/或与存储器元件相同的衬底上。
所属领域的技术人员将认识到，此技术并不限于所描述的二维和三维示例性结构，而是涵盖如本文中所描述且如所属领域的技术人员所理解的所述技术的精神和范围内的所有相关存储器结构。
图2描绘图1的存储器阵列126的示例二维配置中的存储器单元块。存储器阵列可包含许多块。每一示例块200、210包含多个NAND串和相应位线，例如BL0、BL1……，其在所述块之间共享。每一NAND串在一端处连接到漏极选择栅极(SGD)，且漏极选择栅极的控制栅极经由共同SGD线连接。NAND串在其另一端处连接到源极选择栅极，所述源极选择栅极又连接到共同源极线220。十六个字线(例如，WL0到WL15)在源极选择栅极与漏极选择栅极之间延伸。在一些状况下，不含用户数据的虚设字线也可用于与选择栅极晶体管相邻的存储器阵列中。此类虚设字线可保护边缘数据字线免受某些边缘效应影响。
可设置于存储器阵列中的一种类型的非易失性存储器为浮动栅极存储器。参见图3A和3B。也可使用其它类型的非易失性存储器。举例来说，电荷捕获存储器单元使用非导电介电材料替代导电浮动栅极来以非易失性方式存储电荷。参见图4A和4B。由氧化硅、氮化硅和氧化硅(“ONO”)形成的三层介电质包夹在导电控制栅极与存储器单元通道上方的半导体衬底的表面之间。通过将来自单元通道的电子注入到氮化物中来对单元进行编程，其中电子被捕获并存储于有限区中。这类所存储电荷接着以可检测的方式改变单元的通道的一部分的阈值电压。通过将热孔注入到氮化物中来擦除单元。类似单元可设置在分离栅极(split-gate)配置中，其中掺杂的多晶硅栅极在存储器单元通道的一部分上方延伸以形成单独的选择晶体管。
在另一方法中，使用NROM单元。举例来说，两个位存储在每一NROM单元中，其中ONO介电层跨越通道在源极与漏极扩散之间延伸。一个数据位的电荷定位于介电层中邻近于漏极，且另一数据位的电荷定位于介电层中邻近于源极。通过分别地读取介电质内的空间上分离的电荷存储区的二进制状态来获得多状态数据存储。其它类型的非易失性存储器也是已知的。
图3A描绘NAND串中的示例浮动栅极存储器单元的横截面视图。位线或NAND串方向进入页，且字线方向从左到右。作为实例，字线324跨越包含相应通道区306、316和326的NAND串延伸。存储器单元300包含控制栅极302、浮动栅极304、隧道氧化物层305和通道区306。存储器单元310包含控制栅极312、浮动栅极314、隧道氧化物层315和通道区316。存储器单元320包含控制栅极322、浮动栅极321、隧道氧化物层325和通道区326。每一存储器单元处于不同的相应NAND串中。还描绘多晶硅间介电质(IPD)层328。控制栅极为字线的部分。在图3B中提供沿着线329的横截面视图。
控制栅极环绕浮动栅极，从而增大控制栅极与浮动栅极之间的表面接触面积。这导致较高的IPD电容，从而导致使得编程和擦除更加容易的较高耦合比。然而，随着NAND存储器装置按比例缩小，邻近单元之间的间距变得更小，因此在两个相邻浮动栅极之间几乎不存在用于控制栅极和IPD的空间。作为替代方案，如图4A和4B中所展示，已开发平坦或平面存储器单元，其中控制栅极为平坦或平面的；也就是说，所述控制栅极并不环绕浮动栅极且其与电荷储存层的唯一接触是在其上方。在此状况下，在具有高浮动栅极方面不存在优势。实际上，使得浮动栅极更加薄。此外，浮动栅极可用于存储电荷，或薄电荷捕获层可用于捕获电荷。这种方法可避免弹道式电子输送的问题，其中电子可在编程期间在隧穿隧道氧化物之后行进穿过浮动栅极。
图3B描绘沿着线329的图3A的结构的横截面视图。NAND串330包含SGS晶体管331、示例存储器单元300、333……334和335，以及SGD晶体管336。作为每一存储器单元的实例，存储器单元300包含控制栅极302、IPD层328、浮动栅极304和隧道氧化物层305，与图3A一致。SGS和SGD晶体管中的IPD层中的通路允许控制栅极层与浮动栅极层通信。举例来说，控制栅极和浮动栅极层可为多晶硅且隧道氧化物层可为氧化硅。IPD层可以是例如呈N-O-N-O-N配置的氮化物(N)和氧化物(O)的堆叠。
NAND串可形成在衬底上，所述衬底包括p型衬底区355、n型阱356和p型阱357。n型源极/漏极扩散区sd1、sd2、sd3、sd4、sd5、sd6和sd7形成在p型阱中。通道电压Vch可直接施加到衬底的通道区。
图4A描绘NAND串中的示例电荷捕获存储器单元的横截面视图。在作为图1的存储器单元阵列126中的存储器单元的2D实例的存储器单元的字线方向上观察，所述存储器单元包括平坦控制栅极和电荷捕获区。电荷捕获存储器可用于NOR和NAND闪存存储器装置中。相比于使用例如掺杂的多晶硅的导体来存储电子的浮动栅极MOSFET技术，这种技术使用例如SiN膜的绝缘体来存储电子。作为实例，字线(WL)424跨越包含相应通道区406、416和426的NAND串延伸。字线的部分提供控制栅极402、412和422。字线下方为IPD层428、电荷捕获层404、414和421、多晶硅层405、415和425以及隧穿层层409、407和408。每一电荷捕获层在相应NAND串中连续地延伸。
存储器单元400包含控制栅极402、电荷捕获层404、多晶硅层405和通道区406的一部分。存储器单元410包含控制栅极412、电荷捕获层414、多晶硅层415和通道区416的一部分。存储器单元420包含控制栅极422、电荷捕获层421、多晶硅层425和通道区426的一部分。
此处使用平坦控制栅极替代环绕浮动栅极的控制栅极。一个优势为可使得电荷捕获层薄于浮动栅极。另外，存储器单元可更近地放置在一起。
图4B描绘沿着线429的图4A的结构的横截面视图。所述视图展示具有平坦控制栅极和电荷捕获层的NAND串430。NAND串430包含SGS晶体管431、示例存储器单元400、433……434和435以及SGD晶体管435。
NAND串可形成在衬底上，所述衬底包括p型衬底区455、n型阱456和p型阱457。n型源极/漏极扩散区sd1、sd2、sd3、sd4、sd5、sd6和sd7形成在p型阱457中。通道电压Vch可直接施加到衬底的通道区。存储器单元400包含在电荷捕获层404、多晶硅层405、隧穿层409和通道区406上方的控制栅极402和IPD层428。
举例来说，控制栅极层可为多晶硅且隧穿层可为氧化硅。IPD层可以是高k介电质(例如AlOx或HfOx)的堆叠，所述高k介电质有助于增大控制栅极层与电荷捕获或电荷存储层之间的耦合比。举例来说，电荷捕获层可以是氮化硅和氧化物的混合。
SGD和SGS晶体管具有与存储器单元相同的配置，但具有更长通道长度以确保电流在受抑制的NAND串中被截止。
在此实例中，层404、405和409在NAND串中连续地延伸。在另一方法中，可去除层404、405和409的在控制栅极402、412和422之间的部分，从而暴露通道406的顶部表面。
图5A描绘图1的感测块SB1的示例框图。在一个方法中，感测块包括多个感测电路。每一感测电路与数据锁存器相关联。举例来说，示例感测电路550a、551a、552a和553a分别与数据锁存器550b、551b、552b和553b相关联。在一个方法中，可使用不同相应感测块来感测位线的不同子集。这允许与感测电路相关联的处理负载在每一感测块中由相应处理器划分开及处置。举例来说，SB1中的感测电路控制器560可与感测电路和锁存器的集合通信。感测电路控制器可包含预充电电路561，其将电压提供到每一感测电路以设置预充电电压。在一个可能方法中，例如经由图5B中的数据库503和本地总线(例如LBUS1或LBUS2)独立地将电压提供到每一感测电路。在另一可能方法中，共同电压例如经由图5B中的线505同时提供到每一感测电路。感测电路控制器还可包含存储器562和处理器563。还如结合图2所提及，存储器562可存储代码，所述代码可由处理器执行以执行本文中所描述的功能。这些功能可包含读取与感测电路相关联的锁存器、设置锁存器中的位值以及提供用于设置感测电路的感测节点中的预充电电平的电压。下文提供感测电路控制器以及感测电路550a和551a的其它示例细节。
图5B描绘图1的感测块SB1的另一示例框图。感测电路控制器560与多个感测电路通信，所述多个感测电路包含也展示于图5A中的示例感测电路550a和551a。感测电路550a包含锁存器550b，所述锁存器包含跳闸(trip)锁存器526、偏移验证锁存器527和数据状态锁存器528。感测电路进一步包含电压钳521，例如晶体管，其设置感测节点522处的预充电电压。感测节点到位线(BL)开关523选择性地允许感测节点与位线525通信，例如感测节点电连接到位线以使得感测节点电压可衰减。位线525连接到一个或多个存储器单元，例如存储器单元MC1。电压钳524可例如在感测操作期间或在编程电压期间设置位线上的电压。在一些状况下，本地总线LBUS1允许感测电路控制器与感测电路中的组件通信，所述组件例如锁存器550b和电压钳。为了与感测电路550a通信，感测电路控制器经由线502将电压提供到晶体管504，以将LBUS1与数据总线DBUS503连接。通信可包含将数据发送到感测电路和/或从感测电路接收数据。
举例来说，感测电路控制器可以时分多路复用方式与不同感测电路通信。在一个方法中，线505可连接到每一感测电路中的电压钳。
感测电路551a包含锁存器551b，所述锁存器包含跳闸锁存器546、偏移验证锁存器547和数据状态锁存器548。电压钳541可用于设置感测节点542处的预充电电压。感测节点到位线(BL)开关543选择性地允许感测节点与位线545通信，且电压钳544可设置位线上的电压。位线545连接到一个或多个存储器单元，例如存储器单元MC2。在一些状况下，本地总线LBUS2允许感测电路控制器与感测电路中的组件通信，所述组件例如锁存器551b和电压钳。为了与感测电路551a通信，感测电路控制器经由线501将电压提供到晶体管506以连接LBUS2与DBUS。
感测电路550a可以是包括第一跳闸锁存器526的第一感测电路，且感测电路551a可以是包括第二跳闸锁存器546的第二感测电路。
感测电路550a为包括第一感测节点522的第一感测电路的实例，其中第一感测电路与第一存储器单元MC1和第一位线525相关联。感测电路551a为包括第二感测节点542的第二感测电路的实例，其中第二感测电路与第二存储器单元MC2和第二位线545相关联。
图6A为图1的存储器阵列126的示例三维配置中的块集合600的透视图。衬底上有存储器单元(存储元件)的示例块BLK0、BLK1、BLK2和BLK3以及具有供所述块使用的电路的外围区域604。举例来说，电路可包含可连接到所述块的控制栅极层的电压驱动器605。在一种方法中，共同驱动块中处于共同高度的控制栅极层。衬底601还可以承载块下方的电路以及沿导电路径图案化以载送电路的信号的一个或多个下部金属层。块形成在存储器装置的中间区602中。在存储器装置的上部区603中，沿导电路径图案化一个或多个上部金属层以载送电路的信号。每一块包括存储器单元的堆叠区域，其中堆叠的交替层级表示字线。在一种可能的方法中，每一块具有相对的分层侧，竖直接触件从所述分层侧向上延伸到上部金属层以形成与导电路径的连接。虽然作为实例描绘了四个块，但可使用在x和/或y方向上延伸的两个或多于两个块。
在一个可能方法中，所述平面在x方向上的长度表示到字线的信号路径在一个或多个上部金属层中延伸的方向(字线或SGD线方向)，且所述平面在y方向上的宽度表示到位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器装置的高度。
图6B描绘图6A的块中的一个的一部分的示例横截面视图。块包括交替的导电层和介电层的堆叠610。在此实例中，除了数据字线层(字线)WLL0到WLL10以外，导电层还包括两个SGD层、两个SGS层以及四个虚设字线层DWLD0、DWLD1、DWLS0和DWLS1。介电层标记为DL0到DL19。此外，描绘包括NAND串NS1和NS2的堆叠的区。每一NAND串涵盖存储器孔618或619，其填充有形成邻近于字线的存储器单元的材料。在图6D中更详细地展示堆叠的区622。
堆叠包含衬底611、衬底上的绝缘膜612以及源极线SL的一部分。NS1具有在堆叠的底部614处的源极端613和在堆叠的顶部616处的漏极端615。可以跨越堆叠周期性地提供金属填充的狭缝617和620作为延伸穿过堆叠的互连件，以便将源极线连接到堆叠上方的线。狭缝可在字线的形成期间使用且随后用金属填充。还描绘位线BL0的一部分。导电通孔621将漏极端615连接到BL0。
图6C描绘图6B的堆叠中的存储器孔直径的标绘图。竖直轴线与图6B的堆叠对准且描绘存储器孔618和619的宽度(wMH)，例如直径。图6A的字线层WLL0到WLL10作为实例重复且在堆叠中处于相应高度z0到z10处。在此存储器装置中，穿过堆叠蚀刻的存储器孔具有极高纵横比。举例来说，约25到30的深度与直径比为常见的。存储器孔可具有圆形横截面。由于蚀刻过程，存储器孔宽度可沿着孔的长度而变化。通常，直径从存储器孔的顶部到底部逐渐变小。即，存储器孔为锥形，在堆叠的底部处变窄。在一些状况下，在靠近选择栅极的孔的顶部处发生微小变窄，使得直径在从存储器孔的顶部到底部逐渐变小之前变得略微较宽。
由于存储器孔的宽度的非均一性，包含存储器单元的编程斜率和擦除速度的编程速度可基于存储器单元沿着存储器孔的位置(例如基于存储器单元在堆叠中的高度)而变化。利用较小直径的存储器孔，跨越隧道氧化物的电场相对更强，使得编程和擦除速度相对较高。一个方法为限定存储器孔直径类似(例如在所限定直径范围内)的相邻字线的群组，且针对一个群组中的每一字线应用优化验证方案。不同群组可具有不同优化验证方案。
图6D描绘图6B的堆叠的区622的近距视图。存储器单元形成在字线层与存储器孔的相交点处的堆叠的不同层级处。在此实例中，SGD晶体管680和681设置在虚设存储器单元682和683以及数据存储器单元MC上方。多个层可例如使用原子层沉积沿着存储器孔630的侧壁(SW)和/或在每一字线层内沉积。举例来说，每一列(例如，由存储器孔内的材料形成的柱)可包含电荷捕获层或膜663(例如SiN或其它氮化物)、隧穿层664、多晶硅主体或通道665以及介电质芯666。字线层可包含阻挡氧化物/块状高k材料660、金属屏障661和作为控制栅极的导电金属662(例如钨)。举例来说，设置控制栅极690、691、692、693和694。在此实例中，在存储器孔中设置除了金属之外的所有层。在其它方法中，层中的一些可处于控制栅极层中。额外柱类似地形成在不同存储器孔中。柱可形成NAND串的柱状有源区域(AA)。
当对存储器单元进行编程时，将电子存储在与存储器单元相关联的电荷捕获层的一部分中。这些电子从通道被吸引到电荷捕获层中并穿过隧穿层。存储器单元的Vth与所存储的电荷量成比例地增加。在擦除操作期间，电子返回到通道。
存储器孔中的每一个可填充有多个环形层，包括阻挡氧化物层、电荷捕获层、隧穿层和通道层。存储器孔中的每一个的芯区填充有主体材料，且多个环形层处于存储器孔中的每一个中的芯区与字线之间。
NAND串可视为具有浮体通道，因为通道的长度没有形成在衬底上。此外，NAND串由堆叠中的处于彼此上方的多个字线层提供，且由介电层彼此分隔开。
图7A描绘图6B的堆叠的示例字线层WLL0的俯视图。如所提及，3D存储器装置可包括交替的导电和介电层的堆叠。导电层提供SG晶体管和存储器单元的控制栅极。用于SG晶体管的层为SG层且用于存储器单元的层为字线层。此外，存储器孔形成在堆叠中且填充有电荷捕获材料和通道材料。因此，形成竖直NAND串。源极线在所述堆叠下方连接到NAND串，且位线在所述堆叠上方连接到NAND串。
3D存储器装置中的块BLK可划分成子块，其中每一子块包括具有共同SGD控制线的一组NAND串。举例来说，分别参看子块SBa、SBb、SBc和SBd中的SGD线/控制栅极SGD0、SGD1、SGD2和SGD3。子块SBa、SBb、SBc和SBd在本文中也可被称作字线的存储器单元的串。如所描述，字线的存储器单元的串可包含作为同一子块的部分以及也安置在同一字线层中和/或配置成使其控制栅极由同一字线和/或利用同一字线电压偏置的多个存储器单元。
此外，块中的字线层可划分成区。处于相应子块中的每一区可在狭缝之间延伸，所述狭缝在堆叠中周期性地形成以在存储器装置的制造过程期间处理字线层。此处理可包含利用金属替换字线层的牺牲材料。通常，狭缝之间的距离应相对较小，以考虑对蚀刻剂可横向行进以去除牺牲材料以及金属可行进以填充空隙(所述空隙由去除牺牲材料而产生)的距离的限制。举例来说，狭缝之间的距离可允许相邻狭缝之间的几行存储器孔。存储器孔和狭缝的布局也应考虑对在每一位线连接到不同存储器单元时可跨越区延伸的位线的数目的限制。在处理字线层之后，可任选地利用金属填充狭缝以提供穿过堆叠的互连件。
此图和其它图未必按比例绘制。实际上，区可相对于y方向在x方向上比所描绘长得多，以容纳额外存储器孔。
在此实例中，相邻狭缝之间存在四行存储器孔。此处，行为在x方向上对准的一组存储器孔。此外，存储器孔行呈交错图案，以增大存储器孔的密度。字线层或字线划分成各自由连接器713连接的区WLL0 a、WLL0 b、WLL0 c和WLL0 d。在一个方法中，块中的字线层的最后一个区可连接到下一块中的字线层的第一区。连接器又连接到字线层的电压驱动器。区WLL0 a具有沿着线712的示例存储器孔710和711。区WLL0 b具有示例存储器孔714和715。区WLL0 c具有示例存储器孔716和717。区WLL0 d具有示例存储器孔718和719。存储器孔也展示于图7B中。每一存储器孔可以是相应NAND串的部分。举例来说，存储器孔710、714、716和718可以分别是NAND串NS0_SBa、NS0_SBb、NS0_SBc和NS0_SBd的部分。
每一圆形表示字线层或SG层处的存储器孔的横截面。用虚线展示的示例圆形表示由存储器孔中的材料且由相邻字线层提供的存储器单元。举例来说，存储器单元720和721处于WLL0 a中，存储器单元724和725处于WLL0 b中，存储器单元726和727处于WLL0 c中，且存储器单元728和729处于WLL0 d中。这些存储器单元在堆叠中处于共同高度处。
金属填充的狭缝701、702、703和704(例如，金属互连件)可位于区WLL0 a到WLL0 d的边缘之间且邻近于所述边缘。金属填充的狭缝提供从堆叠的底部到堆叠的顶部的导电路径。举例来说，堆叠的底部处的源极线可连接到堆叠上方的导电线，其中导电线连接到存储器装置的外围区中的电压驱动器。对于图7A的子块SBa到SBd的其它细节，还参见图8A。
图7B描绘图6B的堆叠的示例顶部介电层DL19的俯视图。所述介电层划分成区DL19a、DL19 b、DL19 c和DL19 d。每一区可连接到相应电压驱动器。这允许字线层的一个区中的一组存储器单元同时编程，其中每一存储器单元处于连接到相应位线的相应NAND串中。可在每一位线上设置电压以允许或抑制每一编程电压期间的编程。
区DL19a具有沿着与位线BL0重合的线712a的示例存储器孔710和711。多个位线在存储器孔上方延伸且连接到如由“X”符号指示的存储器孔。BL0连接到包含存储器孔711、715、717和719的一组存储器孔。另一示例位线BL1连接到包含存储器孔710、714、716和718的一组存储器孔。还描绘来自图7A的金属填充的狭缝701、702、703和704，因为其竖直地延伸穿过堆叠。可在-x方向上跨越DL19层以序列BL0到BL23对位线进行编号。
位线的不同子集连接到不同行中的单元。举例来说，BL0、BL4、BL8、BL12、BL16和BL20在每一区的右侧边缘处连接到第一行单元中的单元。BL2、BL6、BL10、BL14、BL18和BL22连接到相邻行单元(邻近于右侧边缘处的第一行)中的单元。BL3、BL7、BL11、BL15、BL19和BL23在每一区的左侧边缘处连接到第一行单元中的单元。BL1、BL5、BL9、BL13、BL17和BL21连接到相邻行单元(邻近于左侧边缘处的第一行)中的单元。
图8A描绘图7A的子块SBa到SBd中的示例NAND串。子块与图6B的结构一致。在左侧处描绘堆叠中的导电层以供参考。每一子块包含多个NAND串，其中描绘一个示例NAND串。举例来说，SBa包括示例NAND串NS0_SBa，SBb包括示例NAND串NS0_SBb，SBc包括示例NAND串NS0_SBc，且SBd包括示例NAND串NS0_SBd。
另外，NS0_SBa包含SGS晶体管800和801、虚设存储器单元802和803、数据存储器单元804、805、806、807、808、809、810、811、812、813和814、虚设存储器单元815和816以及SGD晶体管817和818。
NS0_SBb包含SGS晶体管820和821、虚设存储器单元822和823、数据存储器单元824、825、826、827、828、829、830、831、832、833和834、虚设存储器单元835和836以及SGD晶体管837和838。
NS0_SBc包含SGS晶体管840和841、虚设存储器单元842和843、数据存储器单元844、845、846、847、848、849、850、851、852、853和854、虚设存储器单元855和856以及SGD晶体管857和858。
NS0_SBd包含SGS晶体管860和861、虚设存储器单元862和863、数据存储器单元864、865、866、867、868、869、870、871、872、873和874、虚设存储器单元875和876以及SGD晶体管877和878。
在块中的给定高度处，每一子块中的一组存储器单元处于共同高度处。举例来说，一组存储器单元(包含存储器单元804)处于在交替的导电和介电层的堆叠中沿着锥形存储器孔形成的多个存储器单元之中。一组存储器单元在堆叠中处于特定高度z0处。连接到一个字线(WLL0)的另一组存储器单元(包含存储器单元824)也处于特定高度处。在另一方法中，连接到另一字线(例如，WLL8)的所述一组存储器单元(例如，包含存储器单元812)在堆叠中处于另一高度(z8)处。
图8B描绘子块中的NAND串的另一示例视图。在此实例中，NAND串包含NS0_SBa、NS0_SBb、NS0_SBc和NS0_SBd，其具有48个字线，WL0到WL47。每一子块包括在x方向上延伸且具有共同SGD线(例如SGD0、SGD1、SGD2或SGD3)的一组NAND串。在此简化实例中，每一NAND串中仅存在一个SGD晶体管和一个SGS晶体管。NAND串NS0_SBa、NS0_SBb、NS0_SBc和NS0_SBd分别处于子块SBa、SBb、SBc和SBd中。此外，描绘字线G0、G1和G2的示例群组。
图8C大体示出BiCS存储器的三个版本的交错串架构101、103、105(例如NAND)的示意图。参考串架构101，串展示于架构101中的行107-0到107-7中。每一行展示为具有到串的四个端部。串可在端部(在此视图下不可见)处连接到相邻串。行107-0到107-3的第一群组展示于虚设行108的左侧上。行107-4到107-7的第二群组展示于虚设行108的右侧上。虚设行108将交错的八个行中的行的两个群组分隔开。源极线109定位在第一群组的边缘处且远离虚设行108。源极线110定位在第二群组的边缘处且远离虚设行108和源极线109。
BiCS存储器的交错串架构103、105类似于架构101的交错串架构，但添加额外群组。架构103为架构101的大小的两倍且包含十六行串，其中四行的每一群组由虚设行分隔开。架构105大于架构101和架构103两者。架构105包含二十行串，其中四行的每一群组由虚设行108分隔开。
这些架构101、103、105可包含阵列下芯片(chip under array)结构，例如控制电路处于可包含存储器串群组的存储器阵列之下。利用阵列下芯片结构，串可包含用于读取和擦除操作的源极线的直接条带接触。
可在整个存储器阵列、单独的块或单元的另一胞元上执行擦除。在一个实施方案中，通过将存储器单元的p阱升高到擦除电压持续足够的时间段来擦除一组存储器单元。擦除脉冲将存储器单元的阈值电压移向(或超过)擦除目标电平，所述目标电平可低于0伏特。在一些实施方案中，在施加擦除脉冲之后，执行擦除验证操作以确定存储器单元的阈值电压是否至少达到了擦除目标电平。使用较高幅度的擦除脉冲在每个循环中重复进行擦除脉冲和擦除验证，直到擦除验证通过。
通常，可在多个循环(例如，两个循环)中完成擦除操作。举例来说，擦除电压(VERA)可用于第一循环中，且擦除电压可增加了升压电压(dVERA)且用于第二循环中。实施于擦除操作中的循环的数目可受到擦除操作的时间(tERASE)限制。如果用于擦除操作中的循环的数目增加，那么用以执行擦除操作的时间将增加。两脉冲擦除操作可满足擦除操作的时间tERASE。然而，随着时间的推移，尤其是在产品寿命终止时，擦除一些存储器装置可能会变得更加困难。在一些例子中，如果第二脉冲不通过擦除验证，那么可能需要三个循环。
为了解决以上问题，本文中所描述的实施例涉及智能擦除方案的实施。举例来说，智能擦除方案可以包含：在第一擦除脉冲之后，执行具有位忽略的擦除验证电压(VCG_ERV)扫描以找到擦除上尾部，及基于擦除尾部、擦除斜率及擦除验证电平来确定第二擦除脉冲。由本文中所描述的实施例提供的益处中的一些包含确保将在两个擦除循环内完成擦除操作以符合tERASE，从而在第二脉冲不通过擦除验证的状况下允许三个循环，且较佳地控制擦除深度而非限于经量化升压电压(例如，dVERA)。
为了进一步详细探索以下内容，现将描述图12。图12描绘根据本文中所描述的实施例的擦除非易失性存储装置的方法1200。在一些实施例中，方法1200可由控制器、控制电路、处理器等等实施，如本文中其它地方所描述。如图12中所展示，方法1200在步骤1202处开始。在步骤1202中，在擦除操作的多个擦除循环中的第一擦除循环中，将第一擦除电压脉冲施加到一组非易失性存储元件。举例来说，参考图1A及1B，控制电路110可将第一擦除电压脉冲(VERA)施加到一组非易失性存储元件(例如，存储装置126a)。在一些实施例中，控制电路110可与读取/写入电路128协作以在存储器结构126上执行存储器操作。另外，在一些实施例中，可通过将p阱升高到擦除电压持续足够的时间段且当源极线及位线浮置时将选定块的字线接地来实现此步骤。
在步骤1204中，在施加第一擦除电压脉冲之后确定一组非易失性存储元件的阈值电压分布的上尾部。举例来说，继续参考图1A及1B，控制电路110可确定一组非易失性存储元件(例如，存储装置126a)的阈值电压分布的上尾部。更确切地说，控制电路110可在步骤1202中的第一擦除脉冲之后确定阈值分布上的参考点。如本文中所提及的参考点是“上尾部Vth”，因为所述参考点通常在Vth分布的上端上。在一些实施例中，擦除验证电压扫描可用于确定阈值分布上的参考点。为了帮助进一步示出，擦除验证电平扫描可包含首先将电压(例如，2V)施加到字线(例如，偶数个字线，奇数个字线，或偶数和奇数个字线两者)及一个或多个NAND串(例如，一个、两个、三个或五个NAND串)，以及执行位扫描操作，其中基于存储逻辑值“0”的存储器单元或NAND串的数目来确定计数。如果存储数据状态“0”的存储器单元的数目小于阈值量(例如位扫描通过失效准则(例如，BSPF_EV))，那么擦除验证电压(VCG_ERV)下降(例如，0.5V)且经施加到字线。BSPF准则涉及在操作中允许一定数目的失效位。重复此过程，直到存储数据状态“0”的存储器单元的数目大于或等于阈值量，例如BSPF准则。为了帮助进一步示出，可施加以下电压序列，直到所述计数大于或等于BSPF准则：2V、1.5V、1V、0.5V、0V等。一旦所述计数等于或大于阈值量，那么所施加的电压可充当阈值分布上的参考点且可用于步骤1206中所描述的计算中。
在步骤1206中，基于一组非易失性存储元件的阈值电压分布的上尾部来确定第二擦除电压脉冲。举例来说，继续参考图1A及1B，控制电路110可基于在步骤1204中确定的阈值电压分布的上尾部来确定第二擦除电压脉冲。举例来说，在一些实施例中，可基于以下等式来确定第二擦除电压脉冲：
Figure BDA0003086608160000191
在以上等式中，在步骤1204中确定上尾部Vth，且可在裸片分类处修整擦除斜率以补偿裸片间变化。可针对每一存储器装置对擦除斜率进行微调。擦除斜率的值(例如，在0.92V到1.06V之间的值)可被编程到特定存储器装置中(例如，可编程ROM)。
在步骤1208中，在多个擦除循环中的第二擦除循环中，第二擦除电压脉冲被施加到一组非易失性存储元件。举例来说，继续参考图1A及1B，控制电路110可将第二擦除电压脉冲施加到一组非易失性存储元件(例如，存储装置126a)。在一些实施例中，控制电路110可与读取/写入电路128协作以在存储器结构126上执行存储器操作。另外，在一些实施例中，可通过将p阱升高到擦除电压持续足够的时间段且当源极线及位线浮置时将选定块的字线接地来实现此步骤。
图13A提供在实施上文参考图12所描述的智能擦除方案之后的擦除阈值分布的示例示出。在图13A中，在将第一擦除电压脉冲施加到一组非易失性存储元件(如图12的步骤1202中所描述)之后描绘擦除阈值分布1302。此外，在图13A中，在1304处，描绘了用以确定一组非易失性存储元件的阈值电压分布的上尾部的擦除验证电压(VCG_ERV)的下降(如图12的步骤1204中所描述)。并且，在图13A中，在将第二擦除电压脉冲施加到一组非易失性存储元件(如图12的步骤1208中所描述)之后，描绘了擦除阈值分布1308，其中基于一组非易失性存储元件的阈值电压分布的上尾部来确定第二擦除电压脉冲。
此外，在图13A中，1306表示擦除验证电压。在一些实施例中，可执行擦除验证操作以确定一组非易失性存储元件中的非易失性存储元件的阈值电压是否至少达到了擦除目标电平。举例来说，继续参考图1A及1B，控制电路110可通过基于擦除验证电压读取存储器单元的数据来执行擦除验证操作。为了帮助进一步示出，当读取数据具有第一逻辑电平，例如“1”时，存储器单元的数据可经确定为失效位；当读取数据具有第二逻辑电平，例如“0”时，存储器单元的数据可经确定为通过位。包含在存储器装置100中的失效位计数器可对失效位进行计数。可设定验证电压，使得基于劣化量根据在制造过程中以实验方式计算的存储器单元的擦除循环和分布，失效位的数目等于或小于差错校验纠正(ECC)位的数目。
图13B提供一组非易失性存储元件的阈值电压分布的上尾部的近距视图。具体地说，图13B描绘第一擦除脉冲之后的擦除上尾部。此外，图13B提供在图12的步骤1206中描述的第二擦除电压脉冲的计算和第一擦除脉冲与第二擦除脉冲之间的关系的实例的视觉描绘。
为了帮助进一步更详细地探索，现将描述图14。图14描绘根据本文中所描述的实施例的实施智能擦除方案的方法1400。在一些实施例中，方法1400可由控制器、控制电路、处理器等等实施，如本文中其它地方所描述。如图14中所展示，方法1400在步骤1402处开始。在步骤1402中，擦除操作可在非易失性存储装置上开始。
在图14中，在步骤1404处，在擦除操作的多个擦除循环中的第一擦除循环中，将第一擦除电压脉冲施加到一组非易失性存储元件。如所描述，继续参考图1A及1B，控制电路110可将第一擦除电压脉冲(VERA)施加到一组非易失性存储元件(例如，存储装置126a)。
在步骤1406中，在施加第一擦除电压脉冲之后执行擦除验证电压(VCG_ERV)扫描。举例来说，继续参考图1A及1B，控制电路110可执行擦除验证电压扫描。更确切地说，控制电路110可在步骤1402中的第一擦除脉冲之后确定阈值分布上的参考点。在一些实施例中，擦除验证电压扫描可用于确定阈值分布上的参考点。举例来说，擦除验证电平扫描可包含首先将电压(例如，2V)施加到字线(例如，偶数个字线，奇数个字线，或偶数和奇数个字线两者)及一个或多个NAND串(例如，一个、两个、三个或五个NAND串)，以及执行位扫描操作，其中基于存储逻辑值“0”的存储器单元或NAND串的数目来确定计数。可施加电压序列，直到所述计数大于或等于BSPF准则：2V、1.5V、1V、0.5V、0V等。
在步骤1408中，确定一组非易失性存储元件中的存储逻辑值的非易失性存储元件的数目是否大于或等于阈值量。举例来说，继续参考图1A及1B，控制电路110可确定存储数据状态“0”的存储器单元的数目是否大于或等于阈值量(例如位扫描通过失效准则(例如，BSPF_EV))。
如果不大于或等于阈值量，那么在步骤1410中，使擦除验证电压(VCG_ERV)降低(例如，0.5V)且将其施加到字线。重复此过程，直到存储数据状态“0”的存储器单元的数目大于或等于阈值量。
在步骤1412中，一旦所述计数等于或大于阈值量，那么所施加的擦除验证电压可充当阈值分布上的参考点，且可在步骤1414中用于计算第二脉冲擦除电压。
在步骤1414中，基于一组非易失性存储元件的阈值电压分布的上尾部来确定第二擦除电压脉冲。举例来说，继续参考图1A及1B，控制电路110可基于在步骤1412中确定的阈值电压分布的上尾部来确定第二擦除电压脉冲。
在步骤1416中，在多个擦除循环中的第二擦除循环中，第二擦除电压脉冲被施加到一组非易失性存储元件。举例来说，继续参考图1A及1B，控制电路110可将第二擦除电压脉冲施加到一组非易失性存储元件(例如，存储装置126a)。在一些实施例中，擦除电压可具有0.2V的分辨率，且一旦被计算出，那么第二擦除电压可被向上舍入到最接近、最大擦除电压。
在步骤1418中，执行擦除验证操作。举例来说，继续参考图1A及1B，控制电路110可通过基于擦除验证电压读取存储器单元的数据来执行擦除验证操作。在步骤1420中，如果非易失性存储元件未通过擦除验证操作，那么在多个擦除循环中的第三擦除循环中，第三擦除电压脉冲被施加到一组非易失性存储元件。在一些实施例中，第三擦除脉冲可增加经量化升压电压(例如，dVERA)。在步骤1422中，如果非易失性存储元件通过擦除验证操作，那么完成擦除操作。
在一些实施例中，用于实施本文中所描述的智能擦除方案的各种参数可经编程到特定存储器装置中(例如，可编程ROM)。举例来说，第一参数可使得能够停用或启用智能擦除方案，第二参数可允许针对擦除验证电压扫描选择偶数个字线、奇数个字线或偶数和奇数个字线两者，且第三参数可允许针对擦除验证电压扫描选择一串、两串、三串或五串。另一参数可包含用于起始擦除验证电压的擦除验证电压偏移。举例来说，对于TLC，擦除验证电压可以是0.8V；因此，起始擦除验证电压可具有3.0V、2.5V、2.0V和1.5V的选项。作为另一实例，对于SLC，起始擦除验证电压可具有3.8V、3.3V、2.8V和2.3V的选项。另外，另一参数可使得能够选择在擦除尾部检测中用于擦除验证电压扫描中的步长(例如，0.5V，0.4V，0.2V，0.1V等)。在一些实施例中，可与擦除验证(例如，BSPF_EV_MLC)共享用于擦除尾部检测的位忽略。
出于示出和描述的目的，已呈现本发明的前述详细描述。其并不意图是穷尽性的或将本发明限制于所公开精确形式。鉴于以上教示，许多修改和变化都是可能的。选择所描述的实施例以便最好地解释本发明的原理和其实际应用，由此使得所属领域的其它技术人员能够在各种实施例中并且以适于所预期的特定用途的各种修改最好地利用本发明。本发明的范围意图由所附权利要求书限定。

Claims (20)

1.一种在非易失性存储装置上执行擦除操作的方法，其包括：
在所述擦除操作的多个擦除循环中的第一擦除循环中将第一擦除电压脉冲施加到一组非易失性存储元件；
在施加所述第一擦除电压脉冲之后确定所述一组非易失性存储元件的阈值电压分布的上尾部；
基于所述一组非易失性存储元件的所述阈值电压分布的所述上尾部来确定第二擦除电压脉冲；及
在所述多个擦除循环中的第二擦除循环中，将所述第二擦除电压脉冲施加到所述一组非易失性存储元件。
2.根据权利要求1所述的方法，其中确定所述第二擦除电压脉冲进一步包含基于擦除斜率来确定所述第二擦除电压脉冲。
3.根据权利要求1所述的方法，其中确定所述第二擦除电压脉冲进一步包含基于擦除验证电平来确定所述第二擦除电压脉冲。
4.根据权利要求1所述的方法，其中：
确定所述一组非易失性存储元件的所述阈值电压分布的所述上尾部包含：
将第一电压施加到所述一组非易失性存储元件的一个或多个字线；
确定所述一组非易失性存储元件中的存储逻辑值的非易失性存储元件的数目；及
基于非易失性存储元件的所述数目来确定所述阈值分布上的参考点；且
确定所述第二擦除电压脉冲包含：
基于所述阈值分布上的所述参考点来确定所述第二擦除电压脉冲。
5.根据权利要求4所述的方法，所述方法进一步包括：
确定所述一组非易失性存储元件中的存储所述逻辑值的非易失性存储元件的所述数目是否小于阈值量；及
基于确定非易失性存储元件的所述数目小于所述阈值量来将第二电压施加到所述一组非易失性存储元件的所述一个或多个字线，其中所述第二电压小于所述第一电压。
6.根据权利要求5所述的方法，所述方法进一步包括：
基于确定非易失性存储元件的所述数目大于或等于所述阈值量来基于所述阈值分布上的所述参考点来计算所述第二擦除电压脉冲。
7.根据权利要求1所述的方法，所述方法进一步包括：
执行擦除验证操作以确定所述一组非易失性存储元件中的非易失性存储元件的阈值电压是否至少达到了擦除目标电平；及
在所述非易失性存储元件未通过所述擦除验证操作的情况下，在所述多个擦除循环中的第三擦除循环中将第三擦除电压脉冲施加到所述一组非易失性存储元件。
8.一种非易失性存储装置，其包括：
一组非易失性存储元件；及
一个或多个管理电路，其与所述一组非易失性存储元件通信且经配置以：
在擦除操作的多个擦除循环中的第一擦除循环中将第一擦除电压脉冲施加到一组非易失性存储元件；
在施加所述第一擦除电压脉冲之后确定所述一组非易失性存储元件的阈值电压分布的上尾部；
基于所述一组非易失性存储元件的所述阈值电压分布的所述上尾部来确定第二擦除电压脉冲；及
在所述多个擦除循环中的第二擦除循环中，将所述第二擦除电压脉冲施加到所述一组非易失性存储元件。
9.根据权利要求8所述的非易失性存储装置，其中所述一个或多个管理电路进一步被配置成基于擦除斜率来确定所述第二擦除电压脉冲。
10.根据权利要求8所述的非易失性存储装置，其中所述一个或多个管理电路进一步被配置成基于擦除验证电平来确定所述第二擦除电压脉冲。
11.根据权利要求8所述的非易失性存储装置，其中所述一个或多个管理电路进一步被配置成：
将第一电压施加到所述一组非易失性存储元件的一个或多个字线；
确定所述一组非易失性存储元件中的存储逻辑值的非易失性存储元件的数目；及
基于非易失性存储元件的所述数目来确定所述阈值分布上的参考点；及
基于所述阈值分布上的所述参考点来确定所述第二擦除电压脉冲。
12.根据权利要求11所述的非易失性存储装置，其中所述一个或多个管理电路进一步被配置成：
确定所述一组非易失性存储元件中的存储所述逻辑值的非易失性存储元件的所述数目是否小于阈值量；及
基于确定非易失性存储元件的所述数目小于所述阈值量来将第二电压施加到所述一组非易失性存储元件的所述一个或多个字线，其中所述第二电压小于所述第一电压。
13.根据权利要求12所述的非易失性存储装置，其中所述一个或多个管理电路进一步被配置成：
基于确定非易失性存储元件的所述数目大于或等于所述阈值量来基于所述阈值分布上的所述参考点来计算所述第二擦除电压脉冲。
14.根据权利要求8所述的非易失性存储装置，其中所述一个或多个管理电路进一步被配置成：
执行擦除验证操作以确定所述一组非易失性存储元件中的非易失性存储元件的阈值电压是否至少达到了擦除目标电平；及
在所述非易失性存储元件未通过所述擦除验证操作的情况下，在所述多个擦除循环中的第三擦除循环中将第三擦除电压脉冲施加到所述一组非易失性存储元件。
15.一种与存储器设备的一组非易失性存储元件通信的控制器，所述控制器被配置成：
在擦除操作的多个擦除循环中的第一擦除循环中将第一擦除电压脉冲施加到所述一组非易失性存储元件；
在施加所述第一擦除电压脉冲之后确定所述一组非易失性存储元件的阈值电压分布的上尾部；
基于所述一组非易失性存储元件的所述阈值电压分布的所述上尾部来确定第二擦除电压脉冲；及
在所述多个擦除循环中的第二擦除循环中，将所述第二擦除电压脉冲施加到所述一组非易失性存储元件。
16.根据权利要求15所述的控制器，其中所述控制器进一步被配置成基于擦除斜率来确定所述第二擦除电压脉冲。
17.根据权利要求15所述的控制器，其中所述控制器进一步被配置成基于擦除验证电平来确定所述第二擦除电压脉冲。
18.根据权利要求15所述的控制器，其中所述控制器进一步被配置成：
将第一电压施加到所述一组非易失性存储元件的一个或多个字线；
确定所述一组非易失性存储元件中的存储逻辑值的非易失性存储元件的数目；
基于非易失性存储元件的所述数目来确定所述阈值分布上的参考点；及
基于所述阈值分布上的所述参考点来确定所述第二擦除电压脉冲。
19.根据权利要求18所述的控制器，其中所述控制器进一步被配置成：
确定所述一组非易失性存储元件中的存储所述逻辑值的非易失性存储元件的所述数目是否小于阈值量；及
基于确定非易失性存储元件的所述数目小于所述阈值量来将第二电压施加到所述一组非易失性存储元件的所述一个或多个字线，其中所述第二电压小于所述第一电压。
20.根据权利要求19所述的控制器，其中所述控制器进一步被配置成：
基于确定非易失性存储元件的所述数目大于或等于所述阈值量来基于所述阈值分布上的所述参考点来计算所述第二擦除电压脉冲。
CN202110582713.3A 2021-01-19 2021-05-27 智能擦除方案 Pending CN114822651A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/152,435 US11355198B1 (en) 2021-01-19 2021-01-19 Smart erase scheme
US17/152,435 2021-01-19

Publications (1)

Publication Number Publication Date
CN114822651A true CN114822651A (zh) 2022-07-29

Family

ID=81852381

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110582713.3A Pending CN114822651A (zh) 2021-01-19 2021-05-27 智能擦除方案

Country Status (2)

Country Link
US (1) US11355198B1 (zh)
CN (1) CN114822651A (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7907449B2 (en) 2009-04-09 2011-03-15 Sandisk Corporation Two pass erase for non-volatile storage
US9214240B2 (en) 2013-03-04 2015-12-15 Sandisk Technologies Inc. Dynamic erase depth for improved endurance of non-volatile memory
US8891308B1 (en) 2013-09-11 2014-11-18 Sandisk Technologies Inc. Dynamic erase voltage step size selection for 3D non-volatile memory
US9224494B2 (en) 2014-01-10 2015-12-29 Sandisk Technologies Inc. Erase speed adjustment for endurance of non-volatile storage
US9449698B1 (en) * 2015-10-20 2016-09-20 Sandisk Technologies Llc Block and zone erase algorithm for memory
KR102606826B1 (ko) 2018-06-08 2023-11-27 삼성전자주식회사 비휘발성 메모리 장치 및 그 소거 방법

Also Published As

Publication number Publication date
US11355198B1 (en) 2022-06-07

Similar Documents

Publication Publication Date Title
US10014063B2 (en) Smart skip verify mode for programming a memory device
JP2018536959A (ja) メモリのワード線依存チャネルのプリチャージ
CN114694718A (zh) 用于双脉冲编程的系统和方法
CN115527588A (zh) 使用选择性跳过的验证脉冲进行存储器编程以用于性能改进
CN113424258B (zh) 用于对存储器装置进行编程的改进的验证方案
CN113870935A (zh) 使用栅极诱生漏极泄漏生成的空穴预充电方案
US11302409B2 (en) Programming techniques including an all string verify mode for single-level cells of a memory device
WO2023212117A1 (en) Time-tagging read levels of multiple wordlines for open block data retention
US11475958B2 (en) Negative bit line biasing during quick pass write programming
US11222694B1 (en) Reference current generator control scheme for sense amplifier in NAND design
CN114596887A (zh) 用于更大范围的操作温度产品的非线性温度补偿
CN113870934A (zh) 编程-验证技术之间的取决于循环的切换
US11972809B2 (en) Selective inhibit bitline voltage to cells with worse program disturb
KR102605892B1 (ko) 데이터 복원을 위한 이웃 예측
US11355198B1 (en) Smart erase scheme
US11398280B1 (en) Lockout mode for reverse order read operation
US11475967B1 (en) Modified verify in a memory device
US20240071525A1 (en) Plane level dedicated starting program voltage to reduce program time for multi-plane concurrent program operation
US11972801B2 (en) Program voltage dependent program source levels
US11798631B2 (en) Transfer latch tiers
US11437110B1 (en) Erase tail comparator scheme
US20240087650A1 (en) Sub-block status dependent device operation
US20240079068A1 (en) Dual-way sensing scheme for better neighboring word-line interference
US20230420042A1 (en) Memory device with unique read and/or programming parameters
CN118235111A (zh) 用于节省编程icc的混合预充电选择方案

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination