KR20030009074A - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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KR20030009074A
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Abstract

오기입을 확실하게 방지할 수 있도록 한 기입 모드를 갖는 불휘발성 반도체 기억 장치를 공급한다.
메모리 트랜지스터가 복수개 직렬 접속되고, 일단이 선택 게이트 트랜지스터 SG1을 통해 비트선 BL에, 타단이 선택 게이트 트랜지스터 SG2를 통해 공통 소스선 SL에 접속되어 NAND 셀이 구성된다. NAND 셀의 선택된 메모리 트랜지스터의 제어 게이트에 기입 전압 Vpgm을 인가하고, 그 양 옆의 비선택 메모리 트랜지스터의 제어 게이트에 Vss를 인가하여, 선택된 메모리 트랜지스터로 데이터 기입을 행한다. 이 기입 동작에 있어서, 비트선 BL 측으로부터 2번째의 메모리 트랜지스터가 선택되었을 때에, 비트선 BL 측으로부터 1번째의 비선택 메모리 트랜지스터의 제어 게이트에는 중간 전압 Vpass를 인가하고, 비트선 BL 측으로부터 3번째 이후의 비선택 메모리 트랜지스터의 제어 게이트에도 중간 전압 Vpass를 인가한다.

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 전기적으로 재기입이 가능한 불휘발성 반도체 기억 장치(EEPROM)에 관한 것으로, 특히 NAND형의 셀 어레이 구성을 이용하는 EEPROM에 관한 것이다.
종래부터, 고집적화가 가능한 EEPROM으로서, NAND형 플래시 EEPROM이 알려져 있다. NAND형 플래시 EEPROM 메모리 트랜지스터는 반도체 기판 위에 절연막을 통해 전하 축적층(부유 게이트)과 제어 게이트가 적층 형성된 스택 게이트 구조를 갖는다. 복수의 메모리 트랜지스터는, 인접하는 것 끼리 소스 혹은 드레인을 공유하는 형태로 직렬 접속되고, 그 양단에 선택 게이트 트랜지스터를 배치하여, NAND 셀 유닛이 구성된다.
메모리 트랜지스터는, 부유 게이트의 전하 축적 상태에 따라, 데이터를 불휘발로 기억한다. 구체적으로, 부유 게이트에 채널로부터 전자를 주입한 임계치 전압이 높은 상태를 예를 들면 데이터 "0", 부유 게이트의 전자를 채널로 방출시킨 임계치 전압이 낮은 상태를 데이터 "1"로 하여, 2치 데이터 기억을 행한다. 최근에는, 임계치 분포 제어를 보다 세분화함으로써, 4치 기억 등의 다치 기억 방식도 행해진다.
데이터 기입에 있어서는, 사전에 NAND 셀 블록 내를 일괄하여 데이터 소거한다. 이것은, 선택된 NAND 셀 블록의 전체 제어 게이트선(워드선)을 Vss로 하고, 셀 어레이의 p형 웰에 승압된 정전압 Vera(소거 전압)를 공급하고, 부유 게이트의전자를 채널로 방출시킴으로써 행해진다. 이에 따라, NAND 셀 블록의 데이터는 모두 "l" 상태(소거 상태)가 된다.
데이터 기입은, 상술한 일괄 데이터 소거 후에, 소스측으로부터 순서대로, 선택된 제어 게이트선을 따르는 복수의 메모리 트랜지스터(이것을 통상, 1 페이지라고 함)에 대하여 일괄하여 행해진다. 선택된 워드선에 승압된 플러스의 기입 전압 Vpgm을 공급하면, "0" 데이터인 경우에는 채널로부터 부유 게이트에 전자가 주입되고(소위 "0" 기입), "1" 데이터인 경우에는 전자 주입이 금지되고(소위 기입 금지 혹은 "1" 기입), 데이터 기입이 행해진다.
이상과 같은 제어 게이트선을 따르는 메모리 트랜지스터에서의 일괄 데이터 기입에 있어서, 데이터에 따라 메모리 트랜지스터의 채널 전위를 제어하는 것이 필요하다. 예를 들면, 데이터 "0"인 경우에는, 채널 전위를 낮게 유지하여, 제어 게이트에 기입 전압이 인가되었을 때에, 부유 게이트 하의 게이트 절연막에 큰 전계가 걸리도록 한다. "1" 데이터 기입(즉 기입 금지)의 경우에는 채널 전위를 승압하여 부유 게이트로 전자 주입을 금지한다.
상술한 데이터 기입시 채널 전위 제어의 방식으로는 여러가지 있으며, "1" 데이터 기입의 경우에 채널을 부유 상태로 하여, 제어 게이트로부터의 용량 결합에 의해 채널 전위를 승압하는 셀프 승압 방식이 종래부터 알려져 있다. 즉, 제어 게이트선에 기입 전압을 인가하기 전에, 비트선에 데이터 "0", "1"에 따라 Vss, Vdd를 공급하고, 비트선측의 선택 게이트 트랜지스터를 온, 소스측 선택 게이트 트랜지스터를 오프하여, "0" 데이터의 경우 NAND 셀의 채널에는 Vss를 전송한다. "1"데이터인 경우에는, NAND 셀의 채널을, 선택 게이트 트랜지스터의 게이트에 공급되는 전압(예를 들면 Vdd+α)으로부터 선택 게이트 트랜지스터의 임계치 전압분 저하한 전위까지 프리차지하여, 부유 상태로 한다.
이 후, 선택된 제어 게이트선에 기입 전압을 인가하면, "0" 데이터인 경우, 채널이 Vss의 저전위로 고정되어 있기 때문에, 부유 게이트하의 게이트 절연막에 큰 전계가 걸려, 부유 게이트에 전자가 터널 주입된다. "l" 데이터의 메모리 트랜지스터에 대해서는 부유의 채널이 제어 게이트에서의 용량 결합에 의해 전위 상승한다. 구체적으로는 선택된 제어 게이트선에 인가된 하나의 기입 전압(예를 들면 20V)과, 비선택된 제어 게이트선에 인가된 복수의 중간 전압(예를 들면 10V)에 의한 용량 결합으로 채널 전위가 6V 까지 상승하면, 채널과 선택된 제어 게이트 사이의 전위차는 14V가 되어, 기입이 금지된다.
셀프 승압 방식의 예로서, 예를 들면 NAND 셀 내의 선택된 메모리 트랜지스터보다 비트선측의 모든 메모리 트랜지스터의 채널을 일체적으로 승압시키는 특수한 방식도 제안되고 있다(특개평10-283788호 공보 참조). 이 경우, 선택된 메모리 트랜지스터의 소스측에 인접하는 메모리 트랜지스터는 제어 게이트에 Vss를 공급하여 채널을 컷 오프하며, 선택된 메모리 트랜지스터의 제어 게이트에 기입 전압을 인가하고, 그 밖의 메모리 트랜지스터의 제어 게이트에는 중간 전압을 인가한다.
이에 따라, 이미 기입이 종료된 소스측 메모리 트랜지스터의 채널은 선택된 메모리 트랜지스터로부터 분리된다. 그리고 선택된 메모리 트랜지스터에 기입하는 데이터가 "0"인 경우에는, 그 채널까지 Vss를 전송하여, 선택된 메모리 트랜지스터의 부유 게이트에 전자를 주입할 수 있다. 선택 메모리 트랜지스터로부터 비트선측의 메모리 트랜지스터에서는, 제어 게이트에 공급되는 전압이 중간 전압이기 때문에, 전자 주입은 일어나지 않는다. 또한 기입해야되는 데이터가 "1"인 경우에는, 그 채널을 비트선측의 다른 메모리 트랜지스터의 채널과 함께 일체로 제어 게이트에서의 용량 결합에 의해 승압시켜, 전자 주입을 금지할 수 있다.
최근 일반적으로 이용되는 셀프 승압 방식으로서는, 로컬 셀프 승압 방식(LSB : Loca1 Self-Boost)이 있다. 이것은, "1" 기입의 경우에, 선택된 메모리 트랜지스터의 양 옆의 메모리 트랜지스터를 오프로 하고, 선택된 메모리 트랜지스터의 채널부만을 다른 쪽과는 분리된 부유 상태로 하여 승압하는 것이다. 선택된 메모리 트랜지스터와 그 양 옆의 메모리 트랜지스터 이외의 메모리 트랜지스터의 제어 게이트에는 중간 전압이 인가된다.
이 경우도, "0" 기입의 비트선에서는, 비트선으로부터 선택된 메모리 셀의 채널까지 Vss가 전송된다. 그리고 선택된 제어 게이트에 기입 전압을 인가하면, 부유 게이트에 전자 주입이 이루어진다. "1" 기입 비트선인 경우에는, 선택된 메모리 트랜지스터의 양 옆의 메모리 트랜지스터의 채널이 오프되고, 선택된 메모리 트랜지스터의 채널부만이 제어 게이트에서의 용량 결합에 의해 승압되어, 전자 주입이 금지된다.
상술한 바와 같이, NAND형 플래시 EEPROM의 데이터 기억 방식으로서, 다치 방식도 이용된다. 이 방식은, 2치 방식에 비하여 동일 면적의 메모리 셀 어레이에서 2배의 데이터가 기록 가능하다는 장점이 있는 반면, 데이터 기록에 사용하는메모리 트랜지스터의 임계치 전압 범위가 넓어지기 때문에 필연적으로 기입 제어가 어려워진다는 단점이 있다. 예를 들면, "1" 기입의 메모리 트랜지스터의 채널 전위의 승압이 불충분하기 때문에, 부유 게이트에 전자가 잘못 주입되는, 오기입을 방지하는 것이 중요하며, 특히 LSB 방식은 다치 기억 방식을 채용하는 경우에 오기입을 방지할 수 있는 것으로서, 유망하다.
이상과 같이 LSB 방식으로는, "1" 데이터 기입의 경우에 주목하는 메모리 트랜지스터의 채널을, 그 양 옆의 메모리 트랜지스터를 오프하여 승압시키는 제어를 행한다. 이 때, 주목하는 메모리 트랜지스터의 양 옆의 메모리 트랜지스터를 완전하게 컷 오프할 수 있으면, 승압 영역은 주목하는 메모리 트랜지스터의 채널과 확산층에 한정되어, 좁은 영역을 기입 전위 Vpgm만으로 승압하면 되므로, 효율적으로 채널을 승압할 수 있는 가능성이 있다.
그러나 이 LSB 방식의 경우, 비트선 및 공통 소스선으로부터 2번째의 메모리 트랜지스터로의 "1" 기입에 있어서, 그 밖의 메모리 트랜지스터에서의 "1" 기입과는 다른 문제가 존재하여, 채널부의 승압이 불충분해질 가능성이 있다. 이 점을 구체적으로 도 12 및 도 13을 이용하여 설명한다.
도 12 및 도 13은, 각각 NAND 셀 내의 3번째의 메모리 트랜지스터가 선택된 경우와, 2번째의 메모리 트랜지스터가 선택된 경우의 "1" 기입 시의 전압 관계와 채널부 승압의 형태를 나타내고 있다. 도 12에 도시한 바와 같이, 제어 게이트선 CG2에 의해 3번째의 메모리 트랜지스터가 선택된 경우, 그 양 옆의 제어 게이트선CG1, CG3에는 Vss=0V가 공급되고, 그 외의 제어 게이트선 CG0, CG4, …에는 중간 전압 Vpass가 공급된다.
이 때, 중간 전압 Vpass를 예를 들면 10V로 하고, 용량 결합비를 50%이라고 하면, 제어 게이트선 CG0 바로 아래의 채널부는 약 5V까지 승압된다. 제어 게이트선 CG0 바로 아래의 채널부가, Vss가 공급된 2번째의 메모리 트랜지스터의 소스라고 하면, 이 메모리 트랜지스터의 게이트·소스사이 전압은 -5V가 되어, 소거 상태의 임계치가 -5V보다 높으면, 이 메모리 트랜지스터는 오프된다. 마찬가지로, 제어 게이트선 CG3에 의해 제어되는 4번째의 메모리 트랜지스터의 채널도 오프된다.
이에 따라, 기입 전압 Vpgm이 인가된 3번째의 메모리 트랜지스터의 채널부(사선으로 나타낸 바와 같이 소스, 드레인을 포함)는 부유 상태가 되어, 기입 전압 Vpgm에 의해 승압된다.
이와는 달리, 비트선으로부터 2번째의 메모리 트랜지스터가 선택된 경우에는 도 13에 도시된 바와 같다. 비트선측에 인접하는 제어 게이트선 CG0에는 Vss가 공급되고, 이 메모리 트랜지스터에서 소스가 되는, 선택 게이트 트랜지스터측의 확산층은, 선택 게이트선 SGD에 Vdd가 공급되고, Vdd-Vth(Vth는 선택 게이트 트랜지스터의 임계치 전압)가 된다. 예를 들면, Vdd=3V, Vth=1V라고 하면, 제어 게이트선 CG0의 메모리 트랜지스터의 게이트·소스간의 전압은 -2V이다. 소거 상태의 메모리 트랜지스터의 임계치 전압이 이 보다 낮다고 한다면, 제어 게이트선 CG0에 의해 Vss가 공급된 1번째 메모리 트랜지스터는 오프되지 않는다.
이와 같이 하면, 선택된 제어 게이트선 CG1에 공급된 기입 전압 Vpgm에 의해승압되는 채널부는, 제어 게이트선 CG0, CG1의 두 개의 메모리 트랜지스터의 채널부를 일체로 한 사선에 해당하는 범위가 된다. 즉, 도면으로 비교하면, 2배의 면적의 채널부를 기입 전압 Vpgm에 의해 승압해야한다. 그 결과, 승압 효율이 나빠져, 잘못하여 부유 게이트에 전자가 주입되는 오기입의 원인이 된다.
동일한 문제는, 공통 소스측의 2번째 메모리 트랜지스터를 선택한 경우에도 생긴다.
미세화 경향에 의해 메모리 트랜지스터의 게이트 길이는 서브 미크론 영역에 도달해 있어, 양호한 컷 오프 특성을 실제로 얻을 수 없는 상태가 계속된다. 또한, 프로세스에 있어서도 리소그래피 시에 NAND셀 양단의 메모리 트랜지스터의 게이트 길이가 가늘게 되는 등, 게이트 길이의 가공 변동도 컷 오프 특성을 악화시키는 한 요인이 된다. 따라서, 상기한 문제점은 앞으로 더욱 현저해질 것으로 예상된다.
본 발명은, 상기 사정을 고려하여 이루어진 것으로, 오기입을 확실하게 방지할 수 있는 기입 모드를 갖는 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명에 따른 EEPROM의 구성을 나타내는 도면.
도 2는 상기 EEPROM의 메모리 셀 어레이의 구성을 나타내는 도면.
도 3은 본 발명의 실시예에 따른 CG1 선택의 기입 동작 시의 전압 관계를 나타내는 도면.
도 4는 상기 실시예의 "1" 기입측의 채널 승압의 모습을 나타내는 도면.
도 5는 상기 실시예의 CG2 선택의 기입 동작 시의 전압 관계를 나타내는 도면.
도 6은 상기 실시예의 CG14 선택의 기입 동작 시의 전압 관계를 나타내는 도면.
도 7은 본 발명의 다른 실시예에 따른 CG2 선택의 기입 동작 시의 전압 관계를 나타내는 도면.
도 8은 본 발명의 각 실시예의 기입 동작의 타이밍 파형을 나타내는 도면.
도 9는 본 발명의 또 다른 실시예에 따른 기입 동작 시의 전압 관계를 나타내는 도면.
도 10은 상기 실시예의 구체적인 예에서의 기입 시의 전압 관계를 나타내는 도면.
도 11은 상기 실시예의 비트선측 1번째 및 2번째가 선택되었을 때의 기입 시의 전압 관계를 나타내는 도면.
도 12는 종래 방식에서의 CG2 선택 시의 채널 승압의 형태를 나타내는 도면.
도 13은 종래 방식에서의 CG1 선택 시의 채널 승압의 형태를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 어레이
2 : 감지 증폭기/데이터 래치 회로
3 : 컬럼 게이트
4 : 로우 디코더/워드선 구동 회로
5 : 컬럼 디코더
6 : 어드레스 래치
7 : 제어 회로
8 : 내부 전압 발생 회로
9 : I/O 버퍼
MC0∼MC15 : 메모리 트랜지스터
SG1, SG1 : 선택 게이트 트랜지스터
BL0∼BL4223 : 비트선
SL : 공통 소스선
CG0∼CG15 : 제어 게이트선
SGD, SGS : 선택 게이트선
본 발명은, 전하 축적층과 제어 게이트가 적층된 메모리 트랜지스터가 복수개 직렬 접속되고, 그 일단이 제1 선택 게이트 트랜지스터를 통해 비트선에, 타단이 제2 선택 게이트 트랜지스터를 통해 공통 소스선에 접속된 NAND 셀을 갖고, NAND 셀의 선택된 메모리 트랜지스터의 제어 게이트에 기입 전압을 인가하고, 그양 옆의 비선택 메모리 트랜지스터의 제어 게이트에 비트선에 공급되는 데이터에 따라 채널을 온, 오프하기 위한 기준 전압을 인가하고, 선택된 메모리 트랜지스터로 데이터 기입을 행하는 기입 모드를 갖는 불휘발성 반도체 기억 장치에 있어서, 상기 데이터 기입 모드에서, 비트선측으로부터 2번째의 메모리 트랜지스터가 선택되었을 때에, 이 제2번째의 메모리 트랜지스터의 제어 게이트에 기입 전압을 인가하고, 비트선측으로부터 3번째의 비선택 메모리 트랜지스터의 제어 게이트에 기준 전압을 인가하고, 비트선측으로부터 1번째의 비선택 메모리 트랜지스터의 제어 게이트에는 상기 기입 전압보다 낮으며 상기 기준 전압보다 높은 제1 중간 전압을 인가하고, 남은 비선택 메모리 트랜지스터 중 적어도 하나의 제어 게이트에 상기 기입 전압보다 낮으며 상기 기준 전압보다 높은 제2 중간 전압을 인가하도록 하는 것을 특징으로 한다.
본 발명에 따르면, LSB 방식에 의한 데이터 기입 시에, 비트선측으로부터 2번째의 메모리 트랜지스터가 선택된 경우에는, 1번째의 비선택 메모리 트랜지스터의 제어 게이트에 중간 전압을 인가하고, 선택 메모리 트랜지스터의 채널과 함께 채널부를 일체로 승압시키도록 한다. 이에 따라, 오기입이 없는 확실한 데이터 기입이 가능해진다.
이 경우, 비트선측으로부터 3번째 이후의 비선택 메모리 트랜지스터에는 적어도 하나의 제어 게이트에 제2 중간 전압을 인가할 수 있다.
또한, 공통 소스선측으로부터 2번째의 메모리 트랜지스터가 선택되었을 때에도 마찬가지로, 이 제2번째의 메모리 트랜지스터의 제어 게이트에 기입 전압을 인가하고, 공통 소스선측으로부터 3번째의 비선택 메모리 트랜지스터의 제어 게이트에 기준 전압을 인가하고, 공통 소스선측으로부터 1번째의 비선택 메모리 트랜지스터의 제어 게이트에는 제1 중간 전압을 인가하고, 남은 비선택 메모리 트랜지스터 중 적어도 하나의 제어 게이트에 제2 중간 전압을 인가하도록 하면, 공통 소스선측으로부터 2번째의 메모리 트랜지스터가 선택되었을 때의 오기입이 확실하게 방지된다.
이 경우도, 공통 소스선측으로부터 3번째 이후의 비선택 메모리 트랜지스터에는 적어도 하나의 제어 게이트에 제2 중간 전압을 인가할 수 있다.
본 발명에서, 제2 중간 전압은, 제1 중간 전압과 같은 값으로 설정해도 되며, 다른 값으로 설정해도 된다.
본 발명에서 구체적으로는, 각각 다른 비트선에 접속되는 행 방향으로 나열되는 복수의 NAND 셀이 하나의 NAND 셀 블록을 구성한다. 이 때 제1 선택 게이트 트랜지스터의 게이트가 제1 선택 게이트선에 공통 접속되고, 제2 선택 게이트 트랜지스터의 게이트가 제2 선택 게이트선에 공통 접속되고, 각각 대응하는 메모리 트랜지스터의 제어 게이트가 제어 게이트선에 공통 접속된다. 그리고 기입 모드에서는, 각 비트선에 공급된 데이터에 따라 각 NAND 셀의 채널을 프리차지한 후, 선택된 제어 게이트선을 따른 복수의 메모리 트랜지스터로 일괄 기입을 행함으로써, (a) 비트선측으로부터 2번째의 제어 게이트선이 선택되었을 때에는, 이 제2번째 제어 게이트선에 상기 기입 전압을 인가하고, 비트선으로부터 3번째의 제어 게이트선에 상기 기준 전압을 인가하고, 비트선측으로부터 1번째의 제어 게이트선에는 상기제1 중간 전압을 인가하고, 남은 제어 게이트선 중 적어도 하나에 상기 제2 중간 전압을 인가하여 기입을 행하며, 또한 (b) 공통 소스선측으로부터 2번째의 제어 게이트선이 선택되었을 때에는 이 제2번째 제어 게이트선에 상기 기입 전압을 인가하고, 공통 소스선으로부터 3번째의 제어 게이트선에 상기 기준 전압을 인가하고, 공통 소스선측으로부터 1번째의 제어 게이트선에는 상기 제1 중간 전압을 인가하고, 남은 제어 게이트선 중 적어도 하나에 상기 제2 중간 전압을 인가하여 기입을 행한다.
또한 통상은, 기입 모드에 앞서, NAND 셀 블록 내의 모든 메모리 셀을 일괄하여, 임계치 전압이 낮은 제1 데이터 상태로 설정하는 소거 모드를 갖는다. 그리고, 기입 모드에서는 일괄 소거된 각 NAND 셀의 채널에 상기 비트선으로부터 기입해야되는 제1 및 제2 데이터에 따라 프리차지를 행하고, 제1 데이터가 공급된 NAND 셀에서는, 선택된 제어 게이트선을 따르는 메모리 트랜지스터의 채널을 부유 상태로 하여 기입 전압이 인가되었을 때에 제어 게이트에서의 용량 결합에 의해 채널을 승압시켜 전하 축적층으로의 전하 주입을 금지하고, 제2 데이터가 공급된 NAND 셀에서는, 선택된 제어 게이트선을 따르는 메모리 트랜지스터의 채널을 저전압으로 유지하여 터널 전류에 의해 전하 축적층에 전하를 주입한다.
본 발명은 또, 전하 축적층과 제어 게이트가 적층된 메모리 트랜지스터가 복수개 직렬 접속되고, 일단이 제1 선택 게이트 트랜지스터를 통해 비트선에, 타단이 제2 선택 게이트 트랜지스터를 통해 공통 소스선에 접속되는 NAND 셀을 갖는 불휘발성 반도체 기억 장치에 있어서, 다음과 같은 기입 모드를 갖는 것을 특징으로 한다. 즉, NAND 셀의 비트선으로부터 K 번째의 선택된 메모리 트랜지스터의 제어 게이트에 기입 전압을 인가하고, 그 선택된 메모리 트랜지스터와 이것에 인접하는 적어도 하나의 비선택 메모리 트랜지스터를 양측으로부터 사이에 두도록 비트선으로부터 K-m 번째 및 비트선으로부터 K+n 번째(단, m, n은 양수로서 적어도 한쪽이 2 이상)인 두 개의 비선택 메모리 트랜지스터의 제어 게이트에 비트선으로 공급되는 데이터에 따라 채널을 온, 오프하는 기준 전압을 인가하고, 상기 두개의 비선택 메모리 트랜지스터에 끼워진 범위 내의 비선택 메모리 트랜지스터의 제어 게이트에 상기 기입 전압보다 낮으며 상기 기준 전압보다 높은 제1 중간 전압을 인가하고, K-m 번째으로부터 비트선측 및 K+n 번째로부터 공통 소스선측에 있는 적어도 하나씩의 비선택 메모리 트랜지스터의 제어 게이트에 상기 기입 전압보다 낮고 또한 상기 기준 전압보다 높은 제2 중간 전압을 인가하여, 선택된 메모리 트랜지스터로 데이터 기입을 행한다.
본 발명에 따르면, "l" 데이터 기입인 경우의 채널 승압 방식으로서, 종래의 LSB 방식을 변형하여, NAND 셀 내의 두개 이상의 메모리 트랜지스터의 채널을 일괄하여 승압한다. 이 경우, 기입 전압이 공급되는 선택 메모리 트랜지스터의 인접 메모리 트랜지스터에는 중간 전압을 공급한다. 이와 같은 채널 승압 방식으로, 인접 셀 사이의 용량 커플링의 악영향을 저감시킬 수 있다. 즉, 기입 전압이 공급된 메모리 트랜지스터의 인접 메모리 트랜지스터의 제어 게이트에 기준 전압을 공급하는 통상의 LSB 방식으로는 선택 메모리 트랜지스터의 부유 게이트의 전위가, 인접하는 기준 전압이 공급된 제어 게이트에서의 용량 커플링에 의해 전위 상승이 불충분해지고, "0" 기입 셀에서는 기입 속도가 늦어진다. 이 경우, "0" 기입 속도를 충분히 빠르게 하기 위해서는 보다 높은 기입 전압을 인가해야하지만, 그렇게 하면 주변 회로 면적의 증가와 비용 상승을 초래한다.
이에 대하여 본 발명과 같이, 선택 메모리 트랜지스터에 인접하는 메모리 트랜지스터의 제어 게이트에 기준 전압보다 높은 중간 전압을 공급하면, 선택 메모리 트랜지스터의 부유 게이트의 전위 상승이 커져, 기입 전압을 그만큼 높이지 않고, "0" 기입 셀에서의 기입 속도도 빠르게 된다.
또 하나의 효과로서, 0V 등의 기준 전압이 공급된 비선택 제어 게이트 전위의 부유가 억제되는 효과를 들 수 있다. 즉, 다수의 제어 게이트는 긴 제어 게이트선에 공통 접속되므로, 그 일단을 0V로 고정해도, 실제로는 구동단으로부터 떨어진 위치에서는, 인접 제어 게이트선으로부터의 용량 커플링에 의해 전위가 부유하다는 현상이 나타난다. 인접 제어 게이트선이 높은 기입 전압이면, 0V가 공급된 제어 게이트선의 전위의 부유는 크다. 이것에 비하여, 기입 전압이 공급된 제어 게이트선에 인접하는 제어 게이트선에는 중간 전압을 공급하고, 또한 그에 이웃하는 제어 게이트선에 기준 전압을 공급하도록 하면, 기준 전압이 공급된 제어 게이트선의 인접 제어 게이트선으로부터의 용량 커플링에 의한 전위 부유를 억제할 수 있게 된다.
본 발명에 있어서, K=2일 때에는, 선택된 메모리 트랜지스터보다 비트선측의 메모리 트랜지스터의 제어 게이트에는 제 l 또는 제2 중간 전압을 인가하는 것이 바람직하다. 마찬가지로, K가 공통 소스선으로부터 2번째일 때, 선택된 메모리 트랜지스터보다 공통 소스선측의 메모리 트랜지스터의 제어 게이트에는 제1또는 제2 중간 전압을 인가하는 것이 바람직하다.
K-m 번째로부터 비트선측, 및 K+n 번째로부터 공통 소스선측에 비선택 메모리 트랜지스터의 제어 게이트에는, 모두에 대하여 제2 중간 전압을 인가하도록 해도 된다.
제1 중간 전압은 제2 중간 전압과 동일하게 설정해도 되며, 다른 값으로 설정해도 된다.
본 발명의 경우도 구체적으로는, 각각 다른 비트선에 접속되는 행 방향으로 나열되는 복수의 NAND 셀은 NAND 셀 블록을 구성하고, 제1 선택 게이트 트랜지스터의 게이트는 제1 선택 게이트선에 공통 접속되며, 제2 선택 게이트 트랜지스터의 게이트는 제2 선택 게이트선에 공통 접속되고, 각각 대응하는 메모리 트랜지스터의 제어 게이트는 제어 게이트선에 공통 접속된다. 그리고 기입 모드는, 각 비트선에 공급된 데이터에 따라 각 NAND 셀의 채널을 프리차지한 후, 선택된 제어 게이트선을 따르는 복수의 메모리 트랜지스터로 일괄 기입을 행함으로써, 비트선으로부터 K 번째의 제어 게이트선이 선택되었을 때에, 그 선택된 제어 게이트선과 이것에 인접하는 적어도 하나의 비선택의 제어 게이트선을 양측으로부터 끼우도록 비트선으로부터 K-m 번째 및 비트선으로부터 K+n 번째(단, m, n은 양수로서 적어도 한쪽이 2 이상)의 두개의 비선택 제어 게이트선에 기준 전압을 인가하고, 상기 두개의 비선택 제어 게이트선에 끼워진 범위 내의 비선택 제어 게이트선에 제1 중간 전압을 인가하고, K-m 번째로부터 비트선측 및 K+n 번째로부터 공통 소스선측에 있는 적어도하나씩의 비선택 제어 게이트선에 제2 중간 전압을 인가하여 행해진다.
<실시예>
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1은, 본 발명에 따른 NAND형 EEPROM의 구성을 나타낸다. 메모리 셀 어레이(1)는, 도 2에 도시한 바와 같이 복수(도면의 예에서는 16개)의 메모리 트랜지스터 MC(MC0∼MC15)가, 이들 소스, 드레인 확산층을 인접하는 것 끼리 공유하여 직렬 접속되는 NAND 셀 유닛으로 구성된다. 메모리 트랜지스터 MC는 부유 게이트와 제어 게이트가 적층되는 스택 게이트 구조의 MOSFET이다. NAND 셀의 일단은 선택 게이트 트랜지스터 SG1을 통해 비트선 BL에 접속되고, 타단은 마찬가지로 선택 게이트 트랜지스터 SG2를 통해 공통 소스선 SL에 접속된다.
행 방향으로 나열되는 메모리 트랜지스터 MC의 제어 게이트는 공통으로 제어 게이트선(워드선)CG(CG0∼CG15)에 접속된다. 선택 게이트 트랜지스터 SG1, SG2의 게이트도 마찬가지로 선택 게이트선 SGD, SGS로서, 행 방향으로 공통 접속된다.
한개의 제어 게이트선 CG에 접속되는 메모리 트랜지스터의 범위는, 일괄하여 데이터 기입을 행하는 범위로서, 1 페이지가 된다. 또한, 행 방향으로 나열되는 NAND 셀 유닛의 범위는 데이터 일괄 소거의 단위가 되는 NAND 셀 블록을 구성한다.
메모리 셀 어레이(1)의 비트선 BL은 판독되는 데이터를 감지하고, 기입해야하는 데이터를 래치하는 감지 증폭기/데이터 래치 회로(2)에 접속된다. 감지 증폭기/데이터 래치 회로(2)는 컬럼 디코더(5)에 의해 구동되는 컬럼 게이트(3)을 통해 I/O 버퍼(9)에 접속된다.
메모리 셀 어레이(1)의 제어 게이트선의 선택 및 구동을 행하는 것은, 로우 디코더/워드선 구동 회로(4)이다. 외부 어드레스는, 어드레스 래치(6)에 유지되며, 컬럼 디코더(5) 및 로우 디코더/워드선 구동 회로(4)에 공급된다. 내부 전압 발생 회로(8)는, 기입 시에 선택된 제어 게이트선에 공급되는 기입 전압 Vpgm, 데이터 소거 시에 웰에 공급되는 소거 전압 Vera, 이들보다 낮지만 전원 전압 Vdd보다는 높은 중간 전압 Vpass 등을 발생하는 승압 회로이다. 제어 회로(7)는 커맨드에 기초하여, 데이터 기입과 그 후의 검증 판독 동작 및, 데이터 소거와 그 후의 검증 판독 등을 제어한다.
이 실시예에서, "1" 데이터 기입 시의 채널 승압에는 LSB 방식을 이용하는 것이 기본이다. 단, 비트선 BL로부터 2번째의 메모리 트랜지스터를 선택한 경우, 및 공통 소스선 SL로부터 2번째의 메모리 트랜지스터를 선택한 경우에 한하여, 다른 메모리 트랜지스터를 선택한 경우와는 다른 채널 승압 제어를 행한다. 그 구체적인 실시예를 이하에 설명한다.
[실시예1]
도 3은, 비트선 BL로부터 2번째의 메모리 트랜지스터를 선택하는 데이터 기입 시의 NAND 셀의 전위 관계를, 2개의 비트선 BL0, BL1에 대하여 나타낸다. 여기서, 비트선 BL0, BL1에는 각각 "0", "1" 데이터가 공급되는 경우를 나타내고 있다.
데이터 기입에 앞서, NAND 셀 블록의 데이터는 일괄 소거되고, 블록 내의 전체 메모리 트랜지스터는, 임계치 전압이 낮은(예를 들면, 마이너스 임계치 전압) 전체 "1" 상태로 된다. 그 후, 감지 증폭기/데이터 래치 회로(2)로부터 비트선 BL에 기입 데이터가 공급되고, 공통 소스선 SL측의 페이지로부터 순서대로 데이터 기입이 행해진다. 도 3에서는, 제어 게이트선 CG1이 선택된 경우를 나타내며, 이 때 기입 전압 인가에 앞서, 비트선 BL0, BL1에 각각 Vss=0V, Vdd로부터 승압된 전위 Vpre가 공급되며, 비트선측의 선택 게이트선 SGD를 Vdd+α, 공통 소스선 SL 측의 선택 게이트선 SGS를 Vss로 함으로써, 비트선 BL0, BL1측의 NAND 셀의 채널이 각각 저레벨과, 고레벨로 프리차지된다.
이에 따라, "0" 데이터가 공급된 비트선 BL0측의 NAND 셀의 채널은, Vss의 저레벨로 설정되며, "1" 데이터가 공급된 비트선 BL1 측의 NAND 셀의 채널은 Vdd 혹은 그 이상으로 프리차지된다. 이에 따라 비트선 BL1측에서는 선택 게이트 트랜지스터 SG11이 오프되고, NAND 셀의 채널은 고레벨의 부유 상태로 된다.
이와 같은 채널 프리차지를 행한 후에, 도 3에 도시한 바와 같이 선택된 2번째의 제어 게이트선 CG1에는 기입 전압 Vpgm(예를 들면, 20V)이 공급된다. 이 때, 비트선으로부터 3번째 제어 게이트선 CG2에는 Vss를 공급하는데 비하여, 비트선 BL 측에 인접하는 제어 게이트선 CG0에는 기입 전압 Vpgm보다 낮은 중간 전압 Vpass(예를 들면, 10V))를 공급하는 것이 통상의 LSB 방식과는 다르다. 3번째 이후의 제어 게이트선 CG3, CG4, …, CG15에는 모두 중간 전압 Vpass가 공급된다.
제어 게이트선 CG3, CG4, …, CG15에 중간 전압 Vpass를 공급하는 것은, "l" 데이터가 공급된 비트선 BL1측에서, 선택 메모리 트랜지스터 MC11에 인접하는 비선택 메모리 트랜지스터 MC21의 채널을 확실하게 컷 오프하도록, 제어 게이트에서의 용량 결합에 의한 기판 바이어스를 공급하기 위해서이다. 따라서, 이들 모두에 중간 전압 Vpass를 공급하는 것은 반드시 필요한 것은 아니고, 적어도 하나에 중간 전압 Vpass를 공급하고, 나머지는 Vss로 해도 상관없다.
이와 같은 기입 조건으로 하면, "0" 데이터가 공급된 비트선 BL0측의 NAND 셀에서는, 적어도 비트선 BL로부터 선택된 메모리 트랜지스터 MC10까지의 채널이 저전위 상태에서 도통하며, 선택된 메모리 트랜지스터 MC10에서는 부유 게이트하의 게이트 절연막에 큰 전계가 걸려, 채널로부터 부유 게이트로 전자가 주입된다. 즉, "0" 기입이 행해진다. 메모리 트랜지스터 MC20은 데이터에 따라 온 EH는 오프 상태가 되지만, 어떤 경우에도 기입이 일어나지 않는다. 또한 이것으로부터 소스선측의 메모리 트랜지스터 MC30∼MC150에도 큰 전계는 걸리지 않고, 기입은 생기지 않는다.
"1" 데이터가 공급된 비트선 BL1측의 NAND 셀의 선택된 메모리 트랜지스터 MC11에서는 부유 채널부가 용량 결합에 의해 승압되어, 부유 게이트로의 전자 주입이 저지되며, "1" 데이터가 유지된다. 이 때의 NAND 셀에서의 채널 승압의 형태를, 종래의 도 13과 대응시켜, 도 4에 나타낸다. 상술한 바와 같이, 비트선 BL로부터 2번째의 메모리 트랜지스터 MC11이 선택되었을 때, 비트선측의 1번째의 메모리 트랜지스터 MC01은 제어 게이트에 Vss를 공급해도 오프되지 않을 가능성이 있다. 따라서, 도 13의 경우와 마찬가지로, 메모리 트랜지스터 MC11, MC01의 2개의 채널부가 연속하여 부유 상태가 되며, 이것을 일체로 승압해야한다.
이 실시예의 경우, 메모리 트랜지스터 MC11에는 기입 전압 Vpgm을 인가하고, 그 비트선측에 인접하는 메모리 트랜지스터 MC01에는 중간 전압 Vpass를 인가하기때문에, 사선으로 나타내는 승압 영역을 종래부터 높은 전위까지 승압시킬 수 있다. 이에 따라, 선택 메모리 트랜지스터 MC11에서의 전자 주입을 확실하게 금지할 수 있다. 선택 제어 게이트선 CG2의 소스선측의 인접 제어 게이트선 CG2를 따른 메모리 트랜지스터 MC21은, 이미 기입이 이루어지고 있지만, 그 소스측에 인접하는 제어 게이트선 CG3에 중간 전압 Vpass가 공급되기 때문에, 이것이 Vss의 인가에 의해 오프되는 것은 종래와 마찬가지이다.
비트선 BL로부터 2번째의 제어 게이트선 CG1이 선택되었을 때에, 1번째의 제어 게이트선 CG0에 중간 전압 Vpass를 공급함으로써, 인접 커플링 효과가 저감되는 효과도 있다. 즉, 선택 제어 게이트선 CG1에 기입 전압 Vpgm을 공급하고, 그 비트선측의 인접 제어 게이트선 CG0에 Vss를 공급한 경우에는, 제어 게이트선 CG1에 따른 메모리 트랜지스터의 부유 게이트는, Vss가 인가된 제어 게이트선 CG0에서의 용량 커플링에 의해 "0" 기입에 충분한 높은 전위가 될 수 없으며, "0" 기입 셀에서의 기입 속도가 늦어진다. 이것에 대하여 제어 게이트선 CG0에 중간 전압 Vpass를 공급하면, 선택된 제어 게이트선 CG1의 메모리 트랜지스터의 부유 게이트의 전위는 높게 되어, 충분한 "0" 기입 속도를 얻을 수 있다.
참고로, 비트선 BL로부터 3번째의 메모리 트랜지스터가 선택된 경우의 기입 조건을, 도 3에 대응시켜, 도 5에 나타낸다. 이 경우에는 통상대로, 선택된 제어 게이트선 CG2에 기입 전압 Vpgm을 공급하고, 그 양 옆의 제어 게이트선 CG1, CG3에는 Vss를 공급한다. 이에 따라, "1" 데이터가 공급된 비트선 BL1측의 NAND 셀에서는 선택 메모리 트랜지스터 MC21의 채널부만이 다른 것으로부터 분리되어 부유 상태가 되며(도 12 참조), 기입 전압 Vpgm의 용량 결합에 의해 승압된다.
도 6은, 공통 소스선 SL에서 2번째의 메모리 트랜지스터가 선택된 경우의 기입 동작 조건을, 도 3과 대응시켜 나타내고 있다. 이 때 선택된 제어 게이트선 CG14에 기입 전압 Vpgm이, 그 비트선 BL 측에 인접하는, 공통 소스선 SL로부터 3번째의 제어 게이트선 CG13에 Vss가 공급되며, 공통 소스선 SL 측에 인접하는, 공통 소스선 SL로부터 1번째의 제어 게이트선 CG15에는 중간 전압 Vpass가 공급된다. 남은 제어 게이트선에는, 모두 중간 전압 Vpass이 공급된다.
이 경우, 제어 게이트선 CG15을 따른 메모리 트랜지스터에는 이미 데이터가 기입되어 있다. 그러나, "1" 데이터 기입의 비트선 BL1측의 NAND 셀에 대하여, 메모리 트랜지스터 MC151에 이미 쓰여진 데이터가 "1"인 경우에는, 그 제어 게이트에 Vss를 공급해도 오프되지 않을 가능성이 있는 것은, 비트선 BL 측의 2번째의 메모리 트랜지스터 MC11을 선택했을 때의 1번째의 메모리 트랜지스터 MC01과 마찬가지이다.
그래서, 공통 소스선 SL 측의 1번째의 제어 게이트선 CG15에는 Vss가 아니고, 중간 전압 Vpass를 공급한다. 3번째의 제어 게이트선 CGl3에는, Vss를 공급함으로써, 메모리 트랜지스터 MC131은 오프된다. 이에 따라, 선택된 2번째의 메모리 트랜지스터 MC141과 1번째의 메모리 트랜지스터 MC151의 채널부를 일체로 부유 상태로서 승압할 수 있다.
도 6에서, Vss가 공급된 제어 게이트선 CG13으로부터 비트선측에 있는 비선택 제어 게이트선은 전부 중간 전압 Vpass로 했지만, 이것은 "1" 데이터측의 비선택 메모리 트랜지스터 MC131의 컷 오프를 확실하게 하기 위한 기판 바이어스용이다. 따라서, 모두에 중간 전압 Vpass를 공급하지 않아도 상관없으며, 적어도 하나에 중간 전압 Vpass를 공급하면 된다.
LSB 방식에 있어서, 비트선 BL 측으로부터 1번째의 제어 게이트선이 선택된 경우에는, 양측에 메모리 트랜지스터는 없고, 한쪽은 선택 게이트 트랜지스터 SG1이 된다. "1" 기입의 비트선 BL1측의 선택 게이트 트랜지스터 SG11은, Vdd가 공급되어 NAND 셀 프리차지에 의해 오프되므로, 주목하는 메모리 트랜지스터 MC01의 채널만을 부유 상태에서 승압하게 된다. 공통 소스선 SL로부터 1번째의 제어 게이트선이 선택된 경우에도 마찬가지로, 선택 게이트 트랜지스터 SG21은 오프이고, 주목하는 메모리 트랜지스터 MC151의 채널만을 부유 상태에서 승압하게 된다.
[실시예2]
상기 실시예에서는 하나의 중간 전압 Vpass를 이용했지만, 예를 들면 도 3의 예에서는 비트선측으로부터 2번째의 제어 게이트선 CG1이 선택되었을 때에 1번째의 제어 게이트선 CG0에 공급하는 중간 전압 Vpass는, "1" 데이터 기입측의 두개의 메모리 트랜지스터 MC01, MC11의 채널 영역을 일체로 승압하기 위한 보조적 전압이다. 이러한 의미로, 구체적인 전압치로서는, 예를 들면 전원 전압 Vdd로 충분한 경우도 있으며, 그 이상의 적당한 값을 선택할 수 있다. 단, "0" 기입의 비트선 BL0측의 비선택인 메모리 트랜지스터 MC00에서 "0" 기입이 일어나지 않도록 하는 것이 필요하며, 따라서 기입 전압 Vpgm보다는 낮은 것이 필요하다.
한편, 도 3의 예에서, 이미 기입이 행해진 범위의 제어 게이트선 CG3∼CG15에 공급하는 중간 전압 Vpass는, 제어 게이트선 CG0에 공급하는 것과는 취지가 다르며, 컷 오프시켜야하는 메모리 트랜지스터 MC20, MC21에 적당한 백 바이어스를 공급하기 위해서이다. 이상과 같이 중간 전압의 취지가 다르기 때문에, 도 3에서 제어 게이트선 CG3∼CG15에 공급하는 중간 전압 Vpass와, 제어 게이트선 CG0에 공급하는 중간 전압 Vpass를 다르게 할 수도 있다.
이와 같은 기입 시의 전압 관계를, 도 3에 대응시켜 도 7에 나타낸다. 제어 게이트선 CG0에 공급하는 중간 전압을 Vpass1로 하고, 제어 게이트선 CG3∼CG15에 공급하는 중간 전압을 Vpass2로 한다. 제어 게이트선 CG2을 따르는, 선택 메모리 트랜지스터에 인접하는 비선택 메모리 트랜지스터 MC20, MC21을 확실하게 컷 오프시키기 위해서는, Vpass2는 높은 것이 좋으며, 이와 같은 관점에서는 예를 들면 Vpass2>Vpass1로 설정할 수 있다.
또한, 선택 메모리 트랜지스터 MC10, MC11의 채널 승압을 확실하게 하고 또한, 비트선측의 미기입의 메모리 트랜지스터의 스트레스를 완화하기 위해서는, 채널 승압의 보조로서 이용되는 중간 전압 Vpass1이 높은 것이 바람직하다. 이 관점을 중시하면 예를 들면, Vpass1>Vpass2로 설정할 수 있다.
여기까지의 실시예에서의 기입 모드의 동작 타이밍을, 도 3의 실시예를 예로 들어 나타내면, 도 8과 같다. 기입 사이클이 개시되는 시각 t0에서, 비트선측 선택 게이트 SGD에는 Vdd+α를, 공통 소스선측 선택 게이트 SGS에는 Vss를 공급하며, 선택된 제어 게이트선 CG1과 이것에 비트선측에 인접하는 제어 게이트선 CG0에는 Vdd, 공통 소스선측에 인접하는 제어 게이트선 CG2에는 Vss, 그 외의 제어 게이트선 CG3∼CG15에는 Vdd가 공급된다.
비트선 BL에는 데이터에 따라서 Vss ("0" 데이터인 경우), Vpre ("l" 데이터인 경우)가 공급되며, 이 비트선 데이터에 의해 선택된 메모리 트랜지스터의 채널까지 데이터에 따른 전위가 전송된다. "l" 데이터가 공급된 비트선에서는, 그 후 선택 게이트선 SGD를 Vdd로 복귀함으로써, Vdd 정도로 프리차지된 채널이 부유 상태로된다.
그 후 시각 t1에서 기입 펄스 전압의 인가가 행해진다. 즉, 선택된 제어 게이트선 CG1은, Vdd로부터 기입 전압 Vpgm까지 승압되고, 비트선측에 인접하는 제어 게이트선 CG0은 Vdd로부터 중간 전압 Vpass까지 승압되고, 공통 소스선측에 인접하는 제어 게이트선 CG2는 Vss 상태로 유지되며, 그 외의 제어 게이트선 CG3∼CG15는 Vdd로부터 중간 전압 Vpass까지 승압된다. 이에 따라, 상술한 바와 같이 선택 메모리 트랜지스터에서는 데이터에 따라 전자 주입이 생기거나, 혹은 전자 주입이 저지된다. 시각 t2에서 1회의 기입 동작이 종료한다.
도면에서는 생략했지만, 통상은 시각 t2 후, 기입 검증 판독이 행해지며, 기입 불충분한 메모리 트랜지스터가 있는 경우에는 재차 기입 동작이 반복된다. 이와 같이, 기입 동작과 검증 판독 동작을 반복함으로써, 기입 데이터를 소정의 임계치 전압 분포 내에 몰아넣는다.
[실시예3]
여기까지의 실시예는, "l" 데이터 기입 시, 선택된 메모리 트랜지스터의 인접 메모리 트랜지스터의 채널을 오프로 하는 종래의 LSB 방식을 기본으로 하여,NAND 셀의 비트선 및 공통 소스선으로부터 2번째의 메모리 트랜지스터가 선택되는 경우에 한하여, 기본적인 LSB 방식을 변형하는 것이었다.
이것에 비하여, 다음에는 기본이 되는 LSB 방식 그 자체를 변형한 실시예를 설명한다.
이 실시예의 기입 모드는, NAND 셀 내의 임의의 제어 게이트선이 선택되었을 때, 채널 승압을 행하기 위해 채널을 컷 오프하는 메모리 트랜지스터는, 선택 메모리 트랜지스터의 인접 메모리 트랜지스터가 아니라도 상관없으며, 선택 메모리 트랜지스터를 사이에 포함하는 임의의 두개의 메모리 트랜지스터라면 상관없다는 생각에 기초한다. 이 경우, 채널을 컷 오프하는 메모리 트랜지스터 사이에 선택 메모리 트랜지스터와 함께 끼워진 비선택 메모리 트랜지스터의 제어 게이트선에 중간 전압을 인가하여, 선택 메모리 트랜지스터에서의 채널 승압을 보조하면 된다.
이 실시예에 따르면, "1" 기입 시의 채널 승압은, 복수의 메모리 트랜지스터의 채널 영역을 일체로 하여 행해지게 된다. 그리고, 선택 메모리 트랜지스터의 제어 게이트에는 기입 전압이 공급되고, 이것과 일체로 채널을 승압하는 비선택 메모리 트랜지스터의 제어 게이트에는 중간 전압이 공급됨으로써, 기입 전압을 공급하는 선택 메모리 트랜지스터의 제어 게이트에 인접하는 비선택의 제어 게이트에 Vss를 공급하는 통상의 LSB 방식에 비교하여, 선택 메모리 트랜지스터에 인접하는 비선택 메모리 트랜지스터에 의한 용량 커플링 효과가 저감된다.
즉, 기입 전압 Vpgm이 공급되는 선택 제어 게이트에, Vss가 공급되는 비선택 제어 게이트가 인접한 경우에는, Vss가 공급된 인접하는 비선택 제어 게이트선으로부터의 용량 커플링에 의해, 선택된 메모리 트랜지스터의 부유 게이트의 전위 상승이 불충분해지며, "0" 기입 속도가 저하할 가능성이 있다. 이와는 달리, Vpgm의 양측에 중간 전압 Vpass를 끼움으로써, Vss, Vpass, Vpgm, Vpass, Vss라는 인가 전압으로 하면, 기입 전압 Vpgm이 종래와 동일해도, Vpgm이 인가된 선택 메모리 트랜지스터의 부유 게이트의 전위는 충분히 높아지며, "0" 기입 속도가 빠르게 된다.
또한, Vss가 인가된 비선택 제어 게이트선은, 기생 저항과 기생 용량 때문에 구동단으로부터 떨어진 부분은, 반드시 전위 고정되는 것은 않으며, 인접하는 제어 게이트선이 높은 전압 Vpgm이면, 그 용량 커플링에 의해 전위의 부유가 생긴다. 이에 비하여, Vss가 인가되는 제어 게이트선과 Vpgm이 인가되는 제어 게이트선사이에 Vpass가 인가되는 제어 게이트선이 배치되면, Vss가 인가되는 제어 게이트선의 전위의 부유가 억제된다.
도 9는, 이 실시예의 기입 동작 시의 하나의 NAND 셀에서의 전압 관계를 나타낸다. 여기서는 일반적으로, NAND 셀 내의 비트선 BL로부터 K 번째의 제어 게이트선 CG(K)가 선택된 경우를 나타낸다. 앞의 실시예에서 설명한 바와 같이, 기입 동작에 앞서 비트선 BL로부터, NAND 셀의 선택 메모리 트랜지스터의 채널까지 데이터 "0", "1"에 따라 Vss, Vdd가 프리차지된다. "l" 데이터인 경우에는, 프리차지에 의해 선택 게이트 트랜지스터 SG1은 오프 상태가 되며, NAND 셀의 채널은 부유 상태로 된다. 비트선측의 선택 게이트선 SGS는 앞의 실시예와 마찬가지로 Vss이다.
선택된 제어 게이트선 CG(K)에는 기입 전압 Vpgm이 공급되고, 이 선택 메모리 트랜지스터 외에 적어도 하나의 비선택 메모리 트랜지스터를 포함하도록 적당한 두 개의 제어 게이트선 CG(K-m)와 CG(K+n)에, Vss가 공급된다. 여기서, m, n은 양수이며, 적어도 한쪽은 2 이상이다.
Vss가 공급된 제어 게이트선 CG(K-m), CG(K+n)에 끼워져 있는 비선택 제어 게이트선에는 모두 중간 전압 Vpass1이 공급된다. 또한, 제어 게이트선 CG(K-m)로부터 비트선 BL 측의 비선택 제어 게이트선 및 제어 게이트선 CG(K+n)로부터 공통 소스선 SL 측에 있는 비선택 제어 게이트선에는 중간 전압 Vpass2가 공급된다.
도 9에서는, 제어 게이트선 CG(K-m)로부터 비트선 BL 측의 모든 비선택 제어 게이트선 및, 제어 게이트선 CG(K+n)로부터 공통 소스선 SL 측에 있는 모든 비선택 제어 게이트선에 중간 전압 Vpass2가 공급되지만, 각각 적어도 하나만 선택하여 중간 전압 Vpass2를 공급하도록 해도 되는 것은, 앞의 실시예의 경우와 마찬가지이다. 단, 비트선측 및 소스선측에서 각각 하나만 Vpass2를 공급하는 비선택 제어 게이트선을 선택한다고 하면, Vss를 공급하는 제어 게이트선 CG(K-m)의 비트선 BL 측에 인접하는 비선택 제어 게이트선 및, 제어 게이트선 CG(K+n)의 공통 소스선 SL 측에 인접하는 비선택 제어 게이트선으로 하는 것이 바람직하다.
도 9의 예는, m=2, n=3의 경우로서, 이 경우, "" 표시로 둘러싸인 선택 메모리 트랜지스터와 이것에 대하여 비트선측에 인접하는 하나의 비선택 메모리 트랜지스터와 공통 소스선측에 인접하는 두 개의 비선택 메모리 트랜지스터의 범위의 채널부를 일체로서 승압하게 된다. 이 때, 일체로서 승압하는 범위의 비선택 제어 게이트선에는 중간 전압 Vpass1을 공급하는 등, 채널부의 승압은 확실하게 행해진다. 또한, 채널의 컷 오프를 위해 Vss=0V가 공급되는 제어 게이트선 CG(K-m), CG(K+n)의 메모리 트랜지스터는 선택 메모리 트랜지스터의 바로 근방이 아닌, 그 사이에 중간 전압 Vpass1이 공급되는 비선택 제어 게이트선이 끼워지기 때문에, 선택 제어 게이트선 CG(K)에 공급되는 기입 전압에 의한 비선택 메모리 트랜지스터에 대한 인접 커플링 효과가 저감된다.
이 실시예의 보다 구체적인 양태를, 도 10의 (a), (b)에 예로 든다. 도 10의 (a)는, 선택 메모리 트랜지스터와 이것에 대하여 공통 소스측에 인접하는 하나의 비선택 메모리 트랜지스터를 일체로 승압하도록 한 예이다. 따라서, 선택 게이트선 CG(k)에 기입 전압 Vpgm, 이것에 인접하는 비선택 게이트선 CG(K+1)에 중간 전압 Vpass1을 공급하고, 이들을 끼우는 비선택 제어 게이트선 CG(K-1) 및 CG(K+2)에 Vss를 공급한다. 이에 따라, 두개의 메모리 트랜지스터 범위의 채널부를 일체로 승압하게 된다.
도 10의 (a)에서는, 선택 제어 게이트선과 이것에 인접하는 하나의 비선택 제어 게이트선의 범위를 승압하는 경우에, 공통 소스선 SL 측에 인접하는 비선택 제어 게이트선을 중간 전압 Vpass로 하고 있지만, 비트선 BL 측에 인접하는 비선택 제어 게이트선에 중간 전압 Vpass를 공급하도록 해도 된다. 중간 전압 Vpass를 인가함으로 인한 스트레스에 의한 오기입이라는 문제를 고려하면, 비트선 BL 측에 인접하는 비선택 제어 게이트선에 중간 전압 Vpass를 공급하는 방식이 바람직하다. 왜냐하면, 선택된 제어 게이트선으로부터 공통 소스선측은 이미 기입이 종료되어 있고, 임계치 변동은 피해야하지만, 비트선측은 이제부터 기입이 행해지기 때문에,Vpass 인가에 의한 임계치 변동은 그 정도로 문제가 되지 않기 때문이다.
도 10의 (b)는, 선택 메모리 트랜지스터와 이것을 끼우는 두 개의 비선택 메모리 트랜지스터를 일체로 승압하도록 한 예이다. 따라서, 선택 게이트선 CG(k)에 기입 전압 Vpgm, 이것에 인접하는 두 개의 비선택 게이트선 CG(K-1) 및 CG(K+1)에 중간 전압 Vpass1을 공급하고, 또한 이들 외측의 비선택 제어 게이트선 CG(K-2) 및 CG(K+2)에 Vss를 공급한다. 이에 따라, 3가지 메모리 트랜지스터의 범위의 채널부를 일체로 승압하게 된다.
이 실시예에서, 선택된 제어 게이트선이 비트선 BL로부터 1번째(K=1)의 경우 및 2번째(K=2)인 경우는, 비트선 BL 측에 비선택 제어 게이트선이 없어지거나, 적어지기 때문에, 예외적이다. 이들의 경우를, 도 11의 (a), (b)에 나타낸다.
도 11의 (a)는, 도 10의 (a) 또는 도 10의 (b)의 경우에서, K=1, 즉 1번째 제어 게이트선 CG(1)가 선택된 경우이다. 이 때, 비트선 BL 측은, 선택 게이트선 SGD에 Vdd가 공급되며, "1" 데이터일 때 컷 오프된다. 그리고, 선택된 제어 게이트선 CG(1)에 기입 전압 Vpgm이 공급되며, 그 공통 소스선 SL 측에 인접하는 비선택 제어 게이트선 CG(2)에 중간 전압 Vpass1이 공급되며, 또한 그에 인접하는 제어 게이트선 CG(3)에는 Vss가 공급된다. 비트선 BL 측에 Vss가 공급되는 비선택 제어 게이트선은 존재하지 않는다. 이에 따라, 두개의 메모리 트랜지스터의 범위의 채널부를 일체로 승압하게 된다.
도 11의 (b)는, 마찬가지로 K=2, 즉 2번째 제어 게이트선 CG(2)가 선택된 경우이다. 이 때도, 비트선 BL 측은, 선택 게이트선 SGD에 Vdd가 공급되어, "1" 데이터일 때 컷 오프된다. 그리고, 선택된 제어 게이트선 CG(2)에 기입 전압 Vpgm이 공급되고, 그 양 옆의 비선택 제어 게이트선 CG(1), CG(3)에 중간 전압 Vpass1이 공급되고, 또한 그 이웃한 제어 게이트선 CG(4)에는 Vss가 공급된다. 이 경우도, 비트선 BL 측에 Vss가 공급되는 비선택 제어 게이트선은 존재하지 않는다. 이러한 도 11의 (b)의 방식은, 비트선측의 2번째 제어 게이트선이 선택되었을 때에 1번째 제어 게이트선에 중간 전압을 인가하는 점에서, 앞의 실시예1과 마찬가지이다. 이에 따라, 3개의 메모리 트랜지스터의 범위의 채널부를 일체로 승압하게 된다.
도 11의 (a), (b)는 비트선 BL 측으로부터 1번째 및 2번째 메모리 트랜지스터가 선택된 경우이지만, 공통 소스선 SL 측으로부터 1번째 및 2번째 메모리 트랜지스터가 선택된 경우에도 상황은 동일하다. 공통 소스선 SL 측으로부터 1번째의 제어 게이트선이 선택된 경우에는, 공통 소스선 SL 측에는 오프 구동되는 선택 게이트선 SGS밖에 없다. 공통 소스선 SL 측으로부터 2번째 제어 게이트선이 선택된 경우에는, 공통 소스선 SL 측에는 비선택 제어 게이트선은 하나이며, 이것은 중간 전압 Vpass1로 하면 된다.
도 9에서, Vss가 공급된 제어 게이트선 사이에 있는 비선택 제어 게이트선에 공급하는 중간 전압을 Vpass1로 하고, Vss가 공급된 제어 게이트선의 외측의 비선택 제어 게이트선에 공급하는 중간 전압을 Vpass2로 했지만, 이들 두 개의 중간 전압은 같아도 상관없으며, 다른 값을 선택해도 상관없다.
즉, 중간 전압 Vpass1은, 기입 전압 Vpgm와 함께 선택된 메모리 트랜지스터의 채널을 포함하는 주위의 채널부를 일체로 승압하기 위한 보조적인 전압이고, 중간 전압 Vpass2는 Vss가 공급된 메모리 트랜지스터의 채널을 컷 오프하기 위한 기판 바이어스(보다 구체적으로는, 그 메모리 트랜지스터의 소스 바이어스)용으로서 이용되는 전압이므로, 각각의 용도에 따라 최적 설정하면 된다. 이들의 중간 전압 Vpass1, Vpass2로서 동일한 전압을 이용하면, 기입에 필요한 제어 전압의 종류가 적어도 된다.
또한 상기 각 실시예에서, 기입 시에 제어 게이트에 공급되는 Vss는, 비트선 BL에서 공급되는 "0", "1" 데이터 전위에 대하여, "1" 데이터 전위로는 채널을 컷 오프하고, "0" 데이터 전위는 채널 전송을 허가한다는 의미로 채널 승압을 제어할 때의 기준 전압으로서 이용되고 있으며, 반드시 0V가 아니라도 상관없다.
이상 진술한 바와 같이, 본 발명에 따르면 NAND셀 형 EEPROM에서, 종래의 셀프 승압 방식을 개량함으로써, 미세 셀을 이용하는 경우에도 오기입을 확실하게 방지할 수 있게 된다.

Claims (22)

  1. 메모리 셀 어레이와 전압 인가회로를 갖는 불휘발성 반도체 기억 장치에 있어서,
    상기 메모리 셀 어레이는,
    전하 축적층과 제어 게이트를 갖는 복수의 메모리 트랜지스터가 직렬 접속되고, 일단은 제1 선택 게이트 트랜지스터를 통해 비트선에 접속되며, 타단은 제2 선택 게이트 트랜지스터를 통해 공통 소스선에 접속되는 NAND 셀을 포함하며,
    데이터 기입 모드에서, 상기 NAND 셀 중 선택된 메모리 트랜지스터의 제어 게이트에 기입 전압이 인가되며, 그 양 옆의 두개의 비선택 메모리 트랜지스터의 제어 게이트에 각각 기준 전압이 인가됨으로써, 상기 두개의 메모리 트랜지스터 중 공통 소스선측의 것은 오프되며, 비트선측의 것은 비트선에 공급되는 1 또는 0 데이터에 따라 온 또는 오프되며,
    상기 전압 인가 회로는, 상기 데이터 기입 모드에서,
    상기 NAND 셀의 상기 복수의 메모리 트랜지스터 중 상기 비트선측으로부터 2번째의 메모리 트랜지스터를 선택할 때, 상기 제2번째 메모리 트랜지스터의 제어 게이트에 기입 전압을 인가하고, 상기 비트선측으로부터 3번째 비선택 메모리 트랜지스터의 제어 게이트에 기준 전압을 인가하고, 상기 비트선측으로부터 1번째 비선택 메모리 트랜지스터의 제어 게이트에는 상기 기입 전압보다 낮으며 상기 기준 전압보다 높은 제1 중간 전압을 인가하며, 남은 비선택 메모리 트랜지스터 중 적어도하나의 제어 게이트에 상기 기입 전압보다 낮으며 상기 기준 전압보다 높은 제2 중간 전압을 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 전압 인가 회로는,
    상기 NAND 셀의 복수개의 상기 남은 비선택 메모리 트랜지스터의 모든 제어 게이트에 각각 상기 제2 중간 전압을 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 전압 인가 회로는,
    상기 기입 모드에서, 상기 공통 소스선측으로부터 2번째 메모리 트랜지스터가 선택되었을 때에, 상기 제2번째 메모리 트랜지스터의 제어 게이트에 기입 전압을 인가하고, 상기 공통 소스선측으로부터 3번째 비선택 메모리 트랜지스터의 제어 게이트에 기준 전압을 인가하고, 상기 공통 소스선측으로부터 1번째의 비선택 메모리 트랜지스터의 제어 게이트에는 상기 제1 중간 전압을 인가하고, 남은 비선택 메모리 트랜지스터 중 적어도 하나의 제어 게이트에 상기 제2 중간 전압을 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 전압 인가 회로는,
    상기 NAND 셀의 복수의 상기 남은 비선택 메모리 트랜지스터의 모든 제어 게이트에 각각 상기 제2 중간 전압을 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 제1 중간 전압은 상기 제2 중간 전압과 동일한 전압으로 설정되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 제1 중간 전압은 상기 제2 중간 전압보다 큰 값으로 설정되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 제1 중간 전압은 상기 제2 중간 전압보다 작은 값으로 설정되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 메모리 셀 어레이는,
    제1 선택 게이트선과 제2 선택 게이트선을 포함하며,
    상기 복수의 상기 NAND 셀은 행 방향으로 나열되며,
    상기 각 NAND 셀은 각각 다른 비트선에 접속되며,
    상기 제1 선택 게이트선에는, 상기 복수의 NAND 셀의 상기 제1 선택 게이트 트랜지스터의 게이트가 공통으로 접속되며,
    상기 제2 선택 게이트선에는, 상기 복수의 NAND 셀의 상기 제2 선택 게이트 트랜지스터의 게이트가 공통으로 접속되고,
    상기 복수의 NAND 셀에 의해 NAND 셀 블록이 구성되며,
    상기 데이터 기입 모드에서는, 각 비트선에 공급된 데이터에 따라 각 NAND 셀의 채널을 프리차지한 후, 선택된 제어 게이트선에 접속된 복수의 메모리 트랜지스터가 일괄하여 기입되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 기입 모드에 앞서, 상기 NAND 셀 블록 내의 복수의 메모리 트랜지스터를 일괄하여 데이터 소거하여, 임계치가 낮은 제1 데이터 상태로 설정하는 소거 모드를 갖고,
    상기 데이터 기입 모드에서의 기입은,
    일괄 소거된 상기 각 NAND 셀의 채널을, 이 채널에 대응하는 상기 각 비트선으로부터 전송되는 기입해야하는 제1 또는 제2 데이터에 따라, 프리차지함으로써,
    상기 제1 데이터에 의해 프리차지된 상기 각 NAND 셀에서는, 선택된 상기 제어 게이트선에 접속된 상기 각 메모리 트랜지스터의 채널은 부유 상태가 되며,
    이에 따라, 상기 기입 전압이 인가되었을 때에, 제어 게이트와의 용량 결합에 의해 상기 부유 상태에 있는 채널은 승압되어, 전하 축적층으로의 전하 주입이 금지되며,
    상기 제2 데이터에 의해 프리차지된 상기 각 NAND 셀에서는, 선택된 상기 제어 게이트선에 접속된 상기 각 메모리 트랜지스터의 채널은 저전압으로 유지됨으로써, 전하 축적층에 전하가 주입되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 메모리 셀 어레이와 전압 인가회로를 갖는 불휘발성 반도체 기억 장치에 있어서,
    상기 메모리 셀 어레이는,
    전하 축적층과 제어 게이트를 갖는 복수의 메모리 트랜지스터가 직렬 접속되고, 일단은 제1 선택 게이트 트랜지스터를 통해 비트선에 접속되며, 타단은 제2 선택 게이트 트랜지스터를 통해 공통 소스선에 접속되는 NAND 셀을 포함하며,
    데이터 기입 모드에서, 상기 NAND 셀 중 선택된 메모리 트랜지스터의 제어 게이트에 기입 전압이 인가되며, 그 양 옆의 두개의 비선택 메모리 트랜지스터의 제어 게이트에 각각 기준 전압이 인가됨으로써, 상기 두개의 메모리 트랜지스터 중 공통 소스선측의 것은 오프되며, 비트선측의 것은 비트선에 공급되는 1 또는 0 데이터에 따라 온 또는 오프되며,
    상기 전압 인가 회로는, 상기 데이터 기입 모드에서,
    상기 NAND 셀의 상기 복수의 메모리 트랜지스터 중 상기 공통 소스선측으로부터 2번째의 메모리 트랜지스터를 선택할 때, 상기 제2번째 메모리 트랜지스터의 제어 게이트에 기입 전압을 인가하고, 상기 공통 소스선측으로부터 3번째 비선택 메모리 트랜지스터의 제어 게이트에 기준 전압을 인가하고, 상기 공통 소스선측으로부터 1번째 비선택 메모리 트랜지스터의 제어 게이트에 상기 기입 전압보다 낮으며 상기 기준 전압보다 높은 제1 중간 전압을 인가하고, 남은 비선택 메모리 트랜지스터 중 적어도 하나의 제어 게이트에 상기 기입 전압보다 낮으며 상기 기준 전압보다 높은 제2 중간 전압을 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제10항에 있어서,
    상기 제1 중간 전압과 상기 제2 중간 전압은, 동일한 전압으로 설정되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제10항에 있어서,
    상기 제1 중간 전압과 상기 제2 중간 전압은 서로 다른 값으로 설정되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제9항에 있어서,
    상기 메모리 셀 어레이는,
    상기 복수의 NAND 셀이 행 방향으로 나열되며,
    상기 각 NAND 셀은 각각 다른 비트선에 접속되며,
    제1 선택 게이트선과 제2 선택 게이트선을 갖고,
    상기 제1 선택 게이트선에는, 상기 복수의 NAND 셀에서의 상기 제1 선택 게이트 트랜지스터의 게이트가 공통으로 접속되며,
    상기 제2 선택 게이트선에는, 상기 복수의 NAND 셀에서의 상기 제2 선택 게이트 트랜지스터의 게이트가 공통으로 접속되고,
    상기 복수의 NAND 셀에 의해 NAND 셀 블록이 구성되며,
    상기 기입 모드에서는, 각 비트선에 공급된 데이터에 따라 각 NAND 셀의 채널을 프리차지한 후, 선택된 제어 게이트선에 접속된 복수의 메모리 트랜지스터가 일괄하여 기입되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제10항에 있어서,
    상기 기입 모드에 앞서, 상기 NAND 셀 블록 내의 복수의 메모리 트랜지스터를 일괄하여 데이터 소거하여, 임계치가 낮은 제1 데이터 상태로 설정하는 소거 모드를 갖고,
    상기 데이터 기입 모드에서의 기입은,
    일괄 소거된 상기 각 NAND 셀의 채널을 이 채널에 대응하는 상기 각 비트선으로부터 기입해야하는 제1 또는 제2 데이터에 따라 프리차지함으로써,
    상기 제1 데이터에 의해 프리차지된 상기 각 NAND 셀에서는, 선택된 상기 제어 게이트선에 접속된 상기 각 메모리 트랜지스터의 채널은 부유 상태가 되며, 이에 따라, 상기 기입 전압이 인가되었을 때에, 제어 게이트와의 용량 결합에 의해 상기 부유 상태에 있는 채널은 승압되어, 전하 축적층으로의 전하 주입이 금지되며,
    상기 제2 데이터에 의해 프리차지된 상기 각 NAND 셀에서는, 선택된 상기 제어 게이트선측에 접속된 상기 각 메모리 트랜지스터의 채널은 저전압으로 유지됨으로써, 전하 축적층에 전하가 주입되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 제10항에 있어서,
    상기 제1 중간 전압은 상기 제2 중간 전압보다 작은 값으로 설정되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  16. 메모리 셀 어레이와 전압 인가회로를 갖는 불휘발성 반도체 기억 장치에 있어서,
    상기 메모리 셀 어레이는,
    전하 축적층과 제어 게이트를 갖는 복수의 메모리 트랜지스터가 직렬 접속되고, 일단은 제1 선택 게이트 트랜지스터를 통해 비트선에 접속되며, 타단은 제2 선택 게이트 트랜지스터를 통해 공통 소스선에 접속되는 NAND 셀을 포함하며,
    전압 인가회로는, 기입 모드에서,
    상기 NAND 셀에서의 상기 복수의 메모리 트랜지스터 중 상기 비트선으로부터 K번째 메모리 트랜지스터를 선택할 때, 이 선택 메모리 트랜지스터의 제어 게이트에 기입 전압을 인가하고,
    상기 비트선으로부터 (K-m)번째 및 상기 비트선으로부터 (K+n)번째(m, n은 양수, 적어도 한쪽이 2 이상)의 두개의 비선택 메모리 트랜지스터의 제어 게이트에 기준 전압을 인가함으로써, (K+n)번째의 메모리 트랜지스터는 오프되고, (K-m)번째의 메모리 트랜지스터는 비트선에 공급된 1 또는 0 데이터에 따라 오프 또는 온되며,
    상기 두개의 비선택 메모리 트랜지스터는, 상기 선택 메모리 트랜지스터와, 상기 메모리 트랜지스터 중 적어도 상기 선택 메모리 트랜지스터의 양 옆의 두개의 상기 메모리 트랜지스터 중 어느 하나를 사이에 두고 있으며,
    상기 두개의 비선택 메모리 트랜지스터에 끼워진 비선택 메모리 트랜지스터의 제어 게이트에 각각 상기 기입 전압보다 낮으며 상기 기준 전압보다 높은 제1 중간 전압을 인가하며,
    K-m 번째 메모리 트랜지스터보다도 비트선측에 있는 적어도 하나의 비선택 메모리 트랜지스터의 제어 게이트에, 및 K+n번째 메모리 트랜지스터보다도 공통 소스선에 있는 적어도 하나의 비선택 메모리 트랜지스터의 제어 게이트에, 각각 상기 기입 전압보다 낮으며 상기 기준 전압보다 높은 제2 중간 전압을 인가하는 것을 특징으로 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  17. 제16항에 있어서,
    상기 K는 2이고, 상기 선택 메모리 트랜지스터보다도 상기 비트선측에 있는 상기 메모리 트랜지스터의 상기 제어 게이트 각각에 상기 제1 또는 제2 중간 전압을 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  18. 제16항에 있어서,
    상기 선택 트랜지스터는 상기 공통 소스선측으로부터 K번째의 상기 메모리 트랜지스터이며, 여기서 상기 K가 2일 때, 상기 선택 메모리 트랜지스터보다도 상기 공통 소스선측의 상기 비선택 메모리 트랜지스터의 제어 게이트 각각에 상기 제1 또는 제2 중간 전압을 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  19. 제16항에 있어서,
    복수의 상기 메모리 트랜지스터 중 상기 (K-m)번째 메모리 트랜지스터보다도 상기 비트선측에 있는 상기 복수의 메모리 트랜지스터와, 상기 (K+n)번째 메모리 트랜지스터보다도 상기 공통 소스선측에 있는 상기 복수의 메모리 트랜지스터에, 상기 제2 중간 전압을 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  20. 제16항에 있어서,
    상기 제1 중간 전압과 상기 제2 중간 전압은 동일한 전압으로 설정되는 것을특징으로 하는 불휘발성 반도체 기억 장치.
  21. 제16항에 있어서,
    상기 제1 중간 전압과, 상기 제2 중간 전압은 서로 다른 값으로 설정되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  22. 제16항에 있어서,
    상기 메모리 셀 어레이는,
    상기 복수의 상기 NAND 셀이 행 방향으로 나열되며,
    상기 각 NAND 셀은 각각 다른 비트선에 접속되며,
    제1 선택 게이트선과 제2 선택 게이트선을 갖고,
    상기 제1 선택 게이트선에는, 상기 복수의 NAND 셀에서의 상기 제1 선택 게이트 트랜지스터의 게이트가 공통으로 접속되며,
    상기 제2 선택 게이트선에는, 상기 복수의 NAND 셀에서의 상기 제2 선택 게이트 트랜지스터의 게이트가 공통으로 접속되며,
    상기 복수의 NAND 셀에 의해 NAND 셀 블록이 구성되며,
    상기 기입 모드에서는, 각 비트선에 공급되는 데이터에 따라 각 NAND 셀의 채널을 프리차지한 후, 선택된 제어 게이트선에 접속된 복수의 메모리 트랜지스터가 일괄하여 기입되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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