TW531879B - Non-volatile semiconductor memory device - Google Patents

Non-volatile semiconductor memory device Download PDF

Info

Publication number
TW531879B
TW531879B TW091104129A TW91104129A TW531879B TW 531879 B TW531879 B TW 531879B TW 091104129 A TW091104129 A TW 091104129A TW 91104129 A TW91104129 A TW 91104129A TW 531879 B TW531879 B TW 531879B
Authority
TW
Taiwan
Prior art keywords
voltage
control gate
transistor
memory
memory transistor
Prior art date
Application number
TW091104129A
Other languages
English (en)
Inventor
Yasuhiko Matsunaga
Toshitake Yaegashi
Fumitaka Arai
Riichiro Shirota
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Application granted granted Critical
Publication of TW531879B publication Critical patent/TW531879B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

531879 A7 B7 五、發明説明（！ 發明之技術 本發明係關於電子可重寫之非揮發性半導體記憶裝置 (EEPROM ;電子可抹除可程式唯讀記憶體），尤其關於使 用NAND(反及）型單元陣列（cell array)構造之EEpR〇M。 先前技#f 向來可達成高度積體化之EEPROM，已以NAND型快閃 EEPROM為眾所知。NAND型快閃£EpR〇M之記憶電晶體 (memory transistor)具有在半導體基板上介以絕緣膜使電 荷蓄積層（漂浮閘）與控制閘予以疊層形成而成之疊閘 (stacked gate)構造。複數個記憶電晶體係以使相鄰接的彼 此來通用源極或汲極之形態予以串聯連接，在其兩端則配 置選擇閘電晶體，以構成NAND細胞單元（NAND cell unit)。 記憶電晶體係依漂浮閘之電荷蓄積狀態即可以非揮發性 方式記憶資料。具體而言，其係將電子經由通道注入於漂 浮閘的高閾值電壓狀態作為例如資料，，〇”，並將漂浮閘之電 子放出於通道的低閾值電壓狀態作為例如資料"丨，，而進行二 進制資料記憶。惟最近也採用一種將閾值分布控制更加以 片段化（fragmenting)，以實施四值（four value)記憶等之 多值記憶方式。 進行資料寫入時，則預先將NAND單元塊内匯集起來而 抹除資料。這是將被選擇之NAND單元塊之全控制閘線（字 線）保持於Vss，而對細單元陣列之p型井供給經予升壓的正 電壓Vera(抹除電壓），使漂浮閘之電子釋放於通道即可。 -4 - 本紙張尺度適用中國國家標準(CNS> A4規格(210 X 297公釐)
裝 訂
線 531879 A7 B7 五、發明説明 藉此，NAND單元塊之資料全部就變成全”丨”狀態（抹除狀 態）。 資料寫入，則在經上述匯集抹除資料後，自源極側依序 對於沿著被選擇之控制閘線的複數個記憶電晶體匯华實^ 施。當對於被選擇之字線供給經予升壓的正之寫入電壓 Vpgm 0^，在” 〇 ”資料之情況下’電子即自通道注入於漂浮 閘（所謂的”0”寫入），在"1”資料之情況下，則禁止電子注入 (所謂的寫入禁止或”1”寫入）而實施資料寫入。 在進行如上述在沿著控制閘線的記憶電晶體之匯集資料 寫入時，乃需要按照資料而控制記憶電晶體之通道電位。 例如在資料，，〇，，之情況下，則將通道電位固定於低位，期能 於寫入電壓施加到控制閘時，對於漂浮閘下面之閘絕緣膜 施加大的電場。在”1”資料寫入（亦即寫入禁止）之情況下， 則將通道電位予以升壓以禁止對於標浮閘之電子注入。 進行上述資料寫入時之通道電位控制方式雖有多種，惟 有一種在進行”1”資料寫入時使通道成為漂浮狀態而以來自 於控制閘之電容耦合使通道電位升壓之自動升壓方式，向 來即為眾所周知。亦即’其係在對控制閘線施加寫入電壓 之前，按照資料”0”、”1”對位元線供給Vss、Vdd，使位元 線側之選擇閘電晶體接通，使源極側之選擇閘電晶體斷 開，在”0”資料之情況下，則將Vss轉送給NAND單元之通 道。在”1”資料之情況下，則將NAND單元之通道預充電至 自供給選擇閘電晶體之閘門的電壓下降至相當於選擇閘電 晶體之閾值電壓部分之電位，以使其成為漂浮狀態。 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂
線 531879 A7 B7 五、發明説明（3 ) 然後當在被選擇之控制閘線施加寫入電壓時，在資料 之情況下，由於通道係固定於V s s之低電位，大的電場就施 加在漂浮閘下面之閘絕緣膜，使電子以隧道效應注入於漂 浮閘。關於"1”資料之記憶電晶體，漂浮閘之通道將因來自 於控制閘之電容耦合而使其電位上升。具體而言，當通道 電位因施加在被選擇的控制閘線之一個寫入電壓（例如 20V(伏特）），與施加在非選擇的複數個中間電壓（例如10V) 之電容耦合而上升至6 V時，通道與被選擇的控制閘間之電 位差就成為14V，以禁止寫入。 作為自動升壓方式之例子，例如也有一種以NAND單元 内被選擇的記憶電晶體使位元線側之所有記憶電晶體通道 予以一體升壓之特殊方式（請參閱日本專利特開平第10-283788號公報）。此種情形下，鄰接於被選擇記憶電晶體的 源極側之記憶電晶體即將Vss供給於控制閘以切斷（cut off) 通道，使寫入電壓施加於被選擇的記憶電晶體之控制閘， 惟對於其他記憶電晶體之控制閘則施加以中間電壓。 因此寫入己結束的源極側記憶電晶體之通道，即可使之 切離於被選擇的記憶電晶體。並且在將要寫入於被選擇的 記憶電晶體之寫入資料為之情況下，則將Vss轉送至該 通道，便可使電子注入於被選擇的記憶電晶體之漂浮閘。 在比選擇記憶電晶體位於位元線側之記憶電晶體，供給控 制閘之電壓為中間電壓，因而電子注入不會發生。另外在 將要寫入之資料為”1”之情況下，則使其通道與位元線側之 其他記憶電晶體之通道一起，以來自於控制閘之電容耦合 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐）
裝
531879 A7 B7
一體升壓，便可禁止電子注入。 最近一般k用的自動升壓方式，則有局部自動升壓（LSB ; Local Self-Boost)方式。其係在”丨，，資料之情況下，使被 選擇的記憶電晶體兩旁邊之記憶電晶體成為斷開，並只使 被選擇的記憶電晶體之通道部成為從其他切離的漂浮狀態 而升壓者。惟對於被選擇的記憶電晶體與其兩旁邊之記憶 電晶體以外的§己憶電晶體之控制閘則施加以中間電壓。 此種情況下，在0寫入之位元線，γ s s也自位元線轉送 至被選擇的記憶電晶體之通道。並且當使寫入電壓施加於 被選擇的控制閘時，即對於漂浮閘進行電子注入。在”i，，寫 入位元線之情況下，被選擇的記憶電晶體之兩旁邊記憶電 晶體之通道就變成斷開，而只使被選擇的記憶電晶體之通 道部，以來自於控制閘之電容耦合予以升壓而禁止電子注 入。 如上述，NAND型快閃EEPR0M之資料記憶方式，也使 用多值方式。此方式，相對於二進制方式而言，雖具有在 同一面積之記憶單元陣列上可記錄兩倍資料之長處，但另 方面卻因用於資料記錄的記憶電晶體之閾值電壓範圍擴 大，致有必然會導致寫入控制困難之短處。例如由於”丨，，寫 入的記憶電晶體之通道電位升壓不夠，以致設法防止如誤 將電子注入於漂浮閘等錯誤寫入之對策即顯得重要，而 LSB方式則特別在採用多值記憶方式時以具有能防止錯誤 寫入之特徵而被認為有前途。 發明所欲解決之課題 -7-
本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 五、發明説明（5 ) 如上述在LSB方式，則採取對於在進行”丨，，資料寫入時所 注目的記憶電晶體之通道，施予使其兩旁邊之記憶電晶體 成為斷開下而進行升壓之控制。此時，若能完全切斷所注 目的記憶電晶體兩旁邊之記憶電晶體，便可使升壓區域限 定於所注目的記憶電晶體之通道與擴散層，結果只以寫入 電壓Vpgm來升壓狹窄的區域即可，因而有可能可有效率地 升壓通道。 然在該LSB方式之情形下，關於對於自位元線及共同源極 線起第二個之記憶電晶體的” 1 ”寫入，卻存在著與其他記憶 電晶體的”1”寫入有所不同之事情，致有可能發生通道部之 升壓不足之問題。關於這一點，用圖12及圖13具體說明如 下。 圖12及圖13係分別顯示N AND單元内之第三個記憶電晶 體被選擇之情形，及第二個記憶電晶體被選擇時在”丨，，寫入 時之電壓關係與通道部升壓情形。如圖i 2所示，經由控制 閘線CG2第三個之記憶電晶體被選擇時，對於其兩旁邊之 控制閘線C G1、C G 3則供給V s s = Ο V，對於除其以外之控 制閘線CGO、CG4、…則施加以中間電壓vpass。 此時，假設中間電壓Vpass為例如10V，電容耦合比為 50%時，控制閘線CGO正下方之通道部便可使之升壓至約 5V。若將控制閘線CG0正下方之通道部視為施加vss的第 一個記憶電晶體之源極時，則該記憶電晶體之源極•汲極 間電壓將為-5V，抹除狀態之閾值若高於_5V，該記憶電晶 體即將變成斷開。同樣地，由控制閘線CG3控制之第四個 -8 _ 本紙張尺度適用中國國家標準(CNS) A4規格(21GX297公爱)-- 531879 A7 B7 五、發明説明（6 ) 記憶電晶體之通道亦將變成斷開。 因而施加寫入電壓Vpgm的第三個記憶電晶體之通道部 (如以斜線所示包含源極、汲極）就變成漂浮狀態，而可由寫 入電壓Vpgm加以升壓。 與此相對，自位元線起第二個記憶電晶體被選擇時，即 將變成如圖13所示之情形。對於鄰接於位元線側之控制閘 線CGO則施加以Vss，對於該記憶電晶體來說將充當源極之 選擇閘電晶體側之擴散層，係將Vdd施加於選擇閘線 SGD，而成為VDD-Vth(Vth為選擇閘電晶體之閾值電 壓）。例如，Vdd = 3V，Vth = IV時，控制閘線CGO的記憶 電晶體之源極•汲極間電壓為-2V。若抹除狀態的記憶電晶 體之閾值電壓比此為低，經由控制閘線CGO施加Vss之第一 個記憶電晶體就不會變成斷開。 於是，應依施加於被選擇的控制閘線CG1之寫入電壓 Vpgm而升壓之通道部，就變成使控制閘線CGO、CG1之二 記憶電晶體通道合成為一體之以斜線所示範圍。亦即，與 圖12之情形相較，則須以寫入電壓Vpgm升壓兩倍面積之通 道部，使得升壓效率變得不佳而造成電子誤闖入漂浮閘的 錯誤寫入之原因。 同樣事情在選擇共同源極側之第二個記憶電晶體時亦會 發生。 目前因微小化趨向使然，致記憶電晶體之閘長度己進入 亞微米領域，使得良好的切斷特性正在變得實際上不能獲 得之地步。加上在製程上，如在實施微影術時N AND單元 -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝
線 531879 A7 B7 五、發明説明（7 ) 兩端之記憶電晶體之閘長度會變細等閘長度之加工偏差， 也會造成使切斷特性惡化之一因素。因此上述諸問題今後 會變得更突顯。 有鑑於此，本發明之目的在於提供一種具有能確實防止 錯誤寫入的寫入模式之非揮發性半導體記憶裝置。 課題之解決手段 本發明之非揮發性半導體記憶裝置，具有：NAND單 元，其係將電荷蓄積層與控制閘疊層而成的複數個記憶電 晶體連接成串聯，其一端係介以第一選擇閘電晶體連接於 位元線，另一端係介以第二選擇閘電晶體連接於共同源極 線；以及寫入模式，其係在NAND單元之被選擇的記憶電 晶體之控制閘施加以寫入電壓，在其兩旁邊之非選擇記憶 電晶體之控制閘施加以用以按照施加於位元線之資料使通 道作接通•斷開之基準電壓，而以被選擇的記憶電晶體執 行寫入；其特徵為：在上述寫入模式，當自位元線側起第 二個記憶電晶體被選擇時，則在該第二個記憶電晶體之控 制閘施加以寫入電壓，在自位元線BL側起第三個之非選擇 記憶電晶體之控制閘施加以基準電壓，在自位元線側起第 一個之非選擇記憶電晶體之控制閘施加以低於上述寫入電 壓且高於上述基準電壓之第一中間電壓，在其餘之非選擇 記憶電晶體中至少一個控制閘施加以低於上述寫入電壓且 高於上述基準電壓之第二中間電壓而構成者。 若依照本發明，則在進行依LSB方式之寫入時，自位元線 BL側起第二個記憶電晶體被選擇時，則在第一個之非選擇 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝
531879 A7 B7 五、發明説明（8 ) 記憶電晶體之控制閘施加以中間電壓，俾能使通道部與選 擇記憶電晶體之通道一體升壓。因此可進行確實而不致於 發生錯誤寫入之資料寫入。 此時，對於自位元線BL側起第三個以後之非選擇記憶電 晶體至少可在一個控制閘施加以第二中間電壓。
裝 另外自共同源極線侧起第二個記憶電晶體被選擇時，若 也同樣地構成為在該第二個記憶電晶體之控制閘施加以寫 入電壓，在自位元線BL側起第三個之非選擇記憶電晶體之 控制閘施加以基準電壓，在自位元線側起第一個之非選擇 記憶電晶體之控制閘施加以第一中間電壓，在其餘之非選 擇記憶電晶體中至少一個控制閘施加以第二中間電壓時， 便能確實防止自共同源極線側起第二個記憶電晶體被選擇 時之錯誤寫入。
線 此時，對於自共同源極線侧起第三個以後之非選擇記憶 電晶體至少可在一個控制閘施加以第二中間電壓。 在本發明中，第二中間電壓可設定為與第一中間電壓相 等，也可設定為互異之值。 在本發明，具體而言，分別連接於不同位元線而排列於 行方向之複數個NAND單元係構成一個NAND單元塊（cell block)。此時第一選擇閘電晶體之閘係共同連接於第一選 擇閘線’第一選擇閘電晶體之閘係共同連接於第二選擇問 線，各自對應的記憶電晶體之控制閘係共同連接於控制閘 線。並且寫入模式為經按照供給各位元線之資料而使各 NAND單元之通道加以預充電後，以沿被選擇的控制閘線 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 531879 A7
531879 A7 B7 五、發明説明（10 元’其係將電荷蓄積層與控制閘疊層而成的複數個記憶電 晶體連接成串聯，其一端係介以第一選擇閘電晶體連接於 位元線’另一端係介以第二選擇閘電晶體連接於共同源極 線’其特徵為具有如下列寫入模式：對於NAND單元之自 位元線起第K個之被選擇的記憶電晶體之控制閘施加以寫入 電壓，對於以由兩側夾住該被選擇的記憶電晶體與鄰接於 此的至少一個非選擇記憶電晶體之方式，自位元線起第κ-m個及自位元線起第κ +η個（其中m、η為正之整數且至少其 中之一方為2以上）之兩個非選擇記憶電晶體之控制閘，施 加用以按照供給位元線之資料使通道作接通•斷開的基準 電壓，對於位於由上述兩個非選擇記憶電晶體所夹住範圍 内的非選擇記憶電晶體之控制閘，施加以低於上述寫入電 壓且高於上述基準電壓之第一中間電壓，對於比第K-m個 位於位元線側及比第Κ +η個位於共同源極線側之至少各一 個非選擇記憶電晶體之控制閘，施加以低於上述寫入電壓 且高於上述基準電壓之第二中間電壓，而以被選擇的記憶 電晶體執行資料寫入。 若依照本發明，則在進行” 1 ”資料寫入時之通道升壓方 式，係將傳統LSB方式加以變形而採取將NAND單元内兩 個以上記憶電晶體之通道匯集起來而升壓之方式。此種情 況下’對於供給寫入電壓的選擇記憶電晶體之鄰接記憶電 晶體則施加以中間電壓。若採取這樣的通道升壓方式，便 可減少鄰接單元間的電容耦合之負面影響。亦即，對於在 供給寫入電壓之記憶電晶體的鄰接記憶電晶體之控制閘施 -13- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公爱)
裝 訂
線 531879
加基準電壓之通常LSB方式而言，選擇記憶電晶體之漂浮 閘電位即將因來自於鄰接的經予施加基準電壓之電容輕合 而導致電位上升變得不足，使得"0，，寫入單元之寫入速度變 慢。此種情況下，如欲使”〇，，寫入速度變得夠快，則需施加 以更高的寫入電壓，但如此一來必將招致周邊電路面積增 加與成本上升。 與此相對，如依本發明方式，而對於鄰接於選擇記憶電 晶體的記憶電晶體之控制閘供給比基準電壓更高的中間電 壓時，即能使選擇記憶電晶體之漂浮閘電位上升變大，可 在不必那麼提高寫入電壓下即也能使” 0 ”寫入單元之寫入速 度變快。 另一項效果為能抑制施加0V等基準電壓的非選擇控制閘 之電位浮動現象。亦即，因為眾多的控制閘係共同連接於 長的控制閘線，所以即使使其一端固定於〇v，但實際上在 距自驅動端較遠之位置卻有因來自於鄰接控制閘線之電容 耦合所造成之電位浮動現象。鄰接控制閘線若處於高的寫 入電壓，則施加0V的控制閘線之電位浮動大。與此相對， 若構成為對於鄰接於供給寫入電壓的控制閘線之控制閘線 則施加以中間電壓，且對於其旁邊之控制閘線則施加以基 準電壓，即能抑止來自於施加基準電壓的控制閘線之鄰接 控制閘線電容耦合所造成電位浮動現象。 在本發明中，K = 2時，對於比被選擇的記憶電晶體位於 位元線側的記憶電晶體之控制閘，仍以施加以第一或第二 中間電壓為宜。同樣地，Κ為自共同源極線起第二個時，對 -14 -
531879 A7 B7 五、發明説明（ 於比被選擇的記憶電晶體位於共同源極線侧的記憶電晶體 之控制閘，則以施加以第一或第二中間電壓為宜。 對於比第K-m個位於位元線側及比第κ + η個位於共同源 極線侧的非選擇記憶電晶體之控制閘，也可對其全部施加 以第二中間電壓。 第一中間電壓可設定為與第二中間電壓相等，也可設定 為互異之值。 在本發明之情況下具體而言，分別連接於不同位元線而 排列於行方向之複數個NAND單元也構成一個NAND單元 塊（cell block)，第一選擇閘電晶體之閘係共同連接於第一 選擇閘線，第二選擇閘電晶體之閘係共同連接於第二選擇 閘線’各自對應的記憶電晶體之控制閘係共同連接於控制 閘線。並且寫入模式為經按照供給各位元線之資料而使各 N AND單元之通道加以預充電後，以沿被選擇的控制閘線 之複數個記憶電晶體執行匯集寫入者，其在自位元線側起 第K個之控制閘線被選擇時，則以由兩側夹住該被選擇的控 制閘線與與此相鄰接的只少一個非選擇的控制閘線之方 式，對於自位元線起第K-m個及自位元線起第κ + η個（但 m、η為正之整數且至少其一方為2以上）之兩個非選擇控制 閘線施加以基準電壓，對於為上述兩個非選擇控制閘線所 夾著範圍内之非選擇控制閘線則施加以上述第一中間電 壓，在比第K-m個位於位元線侧及比第Κ + η個位於共同源 極線側的至少各一個之非選擇閘控制線則施加以第二中間 電壓而執行。 -15- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)
裝 訂
線 531879 A7 B7 五、發明説明 13 ) 發明之實施形態 茲參閱圖式將本發明之實施形態說明如下。 圖1係顯示本發明NAND型EEPROM之構成。如圖2所 示，記憶單元陣列1係由複數個（圖上之例子為16個）記憶電 晶體MC(MCO〜MC15)，以使其這些源極、汲極擴散層以 相鄰接的彼此通用下串聯連接而成的NAND細胞單元（cel1 unit)所構成。記憶電晶體MC為將漂浮閘與控制閘疊層形成 之疊閘（stacked gate)構造之MOS F ET(金屬氧半導體場效 應電晶體）。NAND單元之一端係介以選擇閘電晶體SG1連 接於位元線BL，另一端係同樣地介以選擇閘電晶體SG2連 接於共同源極線SL。 排列於行方向的記憶電晶體MC之控制閘係共同連接於控 制閘線CG(CGO〜CG15)。選擇閘電晶體SGI、SG2之閘也 同樣地作為選擇閘線SGD、SGS而共同連接於行方向。 連接於一條控制閘線CG的記憶電晶體之範圍，就是將要 匯集而實施寫入之範圍，這就是一個頁（page)。另外排列 於^亍方向之N AND細胞早元之範圍’係構成將作為資料匯 集抹除的單位之NAND單元塊。 記憶單元陣列1之位元線BL係連接於用以感測要讀出之資 料並鎖存將要寫入的資料之感測放大/資料鎖存電路2。感 測放大器/資料鎖存電路2係介以由行解碼器5驅動之行閘3 連接於1/〇(輸入輸出）緩衝器9。 用以執行記憶單元陣列1的控制閘線之選擇及驅動者，就 是列解碼器/字線驅動電路4。外部位址係保持於位址鎖存 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 裝 訂
線 531879 A7 B7 五、發明説明（14 ) 器6，然後供給於行解碼器5及列解碼器/字線驅動電路4。 内部電壓產生電路8係用以產生··寫入時供給於被選擇的控 制閘線之寫入電壓Vpgm、抹除資料時供給於井之抹除電壓 Vera、以及雖比這些為低但比電源電壓Vdd為高的中間電 壓Vpass等之升壓電壓。控制電路7係用於根據命令而控制 資料寫入與以後之驗證讀出操作以及資料抹除與以後之驗 證讀出等。 在本實施形態中，對於”1”資料寫入時之通道升壓，則以 使用LSB方式為其基本。但只限於選擇自位元線BL起第二 個之記憶電晶體之情形，及選擇自共同源極線SL起第二個 記憶電晶體之情形，即施予與選擇其他記憶電晶體之情形 不同之通道升壓控制方式。以下說明其具體實施形態。 [實施形態1] 圖3係就兩條位元線BLO、BL1，顯示其在選擇自位元線 BL起第二個之記憶電晶體的資料寫入時之NAND單元電位 關係。其係顯示對於位元線BLO、BL1分別供給”0”、”1”資 料之情形。 在進行資料寫入之前，NAND單元塊之資料則予以匯集 抹除，使塊内所有記憶電晶體變成為低閾值電壓之（例如負 的閾值電壓之）全"Γ’狀態。之後，由感測放大器/資料鎖存 電路2對位元線BL供給寫入資料，而由共同源極線SL側之 頁起依序進行資料寫入。在圖3係顯示控制閘線CG1被選擇 之情況，此時在施加寫入電壓之前，則對於位元線B L 0、 BL1各自供給Vss = 0V、經由Vdd升壓之電位Vpre，使位 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 裝 訂
線
元線侧之選_線_成為Vdd+ α，使共同源極線认側 之選擇閘線SGS成為Vss，藉以使位元線Bl〇、bli側之 NAND單tl通道各自預充電成低位準與高位準。 因而供給”0”資料之位元線BLO側NAND單元之通道，便 可使之設定為Vss之低位準，而供給，，1”資料之位元線Bu 側NAND單元之通道，便可使之預充電成Vdd或大於Vdd 者。在位元線BLl側，即將因此而使選擇閘電晶體5(；}11變 成斷開，NAND單元之通道就變成高位準之漂浮狀態。' 經施加如此之通道預充電後，如圖3所示，對於被選擇的 第二個控制閘線CG1供給寫入電壓Vpgm(例如2〇v)。此 時，相對於對於自位元線起第三個之控制閘線CG2施加以 Vss ’對於鄰接於位元線BL侧之控制閘線（：(}〇，卻施加以 低於寫入電壓Vpgm之中間電壓Vpass(例如10V)，這一點 就是與通常LSB方式不同之處。對於第三個以後之控制閘 線CG3、CG4、··.、CG15，則全部供給以中間電壓 Vpass 〇 對於控制閘線CG3、CG4、…、CG15供給以中間電壓 Vpass之理由乃在於為了供給來自於控制閘之電容耗合所產 生基板偏壓，俾能確實地切斷鄰接於選擇記憶電晶體MC11 的非選擇記憶電晶體MC21通道之故。因而並非必須對這些 之全部供給中間電壓Vpass，而也可採取至少有一個是供給 中間電壓Vpass，其餘則供給Vss之方式。 若採取如上述寫入條件，則在供給”〇”資料的位元線BLO 側之NAND單元，至少可使自位元線BL起直至被選擇的記 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 531879 A7 B7 五、發明説明（16 ) 憶電晶體MC10之通道部在低電位狀態下使之接通，在被選 擇的記憶電晶體MC 10則有大的電場施加於漂浮閘下面之閘 絕緣膜，以供電子從通道注入於漂浮閘。亦即執行寫 入。記憶電晶體MC20雖會因應資料而呈接通或斷開，但在 任一種情況均不會執行寫入。並且大的電場也不會施加於 由此起位於源極線侧之記憶電晶體MC30〜MC150，因此 不會執行寫入。 在供給"Γ ’資料的位元線B L 1侧之N A N D單元中被選擇的 記憶電晶體MC11，其浮動的通道部將因電容耦合而升壓， 以阻止對於漂浮閘之電子注入而保持’’ 1”資料。此時在 N AND單元通道之升壓情形，則將之對應於傳統方式之圖 13而顯示於圖4。如上述，自位元線BL起第二個記憶電晶 體MC 11被選擇時，位於位元線側第一個之記憶電晶體 MC01，有可能即使供給Vss於控制閘也不會變成斷開之情 形會發生。因此與圖13之情況同樣地必須使記憶電晶體 MCI 1、MC01之兩個部分通道部連續地成為浮動而使之一 體升壓。 在本實施例之情況下，由於對於記憶電晶體撾^丨施加寫 入電壓VPgm，對於鄰接於位元線侧之記憶電晶體 施加以中間電壓Vpass，固此可將以斜緩所示升壓區域升壓 至比以往更高之電位。因而能確實地禁止在選擇記憶電晶 體MCU之電子注人。選擇控制閘線吻的源極線側之沿鄰 接控制閘線CG2之記憶電晶體MC21，雖p * 士、命 *匕疋成寫入，惟由 於在鄰接於更位於其源極線側之控制間線cg3供給以中間 -19- 本纸張尺度適用中國國豕榡準(CNS) A4規格(210X297公釐） 531879 A7 B7 五、發明説明（17 ) 電壓Vpass，因此其將因施加VSS而會變成斷開之情形仍與 傳統者相同。 自位元線BL起第二個之控制閘線CG1被選擇時，由於將 中間電壓Vpass供給於第一個之控制閘線CGO，故也有能降 低鄰接耦合效應之效果。亦即，對於選擇控制閘線CG1供 給以寫入電壓Vpgm，對於其位元線側之鄰接控制閘線CGO 供給以Vss時，沿控制閘線CG1的記憶電晶體之漂浮閘則因 來自於控制閘線CGO之電容耦合而不能到達足夠於寫入的 高電位，導致在"0 ”寫入單元之寫入速度變慢。與此相對， 若對於控制閘線CGO供給中間電壓Vpass，即可使被選擇的 控制閘線CG1之記憶電晶體漂浮閘電位變高，而獲得完善 的"0”寫入速度。 茲將自位元線BL起第三個記憶電晶體被選擇時之寫入條 件，對應於圖3而顯示於圖5，以作為參考。此種情況下， 則按照通常方式在被選擇的控制閘線CG2施加以寫入電壓 Vpgm，對於其兩旁邊之控制閘線CGI、CG3則供給以 Vss。因此在供給”1”資料之位元線側N AND單元，則只有 選擇記憶電晶體MC21之通道部被從其他分離，變成浮動 (請參閱圖12)，而以寫入電壓Vpgm之電容耦合升壓之。 圖6係將自共同源極線SL起第二個記憶電晶體被選擇時之 寫入條件，對應於圖3而顯示者。其係對於被選擇的控制閘 線CG14供給以寫入電壓Vpgm，對於鄰接於其位元線BL侧 且自共同源極線SL側起第三個之控制閘線CG13供給以 Vss，對於鄰接於共同源極線SL側且自共同源極線SL起第 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝
線 531879 A7 B7 五、發明説明（18 )
一個之控制閘線CG15供給以中間電壓Vpass。對於其餘之 控制閘線則全部供給中間電壓Vpass。 此種情況下，沿控制閘線CG15之記憶電晶體係已寫入資 料。然關於”1”資料寫入的位元線BL1侧NAND單元，若已 寫在記憶電晶體MC 151之資料為”1”時，則有可能即使對於 其控制閘供給Vss也不會變成斷開之情況，仍與選擇自位元 線BL側起第二個記憶電晶體MC 11時的第一個記憶電晶體 M C 01之情況相同。 因此對於共同源極線SL側第一個控制閘線CG15，並非供 給Vss而係供給中間電壓Vpass。對於第三個控制閘線 CG13供給Vss，即可使記憶電晶體MC131變成斷開。因而、 可使被選擇的第二個記憶電晶體MC141與第一個記憶電晶 體MC151之通道部一體成為漂浮狀態而予以升壓。 在圖6中，則將比供給Vss的控制閘線CG13位於位元線侧 之非選擇控制閘線全部設定為中間電壓Vpass，但這是為使 ”1”資料侧非選擇記憶電晶體MC 131之切斷能確實執行所需 之基板偏壓用者。因而可不必對其全部供給中間電壓 Vpass，而至少對其中之一供給中間電壓Vpass即可。 在LSB方式，若自位元線BL側起第一個控制閘線被選擇 時，在兩側並無記憶電晶體存在，其一方就是選擇閘電晶 體SG1。”1”寫入之位元線BL1側之選擇閘電晶體SG11，即 被供給Vdd並因NAND單元預充電而變成斷開，因此自共同 源極線SL起第一個控制閘線被選擇時，也同樣地選擇閘電 晶體SG21為呈斷開’而只能使所著目的記憶電晶體mc 151 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
裝 訂
線 531879 A7 ___B7 ____ 五、發明説明（19 ) 之通道在漂浮狀態下予以升壓。 [實施形態2] 在上述實施形態係使用一種的中間電壓Vpass，惟若以圖 3之情形為例，自位元線侧起第二個控制閘線CG1被選擇時 所供給第一個控制閘線CGO之中間電壓Vpass，乃是為使 ”1”資料寫入側之二記憶電晶體MC01、MC11之通道區域 一體升壓所需之輔助性電壓。基於此理念，具體性電壓值 有時也可為例如電源電壓Vdd之情況，因此可選擇大於其之 適當值。但是必須避免不致於以”0”寫入之位元線BLO側之 非選擇的記憶電晶體MC00來執行”〇”寫入，基於此理由應 為比寫入電壓Vpgm為低。 另方面在圖3之例子中，供給於已完成寫入的範圍之控制 閘線CG3〜CG15之中間電壓Vpass，其理念則與供給於控 制閘線CG0者不同，而係用以對於應加以切斷之記憶電晶 體MC20、MC21供給適當的負偏壓（back bias)所需者。如 上述基於中間電壓之理念上差異，在圖3中也可使供給控制 閘線CG3〜CG15之中間電壓Vpass與供給控制閘線CG0之 中間電壓Vpass，設定為互異。 將這樣的實施形態在寫入時之電壓關係，對應於圖3而顯 示於圖7。其係假設供給控制閘線CG0之中間電壓為 Vpassl，而供給控制閘線CG3〜CG15之中間電壓為 Vpass2。為使沿控制閘線CG2且鄰接於選擇記憶電晶體之 非選擇記憶電晶體MC20、MC21能使之確實地切斷， Vpass2則以較高者為宜，基於此論點則可使之設定為例如 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐〉 531879 A7 B7 五、發明説明（20 )
Vpass2 > Vpass 1 〇 再者，為使選擇記憶電晶體MC 10、MCI 1之通道升壓得 以確實進行且緩和位元線側未完成寫入的記憶電晶體之應 力，作為通道升壓輔助用之中間電壓Vpassl仍以使用高者 為宜。若重視這一論點則可設定為V p a s s 1 > V p a s s 2。 茲將到此為止之實施形態中寫入模式之操作時序，以圖3 之實施形態為例，顯示於圖8。在寫入循環開始之時刻t0， 對於位元線側選擇閘線SGD供給Vdd + α，對於共同源極 線側選擇閘線SGS供給Vss，對於被選擇之控制閘線CG1與 鄰接於其位元線側之控制閘線CG0供給Vdd，對於鄰接於 其共同源極線側之控制閘線CG2供給Vss，而對於其餘之控 制閘線CG3〜CG15則供給Vdd。 對於位元線BL則因應資料而供給Vss(”0”資料之情況）、 Vpre(”l”資料之情況），以使按照資料的電位轉送至經由該 位元線資料選擇之記憶電晶體通道。被供給”1”資料之位元 線，之後使選擇閘線SGD回至Vdd，便可使預充電成Vdd程 度之通道呈漂浮狀態。 然後，在時刻tl施加以寫入脈衝電壓。亦即，被選擇之控 制閘線CG1即將自Vdd升壓至寫入電壓Vpgm，鄰接於位元 線側之控制閘線CG0即將自Vdd升壓至中間電壓Vpass，鄰 接於共同源極線側之控制閘線CG2仍被保持於Vss，其餘之 控制閘線CG3〜CG15即將自Vdd升壓至中間電壓Vpass。 因而如上述，在選擇記憶電晶體即將按照資料而進行電子 注入，或阻止電子注入。在時刻t2 —次之寫入操作就結 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝
線 531879 A7 B7 五、發明説明（21 ) 束。 圖上雖從略，通常經時刻t2後，即執行寫入驗證之讀取， 若有寫入不完全之記憶電晶體存在，則反復執行寫入操 作。如此反復進行寫入操作與驗證操作，便可使寫入資料 逼進於特定的閾值電壓分布範圍内。 [實施形態3] 到此為止之實施形態係以在”1”資料寫入時，使被選擇的 記憶電晶體的鄰接記憶電晶體之通道成為斷開之傳統LSB 方式為基本而只限於NAND單元之自位元線及共同源極線 起第二個記憶電晶體被選擇時，才使基本的LSB方式加以 變形者。 相對地，下面則就將作為基本的LSB方式本身加以變形之 實施形態說明如下。 本實施形態之寫入模式，係基於如下列理念：NAND單 元内之某一控制閘線被選擇時，用以為進行通道升壓而使 通道成為切斷之記憶電晶體，並非一定為選擇記憶電晶體 之鄰接記憶電晶體，而只要其為可使選擇記憶電晶體中介 於其間的任意二記憶電晶體即可。此種情況下，對於在用 以切斷通道之記憶電晶體間，與選擇記憶電晶體一起被夾 著的非選擇記憶電晶體之控制閘線，則施加以中間電壓， 以輔助在選擇記憶電晶體之通道升壓即可。 依照此實施形態，其在"1”資料寫入時之通道升壓，即可 使複數個記憶電晶體之通道區域成為一體而進行。並且對 於選擇記憶電晶體之控制閘供給以寫入電壓，對於與此成 -24- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝 訂
線 531879 A7 B7 五、發明説明（22 ) 一體升壓通道的非選擇記憶電晶體之控制閘則供給以中間 電壓，便能較之對於鄰接於用來供給寫入電壓的選擇記憶 電晶體之非選擇控制閘供給Vss之通常LSB方式，使鄰接於 選擇記憶電晶體的非選擇記憶電晶體造成之電容耦合效 應。 亦即，在供給寫入電壓Vpgm之選擇控制閘，若供施加 Vss之非選擇控制閘與此相鄰接時，被選擇的記憶電晶體之 漂浮閘電位上升將因來自於供給Vss的鄰接非選擇控制閘線 之電容耦合而變得不足，有可能導致”0”寫入速度下降。與 此相對，若在Vpgm兩側隔著中間電壓Vpass而供給如 Vss、Vpass、Vpgm、Vpass、Vss之施加電壓時，即使寫 入電壓Vpgm為與傳統方式相同者，但仍可使施加Vpgm的 選擇記憶電晶體之漂浮閘電位變得十分高，使得”0”寫入速 度變快。 再者，經予施加Vss之非選擇控制閘線，由於寄生電阻與 寄生電容，自驅動端離遠部分之電位並非一定能使之固 定，若鄰接的控制閘線處於高的電壓Vpgm，則將因其電容 耦合而造成電位浮動現象。相對地若在供施加以Vss的控制 閘線與供施加以Vpgm的控制閘線間佈置供施加以Vpass的 控制閘線時，即可抑制施加Vss的控制閘線之電位浮動現 象。 圖9係顯示本實施形態在進行寫入操作時，在一個NAND 單元内之電壓關係。其係顯示NAND單元内自位元線BL側 起第K個之控制閘線CG(K)被選擇時之一般性情況。如曾於 -25- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 裝
線 531879 A7 B7 五、發明説明（23 ) 以前之實施形態所說明，在進行寫入操作之前，則自位元 線BL直至NAND單元之選擇記憶電晶體通道，按照資料 ”0”、”1”施予Vss、Vdd之預充電。在”1”資料之情況下， 因預充電選擇閘電晶體SG1即將呈斷開，NAND單元之通 道即將呈漂浮狀態。位元線側之選擇閘線SGS則與以前之 實施形態同樣地為Vss。 對於被選擇的控制閘線CG (K)則供給寫入電壓Vpgm， 並以除該選擇記憶電晶體之外至少含有一個非選擇記憶電 晶體之方式對於適當的兩條控制閘線CG (K-m)與CG(K + η)，供給Vss。其中，m、n為正的整數，且至少有一方為2 以上者。 對於為供給Vss之控制閘線CG (K-m)、CG (K + n)所夾 著之非選擇控制閘全部則供給以中間電壓Vpassl。另外比 控制閘線CG (K-m)位於位元線BL側之非選擇控制閘線， 及比控制閘線CG (K +η)位於共同源極線SL側之非選擇控 制閘線，則供給以中間電壓Vpass2。 在圖9係對於比控制閘線CG (K-m)位於位元線BL側之所 有非選擇控制閘線，及比控制閘線CG (K +η)位於共同源 極線SL側之所有非選擇控制閘線則供給以中間電壓 Vpass2，惟也可採取各自至少只選取其中之一而供給以中 間電壓Vpass2之方式，這一點仍與前面實施形態之情況相 同。但是若欲在位元線侧及源極線側各自只選擇一個要供 給Vpass2之非選擇控制閘線，則以選擇鄰接於供給Vss的 控制閘線CG (K-m)之位元線BL側的非選擇控制閘線，及 -26- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝
線 531879 A7 ______B7 五、發明説明（24 ) " 鄰接於控制閘線CG (Κ +η)之共同源極線SL側之非選擇控 制閘線為宜。 圖9之例子為!!! = 2、n = 3之情況，在此種情況下，則將 以〇標誌包圍之選擇記憶電晶體，與對於其在位元線側相 鄰接之一個非選擇記憶電晶體，與在共同源極線侧相鄰接 的兩個非選擇記憶電晶體範圍之通道部，成為一體而進行 升壓。此時，由於對於一體進行升壓範圍之非選擇控制閘 線係供給中間電壓Vpassl，因此通道部之升壓可確實完 成。另外為切斷通道而供給Vss = OV之控制閘線〇0(1〇 m)、CG (K +η)之記憶電晶體，並非位於選擇記憶電晶體 之正近旁，而在其間需隔著以被供給中間電壓Vpassl之非 選擇控制閘線，因此可減少供給於選擇控制閘線(κ)之 寫入電壓所造成對於非選擇記憶電晶體之鄰接耦合效應。 兹將本實施形態之更具體態樣列舉顯示於圖l〇(a)、0)。 圖10(a)係將選擇記憶電晶體與在其共同源極線側對於此相 鄰接的一個非選擇記憶電晶體一體升壓而構成之例子。因 而對於選擇控制閘線CG (K)供給以寫入電壓Vpgm，對於 與此相鄰接的非選擇閘線CG (K + 1)供給以中間電壓 Vpassl，對於隔著這些之非選擇控制閘線CG (K-1)及CG (K +2)則供給以Vss。因而可使兩個記憶電晶體範圍之通道 部一體升壓。 在圖10(a)中，在進行選擇控制閘線與鄰接於此之一個非 選擇控制閘線範圍之升壓時，則使在共同源極線側相鄰接 的非選擇控制閘線成為中間電壓Vpass，但也可使中間電壓 -27- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 531879 A7 B7 五、發明説明（25 )
Vpass供給於在位元線側相鄰接的非選擇控制閘線。若考量 施加中間電壓Vpass所造成應力引起之錯誤寫入問題時，仍 以採取對於在位元線側相鄰接的非選擇控制閘線供給中間 電壓Vpass之方式為宜。其理由乃在於由於自被選擇的控制 閘線偏共同源極線側係已完成寫入，故必須避免閾值變 動，但因位元線側卻才要開始執行寫入操作，所以因施加 Vpass引起之閾值變動並非那麼會成問題之故。 圖10(b)係構成為可使選擇記憶電晶體與夾著其之兩個非 選擇記憶電晶體一體升壓之例子。因此對於選擇閘線CG(K) 供給以寫入電壓Vpgm，對於與此相鄰接的兩個非選擇閘線 CG (K-1)及CG (K+1)供給以中間電壓Vpassl，且對於這 些的外側之非選擇控制閘線CG (K-2)及CG (K + 2)供給以 Vss。因此可使三個記憶電晶體範圍之通道部一體升壓。 在本實施形態中，經選擇的控制閘線若為位於自位元線 B L第一個（K == 1)之情況及第二個（K = 2)之情況，則因在位 元線BL側非選擇控制閘線就消失或變少，所以將變成為例 外。將這些情形顯示於圖ll(a)(b)。 圖11(a)為圖10(a)或（b)方式之情況，係K=1亦即第一個 控制閘線CG(1)被選擇之情況。此時，位元線側則對於選擇 閘線SGD供給以Vdd，而在”1”資料之情形時即予以切斷。 並且對於被選擇的控制閘線CG (1)施加以寫入電壓Vpgm， 對於鄰接於其共同源極線SL側的非選擇控制閘線CG (2)供 給以中間電壓Vpassl，且對於其旁邊之控制閘線CG (3)供 給以Vss。在位元線BL側並無可供施加Vss之非選擇控制閘 -28- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 531879 A7 B7 五、發明説明（26 ) 線存在。因此可將兩個記憶電晶體範圍之通道部一體升 壓。 圖11(b)係同樣地K = 2亦即第二個控制閘線CG (2)被選 擇之情況。此時，位元線側則對於選擇閘線SGD供給 Vdd，而在”1”資料之情形時即予以切斷。並且對於被選擇 的控制閘線CG (2)供給以寫入電壓Vpgm，對於其兩邊之控 制閘線CG (1)、CG (3)供給以中間電壓Vpassl，且對於其 旁邊之控制閘線CG (4)供給以Vss。此種情況下，在位元 線BL側也無可供施加Vss之非選擇控制閘線存在。該圖 11(b)之方式，在位元線側之第二個控制閘線被選擇時則對 於第一個控制閘線施加中間電壓之部分，係與前面之實施 形態1相同。因此可將三個記憶電晶體範圍之通道部一體升 壓。 圖11(a)、（b)係選擇自位元線BL側起第一個及第二個記 憶電晶體時之情形，但選擇自共同源極線5[侧起第一個及 第二個記憶電晶體時，情形亦同。選擇自共同源極線S]L側 起第一個控制閘線時，在自其更位於共同源極線S]L側者只
有被斷開驅動之選擇閘線SGS而已。選擇自共同源極線SL 側起第二個控制閘線時，在自其更位於共同源極線SL側， 非選擇控制閘線則有一條，惟可使之設定為中間電壓 Vp ass 1 即可。 在圖9中，則將對於位於施加了 Vss的控制閘線間之非選 擇控制閘線所供給之中間電壓，設定為Vpassl，對於施加 Vss的控制閘線外侧之非選擇控制閘線所供給之中間電壓， -29-
531879 A7 B7 五、發明説明（ 27 設定為VpaSS2，但這些兩個中間電壓也可選擇為相等或互 異之值。 亦即，由於中間電壓Vpassl係與寫入電壓Vpgm 一起用 以使包含被選擇記憶電晶體通道在内的周圍通道部一體升 壓所需之輔助性電壓，而中間電壓¥?^32係用以供作切斷 施加了 Vss的記憶電晶體通道所需基板偏壓（更詳而言，係 其記憶電晶體之源極偏壓）用之電壓，因此，依各自用途之 別而採取最適當設定即可。這些中間電壓Vpassi、vpass2 若採用相同電壓，便能減少寫入所需控制電壓之種類。 再者，在上述各實施形態中，寫入時供給於控制閘之 V s s，係供作對於由位元線b L所供給” ”” 1 ”資料之電 位，若其在”1”資料電位時則予以切斷通道，在，，〇”資料時 則允許通道轉送之目的而控制通道升壓時之基準電壓用， 因此並非必須為0V。 發明之效果 如上述若依照本發明，則在NAND型EEPROM中，改良 傳統自動升壓方式便可在使用微小單元時，也能確實防止 錯誤寫入。 圖式之簡要說明 圖1係依本發明之EEPROM構成圖。 圖2係同EEPROM之記憶單元陣列構成圖。 圖3係依本發明實施形態之選擇CG1時之寫入操作時之電 壓關係圖。 圖4係同實施形態之”1”寫入侧通道之升壓情形圖。 -30-
本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
裝 訂
線 531879 A7 B7 五、發明説明（28 ) 圖5係同實施形態之選擇CG2時之寫入操作時之電壓關係 圖。 圖6係同實施形態之選擇CG14時之寫入操作時之電壓關 係圖。 圖7係其他實施形態之選擇CG2時之寫入操作時之電壓關 係圖。 圖8係各實施形態之寫入操作時序波形圖。 圖9係依其他實施形態之寫入操作時之電壓關係圖。 圖10(a)、（b)係同實施形態之具體例中在寫入操作時之電 壓關係圖。 圖11(a)、（b)係同實施形態之位元線側第一個及第二個被 選擇時在寫入操作時之電壓關係圖。 圖12係傳統方式在選擇CG2時之通道升壓情形圖。 圖13係傳統方式在選擇CG1時之通道升壓情形圖。 元件符號之說明 1…記憶單元陣列，2…感測放大器/資料鎖存電路，3… 行閘，4…列解碼器/字線驅動電路，5…行解碼器，6…位 址鎖存器，7…控制電路，8…内部電壓產生電路，9…I/O 緩衝器，MC0〜MC15…記憶電晶體，SGI、SG2…選擇閘 電晶體’ BL0、BL4223，SL…共同源極線，CG0〜 CG15…控制閘線，SGD、SGS···選擇閘線。 -31 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝
線

Claims (1)

  1. 531879 第091104129號專利申請案 A8 中文申請專利範圍替換本(92年3月)¾ _92. 8, 1 2 D8_ 六、申請專利範圍 1. 一種非揮發性半導體記憶裝置，其特徵為具有下列各項： 記憶單元陣列，(具有NAND單元，該NAND單元係以 如下列方式構成之： •複數個記憶電晶體（具有電荷蓄積層與控制閘）係串聯 連接 •一端係介以第一選擇閘電晶體而連接於位元線 •另一端係介以第二選擇閘電晶體而連接於共同源極線 •在寫入模式係以如下列方式施加電壓··對於在NAND 單元中被選擇的記憶電晶體之控制閘施加寫入電壓，對於 在兩旁邊之非選擇的雨個記憶電晶體之控制閘各自施加基 準電壓，藉此使上述兩個記憶電晶體中位於共同源極線側 者斷開，位於位元線側者則按照供給於位元線之資料1或0 而作斷開或接通）；以及 電壓施加電路（其係在上述寫入模式中以如下列方式操 作者： •在上述NAND單元之上述複數個記憶電晶體中，選擇 自上述位元線側起第二個之上述記憶電晶體時，對於該第 二個記憶電晶體之控制閘施加寫入電壓，對於自位元線側 起第三個之非選擇的記憶電晶體之控制閘施加基準電壓， 對於自位元線側起第一個之非選擇的記憶電晶體之控制閘 施加低於上述寫入電壓且高於上述基準電壓之第一中間電 壓，對於其餘之非選擇記憶電晶體中至少一個控制閘則施 加低於上述寫入電壓且高於上述基準電壓之第二中間電 壓）。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） A BCD 531879 六、申請專利範圍 2. 如申請專利範圍第1項之非揮發性半導體記憶裝置，其中 之電壓施加電路係構成為可以如下列方式而操作： •對於上述NAND單元中複數個上述其餘之非選擇記憶 電晶體的所有控制閘各自施加上述第二中間電壓。 3. 如申請專利範圍第1項之非揮發性半導體記憶裝置，其中 之電壓施加電路係構成為如下列： •在上述寫入模式中，自共同源極線側起第二個記憶電 晶體被選擇時，對於該第二個記憶電晶體之控制閘施加寫 入電壓，對於自上述共同源極線側起第三個之非選擇記憶 電晶體之控制閘施加基準電壓，對於自上述共同源極線側 起第一個之非選擇記憶電晶體之控制閘施加上述第二中間 電壓，而對於其餘之非選擇記憶電晶體中至少一個控制閘 則施加上述第二中間電壓。 4. 如申請專利範圍第3項之非揮發性半導體記憶裝置，其中 之電壓施加電路係構成為可以如下列方式而操作·· •對於上述NAND單元中複數個上述其餘之非選擇記憶 電晶體的所有控制閘各自施加上述第二中間電壓。 5. 如申請專利範圍第1項之非揮發性半導體記憶裝置，其中 之第一中間電壓係設定為與上述第二中間電壓相同電壓。 6. 如申請專利範圍第1項之非揮發性半導體記憶裝置，其中 之第一中間電壓係設定為大於上述第二中間電壓之值。 7. 如申請專利範圍第1項之非揮發性半導體記憶裝置，其中 之第一中間電壓係設定為小於上述第二中間電壓之值。 8. 如申請專利範圍第1項之非揮發性半導體記憶裝置，其中 -2- 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐）
    8 8 8 8 A B c D 531879 六、申請專利範圍 之記憶單元陣列係構成為如下列： •複數個上述NAND單元係排列於行方向 •上述各NAND單元係各自連接於互異的位元線 •具有第一選擇閘線與第二選擇閘線 •上述複數個NAND單元中上述第一選擇閘電晶體之閘 係共同連接於上述第一選擇閘線 •上述複數個NAND單元中上述第二選擇閘電晶體之閘 係共同連接於上述第二選擇閘線 • NAND單元塊係由上述複數個NAND單元構成，其中 在上述寫入模式中則將各NAND單元之通道按照供給各位 元線之資料而予以預充電後，使連接於被選擇之控制閘線 之複數個記憶電晶體係匯集後而被窝入。 9.如申請專利範圍第8項之非揮發性半導體記憶裝置，其中 構成為如下列者： 具有先於上述寫入模式而實施之抹除模式（其係用以將 上述NAND單元内之複數個記憶電晶體匯集而抹除資料， 並設定於閾值低的第一資料狀態） 上述寫入模式中之寫入係以如下列方式而實行： 將經匯集抹除之上述各NAND單元之通道，按照由對應 於該通道的上述各位元線所傳送之要寫入的第一或第二資 料，而施予預充電，藉此便可得下列結果： •在經由上述第一資料施予預充電之上述各NAND單 元，其連接於被選擇的上述控制閘線之上述各記憶電晶體 之通道將變成漂浮狀態，因此施加上述寫入電壓時，因與 -3 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
    A BCD 531879 六、申請專利範圍 控制閘之電容耦合，上述處於漂浮狀態之通道將升壓以禁 止對於電荷蓄積層之電荷注入， •在經由上述第二資料施予預充電之上述各N AND單 元，其連接於被選擇的上述控制閘線之上述各記憶電晶體 之通道係保持於低電壓，因此便可使電荷注入於電荷蓄積 層。 10. —種非揮發性半導體記憶裝置，其特徵為具有下列各項： 記憶單元陣列，(具有NAND單元，該NAND單元係以 如下列方式構成之： •複數個記憶電晶體（具有電荷蓄積層與控制閘）係串聯 連接 •一端係介以第一選擇閘電晶體而連接於位元線 •另一端係介以第二選擇閘電晶體而連接於共同源極線 •在寫入模式係以如下列方式施加電壓：對於在N AND 單元中被選擇的記憶電晶體之控制閘施加以寫入電壓，對 於在兩旁邊之非選擇的雨個記憶電晶體之控制閘各自施加 以基準電壓，藉此以使上述兩個記憶電晶體中位於共同源 極線側者斷開，位於位元線側者則按照供給於位元線之資 料1或0而作斷開或接通）；以及 電壓施加電路(其係在上述寫入模式中以如下列方式操 作者： •在上述NAND單元之上述複數個記憶電晶體中，選擇 自上述共同源極線側起第二個之上述記憶電晶體時，對於 該第二個記憶電晶體之控制閘施加寫入電壓，對於自共同 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐）
    8 8 8 8 A B c D 531879 六、申請專利範圍 源極線側起第三個之非選擇的記憶電晶體之控制閘施加基 準電壓，對於自共同源極線側起第一個之非選擇的記憶電 晶體之控制閘施加低於上述寫入電壓且高於上述基準電壓 之第一中間電壓，對於其餘之非選擇記憶電晶體中至少一 個控制閘則施加低於上述寫入電壓且高於上述基準電壓之 第二中間電壓）。 11. 如申請專利範圍第10項之非揮發性半導體記憶裝置，其中 之第一中間電壓與上述第二中間電壓係設定為相同電壓。 12. 如申請專利範圍第10項之非揮發性半導體記憶裝置，其中 之第一中間電壓與上述第二中間電壓係設定為互異之值。 13. 如申請專利範圍第10項之非揮發性半導體記憶裝置，其中 之記憶單元陣列係構成為如下列： •複數個上述NAND單元係排列於行方向 •上述各NAND單元係各自連接於互異的位元線 •具有第一選擇閘線與第二選擇閘線 •上述複數個NAND單元中上述第一選擇閘電晶體之閘 係共同連接於上述第一選擇閘線 •上述複數個NAND單元中上述第二選擇閘電晶體之閘 係共同連接於上述第二選擇閘線 • NAND單元塊係由上述複數個NAND單元構成，其中 在上述寫入模式中則將各NAND單元之通道按照供給各位 元線之資料而予以預充電後，使連接於被選擇的控制閘線 之複數個記憶電晶體匯集而寫入。 14. 如申請專利範圍第10項之非揮發性半導體記憶裝置，其中 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
    531879 圍 利一專 請中 A B c D 構成為如下列者·· 具有先於上述寫入模式而實施之抹除模式（其係用以將 上述NAND單元内之複數個記憶 電晶體匯集而抹除資料， 並设定於閾值低的第一資料狀態） 上述寫入模式中之寫入係以如下列方式而實行： 將、’’二匯集抹除之上述各Nand單元之通道，按照由對應 於琢通道的上述各位元線所傳送之要寫入的第一或第二資 料，而施予預充電，藉此便可得下列結果： •在經由上述第一資料施予預充電之上述各NaND單 70 ,其連接於被選擇的上述控制閘線之上述各記憶電晶體 之通道將^:成漂浮狀態，因此施加上述寫入電壓時，因與 控制閘之電容耦合，上述處於漂浮狀態之通道將升壓以禁 止對於電荷蓄積層之電荷注入， •在經由上述第二資料施予預充電之上述各N AND單 元’其連接於被選擇的上述控制閘線之上述各記憶電晶體 又通道即可使之保持於低電壓，因此便可使電荷注入於電 何畜積層。 15·如申請專利範圍第1〇項之非揮發性半導體記憶裝置，其中 疋第一中間電壓係設定為小於上述第二中間電壓之值。 16· 一種非揮發性半導體記憶裝置，其特徵為具有下列各項： （具有NAND單元，該NAND單元係以 如下列方式構成之： •複數個記憶電晶體（具有電荷蓄積層與控制閘）係串聯 連接 _ -6- 本紙張尺度適财國®家標準(CNS) Μ規格( χ 297公董） 8 8 8 8 A B c D 531879 六、申請專利範圍 •一端係介以第一選擇閘電晶體而連接於位元線 •另一端係介以第二選擇閘電晶體而連接於共同源極 線）；以及 電壓施加電路(其係在寫入模式中以如下列方式操作 者： •在上述NAND單元之上述複數個記憶電晶體中，選擇 自上述位元線側起第K個之記憶電晶體時，對於該選擇記 憶電晶體之控制閘施加寫入電壓，對於自上述位元線側起 第K-m個及自上述位元線起第K + n個（m、η為正之整數， 其中至少有一方為2以上）之兩個非選擇記憶電晶體之控制 閘施加基準電壓，藉此便可使第K + n個之記憶電晶體斷 開，使第K-m個之記憶電晶體按照供給於位元線之資料 ”1”或0而作斷開或接通， •上述兩個非選擇記憶電晶體，係夾著上述選擇記憶電 晶體，與上述記憶電晶體中至少在上述選擇記憶電晶體兩 旁邊之兩個上述記憶電晶體中之一方， •對於為上述兩個非選擇記憶電晶體所夾著的非選擇記 憶電晶體之控制閘各自施加低於上述寫入電壓且高於上述 基準電壓之第一中間電壓， •對於較第K-m個記憶電晶體位於位元線側之至少一個 非選擇記憶電晶體之控制閘，及對於較第K + n個記憶電 晶體位於共同源極線側之至少一個非選擇記憶電晶體之控 制閘各自施加低於上述寫入電壓且高於上述基準電壓之第 二中間電壓）。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
    A BCD 531879 六、申請專利範圍 17. 如申請專利範圍第16項之非揮發性半導體記憶裝置，其中 K為2，而構成為對於比上述選擇記憶電晶體位於上述位 元線側之上述記憶電晶體之上述控制閘之各個施加上述第 一或第二中間電壓。 18. 如申請專利範圍第16項之非揮發性半導體記憶裝置，其中 選擇電晶體為自上述共同源極線側數起為第K個之上述記 憶電晶體，且構成為上述K為2時，則對於比上述選擇記 憶電晶體位於上述共同源極線側之非選擇的上述記憶電晶 體之控制閘之各個施加上述第一或第二中間電壓。 19. 如申請專利範圍第16項之非揮發性半導體記憶裝置，其中 構成為在複數個上述記憶電晶體中，對於比第（K-m)個之 上述記憶電晶體位於上述位元線側之複數個上述記憶電晶 體，與比第（K + n)個之上述記憶電晶體位於上述共同源極 線側之複數個上述記憶電晶體施加上述第二中間電壓。 20. 如申請專利範圍第16項之非揮發性半導體記憶裝置，其中 第一中間電壓與上述第二中間電壓係設定為相同電壓。 21. 如申請專利範圍第16項之非揮發性半導體記憶裝置，其中 第一中間電壓與上述第二中間電壓係設定為互異之值。 22. 如申請專利範圍第16項之非揮發性半導體記憶裝置，其中 記憶單元陣列係構成為如下列： •複數個上述NAND單元係排列於行方向 •上述各NAND單元係各自連接於互異的位元線 •具有第一選擇閘線與第二選擇閘線 •上述複數個NAND單元中上述第一選擇閘電晶體之閘 -8- 本紙張尺度適用中國國家標準(CNS) A4規格（210 X 297公釐）
    531879 A B c D 六、申請專利範圍 極係共同連接於上述第一選擇閘線 •上述複數個NAND單元中上述第二選擇閘電晶體之閘 極係共同連接於上述第二選擇閘線 • NAND單元塊係由上述複數個NAND單元構成 •其中在上述寫入模式中則將各NAND單元之通道按照 供給各位元線之資料而予以預充電後，使連接於被選擇的 控制閘線之複數個記憶電晶體匯集而寫入。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
TW091104129A 2001-03-06 2002-03-06 Non-volatile semiconductor memory device TW531879B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001061489A JP3957985B2 (ja) 2001-03-06 2001-03-06 不揮発性半導体記憶装置

Publications (1)

Publication Number Publication Date
TW531879B true TW531879B (en) 2003-05-11

Family

ID=18920776

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091104129A TW531879B (en) 2001-03-06 2002-03-06 Non-volatile semiconductor memory device

Country Status (5)

Country Link
US (2) US6859394B2 (zh)
JP (1) JP3957985B2 (zh)
KR (1) KR100536536B1 (zh)
CN (1) CN1201402C (zh)
TW (1) TW531879B (zh)

Families Citing this family (113)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8706630B2 (en) 1999-08-19 2014-04-22 E2Interactive, Inc. System and method for securely authorizing and distributing stored-value card data
US7196931B2 (en) * 2002-09-24 2007-03-27 Sandisk Corporation Non-volatile memory and method with reduced source line bias errors
US7046568B2 (en) * 2002-09-24 2006-05-16 Sandisk Corporation Memory sensing circuit and method for low voltage operation
US7327619B2 (en) * 2002-09-24 2008-02-05 Sandisk Corporation Reference sense amplifier for non-volatile memory
US6987693B2 (en) 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
US7324393B2 (en) 2002-09-24 2008-01-29 Sandisk Corporation Method for compensated sensing in non-volatile memory
US7443757B2 (en) 2002-09-24 2008-10-28 Sandisk Corporation Non-volatile memory and method with reduced bit line crosstalk errors
EP1543529B1 (en) 2002-09-24 2009-11-04 SanDisk Corporation Non-volatile memory and its sensing method
US6888755B2 (en) * 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
JP3863485B2 (ja) 2002-11-29 2006-12-27 株式会社東芝 不揮発性半導体記憶装置
US7099193B2 (en) 2003-09-08 2006-08-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device, electronic card and electronic apparatus
US7064980B2 (en) * 2003-09-17 2006-06-20 Sandisk Corporation Non-volatile memory and method with bit line coupled compensation
US6956770B2 (en) * 2003-09-17 2005-10-18 Sandisk Corporation Non-volatile memory and method with bit line compensation dependent on neighboring operating modes
JP4212444B2 (ja) 2003-09-22 2009-01-21 株式会社東芝 不揮発性半導体記憶装置
US7161833B2 (en) 2004-02-06 2007-01-09 Sandisk Corporation Self-boosting system for flash memory cells
US7466590B2 (en) * 2004-02-06 2008-12-16 Sandisk Corporation Self-boosting method for flash memory cells
US7170793B2 (en) * 2004-04-13 2007-01-30 Sandisk Corporation Programming inhibit for non-volatile memory
JP4405405B2 (ja) * 2004-04-15 2010-01-27 株式会社東芝 不揮発性半導体記憶装置
KR100559714B1 (ko) * 2004-04-19 2006-03-10 주식회사 하이닉스반도체 낸드 플래시 메모리 소자 및 이의 프로그램 방법
US7490283B2 (en) 2004-05-13 2009-02-10 Sandisk Corporation Pipelined data relocation and improved chip architectures
US7120051B2 (en) * 2004-12-14 2006-10-10 Sandisk Corporation Pipelined programming of non-volatile memories using early data
US7158421B2 (en) 2005-04-01 2007-01-02 Sandisk Corporation Use of data latches in multi-phase programming of non-volatile memories
US7420847B2 (en) * 2004-12-14 2008-09-02 Sandisk Corporation Multi-state memory having data recovery after program fail
US7849381B2 (en) 2004-12-21 2010-12-07 Sandisk Corporation Method for copying data in reprogrammable non-volatile memory
US7369438B2 (en) * 2004-12-28 2008-05-06 Aplus Flash Technology, Inc. Combo memory design and technology for multiple-function java card, sim-card, bio-passport and bio-id card applications
JP4646634B2 (ja) * 2005-01-05 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
US7206230B2 (en) 2005-04-01 2007-04-17 Sandisk Corporation Use of data latches in cache operations of non-volatile memories
US7463521B2 (en) 2005-04-01 2008-12-09 Sandisk Corporation Method for non-volatile memory with managed execution of cached data
US7447078B2 (en) * 2005-04-01 2008-11-04 Sandisk Corporation Method for non-volatile memory with background data latch caching during read operations
US7170783B2 (en) * 2005-04-01 2007-01-30 Micron Technology, Inc. Layout for NAND flash memory array having reduced word line impedance
US7196930B2 (en) * 2005-04-27 2007-03-27 Micron Technology, Inc. Flash memory programming to reduce program disturb
KR100621634B1 (ko) 2005-05-06 2006-09-07 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
JP5130646B2 (ja) 2005-06-06 2013-01-30 ソニー株式会社 記憶装置
JP4113211B2 (ja) * 2005-07-27 2008-07-09 株式会社東芝 半導体集積回路装置
JP5162846B2 (ja) 2005-07-29 2013-03-13 ソニー株式会社 記憶装置、コンピュータシステム、および記憶システム
JP4761872B2 (ja) * 2005-08-01 2011-08-31 株式会社東芝 不揮発性半導体記憶装置
JP4891580B2 (ja) * 2005-08-31 2012-03-07 株式会社東芝 不揮発性半導体記憶装置
US7218552B1 (en) * 2005-09-09 2007-05-15 Sandisk Corporation Last-first mode and method for programming of non-volatile memory with reduced program disturb
JP4907925B2 (ja) * 2005-09-09 2012-04-04 株式会社東芝 不揮発性半導体記憶装置
US7286406B2 (en) * 2005-10-14 2007-10-23 Sandisk Corporation Method for controlled programming of non-volatile memory exhibiting bit line coupling
US7366022B2 (en) * 2005-10-27 2008-04-29 Sandisk Corporation Apparatus for programming of multi-state non-volatile memory using smart verify
US7301817B2 (en) 2005-10-27 2007-11-27 Sandisk Corporation Method for programming of multi-state non-volatile memory using smart verify
KR100795634B1 (ko) * 2005-11-11 2008-01-17 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치, 그 데이터 판독 방법 및메모리 카드
US7355888B2 (en) * 2005-12-19 2008-04-08 Sandisk Corporation Apparatus for programming non-volatile memory with reduced program disturb using modified pass voltages
US7355889B2 (en) * 2005-12-19 2008-04-08 Sandisk Corporation Method for programming non-volatile memory with reduced program disturb using modified pass voltages
WO2007078793A1 (en) * 2005-12-19 2007-07-12 Sandisk Corporation Method for programming non-volatile memory with reduced program disturb using modified pass voltages
US7362615B2 (en) * 2005-12-27 2008-04-22 Sandisk Corporation Methods for active boosting to minimize capacitive coupling effect between adjacent gates of flash memory devices
US7436703B2 (en) * 2005-12-27 2008-10-14 Sandisk Corporation Active boosting to minimize capacitive coupling effect between adjacent gates of flash memory devices
US7499319B2 (en) 2006-03-03 2009-03-03 Sandisk Corporation Read operation for non-volatile storage with compensation for coupling
US7436733B2 (en) * 2006-03-03 2008-10-14 Sandisk Corporation System for performing read operation on non-volatile storage with compensation for coupling
US7511995B2 (en) * 2006-03-30 2009-03-31 Sandisk Corporation Self-boosting system with suppression of high lateral electric fields
US7428165B2 (en) * 2006-03-30 2008-09-23 Sandisk Corporation Self-boosting method with suppression of high lateral electric fields
US7951669B2 (en) * 2006-04-13 2011-05-31 Sandisk Corporation Methods of making flash memory cell arrays having dual control gates per memory cell charge storage element
US7606075B2 (en) * 2006-04-19 2009-10-20 Micron Technology, Inc. Read operation for NAND memory
JP2007293986A (ja) * 2006-04-24 2007-11-08 Toshiba Corp 半導体記憶装置
US7436709B2 (en) * 2006-05-05 2008-10-14 Sandisk Corporation NAND flash memory with boosting
US7286408B1 (en) 2006-05-05 2007-10-23 Sandisk Corporation Boosting methods for NAND flash memory
WO2007130832A2 (en) * 2006-05-05 2007-11-15 Sandisk Corporation Boosting voltage technique fpr programming nand flash memory devices
JP4960018B2 (ja) * 2006-05-31 2012-06-27 株式会社東芝 不揮発性半導体メモリ
US7450421B2 (en) * 2006-06-02 2008-11-11 Sandisk Corporation Data pattern sensitivity compensation using different voltage
US7310272B1 (en) * 2006-06-02 2007-12-18 Sandisk Corporation System for performing data pattern sensitivity compensation using different voltage
US7525841B2 (en) * 2006-06-14 2009-04-28 Micron Technology, Inc. Programming method for NAND flash
US7349261B2 (en) * 2006-06-19 2008-03-25 Sandisk Corporation Method for increasing programming speed for non-volatile memory by applying counter-transitioning waveforms to word lines
US7492633B2 (en) 2006-06-19 2009-02-17 Sandisk Corporation System for increasing programming speed for non-volatile memory by applying counter-transitioning waveforms to word lines
WO2007149677A2 (en) * 2006-06-22 2007-12-27 Sandisk Corporation Method for non-real time reprogramming of non-volatile memory to achieve tighter distribution of threshold voltages
TWI349286B (en) * 2006-09-06 2011-09-21 Sandisk Corp System and method for programming non-volatile memory with improved boosting
US7440326B2 (en) * 2006-09-06 2008-10-21 Sandisk Corporation Programming non-volatile memory with improved boosting
US8184478B2 (en) * 2006-09-27 2012-05-22 Sandisk Technologies Inc. Apparatus with reduced program disturb in non-volatile storage
WO2008039667A2 (en) * 2006-09-27 2008-04-03 Sandisk Corporation Reducing program disturb in non-volatile storage
US8189378B2 (en) * 2006-09-27 2012-05-29 Sandisk Technologies Inc. Reducing program disturb in non-volatile storage
JP2008090451A (ja) * 2006-09-29 2008-04-17 Toshiba Corp 記憶装置
KR100763093B1 (ko) 2006-09-29 2007-10-04 주식회사 하이닉스반도체 플래쉬 메모리 장치의 프로그램 방법
KR100770754B1 (ko) 2006-10-12 2007-10-29 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
US7596031B2 (en) * 2006-10-30 2009-09-29 Sandisk Corporation Faster programming of highest multi-level state for non-volatile memory
US7696035B2 (en) * 2006-11-13 2010-04-13 Sandisk Corporation Method for fabricating non-volatile memory with boost structures
US7511996B2 (en) * 2006-11-30 2009-03-31 Mosaid Technologies Incorporated Flash memory program inhibit scheme
US7450430B2 (en) * 2006-12-29 2008-11-11 Sandisk Corporation Programming non-volatile memory with reduced program disturb by using different pre-charge enable voltages
US7433241B2 (en) * 2006-12-29 2008-10-07 Sandisk Corporation Programming non-volatile memory with reduced program disturb by removing pre-charge dependency on word line data
US7518923B2 (en) 2006-12-29 2009-04-14 Sandisk Corporation Margined neighbor reading for non-volatile memory read operations including coupling compensation
US7495962B2 (en) * 2006-12-29 2009-02-24 Sandisk Corporation Alternating read mode
US7468918B2 (en) * 2006-12-29 2008-12-23 Sandisk Corporation Systems for programming non-volatile memory with reduced program disturb by removing pre-charge dependency on word line data
US7606070B2 (en) * 2006-12-29 2009-10-20 Sandisk Corporation Systems for margined neighbor reading for non-volatile memory read operations including coupling compensation
KR101047577B1 (ko) * 2006-12-29 2011-07-08 샌디스크 코포레이션 서로 다른 사전충전 인에이블 전압들을 사용함으로써 프로그램 디스터브가 감소된 비휘발성 메모리 프로그래밍
US7440324B2 (en) * 2006-12-29 2008-10-21 Sandisk Corporation Apparatus with alternating read mode
US7463531B2 (en) * 2006-12-29 2008-12-09 Sandisk Corporation Systems for programming non-volatile memory with reduced program disturb by using different pre-charge enable voltages
US7738291B2 (en) * 2007-03-12 2010-06-15 Micron Technology, Inc. Memory page boosting method, device and system
JP2009048697A (ja) * 2007-08-20 2009-03-05 Toshiba Corp Ｎａｎｄ型不揮発性半導体メモリ
KR100885785B1 (ko) * 2007-09-10 2009-02-26 주식회사 하이닉스반도체 플래시 메모리 소자의 프로그램 방법
US7978520B2 (en) 2007-09-27 2011-07-12 Sandisk Corporation Compensation of non-volatile memory chip non-idealities by program pulse adjustment
JP5376789B2 (ja) * 2007-10-03 2013-12-25 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法
US7701784B2 (en) * 2007-11-02 2010-04-20 Kabushiki Kaisha Toshiba Semiconductor memory device which includes memory cell having charge accumulation layer and control gate
JP5367977B2 (ja) * 2007-12-12 2013-12-11 セイコーインスツル株式会社 不揮発性半導体記憶装置およびその書き込み方法と読み出し方法
US7826262B2 (en) * 2008-01-10 2010-11-02 Macronix International Co., Ltd Operation method of nitride-based flash memory and method of reducing coupling interference
KR20090120205A (ko) * 2008-05-19 2009-11-24 삼성전자주식회사 플래시 메모리 장치 및 그것의 동작 방법
JP4881401B2 (ja) * 2009-03-23 2012-02-22 株式会社東芝 Ｎａｎｄ型フラッシュメモリ
JP2011008838A (ja) * 2009-06-23 2011-01-13 Toshiba Corp 不揮発性半導体記憶装置およびその書き込み方法
JP4913188B2 (ja) 2009-09-18 2012-04-11 株式会社東芝 不揮発性半導体記憶装置
JP2011076678A (ja) * 2009-09-30 2011-04-14 Toshiba Corp 不揮発性半導体記憶装置
KR101561270B1 (ko) * 2009-10-15 2015-10-19 삼성전자주식회사 플래시 메모리 장치 그리고 그것의 채널 프리챠지 및 프로그램 방법들
KR101097446B1 (ko) * 2010-01-29 2011-12-23 주식회사 하이닉스반도체 디스터번스를 줄일 수 있는 상변화 메모리 장치의 구동방법
JP2011175712A (ja) * 2010-02-25 2011-09-08 Toshiba Corp 半導体記憶装置
US8472280B2 (en) 2010-12-21 2013-06-25 Sandisk Technologies Inc. Alternate page by page programming scheme
JP5197730B2 (ja) * 2010-12-24 2013-05-15 株式会社東芝 半導体記憶装置
JP2013020682A (ja) 2011-07-14 2013-01-31 Toshiba Corp 不揮発性半導体記憶装置
US8953380B1 (en) * 2013-12-02 2015-02-10 Cypress Semiconductor Corporation Systems, methods, and apparatus for memory cells with common source lines
US9761313B2 (en) 2015-04-09 2017-09-12 SK Hynix Inc. Non-volatile semiconductor memory device with multiple pass voltage and improved verification and programming operating method thereof
KR20160120990A (ko) * 2015-04-09 2016-10-19 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102396116B1 (ko) * 2015-09-25 2022-05-10 에스케이하이닉스 주식회사 반도체 메모리 장치
US9460805B1 (en) * 2015-10-19 2016-10-04 Sandisk Technologies Llc Word line dependent channel pre-charge for memory
KR20180027035A (ko) * 2016-09-05 2018-03-14 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
JP2018137027A (ja) * 2017-02-23 2018-08-30 ソニーセミコンダクタソリューションズ株式会社 記憶装置
JP2021125277A (ja) * 2020-02-05 2021-08-30 キオクシア株式会社 半導体記憶装置
US11475957B2 (en) * 2021-01-14 2022-10-18 Sandisk Technologies Llc Optimized programming with a single bit per memory cell and multiple bits per memory cell

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0145475B1 (ko) 1995-03-31 1998-08-17 김광호 낸드구조를 가지는 불휘발성 반도체 메모리의 프로그램장치 및 방법
JPH10223866A (ja) * 1997-02-03 1998-08-21 Toshiba Corp 半導体記憶装置
KR100272037B1 (ko) 1997-02-27 2000-12-01 니시무로 타이죠 불휘발성 반도체 기억 장치
JP3481817B2 (ja) 1997-04-07 2003-12-22 株式会社東芝 半導体記憶装置
KR100252476B1 (ko) * 1997-05-19 2000-04-15 윤종용 플레이트 셀 구조의 전기적으로 소거 및 프로그램 가능한 셀들을 구비한 불 휘발성 반도체 메모리 장치및 그것의 프로그램 방법
JPH1186571A (ja) * 1997-09-09 1999-03-30 Sony Corp 不揮発性半導体記憶装置およびそのデータ書き込み方法
JP3159152B2 (ja) * 1997-12-26 2001-04-23 日本電気株式会社 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のデータ消去方法
KR100496797B1 (ko) * 1997-12-29 2005-09-05 삼성전자주식회사 반도체메모리장치의프로그램방법
KR100297602B1 (ko) * 1997-12-31 2001-08-07 윤종용 비휘발성메모리장치의프로그램방법
US6011267A (en) * 1998-02-27 2000-01-04 Euv Llc Erosion resistant nozzles for laser plasma extreme ultraviolet (EUV) sources
JP3624098B2 (ja) * 1998-07-14 2005-02-23 株式会社東芝 不揮発性半導体記憶装置
JP2000149577A (ja) * 1998-11-10 2000-05-30 Sony Corp 不揮発性半導体記憶装置およびそのデータ書き込み方法
JP3866460B2 (ja) * 1998-11-26 2007-01-10 株式会社東芝 不揮発性半導体記憶装置
KR100331563B1 (ko) * 1999-12-10 2002-04-06 윤종용 낸드형 플래쉬 메모리소자 및 그 구동방법

Also Published As

Publication number Publication date
KR20030009074A (ko) 2003-01-29
US20050047210A1 (en) 2005-03-03
JP2002260390A (ja) 2002-09-13
US6859394B2 (en) 2005-02-22
CN1374700A (zh) 2002-10-16
JP3957985B2 (ja) 2007-08-15
US7184309B2 (en) 2007-02-27
US20020126532A1 (en) 2002-09-12
KR100536536B1 (ko) 2005-12-16
CN1201402C (zh) 2005-05-11

Similar Documents

Publication Publication Date Title
TW531879B (en) Non-volatile semiconductor memory device
JP5720905B2 (ja) フラッシュメモリプログラム禁止方式
US11742032B2 (en) Semiconductor memory device
JP3730508B2 (ja) 半導体記憶装置およびその動作方法
KR100272037B1 (ko) 불휘발성 반도체 기억 장치
JP4213532B2 (ja) 不揮発性半導体記憶装置
KR101718153B1 (ko) Nand형 플래시 메모리의 독출 방법 및 nand형 플래시 메모리
JP4005761B2 (ja) 半導体記憶装置
US7672169B2 (en) Nonvolatile semiconductor memory and driving method thereof
KR101098695B1 (ko) 비휘발성 반도체 메모리
US7924620B2 (en) Nonvolatile semiconductor memory including charge accumulation layer and control gate
JP2011076678A (ja) 不揮発性半導体記憶装置
JP3624098B2 (ja) 不揮発性半導体記憶装置
KR20090019718A (ko) Ｎａｎｄ형 불휘발성 반도체 메모리
JP7297977B1 (ja) フラッシュメモリ
CN104934063B (zh) 半导体存储装置及擦除方法
JP2007066355A (ja) 不揮発性半導体記憶装置
JPH11242892A (ja) 不揮発性半導体記憶装置およびそのデータ書き込み方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees