JPH0864788A - 不揮発性半導体記憶装置およびデータ書き込み方法 - Google Patents
不揮発性半導体記憶装置およびデータ書き込み方法Info
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- JPH0864788A JPH0864788A JP19582894A JP19582894A JPH0864788A JP H0864788 A JPH0864788 A JP H0864788A JP 19582894 A JP19582894 A JP 19582894A JP 19582894 A JP19582894 A JP 19582894A JP H0864788 A JPH0864788 A JP H0864788A
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Abstract
(57)【要約】
【目的】 誤書込み等が生じないＮＡＮＤセル型ＥＥＰ
ＲＯＭのデータ書き込みを提供する。 【構成】 データ書込み時に、書込みセルＭ4 と同一の
制御ゲートＣＧ4 につながる非書込みセルＭ8 のソー
ス，ドレイン拡散層がビット線ＢＬ2 の電位と電気的に
接続されないように、ビット線電圧Ｖbit2，選択ゲート
ＳＧ1 の電圧を設定し、制御ゲートＣＧ1 〜ＣＧ3 に
は、非選択セルのソース・ドレイン電圧ＶSD21〜ＶSD24
が、メモリセルＭ5 〜Ｍ7 が誤消去されず、Ｍ8 が誤書
き込みされない電圧となるような制御ゲート電圧を与え
ることを特徴とする。
ＲＯＭのデータ書き込みを提供する。 【構成】 データ書込み時に、書込みセルＭ4 と同一の
制御ゲートＣＧ4 につながる非書込みセルＭ8 のソー
ス，ドレイン拡散層がビット線ＢＬ2 の電位と電気的に
接続されないように、ビット線電圧Ｖbit2，選択ゲート
ＳＧ1 の電圧を設定し、制御ゲートＣＧ1 〜ＣＧ3 に
は、非選択セルのソース・ドレイン電圧ＶSD21〜ＶSD24
が、メモリセルＭ5 〜Ｍ7 が誤消去されず、Ｍ8 が誤書
き込みされない電圧となるような制御ゲート電圧を与え
ることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、電荷蓄積層と制御ゲー
トが積層形成された構造を有する電気的書替え可能なメ
モリセルを用いたＮＡＮＤセル型の不揮発性半導体記憶
装置（ＥＥＰＲＯＭ）とそのデータ書き込み方法に関す
る。
トが積層形成された構造を有する電気的書替え可能なメ
モリセルを用いたＮＡＮＤセル型の不揮発性半導体記憶
装置（ＥＥＰＲＯＭ）とそのデータ書き込み方法に関す
る。
【０００２】
【従来の技術】従来より、ＥＥＰＲＯＭの中で高集積化
可能なものとして、メモリセルを複数個直列接続したＮ
ＡＮＤセル型のＥＥＰＲＯＭが知られている。この装置
では、一つのメモリセルは、半導体基板上に絶縁膜を介
して浮遊ゲートと制御ゲートが積層された構造を有し、
複数個のメモリセルが隣接するもの同士でソース，ドレ
インを共用する形で直列接続されてＮＡＮＤセルを構成
している。そして、このようなＮＡＮＤセルがマトリク
ス配列されてメモリセルアレイが構成される。
可能なものとして、メモリセルを複数個直列接続したＮ
ＡＮＤセル型のＥＥＰＲＯＭが知られている。この装置
では、一つのメモリセルは、半導体基板上に絶縁膜を介
して浮遊ゲートと制御ゲートが積層された構造を有し、
複数個のメモリセルが隣接するもの同士でソース，ドレ
インを共用する形で直列接続されてＮＡＮＤセルを構成
している。そして、このようなＮＡＮＤセルがマトリク
ス配列されてメモリセルアレイが構成される。
【０００３】セルアレイの列方向に並ぶＮＡＮＤセルの
一端側のドレインは、それぞれ選択ゲートを有するセレ
クトトランジスタを介してビット線に共通接続され、他
端側のソースはやはり選択ゲートを有するセレクトトラ
ンジスタを介して共通ソース線に接続されている。メモ
リセルの制御ゲート及び選択ゲートは、メモリセルアレ
イの行方向にそれぞれ制御ゲート線（ワード線）、選択
ゲート線として共通接続される。
一端側のドレインは、それぞれ選択ゲートを有するセレ
クトトランジスタを介してビット線に共通接続され、他
端側のソースはやはり選択ゲートを有するセレクトトラ
ンジスタを介して共通ソース線に接続されている。メモ
リセルの制御ゲート及び選択ゲートは、メモリセルアレ
イの行方向にそれぞれ制御ゲート線（ワード線）、選択
ゲート線として共通接続される。
【０００４】このＮＡＮＤセル型ＥＥＰＲＯＭの従来の
動作方法の一例（従来例１）は次の通りである。データ
の書込みは、ビット線から遠い方のメモリセルから順に
行われる。ｎチャネルの場合を例に説明すれば、書込み
すべきメモリセル（書込みセル）の制御ゲートには高電
位Ｖpp（例えば２０Ｖ）が印加され、これよりビット線
側にある書込みすべきでない（非書込みセル）の制御ゲ
ート及び選択ゲートには中間電位ＶMG（例えば１０Ｖ）
が印加される。ビット線には、データに応じて０Ｖ、又
は中間電位ＶMbit（例えば１０Ｖ）が印加される。
動作方法の一例（従来例１）は次の通りである。データ
の書込みは、ビット線から遠い方のメモリセルから順に
行われる。ｎチャネルの場合を例に説明すれば、書込み
すべきメモリセル（書込みセル）の制御ゲートには高電
位Ｖpp（例えば２０Ｖ）が印加され、これよりビット線
側にある書込みすべきでない（非書込みセル）の制御ゲ
ート及び選択ゲートには中間電位ＶMG（例えば１０Ｖ）
が印加される。ビット線には、データに応じて０Ｖ、又
は中間電位ＶMbit（例えば１０Ｖ）が印加される。
【０００５】このとき、ビット線の電位は、セレクトト
ランジスタ及び非書込みセルを通して書込みセルのドレ
インまで伝達される。なお、書込みを行わないビット線
には中間電位ＶMbitが印加される。書込むべきデータが
あるとき（“１”データのとき）は、書込みセルのゲー
ト・ドレイン間に高電界がかかり、基板から浮遊ゲート
に電子がトンネル注入される。これによって、書込みセ
ルのしきい値は正方向に移動する。書込むべきデータが
ないとき（“０”データのとき）は、しきい値変化はな
い。
ランジスタ及び非書込みセルを通して書込みセルのドレ
インまで伝達される。なお、書込みを行わないビット線
には中間電位ＶMbitが印加される。書込むべきデータが
あるとき（“１”データのとき）は、書込みセルのゲー
ト・ドレイン間に高電界がかかり、基板から浮遊ゲート
に電子がトンネル注入される。これによって、書込みセ
ルのしきい値は正方向に移動する。書込むべきデータが
ないとき（“０”データのとき）は、しきい値変化はな
い。
【０００６】データ消去は、ｐ型基板（ウェル構造の場
合はｎ型基板及びこれに形成されたｐ型ウェル）に高電
位が印加され、全て或いは一部のメモリセルの制御ゲー
ト及び選択ゲートが０Ｖとされる。これにより、全て或
いは一部のメモリセルにおいて浮遊ゲートの電子が基板
に放出され、しきい値が負方向に移動する。
合はｎ型基板及びこれに形成されたｐ型ウェル）に高電
位が印加され、全て或いは一部のメモリセルの制御ゲー
ト及び選択ゲートが０Ｖとされる。これにより、全て或
いは一部のメモリセルにおいて浮遊ゲートの電子が基板
に放出され、しきい値が負方向に移動する。
【０００７】データ読出しは、セレクタトランジスタ及
び読出しすべきメモリセル（読出しセル）よりビット線
側の読出しすべきでないメモリセル（非読出しセル）が
オンとされ、読出しセルのゲートに０Ｖが与えられる。
このとき、ビット線に流れる電流を読むことにより、
“０”，“１”の判別がなされる。
び読出しすべきメモリセル（読出しセル）よりビット線
側の読出しすべきでないメモリセル（非読出しセル）が
オンとされ、読出しセルのゲートに０Ｖが与えられる。
このとき、ビット線に流れる電流を読むことにより、
“０”，“１”の判別がなされる。
【０００８】このように従来のＮＡＮＤセル型ＥＥＰＲ
ＯＭでは、データ書込みモードにおいて、書込みを行わ
ないビット線には中間電位ＶMbitを印加する。このビッ
ト線中間電位ＶMbit及び選択ゲートに印加するＶMGは、
誤書込みを防止するため、一般に電源電圧（Ｖcc) より
も高い電圧（通常１０〜１２Ｖ）を印加しなければなら
ない。このため、次のような問題を招いた。
ＯＭでは、データ書込みモードにおいて、書込みを行わ
ないビット線には中間電位ＶMbitを印加する。このビッ
ト線中間電位ＶMbit及び選択ゲートに印加するＶMGは、
誤書込みを防止するため、一般に電源電圧（Ｖcc) より
も高い電圧（通常１０〜１２Ｖ）を印加しなければなら
ない。このため、次のような問題を招いた。
【０００９】即ち、ＶMbit，ＶMGは電源電圧よりも高い
ため、メモリチップ内部で昇圧した電位（通常１０Ｖ〜
１２Ｖ）を用いなければならず、ビット線及び選択ゲー
トを所定の電位にする時間が長くかかり、書き込みに要
する時間が長くなる。また、昇圧回路の面積のため、チ
ップ面積が大きくなり、昇圧回路が動作することで消費
電力も大きくなるという問題がある。さらに、ＶMbit，
ＶMGが高いために、例えばビット線間の耐圧を十分確保
するのに十分な距離を必要とするため、ビット線間の距
離が縮められず高集積化の妨げになる。同じように、ロ
ウデコーダやカラムデコーダ部分でも高い電圧を転送す
るため、十分な素子分離能力，耐圧が必要となり、高集
積化の妨げとなっている。
ため、メモリチップ内部で昇圧した電位（通常１０Ｖ〜
１２Ｖ）を用いなければならず、ビット線及び選択ゲー
トを所定の電位にする時間が長くかかり、書き込みに要
する時間が長くなる。また、昇圧回路の面積のため、チ
ップ面積が大きくなり、昇圧回路が動作することで消費
電力も大きくなるという問題がある。さらに、ＶMbit，
ＶMGが高いために、例えばビット線間の耐圧を十分確保
するのに十分な距離を必要とするため、ビット線間の距
離が縮められず高集積化の妨げになる。同じように、ロ
ウデコーダやカラムデコーダ部分でも高い電圧を転送す
るため、十分な素子分離能力，耐圧が必要となり、高集
積化の妨げとなっている。
【００１０】上記の問題を解決するために次のような動
作方法も考案されていた（従来例２）。これを図３を参
照して説明する。図３は、二つのビット線ＢＬ1 ，ＢＬ
2 につながる隣接する二つのＮＡＮＤセル部を示した等
価回路図であり、各部の電圧記号をも定義している。
作方法も考案されていた（従来例２）。これを図３を参
照して説明する。図３は、二つのビット線ＢＬ1 ，ＢＬ
2 につながる隣接する二つのＮＡＮＤセル部を示した等
価回路図であり、各部の電圧記号をも定義している。
【００１１】まず、データ消去は、ＮＡＮＤセルを構成
するメモリセルについて消去がなされる。そのためこの
実施例では、ＮＡＮＤセル内の消去するメモリセルの制
御ゲートＣＧ1 〜ＣＧ4 が０Ｖとされ、ソース線，基板
及びｐ型ウェルに昇圧された高電位Ｖpp' （例えば１８
Ｖ）が与えられる。ビット線ＢＬ1 ，ＢＬ2 にも高電位
Ｖpp' が与えられる。
するメモリセルについて消去がなされる。そのためこの
実施例では、ＮＡＮＤセル内の消去するメモリセルの制
御ゲートＣＧ1 〜ＣＧ4 が０Ｖとされ、ソース線，基板
及びｐ型ウェルに昇圧された高電位Ｖpp' （例えば１８
Ｖ）が与えられる。ビット線ＢＬ1 ，ＢＬ2 にも高電位
Ｖpp' が与えられる。
【００１２】これにより、メモリセルの制御ゲートとｐ
型ウェル間に電界がかかり、浮遊ゲートからｐ型ウェル
にトンネル電流により電子が放出される。全てのメモリ
セルはこれによりしきい値が負方向に移動して“０”状
態になる。
型ウェル間に電界がかかり、浮遊ゲートからｐ型ウェル
にトンネル電流により電子が放出される。全てのメモリ
セルはこれによりしきい値が負方向に移動して“０”状
態になる。
【００１３】次に、データ書込みは、ＮＡＮＤセル内の
ソース線側のメモリセル、即ちビット線から遠い方のメ
モリセルから順に行われる。ここでメモリセルＭ4 （図
７の破線で囲んだセルＡ）に選択的に“１”データ書込
みを行う場合を説明する。セレクトトランジスタＳ2 の
選択ゲートＳＧ2 が０Ｖとされ、制御ゲートＣＧ4 に高
電位Ｖpp（例えば１６〜１８Ｖ）が印加され、残りの制
御ゲートＣＧ1 〜ＣＧ3 及び選択ゲートＳＧ1 には電圧
ＶMGが印加される。また、選択ビット線ＢＬ1には０Ｖ
が与えられ、非選択ビット線ＢＬ2 には電源電位Ｖccが
与えられる。ｐ型ウェルは０Ｖ、ｎ型基板はＶccとす
る。
ソース線側のメモリセル、即ちビット線から遠い方のメ
モリセルから順に行われる。ここでメモリセルＭ4 （図
７の破線で囲んだセルＡ）に選択的に“１”データ書込
みを行う場合を説明する。セレクトトランジスタＳ2 の
選択ゲートＳＧ2 が０Ｖとされ、制御ゲートＣＧ4 に高
電位Ｖpp（例えば１６〜１８Ｖ）が印加され、残りの制
御ゲートＣＧ1 〜ＣＧ3 及び選択ゲートＳＧ1 には電圧
ＶMGが印加される。また、選択ビット線ＢＬ1には０Ｖ
が与えられ、非選択ビット線ＢＬ2 には電源電位Ｖccが
与えられる。ｐ型ウェルは０Ｖ、ｎ型基板はＶccとす
る。
【００１４】ここで、選択ゲートＳＧ1 に印加する電圧
ＶMGは、従来の高電圧Ｖppと電源電圧Ｖccとの中間の電
圧よりも低いものであり、例えば電源電圧Ｖcc（５Ｖ）
と同じとする。また、データ書込みは１０msec以下の短
い時間、例えば１００μsecで行う。
ＶMGは、従来の高電圧Ｖppと電源電圧Ｖccとの中間の電
圧よりも低いものであり、例えば電源電圧Ｖcc（５Ｖ）
と同じとする。また、データ書込みは１０msec以下の短
い時間、例えば１００μsecで行う。
【００１５】これにより、選択されたセルＡにおいて
は、ビット線ＢＬ1 の０Ｖがドレインまで伝達されて制
御ゲートとの間に高電界がかかり、浮遊ゲートに電子が
注入される。この結果、セルＡではしきい値が正方向に
移動して、“１”書き込みがなされる。
は、ビット線ＢＬ1 の０Ｖがドレインまで伝達されて制
御ゲートとの間に高電界がかかり、浮遊ゲートに電子が
注入される。この結果、セルＡではしきい値が正方向に
移動して、“１”書き込みがなされる。
【００１６】ビット線ＢＬ1 につながる他のメモリセル
Ｍ1 〜Ｍ3 では弱い書込みモードになるが、その電界は
小さく、しきい値変化はない。非選択（又は“０”書込
み）のビット線ＢＬ2 側のメモリセルＭ5 〜Ｍ7 では、
制御ゲートがＶcc、チャネル電位が（Ｖcc−Ｖth）であ
り、その電位差は１〜３Ｖであって、やはりしきい値変
化はない。ただしＶthはメモリセルのしきい値である。
Ｍ1 〜Ｍ3 では弱い書込みモードになるが、その電界は
小さく、しきい値変化はない。非選択（又は“０”書込
み）のビット線ＢＬ2 側のメモリセルＭ5 〜Ｍ7 では、
制御ゲートがＶcc、チャネル電位が（Ｖcc−Ｖth）であ
り、その電位差は１〜３Ｖであって、やはりしきい値変
化はない。ただしＶthはメモリセルのしきい値である。
【００１７】ビット線ＢＬ2 側のメモリセルＭ8 はＶpp
−（Ｖcc−Ｖth）の電圧が印加されるが、書込み時間が
１０msec以下と短いため、チャネル部分が反転せず電圧
はトンネル酸化膜にかからず基板に印加されて書き込み
は起こらない。このため、ビット線ＢＬ2 の電位，選択
ゲートＳＧ1 の電位を、このような低い電位にしてもＭ
8 の誤書込みが生じない。
−（Ｖcc−Ｖth）の電圧が印加されるが、書込み時間が
１０msec以下と短いため、チャネル部分が反転せず電圧
はトンネル酸化膜にかからず基板に印加されて書き込み
は起こらない。このため、ビット線ＢＬ2 の電位，選択
ゲートＳＧ1 の電位を、このような低い電位にしてもＭ
8 の誤書込みが生じない。
【００１８】このようにしてセルＭ4 に対する書込みが
終了すると、次にＮＡＮＤセル内の一つ上のメモリセル
Ｍ3 に対して同様に書込みが行われ、順次メモリセルＭ
2 ，Ｍ1 と書込みがなされる。
終了すると、次にＮＡＮＤセル内の一つ上のメモリセル
Ｍ3 に対して同様に書込みが行われ、順次メモリセルＭ
2 ，Ｍ1 と書込みがなされる。
【００１９】以上の書込み動作において、メモリセルの
制御ゲートには高電位Ｖppが印加されるが、流れる電流
はトンネル電流のみであるので、高々１μＡ以下であ
る。また、一括消去時はｎ型基板１とＰ型ウェル２を高
電位Ｖpp' に上げるが、このとき流れる電流は、トンネ
ル電流と、０Ｖに保たれる周辺回路のｐ型ウェルとｎ型
基板間のリーク電流であり、これも１０μＡ以下であ
る。従って、書込み及び消去に用いられる高電位Ｖpp及
びＶpp' （これらは同じ値でもよい）は、チップ内部に
設けられた昇圧回路で十分賄うことができる。
制御ゲートには高電位Ｖppが印加されるが、流れる電流
はトンネル電流のみであるので、高々１μＡ以下であ
る。また、一括消去時はｎ型基板１とＰ型ウェル２を高
電位Ｖpp' に上げるが、このとき流れる電流は、トンネ
ル電流と、０Ｖに保たれる周辺回路のｐ型ウェルとｎ型
基板間のリーク電流であり、これも１０μＡ以下であ
る。従って、書込み及び消去に用いられる高電位Ｖpp及
びＶpp' （これらは同じ値でもよい）は、チップ内部に
設けられた昇圧回路で十分賄うことができる。
【００２０】また、選択書込み時に高電位により流れる
電流は上述のように微小であるから、一つの制御ゲート
線（ワード線）につながる全てのメモリセルに同時にデ
ータ書込みが可能である。即ち、ページモードの書込み
ができ、それだけ高速書込みが可能である。
電流は上述のように微小であるから、一つの制御ゲート
線（ワード線）につながる全てのメモリセルに同時にデ
ータ書込みが可能である。即ち、ページモードの書込み
ができ、それだけ高速書込みが可能である。
【００２１】データ読出し動作は、図３のセルＭ4 （セ
ルＡ）について説明すれば、セレクトトランジスタＳ1
の選択ゲートＳＧ1 にＶccが与えられ、非選択メモリセ
ルＭ1 〜Ｍ3 の制御ゲートＣＧ1 〜ＣＧ3 には“１”状
態のメモリセルがオンする程度の電位としてやはりＶcc
があたえられ、読出しセルＡの制御ゲートＣＧ4 は０Ｖ
にされる。そして、読出しセルＡにつながるビット線Ｂ
Ｌ1 には１〜５Ｖの読出し電位が与えられ、他の非選択
ビット線ＢＬ2 は０Ｖとされる。これにより、ビット線
ＢＬ1 に電流が流れるか否かによって、データ“０”，
“１”の判別がなされる。
ルＡ）について説明すれば、セレクトトランジスタＳ1
の選択ゲートＳＧ1 にＶccが与えられ、非選択メモリセ
ルＭ1 〜Ｍ3 の制御ゲートＣＧ1 〜ＣＧ3 には“１”状
態のメモリセルがオンする程度の電位としてやはりＶcc
があたえられ、読出しセルＡの制御ゲートＣＧ4 は０Ｖ
にされる。そして、読出しセルＡにつながるビット線Ｂ
Ｌ1 には１〜５Ｖの読出し電位が与えられ、他の非選択
ビット線ＢＬ2 は０Ｖとされる。これにより、ビット線
ＢＬ1 に電流が流れるか否かによって、データ“０”，
“１”の判別がなされる。
【００２２】以上のデータ消去，書込み及び読出し動作
での各部の電位関係をまとめて、下記の（表１）に示し
た。図中従来例１とは前者の従来例であり、従来例２と
は後者の従来例を指す。書込み及び読出しは、図３のメ
モリセルＭ4 （セルＡ）を選択する場合を示している。
での各部の電位関係をまとめて、下記の（表１）に示し
た。図中従来例１とは前者の従来例であり、従来例２と
は後者の従来例を指す。書込み及び読出しは、図３のメ
モリセルＭ4 （セルＡ）を選択する場合を示している。
【００２３】
【表１】 しかしながらこの書き込み方式（従来例２）では次のよ
うな問題があった。書き込み時非選択制御ゲートにＶMG
（＝Ｖcc）を、選択制御ゲートにＶppを印加したとき、
メモリセルのチャネル部およびソース・ドレインの電圧
が容量カップリングにより必要以上（例えば１５Ｖ以
上）に上昇し、選択ゲート電極とソース・ドレイン間で
の耐圧不良、また非選択セルの誤消去が発生していた。
うな問題があった。書き込み時非選択制御ゲートにＶMG
（＝Ｖcc）を、選択制御ゲートにＶppを印加したとき、
メモリセルのチャネル部およびソース・ドレインの電圧
が容量カップリングにより必要以上（例えば１５Ｖ以
上）に上昇し、選択ゲート電極とソース・ドレイン間で
の耐圧不良、また非選択セルの誤消去が発生していた。
【００２４】この状況を図７を参照して説明する。図７
は書き込み時における図３の各部の動作タイミングと電
位関係を示したものであり、メモリセルＭ4 が選択され
た場合である。図中ＶSDはソース・ドレイン領域の電圧
を表しており、その数字のサフィクスにより場所が特定
される（図３参照）。ビット線ＢＬ1 が０Ｖとされ、ビ
ット線ＢＬ2 、選択ゲート線ＳＧ1 、制御ゲート線ＣＧ
1 〜ＣＧ3 がＶccとされたとき、選択トランジスタＳ3
はオフとなり、ビット線ＢＬ2 側のソース・ドレイン電
圧ＶSDはいずれもＶbit2’となる。ここで、選択トラン
ジスタＳ3 のしきい値をＶthSGとするとき、 Ｖbit2’＝Ｖcc−ＶthSG である。その後、選択制御ゲート線ＣＧ4 がＶccより高
電圧Ｖppに変化する。このとき非書き込みラインである
ＢＬ2 にあり、選択制御ゲートＣＧ4 につながるＭ8 の
ソース・ドレイン電圧ＶSD23 、ＶSD24 はＶbit2’か
ら高電圧ＶSDH に変化する。ここでＶSDH はＶppにより
チャネル部に誘起されソース・ドレイン領域に印加され
た高電圧である。このチャネル部およびソース・ドレイ
ン電圧の上昇は、書き込み時に非選択セルのソース・ド
レイン間がオフのとき、選択セルのソース・ドレイン部
で顕著となり、そのソース・ドレイン電圧は例えば１７
Ｖ程度まで上昇する。この時隣接する非選択セルに高い
電圧がかかり、上記の誤消去が生じることがあった。
は書き込み時における図３の各部の動作タイミングと電
位関係を示したものであり、メモリセルＭ4 が選択され
た場合である。図中ＶSDはソース・ドレイン領域の電圧
を表しており、その数字のサフィクスにより場所が特定
される（図３参照）。ビット線ＢＬ1 が０Ｖとされ、ビ
ット線ＢＬ2 、選択ゲート線ＳＧ1 、制御ゲート線ＣＧ
1 〜ＣＧ3 がＶccとされたとき、選択トランジスタＳ3
はオフとなり、ビット線ＢＬ2 側のソース・ドレイン電
圧ＶSDはいずれもＶbit2’となる。ここで、選択トラン
ジスタＳ3 のしきい値をＶthSGとするとき、 Ｖbit2’＝Ｖcc−ＶthSG である。その後、選択制御ゲート線ＣＧ4 がＶccより高
電圧Ｖppに変化する。このとき非書き込みラインである
ＢＬ2 にあり、選択制御ゲートＣＧ4 につながるＭ8 の
ソース・ドレイン電圧ＶSD23 、ＶSD24 はＶbit2’か
ら高電圧ＶSDH に変化する。ここでＶSDH はＶppにより
チャネル部に誘起されソース・ドレイン領域に印加され
た高電圧である。このチャネル部およびソース・ドレイ
ン電圧の上昇は、書き込み時に非選択セルのソース・ド
レイン間がオフのとき、選択セルのソース・ドレイン部
で顕著となり、そのソース・ドレイン電圧は例えば１７
Ｖ程度まで上昇する。この時隣接する非選択セルに高い
電圧がかかり、上記の誤消去が生じることがあった。
【００２５】また書き込み時チャネル部およびソース・
ドレインの電圧が上昇しない場合（例えば３Ｖ程度）
は、Ｖppを印加した非書き込みセルが誤書き込みされる
という問題が生じる。
ドレインの電圧が上昇しない場合（例えば３Ｖ程度）
は、Ｖppを印加した非書き込みセルが誤書き込みされる
という問題が生じる。
【００２６】以上のようにチャネル部、ソース・ドレイ
ン部をフローティングにする書き込み方式では、チャネ
ル部、ソース・ドレイン電圧が規定の範囲を外れてしま
うと誤書き込み等の問題を生じる。
ン部をフローティングにする書き込み方式では、チャネ
ル部、ソース・ドレイン電圧が規定の範囲を外れてしま
うと誤書き込み等の問題を生じる。
【００２７】
【発明が解決しようとする課題】以上のように、従来の
ＮＡＮＤ型ＥＥＰＲＯＭにおいては、書込み時に誤書込
み防止するためのビット線に印加するＶMbit及び選択ゲ
ート電圧ＶMGを比較的高い値にしなければならず、これ
が書込み速度の遅れ，チップ面積の増大，消費電力の増
大等を招く要因となっていた。
ＮＡＮＤ型ＥＥＰＲＯＭにおいては、書込み時に誤書込
み防止するためのビット線に印加するＶMbit及び選択ゲ
ート電圧ＶMGを比較的高い値にしなければならず、これ
が書込み速度の遅れ，チップ面積の増大，消費電力の増
大等を招く要因となっていた。
【００２８】また非書き込みラインのメモリセルをフロ
ーティングにする書き込み方式ではチャネルの電圧が規
定の電圧から外れてしまうと、誤書き込みや、信頼性の
低下等の問題が生じた。
ーティングにする書き込み方式ではチャネルの電圧が規
定の電圧から外れてしまうと、誤書き込みや、信頼性の
低下等の問題が生じた。
【００２９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、書込み時の誤書込みを
招くことなくビット線に印加する電圧及び選択ゲート電
圧を低くすることができ、またチャネル部、ソース・ド
レイン部の規定の電圧になるように設定できるデータ書
き込み方法を提供し、併せて高性能化、高集積化を可能
としたＮＡＮＤセル型のＥＥＰＲＯＭを提供することに
ある。
ので、その目的とするところは、書込み時の誤書込みを
招くことなくビット線に印加する電圧及び選択ゲート電
圧を低くすることができ、またチャネル部、ソース・ド
レイン部の規定の電圧になるように設定できるデータ書
き込み方法を提供し、併せて高性能化、高集積化を可能
としたＮＡＮＤセル型のＥＥＰＲＯＭを提供することに
ある。
【００３０】
【課題を解決するための手段】本発明の骨子は、書込み
時に、非書込みセルのソース・ドレイン拡散層がビット
線電位と切り離されるようにＶbit 及びＶMGを設定し、
切り離されたソース・ドレイン部の電圧が規定の範囲内
に設定できることにある。
時に、非書込みセルのソース・ドレイン拡散層がビット
線電位と切り離されるようにＶbit 及びＶMGを設定し、
切り離されたソース・ドレイン部の電圧が規定の範囲内
に設定できることにある。
【００３１】即ち本発明の不揮発性半導体記憶装置のデ
ータ書き込み方法は、半導体基板上に絶縁膜を介して電
荷蓄積層と制御ゲートが積層形成された電気的書替え可
能な複数個のメモリセルを、隣接するもの同士でソー
ス，ドレイン拡散層を共用する形で直列接続し、かつこ
の直列接続部のドレイン側，ソース側に選択ゲートを有
するセレクトトランジスタを設けてＮＡＮＤセルを構成
し、このＮＡＮＤセルをマトリックス配置し、ビット
線、ワード線を配設してなるセルアレイを備えた不揮発
性半導体記憶装置のデータ書き込み方法において、書込
みすべきメモリセルと同一の制御ゲートにつながった書
込みすべきでないメモリセルのソース，ドレイン拡散層
がビット線電位と電気的に接続されないように、ビット
線電圧Ｖbit，選択ゲート電圧ＶMG及びセレクトトラン
ジスタのしきい値ＶthSGの関係を、 Ｖbit ＞ＶMG−ＶthSG に設定し、書き込みすべきでないメモリセルのソース、
ドレイン拡散層の電位ＶSDと、書き込みすべきでないメ
モリセルが書き込まれない最大の拡散層電位ＶSDmax
と、書き込みすべきでないメモリセルのソース、ドレイ
ン拡散層を共有しているメモリセルが、誤消去をおこす
最小の拡散層電位ＶSDmin ’ との関係を、 ＶSDmax ＜ＶSD＜ＶSDmin ’ に設定したことを特徴とする。
ータ書き込み方法は、半導体基板上に絶縁膜を介して電
荷蓄積層と制御ゲートが積層形成された電気的書替え可
能な複数個のメモリセルを、隣接するもの同士でソー
ス，ドレイン拡散層を共用する形で直列接続し、かつこ
の直列接続部のドレイン側，ソース側に選択ゲートを有
するセレクトトランジスタを設けてＮＡＮＤセルを構成
し、このＮＡＮＤセルをマトリックス配置し、ビット
線、ワード線を配設してなるセルアレイを備えた不揮発
性半導体記憶装置のデータ書き込み方法において、書込
みすべきメモリセルと同一の制御ゲートにつながった書
込みすべきでないメモリセルのソース，ドレイン拡散層
がビット線電位と電気的に接続されないように、ビット
線電圧Ｖbit，選択ゲート電圧ＶMG及びセレクトトラン
ジスタのしきい値ＶthSGの関係を、 Ｖbit ＞ＶMG−ＶthSG に設定し、書き込みすべきでないメモリセルのソース、
ドレイン拡散層の電位ＶSDと、書き込みすべきでないメ
モリセルが書き込まれない最大の拡散層電位ＶSDmax
と、書き込みすべきでないメモリセルのソース、ドレイ
ン拡散層を共有しているメモリセルが、誤消去をおこす
最小の拡散層電位ＶSDmin ’ との関係を、 ＶSDmax ＜ＶSD＜ＶSDmin ’ に設定したことを特徴とする。
【００３２】また本発明のデータ書き込み方法はさら
に、書込みセルと同一の制御ゲートにつながった非書込
みセルのソース，ドレイン拡散層がビット線電位と電気
的に接続されないように、ビット線電圧Ｖbit ，選択ゲ
ート電圧ＶMG及びセレクトトランジスタのしきい値Ｖth
SGの関係を、 Ｖbit ＞ＶMG−ＶthSG に設定し、書き込みセルと同一の制御ゲートにつながっ
た非書き込みセルのソース、ドレイン拡散層を共有する
形で接続している隣接セルのしきい値をＶthcellとした
とき、前記隣接セルのソース、ドレインが同電位になる
よう制御ゲートに、前記しきい値Ｖthcellよりも大なる
電圧ＶM を印加することを特徴とする。
に、書込みセルと同一の制御ゲートにつながった非書込
みセルのソース，ドレイン拡散層がビット線電位と電気
的に接続されないように、ビット線電圧Ｖbit ，選択ゲ
ート電圧ＶMG及びセレクトトランジスタのしきい値Ｖth
SGの関係を、 Ｖbit ＞ＶMG−ＶthSG に設定し、書き込みセルと同一の制御ゲートにつながっ
た非書き込みセルのソース、ドレイン拡散層を共有する
形で接続している隣接セルのしきい値をＶthcellとした
とき、前記隣接セルのソース、ドレインが同電位になる
よう制御ゲートに、前記しきい値Ｖthcellよりも大なる
電圧ＶM を印加することを特徴とする。
【００３３】また本発明の不揮発性半導体記憶装置は、
半導体基板上に絶縁膜を介して電荷蓄積層と制御ゲート
が積層形成された電気的書替え可能な複数個のメモリセ
ルを、隣接するもの同士でソース，ドレイン拡散層を共
用する形で直列接続し、かつこの直列接続部のドレイン
側，ソース側に選択ゲートを有するセレクトトランジス
タを設けてＮＡＮＤセルを構成し、このＮＡＮＤセルを
マトリックス配置し、ビット線、ワード線を配設してな
るセルアレイを備えた不揮発性半導体記憶装置におい
て、データの書き込み時に、書込みセルと同一の制御ゲ
ートにつながった非書込みセルのソース，ドレイン拡散
層がビット線電位と電気的に接続されないように、ビッ
ト線電圧Ｖbit ，選択ゲート電圧ＶMG及びセレクトトラ
ンジスタのしきい値ＶthSGの関係を、 Ｖbit ＞ＶMG−ＶthSG に設定したとき、書き込みセルと同一の制御ゲートにつ
ながった非書き込みセルの書き込み時のソース、ドレイ
ン電圧を一定値以下に制御する制御手段を有することを
特徴とする。
半導体基板上に絶縁膜を介して電荷蓄積層と制御ゲート
が積層形成された電気的書替え可能な複数個のメモリセ
ルを、隣接するもの同士でソース，ドレイン拡散層を共
用する形で直列接続し、かつこの直列接続部のドレイン
側，ソース側に選択ゲートを有するセレクトトランジス
タを設けてＮＡＮＤセルを構成し、このＮＡＮＤセルを
マトリックス配置し、ビット線、ワード線を配設してな
るセルアレイを備えた不揮発性半導体記憶装置におい
て、データの書き込み時に、書込みセルと同一の制御ゲ
ートにつながった非書込みセルのソース，ドレイン拡散
層がビット線電位と電気的に接続されないように、ビッ
ト線電圧Ｖbit ，選択ゲート電圧ＶMG及びセレクトトラ
ンジスタのしきい値ＶthSGの関係を、 Ｖbit ＞ＶMG−ＶthSG に設定したとき、書き込みセルと同一の制御ゲートにつ
ながった非書き込みセルの書き込み時のソース、ドレイ
ン電圧を一定値以下に制御する制御手段を有することを
特徴とする。
【００３４】さらに本発明は上記設定、構成に加えて、
データの書込み時間を、ソース，ドレイン拡散層がビッ
ト線電位と電気的に接続される書込みセルではしきい値
の変化が生じ、ソース，ドレイン拡散層がビット線電位
と電気的に接続されない非書き込みセルではしきい値の
変化が生じない時間、具体的には１０ｍｓｅｃ以内に設
定してなることを特徴とする。
データの書込み時間を、ソース，ドレイン拡散層がビッ
ト線電位と電気的に接続される書込みセルではしきい値
の変化が生じ、ソース，ドレイン拡散層がビット線電位
と電気的に接続されない非書き込みセルではしきい値の
変化が生じない時間、具体的には１０ｍｓｅｃ以内に設
定してなることを特徴とする。
【００３５】また、本発明の望ましい実施態様として
は、選択ゲート電圧を電源電圧にすること、データの消
去時に１本の制御ゲート単位でブロック消去を行うこと
があげられる。
は、選択ゲート電圧を電源電圧にすること、データの消
去時に１本の制御ゲート単位でブロック消去を行うこと
があげられる。
【００３６】
【作用】本発明によれば、データ書込み時において非選
択ビット線に接続された非書込みセルの拡散層がフロー
ティングの状態となり、誤書き込み、誤動作等が生じな
い電圧に保てるため、書込み時に非選択ビット線に印加
するＶbit 及び選択ゲートに印加するＶMGが低い電圧
（Ｖcc以下）でも、誤書込みは生じない。また誤消去お
よび信頼性の低下も生じない。従って、Ｖbit ，ＶMGを
生成するための昇圧回路が不要となり、書込み速度の高
速化，低消費電力化，チップの縮少化，メモリセル面
積，デコーダ部面積の縮少化が可能になる。
択ビット線に接続された非書込みセルの拡散層がフロー
ティングの状態となり、誤書き込み、誤動作等が生じな
い電圧に保てるため、書込み時に非選択ビット線に印加
するＶbit 及び選択ゲートに印加するＶMGが低い電圧
（Ｖcc以下）でも、誤書込みは生じない。また誤消去お
よび信頼性の低下も生じない。従って、Ｖbit ，ＶMGを
生成するための昇圧回路が不要となり、書込み速度の高
速化，低消費電力化，チップの縮少化，メモリセル面
積，デコーダ部面積の縮少化が可能になる。
【００３７】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の一実施例に係わるＮＡＮＤセル型
ＥＥＰＲＯＭのＮＡＮＤセルを示すレイアウトであり、
図２（ａ）（ｂ）はそれぞれ図１のＡ−Ａ′及びＢ−
Ｂ′断面図であり、図３はＮＡＮＤセルアレイの等価回
路である。
る。図１は、本発明の一実施例に係わるＮＡＮＤセル型
ＥＥＰＲＯＭのＮＡＮＤセルを示すレイアウトであり、
図２（ａ）（ｂ）はそれぞれ図１のＡ−Ａ′及びＢ−
Ｂ′断面図であり、図３はＮＡＮＤセルアレイの等価回
路である。
【００３８】この実施例では、４個のメモリセルＭ1 〜
Ｍ4 と２個のセレクトトランジスタＳ1 、Ｓ2 を、それ
らのソース，ドレイン拡散層を隣接するもの同士で共用
する形で直列接続してＮＡＮＤセルが構成されている。
このようなＮＡＮＤセルがマトリクス配列されてセルア
レイが構成されている。
Ｍ4 と２個のセレクトトランジスタＳ1 、Ｓ2 を、それ
らのソース，ドレイン拡散層を隣接するもの同士で共用
する形で直列接続してＮＡＮＤセルが構成されている。
このようなＮＡＮＤセルがマトリクス配列されてセルア
レイが構成されている。
【００３９】直列接続されたメモリセルの一端側のドレ
インは選択ゲートＳＧ1 を有するセレクトトランジスタ
Ｓ1 を介してビット線ＢＬ1 に接続され、他端側のソー
スは選択ゲートＳＧ2 を有するセレクトトランジスタＳ
2 を介して接地線に接続されている。各メモリセルの制
御ゲートＣＧ1 〜ＣＧ4 は、ビット線と交差して連続的
に配設されてワード線となる。この実施例では４個のメ
モリセルでＮＡＮＤセルを構成しているが、一般に２n
個のメモリセルで一つのＮＡＮＤセルを構成することが
できる。
インは選択ゲートＳＧ1 を有するセレクトトランジスタ
Ｓ1 を介してビット線ＢＬ1 に接続され、他端側のソー
スは選択ゲートＳＧ2 を有するセレクトトランジスタＳ
2 を介して接地線に接続されている。各メモリセルの制
御ゲートＣＧ1 〜ＣＧ4 は、ビット線と交差して連続的
に配設されてワード線となる。この実施例では４個のメ
モリセルでＮＡＮＤセルを構成しているが、一般に２n
個のメモリセルで一つのＮＡＮＤセルを構成することが
できる。
【００４０】具体的なメモリセル構造を図２により説明
する。この実施例ではｎ型シリコン基板１を用いて、こ
の基板１にｐ型ウェル２が形成され、このｐ型ウェル２
にセルアレイが構成されている。後に説明するように周
辺回路は、セルアレイ領域とは別に形成されたｐ型ウェ
ルに形成される。
する。この実施例ではｎ型シリコン基板１を用いて、こ
の基板１にｐ型ウェル２が形成され、このｐ型ウェル２
にセルアレイが構成されている。後に説明するように周
辺回路は、セルアレイ領域とは別に形成されたｐ型ウェ
ルに形成される。
【００４１】ＮＡＮＤセルとして、ｐ型ウェル２にはＬ
ＯＣＯＳ法によって素子分離酸化膜１０が形成され、こ
の素子分離酸化膜１０で囲まれた素子領域に第１ゲート
酸化膜３を介して浮遊ゲート４（４1 〜４4 ）が形成さ
れ、この上に第２ゲート酸化膜５を介して制御ゲート６
（６1 〜６4 ）が形成されている。第１ゲート酸化膜３
は、５〜２０ｎｍの熱酸化膜であり、第２ゲート酸化膜
５は１０〜４０ｎｍの熱酸化膜或いはシリコン窒化膜、
又はシリコン酸化膜とシリコン窒化膜の積層膜である。
また、浮遊ゲート４は５０〜４００ｎｍの第１層多結晶
シリコンにより形成され、制御ゲート６は１００〜４０
０ｎｍの第２層多結晶シリコンにより形成される。各メ
モリセルのソース，ドレインとなるｎ型拡散層９は隣接
するもの同士で共用する形で４個のメモリセルが直列接
続される。ゲート及び拡散層が形成された基板上は、Ｃ
ＶＤ絶縁膜７で覆われ、この上にビット線８が配設され
る。
ＯＣＯＳ法によって素子分離酸化膜１０が形成され、こ
の素子分離酸化膜１０で囲まれた素子領域に第１ゲート
酸化膜３を介して浮遊ゲート４（４1 〜４4 ）が形成さ
れ、この上に第２ゲート酸化膜５を介して制御ゲート６
（６1 〜６4 ）が形成されている。第１ゲート酸化膜３
は、５〜２０ｎｍの熱酸化膜であり、第２ゲート酸化膜
５は１０〜４０ｎｍの熱酸化膜或いはシリコン窒化膜、
又はシリコン酸化膜とシリコン窒化膜の積層膜である。
また、浮遊ゲート４は５０〜４００ｎｍの第１層多結晶
シリコンにより形成され、制御ゲート６は１００〜４０
０ｎｍの第２層多結晶シリコンにより形成される。各メ
モリセルのソース，ドレインとなるｎ型拡散層９は隣接
するもの同士で共用する形で４個のメモリセルが直列接
続される。ゲート及び拡散層が形成された基板上は、Ｃ
ＶＤ絶縁膜７で覆われ、この上にビット線８が配設され
る。
【００４２】二つの選択ゲートＳＧ1 ，ＳＧ2 の部分
は、ゲート酸化膜３′の膜厚が２５〜４０ｎｍとメモリ
セル部分のそれより厚く形成される。ゲート電極４5 ，
４6 は浮遊ゲート４と同じ第１層多結晶シリコン膜を用
いて形成されている。そして、制御ゲート６と同じ第２
層多結晶シリコン膜により形成された配線６5 ，６6 が
ゲート電極４5 ，４6 に重ねて形成され、所定間隔毎に
スルーホールを介してゲート電極４5 ，４6 に接続され
ている。
は、ゲート酸化膜３′の膜厚が２５〜４０ｎｍとメモリ
セル部分のそれより厚く形成される。ゲート電極４5 ，
４6 は浮遊ゲート４と同じ第１層多結晶シリコン膜を用
いて形成されている。そして、制御ゲート６と同じ第２
層多結晶シリコン膜により形成された配線６5 ，６6 が
ゲート電極４5 ，４6 に重ねて形成され、所定間隔毎に
スルーホールを介してゲート電極４5 ，４6 に接続され
ている。
【００４３】各メモリセルの浮遊ゲート４と制御ゲート
６及びセレクトトランジスタの選択ゲート電極４5 ，４
6 と配線６5 ，６6 は、ゲート長方向には同じエッチン
グマスクを用いて同時にパターニングされている。そし
て、ソース，ドレイン拡散層となるｎ型層９は、これら
のゲート電極及び配線をマスクとして砒素又は燐をイオ
ン注入して形成されている。
６及びセレクトトランジスタの選択ゲート電極４5 ，４
6 と配線６5 ，６6 は、ゲート長方向には同じエッチン
グマスクを用いて同時にパターニングされている。そし
て、ソース，ドレイン拡散層となるｎ型層９は、これら
のゲート電極及び配線をマスクとして砒素又は燐をイオ
ン注入して形成されている。
【００４４】メモリセルの浮遊ゲート４は、図２（ａ）
に示すように素子領域からフィールド酸化膜１０上に乗
り上げる状態にパターン形成されており、これによりメ
モリセルの制御ゲート４と基板１間の容量Ｃ1 は、浮遊
ゲート４と制御ゲート６の間の容量Ｃ2 に比べて小さく
設定されている。具体的な数値例を上げて説明する。１
μｍルールに従って浮遊ゲート４及び制御ゲート６を幅
１μｍ、チャネル長１μｍとする。また、浮遊ゲート４
はフィールド領域上に両側に１μｍずつ延在させる。第
１ゲート酸化膜３は１０ｎｍ、第２ゲート酸化膜５は２
５ｎｍとする。熱酸化膜の誘電率をεとすると、結合容
量Ｃ1 ，Ｃ2 はそれぞれ、 Ｃ1 ＝ε／０．０１ Ｃ2 ＝３ε／０．０２５ となる。
に示すように素子領域からフィールド酸化膜１０上に乗
り上げる状態にパターン形成されており、これによりメ
モリセルの制御ゲート４と基板１間の容量Ｃ1 は、浮遊
ゲート４と制御ゲート６の間の容量Ｃ2 に比べて小さく
設定されている。具体的な数値例を上げて説明する。１
μｍルールに従って浮遊ゲート４及び制御ゲート６を幅
１μｍ、チャネル長１μｍとする。また、浮遊ゲート４
はフィールド領域上に両側に１μｍずつ延在させる。第
１ゲート酸化膜３は１０ｎｍ、第２ゲート酸化膜５は２
５ｎｍとする。熱酸化膜の誘電率をεとすると、結合容
量Ｃ1 ，Ｃ2 はそれぞれ、 Ｃ1 ＝ε／０．０１ Ｃ2 ＝３ε／０．０２５ となる。
【００４５】図３は、二つのビット線ＢＬ1 ，ＢＬ2 に
つながる隣接する二つのＮＡＮＤセル部の等価回路を示
したものである。図４はその動作タイミングと各電位の
関係を示したものであり、従来例の図７に対応するもの
である。これらを用いてＥＥＰＲＯＭの動作を説明す
る。
つながる隣接する二つのＮＡＮＤセル部の等価回路を示
したものである。図４はその動作タイミングと各電位の
関係を示したものであり、従来例の図７に対応するもの
である。これらを用いてＥＥＰＲＯＭの動作を説明す
る。
【００４６】まず、データ消去は、ＮＡＮＤセルを構成
するメモリセルについて消去がなされる。そのためこの
実施例では、ＮＡＮＤセル内の消去するメモリセルの制
御ゲートＣＧ1 〜ＣＧ4 が０Ｖとされ、ソース線，基板
１及びｐ型ウェル２に昇圧された高電位Ｖpp' （例えば
１８Ｖ）が与えられる。ビット線ＢＬ1 ，ＢＬ2 にも高
電位Ｖpp' が与えられる。
するメモリセルについて消去がなされる。そのためこの
実施例では、ＮＡＮＤセル内の消去するメモリセルの制
御ゲートＣＧ1 〜ＣＧ4 が０Ｖとされ、ソース線，基板
１及びｐ型ウェル２に昇圧された高電位Ｖpp' （例えば
１８Ｖ）が与えられる。ビット線ＢＬ1 ，ＢＬ2 にも高
電位Ｖpp' が与えられる。
【００４７】これにより、メモリセルの制御ゲートとｐ
型ウェル２間に電界がかかり、浮遊ゲート４からｐ型ウ
ェル２にトンネル電流により電子が放出される。全ての
メモリセルはこれによりしきい値が負方向に移動して
“０”状態になる。
型ウェル２間に電界がかかり、浮遊ゲート４からｐ型ウ
ェル２にトンネル電流により電子が放出される。全ての
メモリセルはこれによりしきい値が負方向に移動して
“０”状態になる。
【００４８】次に、データ書込みは、一般的にはＮＡＮ
Ｄセル内のソース線側のメモリセル、即ちビット線から
遠い方のメモリセルから順に行われる。あるいはソース
線側ではなく、ビット線側から書き始めてもよい。ここ
ではメモリセルＭ4 （図３の破線で囲んだセルＡ）に選
択的に“１”データ書込みを行う場合を図３、図４を参
照して説明する。まず選択ビット線ＢＬ1 には０Ｖが与
えられ、非選択ビット線ＢＬ2 には例えば電源電位Ｖcc
が与えられる。選択ゲートＳＧ2 とｐ型ウェルは０Ｖと
され、ｎ型基板はＶccとされる。選択ゲートＳＧ1 には
電圧ＶMGが与えられるが、これは従来の高電圧Ｖppと電
源電圧Ｖccとの中間の電圧よりも低いものであり、例え
ば電源電圧Ｖcc（５Ｖ）と同じとする。
Ｄセル内のソース線側のメモリセル、即ちビット線から
遠い方のメモリセルから順に行われる。あるいはソース
線側ではなく、ビット線側から書き始めてもよい。ここ
ではメモリセルＭ4 （図３の破線で囲んだセルＡ）に選
択的に“１”データ書込みを行う場合を図３、図４を参
照して説明する。まず選択ビット線ＢＬ1 には０Ｖが与
えられ、非選択ビット線ＢＬ2 には例えば電源電位Ｖcc
が与えられる。選択ゲートＳＧ2 とｐ型ウェルは０Ｖと
され、ｎ型基板はＶccとされる。選択ゲートＳＧ1 には
電圧ＶMGが与えられるが、これは従来の高電圧Ｖppと電
源電圧Ｖccとの中間の電圧よりも低いものであり、例え
ば電源電圧Ｖcc（５Ｖ）と同じとする。
【００４９】制御ゲートＣＧ1 〜ＣＧ4 には、当初Ｖcc
が与えられ、この状態ではビット線ＢＬ1 側のメモリセ
ルはすべてオンとなり、ソース・ドレイン電圧ＶSD11〜
ＶSD14は０Ｖとなる。ビット線ＢＬ2 側のソース・ドレ
イン電圧ＶSD21〜ＶSD24はＶbit2’となる。ここで、選
択トランジスタＳ3 のしきい値をＶthSGとするとき、 Ｖbit2’＝Ｖcc−ＶthSG である。書き込み時にはＣＧ1 〜ＣＧ4 の入力電圧はＶ
ccから、本発明で規定するＶM （例えば１０Ｖ）に上昇
され、ビット線ＢＬ2 側に接続されているメモリセルも
オン状態、即ちソースとドレインが同電位になる。そし
てそのソース・ドレイン電圧ＶSD21〜ＶSD24は、ＶM に
誘起されてＶM ’に上昇する。
が与えられ、この状態ではビット線ＢＬ1 側のメモリセ
ルはすべてオンとなり、ソース・ドレイン電圧ＶSD11〜
ＶSD14は０Ｖとなる。ビット線ＢＬ2 側のソース・ドレ
イン電圧ＶSD21〜ＶSD24はＶbit2’となる。ここで、選
択トランジスタＳ3 のしきい値をＶthSGとするとき、 Ｖbit2’＝Ｖcc−ＶthSG である。書き込み時にはＣＧ1 〜ＣＧ4 の入力電圧はＶ
ccから、本発明で規定するＶM （例えば１０Ｖ）に上昇
され、ビット線ＢＬ2 側に接続されているメモリセルも
オン状態、即ちソースとドレインが同電位になる。そし
てそのソース・ドレイン電圧ＶSD21〜ＶSD24は、ＶM に
誘起されてＶM ’に上昇する。
【００５０】本発明のＶM は次のように規定される。即
ち、書き込みセルと同一制御ゲートライン（ワード線）
につながった非書き込みセルが誤書き込みされないソー
ス・ドレイン電圧の最小値をＶSDmin 、書き込み時の非
選択セルのしきい値をＶthcell、選択ビット線ＢＬ1 に
つながった非選択セルＭ1 〜Ｍ3 の誤書き込みが起こら
ない最小制御ゲート電圧をＶCG’とすると、 ＶSDmin ＜ＶM ＜ＶCG’ となる電圧である。
ち、書き込みセルと同一制御ゲートライン（ワード線）
につながった非書き込みセルが誤書き込みされないソー
ス・ドレイン電圧の最小値をＶSDmin 、書き込み時の非
選択セルのしきい値をＶthcell、選択ビット線ＢＬ1 に
つながった非選択セルＭ1 〜Ｍ3 の誤書き込みが起こら
ない最小制御ゲート電圧をＶCG’とすると、 ＶSDmin ＜ＶM ＜ＶCG’ となる電圧である。
【００５１】次に選択制御ゲート線ＣＧ4 に高電位Ｖpp
（例えば１６〜１８Ｖ）されると、選択されたセルＡに
おいては、ビット線ＢＬ1 の０Ｖがドレインまで伝達さ
れて制御ゲートとの間に高電界がかかり、浮遊ゲートに
電子が注入される。この結果、セルＡではしきい値が正
方向に移動して、“１”書き込みがなされる。ここで、
データ書込み時間は１０msec以下の短い時間、例えば１
００μsec とした。
（例えば１６〜１８Ｖ）されると、選択されたセルＡに
おいては、ビット線ＢＬ1 の０Ｖがドレインまで伝達さ
れて制御ゲートとの間に高電界がかかり、浮遊ゲートに
電子が注入される。この結果、セルＡではしきい値が正
方向に移動して、“１”書き込みがなされる。ここで、
データ書込み時間は１０msec以下の短い時間、例えば１
００μsec とした。
【００５２】これによりビット線ＢＬ1 につながる他の
メモリセルＭ1 〜Ｍ3 では弱い書込みモードになるが、
その電界は小さく、しきい値変化はない。非選択（又は
“０”書込み）のビット線ＢＬ2 側のメモリセルＭ5 〜
Ｍ7 では、制御ゲートがＶM（例えば１０Ｖ）、チャネ
ル電位が（ＶM −Ｖth）であり（ただしＶthはメモリセ
ルのしきい値）、その電位差は１〜３Ｖであって、やは
りしきい値変化はない。このＶM により前述のようにメ
モリセルＭ5 〜Ｍ7 のソース・ドレインは導通状態にな
り、Ｍ8 のソース・ドレインと同電位になる。このため
図７の従来例に示したようなＭ5 〜Ｍ7 がオフしている
ために生じるＶSD23 、ＶSD24 のＶSDH への上昇は起
こらず、図４に示したＶSDL （例えば１０Ｖ程度）にと
どまる。
メモリセルＭ1 〜Ｍ3 では弱い書込みモードになるが、
その電界は小さく、しきい値変化はない。非選択（又は
“０”書込み）のビット線ＢＬ2 側のメモリセルＭ5 〜
Ｍ7 では、制御ゲートがＶM（例えば１０Ｖ）、チャネ
ル電位が（ＶM −Ｖth）であり（ただしＶthはメモリセ
ルのしきい値）、その電位差は１〜３Ｖであって、やは
りしきい値変化はない。このＶM により前述のようにメ
モリセルＭ5 〜Ｍ7 のソース・ドレインは導通状態にな
り、Ｍ8 のソース・ドレインと同電位になる。このため
図７の従来例に示したようなＭ5 〜Ｍ7 がオフしている
ために生じるＶSD23 、ＶSD24 のＶSDH への上昇は起
こらず、図４に示したＶSDL （例えば１０Ｖ程度）にと
どまる。
【００５３】ビット線ＢＬ2 側のメモリセルＭ8 はＶpp
−（ＶM −Ｖth）の電圧が印加されるが、書込み時間が
１０msec以下と短いため、チャネル部分が反転せず電圧
はトンネル酸化膜にかからず基板に印加されて書き込み
は起こらない。ここで、本実施例ではビット線ＢＬ2 の
電位，選択ゲートＳＧ1 の電位を従来よりも低くしてい
るが、このような低い電位でもＭ8 の誤書込みが生じな
い理由については後述する。
−（ＶM −Ｖth）の電圧が印加されるが、書込み時間が
１０msec以下と短いため、チャネル部分が反転せず電圧
はトンネル酸化膜にかからず基板に印加されて書き込み
は起こらない。ここで、本実施例ではビット線ＢＬ2 の
電位，選択ゲートＳＧ1 の電位を従来よりも低くしてい
るが、このような低い電位でもＭ8 の誤書込みが生じな
い理由については後述する。
【００５４】上記の書き込み時の設定をまとめると、書
き込みすべきメモリセルと同一の制御ゲート線につなが
った書き込みすべきでないメモリセルのソース、ドレイ
ン拡散層の電位ＶSDと、書き込みすべきでないメモリセ
ルが書き込まれない最大の拡散層電位ＶSDmax と、書き
込みすべきでないメモリセルのソース、ドレイン拡散層
を共有している隣接のメモリセルが、誤消去をおこす最
小の拡散層電位ＶSDmin ’との関係を、 ＶSDmax ＜ＶSD＜ＶSDmin ’ となるように設定したことになる。
き込みすべきメモリセルと同一の制御ゲート線につなが
った書き込みすべきでないメモリセルのソース、ドレイ
ン拡散層の電位ＶSDと、書き込みすべきでないメモリセ
ルが書き込まれない最大の拡散層電位ＶSDmax と、書き
込みすべきでないメモリセルのソース、ドレイン拡散層
を共有している隣接のメモリセルが、誤消去をおこす最
小の拡散層電位ＶSDmin ’との関係を、 ＶSDmax ＜ＶSD＜ＶSDmin ’ となるように設定したことになる。
【００５５】このようにしてセルＭ4 に対する書込みが
終了すると、次にＮＡＮＤセル内の一つ上のメモリセル
Ｍ3 に対して同様に書込みが行われ、順次メモリセルＭ
2 ，Ｍ1 と書込みがなされる。
終了すると、次にＮＡＮＤセル内の一つ上のメモリセル
Ｍ3 に対して同様に書込みが行われ、順次メモリセルＭ
2 ，Ｍ1 と書込みがなされる。
【００５６】以上の書込み動作において、メモリセルの
制御ゲートには高電位Ｖppとが印加されるが、流れる電
流はトンネル電流のみであるので、高々１μＡ以下であ
る。また、一括消去時はｎ型基板１とＰ型ウェル２を高
電位Ｖpp' に上げるが、このとき流れる電流は、トンネ
ル電流と、０Ｖに保たれる周辺回路のｐ型ウェルとｎ型
基板間のリーク電流であり、これも１０μＡ以下であ
る。従って、書込み及び消去に用いられる高電位Ｖpp及
びＶpp' （これらは同じ値でもよい）は、チップ内部に
設けられた昇圧回路で十分賄うことができる。
制御ゲートには高電位Ｖppとが印加されるが、流れる電
流はトンネル電流のみであるので、高々１μＡ以下であ
る。また、一括消去時はｎ型基板１とＰ型ウェル２を高
電位Ｖpp' に上げるが、このとき流れる電流は、トンネ
ル電流と、０Ｖに保たれる周辺回路のｐ型ウェルとｎ型
基板間のリーク電流であり、これも１０μＡ以下であ
る。従って、書込み及び消去に用いられる高電位Ｖpp及
びＶpp' （これらは同じ値でもよい）は、チップ内部に
設けられた昇圧回路で十分賄うことができる。
【００５７】また、選択書込み時に高電位により流れる
電流は上述のように微小であるから、一つの制御ゲート
線（ワード線）につながる全てのメモリセルに同時にデ
ータ書込みが可能である。即ち、ページモードの書込み
ができ、それだけ高速書込みが可能である。
電流は上述のように微小であるから、一つの制御ゲート
線（ワード線）につながる全てのメモリセルに同時にデ
ータ書込みが可能である。即ち、ページモードの書込み
ができ、それだけ高速書込みが可能である。
【００５８】データ読出し動作は、図３のセルＭ4 （セ
ルＡ）について説明すれば、セレクトトランジスタＳ1
の選択ゲートＳＧ1 にＶccが与えられ、非選択メモリセ
ルＭ1 〜Ｍ3 の制御ゲートＣＧ1 〜ＣＧ3 には“１”状
態のメモリセルがオンする程度の電位としてやはりＶcc
があたえられ、読出しセルＡの制御ゲートＣＧ4 は０Ｖ
にされる。そして、読出しセルＡにつながるビット線Ｂ
Ｌ1 には１〜５Ｖの読出し電位が与えられ、他の非選択
ビット線ＢＬ2 は０Ｖとされる。
ルＡ）について説明すれば、セレクトトランジスタＳ1
の選択ゲートＳＧ1 にＶccが与えられ、非選択メモリセ
ルＭ1 〜Ｍ3 の制御ゲートＣＧ1 〜ＣＧ3 には“１”状
態のメモリセルがオンする程度の電位としてやはりＶcc
があたえられ、読出しセルＡの制御ゲートＣＧ4 は０Ｖ
にされる。そして、読出しセルＡにつながるビット線Ｂ
Ｌ1 には１〜５Ｖの読出し電位が与えられ、他の非選択
ビット線ＢＬ2 は０Ｖとされる。
【００５９】これにより、ビット線ＢＬ1 に電流が流れ
るか否かによって、データ“０”，“１”の判別がなさ
れる。
るか否かによって、データ“０”，“１”の判別がなさ
れる。
【００６０】以上のデータ消去，書込み及び読出し動作
での各部の電位関係をまとめて、下記の（表２）に示し
た。書込み及び読出しは、図３のメモリセルＭ4 （セル
Ａ）を選択する場合を示している。
での各部の電位関係をまとめて、下記の（表２）に示し
た。書込み及び読出しは、図３のメモリセルＭ4 （セル
Ａ）を選択する場合を示している。
【００６１】
【表２】 またメモリセルのソース・ドレイン電圧を低電圧（１０
Ｖ程度以下）に保つ他の方法について述べる。図２
（ｂ）に示した選択ゲート４5 と拡散層９のオーバーラ
ップ部１１でのサーフェイス耐圧あるいはメモリセル部
でのオーバーラップ部１２のサーフェイス耐圧、あるい
は拡散層９とウェル２のジャンクション耐圧を１０Ｖ程
度に設定しておくと、ソース・ドレイン電圧はそれ以上
になることはなく、低電圧に保つことができる。何故な
らソース・ドレイン電圧が前記サーフェイス耐圧あるい
はジャンクション耐圧のブレークダウン電圧以上に上昇
するとブレークダウンを起こし、電圧が低下するためで
ある。
Ｖ程度以下）に保つ他の方法について述べる。図２
（ｂ）に示した選択ゲート４5 と拡散層９のオーバーラ
ップ部１１でのサーフェイス耐圧あるいはメモリセル部
でのオーバーラップ部１２のサーフェイス耐圧、あるい
は拡散層９とウェル２のジャンクション耐圧を１０Ｖ程
度に設定しておくと、ソース・ドレイン電圧はそれ以上
になることはなく、低電圧に保つことができる。何故な
らソース・ドレイン電圧が前記サーフェイス耐圧あるい
はジャンクション耐圧のブレークダウン電圧以上に上昇
するとブレークダウンを起こし、電圧が低下するためで
ある。
【００６２】またＶSDの値はメモリセル各部の容量によ
って左右される。図５はこれを説明するための図で、
（ａ）はメモリセルを模式的に表した断面図に浮遊容量
の存在箇所を示しており、（ｂ）はそれを等価回路で表
したものである。図において、２はｐ型ウェル、４は浮
遊ゲート、６は制御ゲート、９はソース・ドレインを表
している。またＣONO は制御ゲート６と浮遊ゲート４の
間の容量、Ｃoxは浮遊ゲート４とｐ型ウェル２表面に形
成されたチャネルとの間の容量、Ｃchはチャネル部とｐ
型ウェル２の間の容量、Ｃj はソース・ドレイン９とｐ
型ウェル２との間の容量（ジャンクション容量）をそれ
ぞれ表す。またＶCGは制御ゲート電位、ＶFGは浮遊ゲー
ト電位、ＶSDはソース・ドレイン電位をそれぞれ表す。
って左右される。図５はこれを説明するための図で、
（ａ）はメモリセルを模式的に表した断面図に浮遊容量
の存在箇所を示しており、（ｂ）はそれを等価回路で表
したものである。図において、２はｐ型ウェル、４は浮
遊ゲート、６は制御ゲート、９はソース・ドレインを表
している。またＣONO は制御ゲート６と浮遊ゲート４の
間の容量、Ｃoxは浮遊ゲート４とｐ型ウェル２表面に形
成されたチャネルとの間の容量、Ｃchはチャネル部とｐ
型ウェル２の間の容量、Ｃj はソース・ドレイン９とｐ
型ウェル２との間の容量（ジャンクション容量）をそれ
ぞれ表す。またＶCGは制御ゲート電位、ＶFGは浮遊ゲー
ト電位、ＶSDはソース・ドレイン電位をそれぞれ表す。
【００６３】ＶSDはＣONO 、ＣOX、Ｃj 、Ｃchの容量比
に依存する。即ち書き込み時のＶSDを下げたい場合には
ＣONO 、ＣOXを減少し、Ｃj 、Ｃchを上げればよい。例
えばＣj を上げるためには、ｐ型ウェル２の不純物濃度
を例えばボロン（Ｂ）を１×１０17atoms/cm3 にして濃
く設定すればよい。
に依存する。即ち書き込み時のＶSDを下げたい場合には
ＣONO 、ＣOXを減少し、Ｃj 、Ｃchを上げればよい。例
えばＣj を上げるためには、ｐ型ウェル２の不純物濃度
を例えばボロン（Ｂ）を１×１０17atoms/cm3 にして濃
く設定すればよい。
【００６４】また書き込み時のＶSDを上昇させたいとき
には、ＣONO 、ＣOXを増やし、Ｃj、Ｃchを減らせばよ
い。例えば制御ゲート６と浮遊ゲート間４および浮遊ゲ
ート４とｐ型ウェル２間の絶縁膜厚を薄くするか、ある
いはｐ型ウェルの不純物濃度を下げればよい。以上のよ
うに書き込み時の拡散層の電圧ＶSDは、各メモリセルの
パラメータを適切に設定することで誤書き込みの生じな
い値に調整することができる。
には、ＣONO 、ＣOXを増やし、Ｃj、Ｃchを減らせばよ
い。例えば制御ゲート６と浮遊ゲート間４および浮遊ゲ
ート４とｐ型ウェル２間の絶縁膜厚を薄くするか、ある
いはｐ型ウェルの不純物濃度を下げればよい。以上のよ
うに書き込み時の拡散層の電圧ＶSDは、各メモリセルの
パラメータを適切に設定することで誤書き込みの生じな
い値に調整することができる。
【００６５】次に、メモリセルＭ4 （書込みセル）のデ
ータ書込み動作においてメモリセルＭ8 （非書込みセ
ル）に誤書込みが生じない理由について、図６を参照し
て説明する。
ータ書込み動作においてメモリセルＭ8 （非書込みセ
ル）に誤書込みが生じない理由について、図６を参照し
て説明する。
【００６６】図６（ａ）はソース，ドレイン拡散層が接
地され、制御ゲートに高電圧Ｖppを印加した際のメモリ
セルのしきい値電圧変化を示している。しきい値電圧
は、書込み開始直後から変化（正方向にシフト）してい
る。図６（ｂ）はソース，ドレイン拡散層をフローティ
ングにした状態で、制御ゲートに高電圧Ｖppを印加した
際のメモリセルのしきい値電圧変化を示している。しき
い値電圧は、書込み開始直後では殆ど変化せず、約１０
msec経過後に大きく変化（正方向にシフト）している。
地され、制御ゲートに高電圧Ｖppを印加した際のメモリ
セルのしきい値電圧変化を示している。しきい値電圧
は、書込み開始直後から変化（正方向にシフト）してい
る。図６（ｂ）はソース，ドレイン拡散層をフローティ
ングにした状態で、制御ゲートに高電圧Ｖppを印加した
際のメモリセルのしきい値電圧変化を示している。しき
い値電圧は、書込み開始直後では殆ど変化せず、約１０
msec経過後に大きく変化（正方向にシフト）している。
【００６７】前述した書込みセルＭ4 では、ビット線Ｂ
Ｌ1 が接地され、選択ゲートＳＧ1及び制御ゲートＣＧ1
〜ＣＧ3 に５Ｖが印加されているため、Ｍ4 のソー
ス，ドレイン拡散層がビット線電位と電気的に接続さ
れ、接地された状態となる。このため、図６（ａ）に示
すように１０msec以下の時間でもしきい値電圧の変化が
生じ、書込みが行われる。なお、この書込みセルＭ4 に
関しては、従来のように選択ゲートＳＧ1 及び制御ゲー
トＣＧ1 〜ＣＧ3 に高電圧（１０〜１２Ｖ）を印加して
も、同様に書込みが行われる。
Ｌ1 が接地され、選択ゲートＳＧ1及び制御ゲートＣＧ1
〜ＣＧ3 に５Ｖが印加されているため、Ｍ4 のソー
ス，ドレイン拡散層がビット線電位と電気的に接続さ
れ、接地された状態となる。このため、図６（ａ）に示
すように１０msec以下の時間でもしきい値電圧の変化が
生じ、書込みが行われる。なお、この書込みセルＭ4 に
関しては、従来のように選択ゲートＳＧ1 及び制御ゲー
トＣＧ1 〜ＣＧ3 に高電圧（１０〜１２Ｖ）を印加して
も、同様に書込みが行われる。
【００６８】非書き込みセルＭ8 においては、ビット線
ＢＬ2 の電位を選択ゲートＳＧ1 の電位と等しい電圧Ｖ
cc（５Ｖ）としているため、非書込みセルＭ8 のソー
ス，ドレイン拡散層がビット線電位と電気的に接続され
ず、フローティングの状態となる。この場合、非書き込
みセルＭ8 のゲートに電圧を印加しても反転層ができる
までに時間がかかり、図６（ｂ）に示すように１０msec
以下の時間ではしきい値電圧は殆ど変化せず、書込みは
行われない。つまり、昇圧回路を用いることなくビット
線ＢＬ2 の電位及び選択ゲートＳＧ1 の電位をＶccと低
くしても、非書き込みセルＭ8 への誤書込みを防止する
ことができ、上記した問題を未然に解消することができ
ることになる。
ＢＬ2 の電位を選択ゲートＳＧ1 の電位と等しい電圧Ｖ
cc（５Ｖ）としているため、非書込みセルＭ8 のソー
ス，ドレイン拡散層がビット線電位と電気的に接続され
ず、フローティングの状態となる。この場合、非書き込
みセルＭ8 のゲートに電圧を印加しても反転層ができる
までに時間がかかり、図６（ｂ）に示すように１０msec
以下の時間ではしきい値電圧は殆ど変化せず、書込みは
行われない。つまり、昇圧回路を用いることなくビット
線ＢＬ2 の電位及び選択ゲートＳＧ1 の電位をＶccと低
くしても、非書き込みセルＭ8 への誤書込みを防止する
ことができ、上記した問題を未然に解消することができ
ることになる。
【００６９】なお、データの書込み時に、書込みセルＭ
8 と同一の制御ゲートＣＧ4 につながった非書込みセル
Ｍ8 のソース，ドレイン拡散層がビット線電位と電気的
に接続されないようにするために、ビット線ＢＬ2 の電
圧Ｖbit ，選択ゲートＳＧ1の電圧ＶMG及びセレクトト
ランジスタＳ1 のしきい値ＶthSGの関係を、Ｖbit ＞Ｖ
MG−ＶthSGとすればよい。
8 と同一の制御ゲートＣＧ4 につながった非書込みセル
Ｍ8 のソース，ドレイン拡散層がビット線電位と電気的
に接続されないようにするために、ビット線ＢＬ2 の電
圧Ｖbit ，選択ゲートＳＧ1の電圧ＶMG及びセレクトト
ランジスタＳ1 のしきい値ＶthSGの関係を、Ｖbit ＞Ｖ
MG−ＶthSGとすればよい。
【００７０】また、前記（表２）に示すような電圧を用
いると、図３のＭ1 ，Ｍ2 ，Ｍ3 の弱い書込みモードは
従来の中間電位を印加していたときよりも弱くなり、従
来ＮＡＮＤ単位（この実施例ではＣＧ1 〜ＣＧ4 ）で行
っていたブロック消去を１本のＣＧで行うことも可能と
なる。例えば、ＣＧ2 につながるメモリセルを消去する
場合、制御ゲートＣＧ2 を０Ｖ、他の制御ゲートＣＧ1
, ＣＧ3 , ＣＧ4 ，選択ゲートＳＧ1 , ＳＧ2 ，ビッ
ト線ＢＬ1 , ＢＬ2 ，ｐ型ウェル等を高電圧（Ｖpp' ）
とすればよい。これにより、消去の単位をブロック（４
本のＣＧ）から１／４にすることも可能となる。
いると、図３のＭ1 ，Ｍ2 ，Ｍ3 の弱い書込みモードは
従来の中間電位を印加していたときよりも弱くなり、従
来ＮＡＮＤ単位（この実施例ではＣＧ1 〜ＣＧ4 ）で行
っていたブロック消去を１本のＣＧで行うことも可能と
なる。例えば、ＣＧ2 につながるメモリセルを消去する
場合、制御ゲートＣＧ2 を０Ｖ、他の制御ゲートＣＧ1
, ＣＧ3 , ＣＧ4 ，選択ゲートＳＧ1 , ＳＧ2 ，ビッ
ト線ＢＬ1 , ＢＬ2 ，ｐ型ウェル等を高電圧（Ｖpp' ）
とすればよい。これにより、消去の単位をブロック（４
本のＣＧ）から１／４にすることも可能となる。
【００７１】なお、本発明は上述した実施例に限定され
るものではない。実施例では、浮遊ゲートと制御ゲート
を持つＦＥＴＭＯＳ型メモリセルを用いたが、ＭＮＯＳ
型メモリセルを用いた場合も同様に本発明を適用するこ
とができる。
るものではない。実施例では、浮遊ゲートと制御ゲート
を持つＦＥＴＭＯＳ型メモリセルを用いたが、ＭＮＯＳ
型メモリセルを用いた場合も同様に本発明を適用するこ
とができる。
【００７２】
【発明の効果】以上説述べたように本発明によれば、書
込み時の非選択ビット線の電位及び選択ゲートの電位を
外部電源電位として、非書込みセルのソース，ドレイン
拡散層をビット線電位と切り離し、切り離されたソース
・ドレイン部の電圧が規定の範囲内に安定して設定でき
るので、誤書き込みや誤消去、耐圧劣化による信頼性低
下等を防止することができ、電源の低電圧化に伴いＮＡ
ＮＤセル型ＥＥＰＲＯＭの高集積化を併せて実現するこ
とができる。
込み時の非選択ビット線の電位及び選択ゲートの電位を
外部電源電位として、非書込みセルのソース，ドレイン
拡散層をビット線電位と切り離し、切り離されたソース
・ドレイン部の電圧が規定の範囲内に安定して設定でき
るので、誤書き込みや誤消去、耐圧劣化による信頼性低
下等を防止することができ、電源の低電圧化に伴いＮＡ
ＮＤセル型ＥＥＰＲＯＭの高集積化を併せて実現するこ
とができる。
【図１】本発明の実施例に係わるＥＥＰＲＯＭのＮＡＮ
Ｄセル構造を示す平面図、
Ｄセル構造を示す平面図、
【図２】図１のＮＡＮＤセルＡ−Ａ′及びＢ−Ｂ′断面
図、
図、
【図３】図１のＮＡＮＤセルの等価回路図、
【図４】本発明のデータ書き込み時の動作タイミングと
各部電圧との関係を示した図。
各部電圧との関係を示した図。
【図５】メモリセル部の浮遊容量の存在箇所と等価回路
を示した図。
を示した図。
【図６】書込み時間に対するしきい値電圧の変化を示す
特性図。
特性図。
【図７】従来例２におけるデータ書き込み時の動作タイ
ミングと各部電圧との関係を示した図。
ミングと各部電圧との関係を示した図。
１…ｎ型シリコン基板、 ２…ｐ型ウェル、 ３…第１ゲート酸化膜、 ４…浮遊ゲート、 ５…第２ゲート酸化膜、 ６…制御ゲート、 ７…ＣＶＤ絶縁膜、 ８…ビット線、 ９…ｎ型拡散層、 Ｍ1 〜Ｍ4 ，Ｍ5 〜Ｍ8 …メモリセル、 Ｓ1,Ｓ2 …セレクトトランジスタ、 ＳＧ1,ＳＧ2 …選択ゲート、 ＢＬ1,ＢＬ2 …ビット線、 ＣＧ1 〜ＣＧ4 …制御ゲート。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/06 Ｈ０１Ｌ 21/8247 29/788 29/792 Ｇ１１Ｃ 17/00 ５１０ Ａ Ｈ０１Ｌ 29/78 ３７１ (72)発明者 田中 智晴 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 白田 理一郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (6)
- 【請求項１】 半導体基板上に絶縁膜を介して電荷蓄積
層と制御ゲートが積層形成された電気的書替え可能な複
数個のメモリセルを、隣接するもの同士でソース，ドレ
イン拡散層を共用する形で直列接続し、かつこの直列接
続部のドレイン側，ソース側に選択ゲートを有するセレ
クトトランジスタを設けてＮＡＮＤセルを構成し、この
ＮＡＮＤセルをマトリックス配置し、ビット線、ワード
線を配設してなるセルアレイを備えた不揮発性半導体記
憶装置のデータ書き込み方法において、 書込みすべきメモリセルと同一の制御ゲートにつながっ
た書込みすべきでないメモリセルのソース，ドレイン拡
散層がビット線電位と電気的に接続されないように、ビ
ット線電圧Ｖbit ，選択ゲート電圧ＶMG及びセレクトト
ランジスタのしきい値ＶthSGの関係を、 Ｖbit ＞ＶMG−ＶthSG に設定し、 書き込みすべきでないメモリセルのソース、ドレイン拡
散層の電位ＶSDと、書き込みすべきでないメモリセルが
書き込まれない最大の拡散層電位ＶSDmax と、書き込み
すべきでないメモリセルのソース、ドレイン拡散層を共
有しているメモリセルが、誤消去をおこす最小の拡散層
電位ＶSDmin ’との関係を、 ＶSDmax ＜ＶSD＜ＶSDmin ’ に設定して書き込みを行うことを特徴とする不揮発性半
導体記憶装置のデータ書き込み方法。 - 【請求項２】 前記書き込みが１０ｍｓｅｃ以内で行わ
れることを特徴とする請求項１記載のデータ書き込み方
法 - 【請求項３】 半導体基板上に絶縁膜を介して電荷蓄積
層と制御ゲートが積層形成された電気的書替え可能な複
数個のメモリセルを、隣接するもの同士でソース，ドレ
イン拡散層を共用する形で直列接続し、かつこの直列接
続部のドレイン側，ソース側に選択ゲートを有するセレ
クトトランジスタを設けてＮＡＮＤセルを構成し、この
ＮＡＮＤセルをマトリックス配置し、ビット線、ワード
線を配設してなるセルアレイを備えた不揮発性半導体記
憶装置のデータ書き込み方法において、 書込みセルと同一の制御ゲートにつながった非書込みセ
ルのソース，ドレイン拡散層がビット線電位と電気的に
接続されないように、ビット線電圧Ｖbit ，選択ゲート
電圧ＶMG及びセレクトトランジスタのしきい値ＶthSGの
関係を、 Ｖbit ＞ＶMG−ＶthSG に設定し、 書き込みセルと同一の制御ゲートにつながった非書き込
みセルのソース、ドレイン拡散層を共有する形で接続し
ている隣接セルのしきい値をＶthcellとしたとき、前記
隣接セルのソース、ドレインが同電位になるよう制御ゲ
ートに、前記しきい値Ｖthcellよりも大なる電圧ＶM を
印加して書き込みを行うことを特徴とする不揮発性半導
体記憶装置のデータ書き込み方法。 - 【請求項４】 前記書き込みが１０ｍｓｅｃ以内で行わ
れることを特徴とする請求項３記載のデータ書き込み方
法。 - 【請求項５】 半導体基板上に絶縁膜を介して電荷蓄積
層と制御ゲートが積層形成された電気的書替え可能な複
数個のメモリセルを、隣接するもの同士でソース，ドレ
イン拡散層を共用する形で直列接続し、かつこの直列接
続部のドレイン側，ソース側に選択ゲートを有するセレ
クトトランジスタを設けてＮＡＮＤセルを構成し、この
ＮＡＮＤセルをマトリックス配置し、ビット線、ワード
線を配設してなるセルアレイを備えた不揮発性半導体記
憶装置において、 データの書き込み時に、書込みセルと同一の制御ゲート
につながった非書込みセルのソース，ドレイン拡散層が
ビット線電位と電気的に接続されないように、ビット線
電圧Ｖbit ，選択ゲート電圧ＶMG及びセレクトトランジ
スタのしきい値ＶthSGの関係を、 Ｖbit ＞ＶMG−ＶthSG に設定したとき、 書き込みセルと同一の制御ゲートにつながった非書き込
みセルの書き込み時のソース、ドレイン電圧を一定値以
下に制御する制御手段を具備することを特徴とする不揮
発性半導体記憶装置。 - 【請求項６】 前記制御手段が、ソース、ドレイン拡散
層とそれが形成された基板との間のブレイクダウン電圧
で構成されることを特徴とする請求項５記載の不揮発性
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19582894A JP3383429B2 (ja) | 1994-08-19 | 1994-08-19 | 不揮発性半導体記憶装置およびデータ書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19582894A JP3383429B2 (ja) | 1994-08-19 | 1994-08-19 | 不揮発性半導体記憶装置およびデータ書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0864788A true JPH0864788A (ja) | 1996-03-08 |
| JP3383429B2 JP3383429B2 (ja) | 2003-03-04 |
Family
ID=16347691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19582894A Expired - Fee Related JP3383429B2 (ja) | 1994-08-19 | 1994-08-19 | 不揮発性半導体記憶装置およびデータ書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3383429B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006269788A (ja) * | 2005-03-24 | 2006-10-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7535053B2 (en) | 1997-11-18 | 2009-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and electronic apparatus |
| JP2009533795A (ja) * | 2006-04-12 | 2009-09-17 | サンディスク コーポレイション | 読み出し中におけるプログラム外乱による影響の軽減 |
-
1994
- 1994-08-19 JP JP19582894A patent/JP3383429B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7535053B2 (en) | 1997-11-18 | 2009-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and electronic apparatus |
| JP2006269788A (ja) * | 2005-03-24 | 2006-10-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP4653533B2 (ja) * | 2005-03-24 | 2011-03-16 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US8017478B2 (en) | 2005-03-24 | 2011-09-13 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| JP2009533795A (ja) * | 2006-04-12 | 2009-09-17 | サンディスク コーポレイション | 読み出し中におけるプログラム外乱による影響の軽減 |
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| Publication number | Publication date |
|---|---|
| JP3383429B2 (ja) | 2003-03-04 |
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