JP2643675B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明はメモリトランジスタに記
憶されたデータを電気的に消去して新たなデータを書き
込むことができる電気的消去可能型プログラマブルロム
（以下、ＥＥＰＲＯＭと称す）等の不揮発性半導体記憶
装置に関する。
憶されたデータを電気的に消去して新たなデータを書き
込むことができる電気的消去可能型プログラマブルロム
（以下、ＥＥＰＲＯＭと称す）等の不揮発性半導体記憶
装置に関する。
【０００２】
【従来の技術】従来より電源を切っても書き込まれたデ
ータが消失しない不揮発性半導体記憶装置が種々研究開
発されている。そして近年その中でＥＥＰＲＯＭの開発
が急速に進み、各種の製品が実用化されている。ＥＥＰ
ＲＯＭには種々の構造のものがあり、近年メモリトラン
ジスタを直列に接続して構成されてものが提案されてい
る（Ｒ．Ｓｈｉｒｏｔａ他，Ｔｅｃｈｎｉｃａｌ ｄｉ
ｇｅｓｔ ｏｆ １９８８ ｓｙｍｐｏｓｉｕｍ ｏｎ
ＶＬＳＩ ｔｅｃｈｎｏｌｏｇｙＰ．３３〜３４）。
ータが消失しない不揮発性半導体記憶装置が種々研究開
発されている。そして近年その中でＥＥＰＲＯＭの開発
が急速に進み、各種の製品が実用化されている。ＥＥＰ
ＲＯＭには種々の構造のものがあり、近年メモリトラン
ジスタを直列に接続して構成されてものが提案されてい
る（Ｒ．Ｓｈｉｒｏｔａ他，Ｔｅｃｈｎｉｃａｌ ｄｉ
ｇｅｓｔ ｏｆ １９８８ ｓｙｍｐｏｓｉｕｍ ｏｎ
ＶＬＳＩ ｔｅｃｈｎｏｌｏｇｙＰ．３３〜３４）。
【０００３】図２４はこの種ＥＥＰＲＯＭの等価回路図
である。同図において、Ｑsi,j（i＝１，２、j＝１〜４
は選択用トランジスタであり、ＱMi,j（i＝１，２、j＝
１〜６）は浮遊ゲート電極を有するメモリトランジス
タ、Ｙ1，Ｙ2はビット線、Ｓはソース線、Ｘ1〜Ｘ6はワ
ード線、Ｚ1，Ｚ3は第１の選択線、Ｚ2，Ｚ4は第２の選
択線である。メモリトランジスタの制御ゲート電極はワ
ード線Ｘi（i＝１〜６）に接続され、また、選択トラン
ジスタのうちビット線に接続されている第１の選択トラ
ンジスタＱs1,1、Ｑs2,1、Ｑs1,3、Ｑs2,3のゲート電極
はそれぞれ第１の選択線Ｚ1，Ｚ3に、ソース線に接続さ
れている第２の選択トランジスタＱs1,2、Ｑs2,2、Ｑ
s1,4、Ｑs2,4のゲート電極はそれぞれ第２の選択線Ｚ
2，Ｚ4に接続されている。そして第１の選択トランジス
タ、３つのメモリトランジスタおよび第２の選択トラン
ジスタはビット線Ｙ1またはＹ2とソース線Ｓとの間に直
列に接続されている。図２５は、この記憶装置のビット
線−ソース線間に直列接続されたトランジスタ群の平面
図であり、図２６は、図２５のＡ−Ａ’線断面図であ
る。同図において、２１はｐ型半導体基板、２２ａは第
１の選択トランジスタのドレイン領域となる不純物拡散
層、２２ｂは第２の選択トランジスタのソース領域とな
る不純物拡散層、２２ｃは各トランジスタのソース・ド
レイン領域を構成し、これらのトランジスタを直列に接
続する不純物拡散層、２３は第１，第２の選択トランジ
スタのゲート絶縁膜、２４はメモリトランジスタの第１
のゲート絶縁膜、２５はメモリトランジスタの第２のゲ
ート絶縁膜、２６は浮遊ゲート電極、２７は制御ゲート
電極、２８は選択トランジスタのゲート電極、２９は層
間絶縁膜、３０はコンタクト孔、３１はビット線となる
金属配線である。この半導体記憶装置の構造的特徴は、
電気的書き込み、消去を行えるようにメモリトランジス
タの第１のゲート絶縁膜が例えば９０オングストローム
と薄くなされており、浮遊ゲート電極−基板間の電子ト
ンネリングが容易に起きるようになされていることであ
る。このＥＥＰＲＯＭの動作原理を、図２４のＱs1,1、
ＱM1,1、ＱM1,2、ＱM1,3、Ｑs1,2の直列トランジスタ群
で説明する。この場合のデータ消去、書き込みおよび読
み出しの各モードにおけるビット線、第１，第２の選択
線およびワード線の電位を下記表１に示す。但し、表中
数値の単位はいずれもボルト（Ｖ）である。
である。同図において、Ｑsi,j（i＝１，２、j＝１〜４
は選択用トランジスタであり、ＱMi,j（i＝１，２、j＝
１〜６）は浮遊ゲート電極を有するメモリトランジス
タ、Ｙ1，Ｙ2はビット線、Ｓはソース線、Ｘ1〜Ｘ6はワ
ード線、Ｚ1，Ｚ3は第１の選択線、Ｚ2，Ｚ4は第２の選
択線である。メモリトランジスタの制御ゲート電極はワ
ード線Ｘi（i＝１〜６）に接続され、また、選択トラン
ジスタのうちビット線に接続されている第１の選択トラ
ンジスタＱs1,1、Ｑs2,1、Ｑs1,3、Ｑs2,3のゲート電極
はそれぞれ第１の選択線Ｚ1，Ｚ3に、ソース線に接続さ
れている第２の選択トランジスタＱs1,2、Ｑs2,2、Ｑ
s1,4、Ｑs2,4のゲート電極はそれぞれ第２の選択線Ｚ
2，Ｚ4に接続されている。そして第１の選択トランジス
タ、３つのメモリトランジスタおよび第２の選択トラン
ジスタはビット線Ｙ1またはＹ2とソース線Ｓとの間に直
列に接続されている。図２５は、この記憶装置のビット
線−ソース線間に直列接続されたトランジスタ群の平面
図であり、図２６は、図２５のＡ−Ａ’線断面図であ
る。同図において、２１はｐ型半導体基板、２２ａは第
１の選択トランジスタのドレイン領域となる不純物拡散
層、２２ｂは第２の選択トランジスタのソース領域とな
る不純物拡散層、２２ｃは各トランジスタのソース・ド
レイン領域を構成し、これらのトランジスタを直列に接
続する不純物拡散層、２３は第１，第２の選択トランジ
スタのゲート絶縁膜、２４はメモリトランジスタの第１
のゲート絶縁膜、２５はメモリトランジスタの第２のゲ
ート絶縁膜、２６は浮遊ゲート電極、２７は制御ゲート
電極、２８は選択トランジスタのゲート電極、２９は層
間絶縁膜、３０はコンタクト孔、３１はビット線となる
金属配線である。この半導体記憶装置の構造的特徴は、
電気的書き込み、消去を行えるようにメモリトランジス
タの第１のゲート絶縁膜が例えば９０オングストローム
と薄くなされており、浮遊ゲート電極−基板間の電子ト
ンネリングが容易に起きるようになされていることであ
る。このＥＥＰＲＯＭの動作原理を、図２４のＱs1,1、
ＱM1,1、ＱM1,2、ＱM1,3、Ｑs1,2の直列トランジスタ群
で説明する。この場合のデータ消去、書き込みおよび読
み出しの各モードにおけるビット線、第１，第２の選択
線およびワード線の電位を下記表１に示す。但し、表中
数値の単位はいずれもボルト（Ｖ）である。
【０００４】
【表１】
【０００５】尚、ここではデータの消去は浮遊ゲート電
極へ電子が注入された状態を、また、データの書き込み
は浮遊ゲート電極から電子が放出された状態を意味して
いる。データを消去する場合は、ワード線Ｘ1，Ｘ2およ
びＸ3を正電位側とし、ビット線Ｙ1およびソース線Ｓを
接地電位側として高電圧（１７Ｖ）を印加する。第１，
第２の選択線には５Ｖが印加されているため、この状態
でチャネルおよびソース・ドレイン領域の電位は０Ｖに
固定され、各メモリトランジスタＱM1,1、ＱM1,2、Ｑ
M1,3の第１のゲート絶縁膜２４中の電界が強くなり、フ
ァウラー・ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅ
ｉｍ：以下、Ｆ−Ｎと称す）電子トンネル現象が発生し
て半導体基板および不純物拡散層２２ｃから第１のゲー
ト絶縁膜２４を介して浮遊ゲート電極２６に電子が注入
され、各メモリトランジスタＱM1,1、ＱM1,2、ＱM1,3の
しきい値電圧が上昇する。この状態が、データが消去さ
れた状態である。この消去モードにおいては、メモリト
ランジスタの選択性がないため、全メモリに記憶されて
いたデータは同時に消去されることになる。一方、メモ
リトランジスタＱM1,1、ＱM1,2またはＱM1,3にデータを
書き込むときには、ビット線Ｙ1と第１の選択線Ｚ1およ
び書き込むべきメモリトランジスタＱM1,1、ＱM1,2また
はＱM1,3よりもビット線側に接続されているメモリトラ
ンジスタのワード線とを高電位（２０Ｖ）にするととも
に、第２の選択線Ｚ2、書き込みべきメモリトランジス
タＱM1,1、ＱM1,2、ＱM1,3およびそれよりソース線側に
接続されているメモリトランジスタのワード線を接地電
位にする。このように定されると書き込まれるメモリト
ランジスタの第１のゲート絶縁膜２４中の電界が強くな
り、Ｆ−Ｎ電子トンネル現象により、浮遊ゲート電極２
６から不純物拡散層２２ｃに向けて電子が放出される。
このとき制御ゲート電極２７とドレイン電極に高電圧が
印加されたメモリトランジスタはトランスファーゲート
としてのみ働き、その第１のゲート絶縁膜２４の電界は
低く、そこではＦ−Ｎ電子トンネル現象は起きない。さ
らに書き込みメモリトランジスタよりもソース側に接続
されたメモリトランジスタでは制御ゲート２７の電位は
接地電位になるが、ドレイン電極電位は書き込みトラン
ジスタがカットオフされるため高くならず、その結果第
１のゲート絶縁膜中の電界は低くＦ−Ｎ電子トンネル現
象は生じない。書き込みを行うべきメモリトランジスタ
が複数ある場合には、１個の選択トランジスタＱs1,1に
接続されている複数個のメモリトランジスタに対し、上
述の方法で順次ソース側のメモリトランジスタより書き
込みを行う。このようにするのは、すでに書き込みが行
われた他のビット線に接続されたメモリトランジスタの
しきい値が変動するのを防止するためである。尚、この
データ書き込み時には第２の選択トランジスタのゲート
電極に接続されている第２の選択線Ｚ2は０Ｖに保持さ
れるが、これは、書き込み済みのトランジスタの場合、
メモリトランジスタの制御ゲート電極電位が０Ｖであっ
てもチャネル電流が流れてしまうことから、このチャネ
ル電流を遮断するために必要なことである。メモリトラ
ンジスタに記憶されたデータを読み出す場合は、ビット
線Ｙ1を１Ｖに、第１の選択線Ｚ1および第２の選択線Ｚ
2を５Ｖに固定し読み出すべきメモリトランジスタに接
続されたワード線Ｘ1，Ｘ2またはＸ3のみを接地電位
に、他をすべて５Ｖに接続する。この条件の下では、選
択されたメモリトランジスタが消去状態の場合、しきい
値電圧が正であるためビット線からソース線へ電流は流
れないが、選択されたメモリトランジスタが書き込み状
態であれば、しきい値電圧が負であるため電流が流れ
る。このとき、他のメモリトランジスタはすべてトラン
スファーゲートとして働くが、そのためには、各メモリ
トランジスタのしきい値は制御ゲート電圧（例えば５
Ｖ）以下に制御されていなければならない。このこと
は、メモリトランジスタについて過消去に留意しなけれ
ばならないことを意味する。次に、図２４に示された４
つの直列接続トランジスタ群から、メモリトランジスタ
ＱM1,3、ＱM2,3、ＱM1,6、ＱM2,6を代表させて、書き込
みモードにおける４つの群のバイアス状態について説明
する。このときの各ワード線、第１，第２の選択線およ
びビット線の電位を表２に示す。
極へ電子が注入された状態を、また、データの書き込み
は浮遊ゲート電極から電子が放出された状態を意味して
いる。データを消去する場合は、ワード線Ｘ1，Ｘ2およ
びＸ3を正電位側とし、ビット線Ｙ1およびソース線Ｓを
接地電位側として高電圧（１７Ｖ）を印加する。第１，
第２の選択線には５Ｖが印加されているため、この状態
でチャネルおよびソース・ドレイン領域の電位は０Ｖに
固定され、各メモリトランジスタＱM1,1、ＱM1,2、Ｑ
M1,3の第１のゲート絶縁膜２４中の電界が強くなり、フ
ァウラー・ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅ
ｉｍ：以下、Ｆ−Ｎと称す）電子トンネル現象が発生し
て半導体基板および不純物拡散層２２ｃから第１のゲー
ト絶縁膜２４を介して浮遊ゲート電極２６に電子が注入
され、各メモリトランジスタＱM1,1、ＱM1,2、ＱM1,3の
しきい値電圧が上昇する。この状態が、データが消去さ
れた状態である。この消去モードにおいては、メモリト
ランジスタの選択性がないため、全メモリに記憶されて
いたデータは同時に消去されることになる。一方、メモ
リトランジスタＱM1,1、ＱM1,2またはＱM1,3にデータを
書き込むときには、ビット線Ｙ1と第１の選択線Ｚ1およ
び書き込むべきメモリトランジスタＱM1,1、ＱM1,2また
はＱM1,3よりもビット線側に接続されているメモリトラ
ンジスタのワード線とを高電位（２０Ｖ）にするととも
に、第２の選択線Ｚ2、書き込みべきメモリトランジス
タＱM1,1、ＱM1,2、ＱM1,3およびそれよりソース線側に
接続されているメモリトランジスタのワード線を接地電
位にする。このように定されると書き込まれるメモリト
ランジスタの第１のゲート絶縁膜２４中の電界が強くな
り、Ｆ−Ｎ電子トンネル現象により、浮遊ゲート電極２
６から不純物拡散層２２ｃに向けて電子が放出される。
このとき制御ゲート電極２７とドレイン電極に高電圧が
印加されたメモリトランジスタはトランスファーゲート
としてのみ働き、その第１のゲート絶縁膜２４の電界は
低く、そこではＦ−Ｎ電子トンネル現象は起きない。さ
らに書き込みメモリトランジスタよりもソース側に接続
されたメモリトランジスタでは制御ゲート２７の電位は
接地電位になるが、ドレイン電極電位は書き込みトラン
ジスタがカットオフされるため高くならず、その結果第
１のゲート絶縁膜中の電界は低くＦ−Ｎ電子トンネル現
象は生じない。書き込みを行うべきメモリトランジスタ
が複数ある場合には、１個の選択トランジスタＱs1,1に
接続されている複数個のメモリトランジスタに対し、上
述の方法で順次ソース側のメモリトランジスタより書き
込みを行う。このようにするのは、すでに書き込みが行
われた他のビット線に接続されたメモリトランジスタの
しきい値が変動するのを防止するためである。尚、この
データ書き込み時には第２の選択トランジスタのゲート
電極に接続されている第２の選択線Ｚ2は０Ｖに保持さ
れるが、これは、書き込み済みのトランジスタの場合、
メモリトランジスタの制御ゲート電極電位が０Ｖであっ
てもチャネル電流が流れてしまうことから、このチャネ
ル電流を遮断するために必要なことである。メモリトラ
ンジスタに記憶されたデータを読み出す場合は、ビット
線Ｙ1を１Ｖに、第１の選択線Ｚ1および第２の選択線Ｚ
2を５Ｖに固定し読み出すべきメモリトランジスタに接
続されたワード線Ｘ1，Ｘ2またはＸ3のみを接地電位
に、他をすべて５Ｖに接続する。この条件の下では、選
択されたメモリトランジスタが消去状態の場合、しきい
値電圧が正であるためビット線からソース線へ電流は流
れないが、選択されたメモリトランジスタが書き込み状
態であれば、しきい値電圧が負であるため電流が流れ
る。このとき、他のメモリトランジスタはすべてトラン
スファーゲートとして働くが、そのためには、各メモリ
トランジスタのしきい値は制御ゲート電圧（例えば５
Ｖ）以下に制御されていなければならない。このこと
は、メモリトランジスタについて過消去に留意しなけれ
ばならないことを意味する。次に、図２４に示された４
つの直列接続トランジスタ群から、メモリトランジスタ
ＱM1,3、ＱM2,3、ＱM1,6、ＱM2,6を代表させて、書き込
みモードにおける４つの群のバイアス状態について説明
する。このときの各ワード線、第１，第２の選択線およ
びビット線の電位を表２に示す。
【０００６】
【表２】
【０００７】ＱM1,3とＱM2,3は同一のワード線Ｘ3で、
またＱM1,6、ＱM2,6は同一のワード線Ｘ6で制御ゲート
電極電位が制御される。このためＱM1,3とＱM2,3および
ＱM1,6とＱM2,6の選択性はビット線Ｙ1，Ｙ2の選択によ
って実現される。例えば、ＱM1,3に書き込みかつＱM2,3
に書き込まない場合、ビット線Ｙ1は２０Ｖの高電位、
ビット線Ｙ2は１０Ｖの中間電位に保たれる。この結
果、ＱM2,3のバイアス状態は制御ゲート電極に０Ｖ、ド
レイン領域１０Ｖが印加された状態となり、このトラン
ジスタの第１のゲート絶縁膜に加わる電界はＱM1,3に比
べて弱くＦ−Ｎ電位トンネリングを起こすに至らない。
またこのときメモリトランジスタＱM2,1、ＱM2,2は、制
御ゲートに２０Ｖ、ドレイン領域に１０Ｖが印加される
バイアス状態になる。この状態も上述の場合と同様にＦ
−Ｎ電子トンネリングを起こすには至らないので、これ
らのトランジスタに書き込みが行われることはない。メ
モリトランジスタＱM1,6、ＱM2,6についてはワード線Ｘ
6が０Ｖにバイアスされ、かつドレインが第１の選択ト
ランジスタＱs1,3、Ｑs2,3によりビット線Ｙ1，Ｙ2より
切り離されるため、電圧ストレスは加わらず誤消去、誤
書き込みは起きない。上述したように、非選択のビット
線を中間電位に保持するのは、書き込みモードにおいて
非書き込みビット線上の非選択メモリトランジスタの消
去が進行して過消去状態となるのを防ぐために必要なこ
とである。
またＱM1,6、ＱM2,6は同一のワード線Ｘ6で制御ゲート
電極電位が制御される。このためＱM1,3とＱM2,3および
ＱM1,6とＱM2,6の選択性はビット線Ｙ1，Ｙ2の選択によ
って実現される。例えば、ＱM1,3に書き込みかつＱM2,3
に書き込まない場合、ビット線Ｙ1は２０Ｖの高電位、
ビット線Ｙ2は１０Ｖの中間電位に保たれる。この結
果、ＱM2,3のバイアス状態は制御ゲート電極に０Ｖ、ド
レイン領域１０Ｖが印加された状態となり、このトラン
ジスタの第１のゲート絶縁膜に加わる電界はＱM1,3に比
べて弱くＦ−Ｎ電位トンネリングを起こすに至らない。
またこのときメモリトランジスタＱM2,1、ＱM2,2は、制
御ゲートに２０Ｖ、ドレイン領域に１０Ｖが印加される
バイアス状態になる。この状態も上述の場合と同様にＦ
−Ｎ電子トンネリングを起こすには至らないので、これ
らのトランジスタに書き込みが行われることはない。メ
モリトランジスタＱM1,6、ＱM2,6についてはワード線Ｘ
6が０Ｖにバイアスされ、かつドレインが第１の選択ト
ランジスタＱs1,3、Ｑs2,3によりビット線Ｙ1，Ｙ2より
切り離されるため、電圧ストレスは加わらず誤消去、誤
書き込みは起きない。上述したように、非選択のビット
線を中間電位に保持するのは、書き込みモードにおいて
非書き込みビット線上の非選択メモリトランジスタの消
去が進行して過消去状態となるのを防ぐために必要なこ
とである。
【０００８】上記Ｓｈｉｒｏｔａ他により提案された不
揮発性半導体記憶装置は、複数のメモリトランジスタを
直列に接続し、その複数のメモリトランジスタの他にビ
ット線とソース線の間に選択トランジスタを２個直列に
接続されて構成されており、消去・書き込み時ともにＦ
−Ｎ電子トンネリング現象を利用し、書き込み時に非選
択トランジスタの非意図的な消去を防ぐために、ビット
線のバイアスを高・中・低の３つの電圧を用いるなどの
特徴を有している。しかしながら、この従来の不揮発性
半導体記憶装置は上述した特徴を有しているが、３つの
電圧の設定範囲が狭く制御が困難である構造上過消去の
問題が残されている。Ｆ−Ｎトンネリングを利用して消
去・書き込みを行っているために両モードともに高電圧
を要し、このためメモリセルの第１ゲート絶縁膜は例え
ば１００オングストローム以下の薄い絶縁膜しか利用で
きない、書き込みがソース線側からシリアルにしかでき
ない等の問題があった。
揮発性半導体記憶装置は、複数のメモリトランジスタを
直列に接続し、その複数のメモリトランジスタの他にビ
ット線とソース線の間に選択トランジスタを２個直列に
接続されて構成されており、消去・書き込み時ともにＦ
−Ｎ電子トンネリング現象を利用し、書き込み時に非選
択トランジスタの非意図的な消去を防ぐために、ビット
線のバイアスを高・中・低の３つの電圧を用いるなどの
特徴を有している。しかしながら、この従来の不揮発性
半導体記憶装置は上述した特徴を有しているが、３つの
電圧の設定範囲が狭く制御が困難である構造上過消去の
問題が残されている。Ｆ−Ｎトンネリングを利用して消
去・書き込みを行っているために両モードともに高電圧
を要し、このためメモリセルの第１ゲート絶縁膜は例え
ば１００オングストローム以下の薄い絶縁膜しか利用で
きない、書き込みがソース線側からシリアルにしかでき
ない等の問題があった。
【０００９】これら以上の問題的に鑑みてなされた発明
が、平成２年特許願第３４０１００号に本発明者により
提案されている。
が、平成２年特許願第３４０１００号に本発明者により
提案されている。
【００１０】図２７は上記特許願に添付された明細書で
開示されている記憶装置の等価回路図、図２８はこの記
憶装置の実施例の一例を示す平面図、図２９は図２８の
Ａ−Ａ’面に沿った断面図、図３０は図２９の変形例を
示す断面図である。
開示されている記憶装置の等価回路図、図２８はこの記
憶装置の実施例の一例を示す平面図、図２９は図２８の
Ａ−Ａ’面に沿った断面図、図３０は図２９の変形例を
示す断面図である。
【００１１】まず図２７を用いて回路構成を説明する。
符号Ｑsi,j（j＝１〜２，j＝１〜６）は第１の選択用ト
ランジスタ、符号ＱMi,j（i＝１〜２，j＝１〜６）はメ
モリトランジスタを示している。メモリトランジスタＱ
Mi,jと第１の選択用トランジスタＱsi,jはそれぞれ対を
なし、これらの対が３対直列に接続されていてトランジ
スタ群を構成しており、そのトランジスタ群の端部に第
２の選択用トランジスタＱCi（i＝１〜４）が１つ直列
に接続されてメモリセルアレイ構成群を形成している。
メモリセルアレイはこの群を行列状に配置して得られ
る。ただし図２８の平面図ではソース拡散層配線および
ビット線コンタクトを２つの群で共有するように折り返
しにレイアウト配置したようになっている。
符号Ｑsi,j（j＝１〜２，j＝１〜６）は第１の選択用ト
ランジスタ、符号ＱMi,j（i＝１〜２，j＝１〜６）はメ
モリトランジスタを示している。メモリトランジスタＱ
Mi,jと第１の選択用トランジスタＱsi,jはそれぞれ対を
なし、これらの対が３対直列に接続されていてトランジ
スタ群を構成しており、そのトランジスタ群の端部に第
２の選択用トランジスタＱCi（i＝１〜４）が１つ直列
に接続されてメモリセルアレイ構成群を形成している。
メモリセルアレイはこの群を行列状に配置して得られ
る。ただし図２８の平面図ではソース拡散層配線および
ビット線コンタクトを２つの群で共有するように折り返
しにレイアウト配置したようになっている。
【００１２】図２８〜図３０において、１は半導体基板
であり、半導体基板には第１の不純物拡散層２ａ〜２ｃ
が形成されている。第１の不純物拡散層２ａ〜２ｃ間上
には、第１の選択用トランジスタのゲート絶縁膜２８と
第２の選択用トランジスタのゲート絶縁膜７が成長され
ており、これらのゲート絶縁膜２８，７上には第１の選
択用トランジスタのゲート電極２９と第２の選択用トラ
ンジスタのゲート電極８が設けられている。これらのゲ
ート電極２９，８は第１の層間絶縁膜９で被われてお
り、この第１の層間絶縁膜９上に、メモリトランジスタ
用の不純物拡散層３０ａとメモリトランジスタ用のチャ
ネル領域３０ｂが交互に形成されると共に不純物拡散層
２ｃと接合している。チャネル領域３０ｂ上にはメモリ
トランジスタの第１ゲート絶縁膜３１が形成されてお
り、第１ゲート絶縁膜３１上には浮遊ゲート電極３２が
設けられている。浮遊ゲート電極３２上にはメモリトラ
ンジスタの第２のゲート絶縁膜３３が形成されており、
第２のゲート絶縁膜３３上には制御ゲート電極３４が設
けられている。層間絶縁膜２４にはコンタクト孔３５が
設けられており、金属配線２６がコンタクト孔３５を通
って不純物拡散層２ａに接触している。図３０において
３６ａ，３６ｂは図２９の３０ａ，３０ｂに相当する。
であり、半導体基板には第１の不純物拡散層２ａ〜２ｃ
が形成されている。第１の不純物拡散層２ａ〜２ｃ間上
には、第１の選択用トランジスタのゲート絶縁膜２８と
第２の選択用トランジスタのゲート絶縁膜７が成長され
ており、これらのゲート絶縁膜２８，７上には第１の選
択用トランジスタのゲート電極２９と第２の選択用トラ
ンジスタのゲート電極８が設けられている。これらのゲ
ート電極２９，８は第１の層間絶縁膜９で被われてお
り、この第１の層間絶縁膜９上に、メモリトランジスタ
用の不純物拡散層３０ａとメモリトランジスタ用のチャ
ネル領域３０ｂが交互に形成されると共に不純物拡散層
２ｃと接合している。チャネル領域３０ｂ上にはメモリ
トランジスタの第１ゲート絶縁膜３１が形成されてお
り、第１ゲート絶縁膜３１上には浮遊ゲート電極３２が
設けられている。浮遊ゲート電極３２上にはメモリトラ
ンジスタの第２のゲート絶縁膜３３が形成されており、
第２のゲート絶縁膜３３上には制御ゲート電極３４が設
けられている。層間絶縁膜２４にはコンタクト孔３５が
設けられており、金属配線２６がコンタクト孔３５を通
って不純物拡散層２ａに接触している。図３０において
３６ａ，３６ｂは図２９の３０ａ，３０ｂに相当する。
【００１３】メモリセルトランジスタＱMi,jの制御ゲー
ト電極は各行毎に第１のワード線Ｘi（i＝１〜６）に、
また第１の選択用トランジスタＱsi,jのゲート電極は各
行毎に第２のワード線Ｚi（i＝１〜６）に接続されてい
る。直列に接続されたトランジスタ群のドレイン電極は
列毎にビット線Ｙi（i＝１〜２）に接続されており、一
方、ソース電極は共通にソース線Ｓに接続されている。
更に第２の選択用トランジスタＱCi（i＝１〜4）のゲー
ト電極は行毎に接続されていて選択線Ｃi（i＝１〜２）
を構成している。
ト電極は各行毎に第１のワード線Ｘi（i＝１〜６）に、
また第１の選択用トランジスタＱsi,jのゲート電極は各
行毎に第２のワード線Ｚi（i＝１〜６）に接続されてい
る。直列に接続されたトランジスタ群のドレイン電極は
列毎にビット線Ｙi（i＝１〜２）に接続されており、一
方、ソース電極は共通にソース線Ｓに接続されている。
更に第２の選択用トランジスタＱCi（i＝１〜4）のゲー
ト電極は行毎に接続されていて選択線Ｃi（i＝１〜２）
を構成している。
【００１４】図２９の断面図からも明らかなように、メ
モリトランジスタが第１の選択用トランジスタ上部に積
層して設けられている。ただし図３０の断面図では、第
１の選択用トランジスタがメモリトランジスタ上部に積
層して設けられているが、回路構成上では何ら問題にな
らない。
モリトランジスタが第１の選択用トランジスタ上部に積
層して設けられている。ただし図３０の断面図では、第
１の選択用トランジスタがメモリトランジスタ上部に積
層して設けられているが、回路構成上では何ら問題にな
らない。
【００１５】尚、この不揮発性半導体記憶装置の詳しい
駆動法や機能は、平成２年特許願第３４０１００号に添
付した明細書に詳しく述べてＲのでここでは触れない。
以上説明したように、図２７に示した従来の不揮発性半
導体記憶装置は、メモリトランジスタと第１の選択用ト
ランジスタが並列に接続されて１つの対を構成し、更に
この対が複数直列に接続されていて、かつこのメモリト
ランジスタおよび第１の選択用トランジスタの対とビッ
ト線間に第２の選択用トランジスタが設けられている。
更にメモリトランジスタが第１の選択用トランジスタ上
部に積層して設けられていることを特徴としている。
駆動法や機能は、平成２年特許願第３４０１００号に添
付した明細書に詳しく述べてＲのでここでは触れない。
以上説明したように、図２７に示した従来の不揮発性半
導体記憶装置は、メモリトランジスタと第１の選択用ト
ランジスタが並列に接続されて１つの対を構成し、更に
この対が複数直列に接続されていて、かつこのメモリト
ランジスタおよび第１の選択用トランジスタの対とビッ
ト線間に第２の選択用トランジスタが設けられている。
更にメモリトランジスタが第１の選択用トランジスタ上
部に積層して設けられていることを特徴としている。
【００１６】
【発明が解決しようとする課題】しかしながら従来の不
揮発性半導体記憶装置では、メモリセルアレイが半導体
基板上の所定領域のみに平面状にしか構成されていな
い。更に集積度を上げるためにはトランジスタ群の直列
に接続されているメモリトランジスタのゲート長を微細
化し、その接続数を増すことしか方法がなかった。しか
しながらゲート長の微細化はＰＲ工程におけるレジスト
やステッパー等の能力限界までしか期待できない。また
接続するメモリトランジスタ数を増すことはチップ面積
の増大につながる。これより、飛躍的に集積度を上げる
には限界があるという問題点があった。本発明は以上の
問題点に鑑みてなされたものであり、トランジスタ群直
列接続されるメモリトランジスタを増加させず、かつメ
モリトランジスタのゲート長の微細化のみにとらわれな
いで飛躍的な高集積化を可能とする不可揮発性半導体記
憶装置を提供することを目的とする。
揮発性半導体記憶装置では、メモリセルアレイが半導体
基板上の所定領域のみに平面状にしか構成されていな
い。更に集積度を上げるためにはトランジスタ群の直列
に接続されているメモリトランジスタのゲート長を微細
化し、その接続数を増すことしか方法がなかった。しか
しながらゲート長の微細化はＰＲ工程におけるレジスト
やステッパー等の能力限界までしか期待できない。また
接続するメモリトランジスタ数を増すことはチップ面積
の増大につながる。これより、飛躍的に集積度を上げる
には限界があるという問題点があった。本発明は以上の
問題点に鑑みてなされたものであり、トランジスタ群直
列接続されるメモリトランジスタを増加させず、かつメ
モリトランジスタのゲート長の微細化のみにとらわれな
いで飛躍的な高集積化を可能とする不可揮発性半導体記
憶装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】本願第１の発明の要旨は
複数のビット線と、ソース線と、各ビット線とソース線
との間に接続された、第１のワード線に接続された制御
ゲート電極及び浮遊ゲート電極を有するメモリ用ＭＯＳ
トランジスタと第２のワード線に接続されたゲート電極
を有する選択用ＭＯＳトランジスタとの並列接続体を複
数個直列接続してなるメモリセル列と、を具備するであ
る。
複数のビット線と、ソース線と、各ビット線とソース線
との間に接続された、第１のワード線に接続された制御
ゲート電極及び浮遊ゲート電極を有するメモリ用ＭＯＳ
トランジスタと第２のワード線に接続されたゲート電極
を有する選択用ＭＯＳトランジスタとの並列接続体を複
数個直列接続してなるメモリセル列と、を具備するであ
る。
【００１８】本願第２の発明の要旨は上記第１の発明の
構成中、前記選択用ＭＯＳトランジスタはこれと対とな
るメモリ用ＭＯＳトランジスタの上に薄膜トランジスタ
として形成されていることである。
構成中、前記選択用ＭＯＳトランジスタはこれと対とな
るメモリ用ＭＯＳトランジスタの上に薄膜トランジスタ
として形成されていることである。
【００１９】本願第３の発明の要旨はキャリアを蓄積可
能な浮遊ゲート電極と第１のワード線に接続された制御
ゲート電極とを備えたメモリトランジスタと該メモリト
ランジスタに並列に接続され第２のワード線に接続され
たゲート電極を備えた第１の選択用トランジスタとで構
成されたメモリセルを複数個直列接続したメモリセル群
と、該メモリセル群と直列に接続され選択線に接続され
たゲート電極を備えた第２の選択用トランジスタと、上
記メモリセル群に電気的に接続可能なビット線とを有す
る不揮発性半導体記憶装置において、一のメモリセル群
を構成する複数のメモリセルは半導体基板に形成された
上記メモリセルトランジスタと該メモリセルトランジス
タ上に積層された対応する第１の選択用トランジスタと
を有し、他のメモリセル群は上記一のメモリセル群を被
う層間絶縁膜上に形成されていることである。
能な浮遊ゲート電極と第１のワード線に接続された制御
ゲート電極とを備えたメモリトランジスタと該メモリト
ランジスタに並列に接続され第２のワード線に接続され
たゲート電極を備えた第１の選択用トランジスタとで構
成されたメモリセルを複数個直列接続したメモリセル群
と、該メモリセル群と直列に接続され選択線に接続され
たゲート電極を備えた第２の選択用トランジスタと、上
記メモリセル群に電気的に接続可能なビット線とを有す
る不揮発性半導体記憶装置において、一のメモリセル群
を構成する複数のメモリセルは半導体基板に形成された
上記メモリセルトランジスタと該メモリセルトランジス
タ上に積層された対応する第１の選択用トランジスタと
を有し、他のメモリセル群は上記一のメモリセル群を被
う層間絶縁膜上に形成されていることである。
【００２０】
【発明の作用】上記第１の発明に係る不揮発性半導体記
憶装置は、浮遊ゲート電極にキャリアを充放電する際、
該キャリアの充放電の対象となるメモリトランジスタと
対をなす第１の選択トランジスタをオフし、同じメモリ
セル群に属する他のメモリセルの第１の選択トランジス
タはオンさせる。したがって、メモリトランジスタをト
ランスファーゲートとして機能させる必要がなく、中間
電位を必要としない。
憶装置は、浮遊ゲート電極にキャリアを充放電する際、
該キャリアの充放電の対象となるメモリトランジスタと
対をなす第１の選択トランジスタをオフし、同じメモリ
セル群に属する他のメモリセルの第１の選択トランジス
タはオンさせる。したがって、メモリトランジスタをト
ランスファーゲートとして機能させる必要がなく、中間
電位を必要としない。
【００２１】上記第１の発明に係る不揮発性半導体記憶
装置は、メモリトランジスタと第１の選択トランジスタ
とでメモリセルを構成するので、従来例に比べメモリセ
ル群の構成トランジスタが多くなるものの、本願第２の
発明のように第１の選択トランジスタをメモリトランジ
スタ上に積層することにより、各メモリセルの占める半
導体基板上の面積は増加しない。
装置は、メモリトランジスタと第１の選択トランジスタ
とでメモリセルを構成するので、従来例に比べメモリセ
ル群の構成トランジスタが多くなるものの、本願第２の
発明のように第１の選択トランジスタをメモリトランジ
スタ上に積層することにより、各メモリセルの占める半
導体基板上の面積は増加しない。
【００２２】上記第３の発明に係る不揮発性半導体記憶
装置では、一のメモリセル群の上方に他のメモリセル群
が積層されており、従来例に比べて少ない半導体基板の
面積で同等のメモリセル数を実現できる。
装置では、一のメモリセル群の上方に他のメモリセル群
が積層されており、従来例に比べて少ない半導体基板の
面積で同等のメモリセル数を実現できる。
【００２３】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１実施例を示す平面図、図
２〜図７は、それぞれ図１のＡ−Ａ’線ないしＦ−Ｆ’
線の断面図である。図１〜図７において、１は比抵抗が
１３Ωcm程度のｐ型半導体基板、２ａ，２ｂ，２ｃはＡ
S等のｎ型不純物がドープされた不純物拡散層、３は膜
厚が約３００オングストロームの酸化シリコン（以下、
ＳiＯ2と称す）からなる第２の選択トランジスタのゲー
ト絶縁膜、４は膜厚約１２０オングストロームのＳiＯ2
からなるメモリトランジスタの第１のゲート絶縁膜、５
は膜厚約３００オングストロームのＳiＯ2からなるメモ
リトランジスタの第２のゲート絶縁膜、６はＰ等の不純
物を含む多結晶シリコンからなる厚さ２０００オングス
トロームの浮遊ゲート電極、７はＰ等の不純物を含む膜
厚３０００オングストロームの多結晶シリコンからな
り、第１のワード線を構成する制御ゲート電極、８はＰ
等の不純物を含む膜厚３０００オングストロームの多結
晶シリコンからなり、選択線を構成する第２の選択トラ
ンジスタのゲート電極、９は金属配線と各部の絶縁を行
う厚さ約１．０μmのＢＰＳＧからなる層間絶縁膜、１
０はコンタクト孔、１１はビット線を構成する厚さ１．
０μmのＡlからなる金属配線、１２は厚さ３０００オン
グストロームのＳiＯ2からなる層間絶縁膜、１３ａは第
１の選択トランジスタのソースドレイン領域を構成する
ＡS等を高濃度に含む厚さ５００オングストロームのｎ
型多結晶シリコン膜、１３ｂは第１の選択トランジスタ
のチャネル領域を構成するＢを３×１０16cm-3程度の濃
度に含む厚さ５００オングストロームのｐ型多結晶シリ
コン膜、１４は膜厚３００オングストロームのＳiＯ2か
らなる第１の選択トランジスタのゲート絶縁膜、１５は
Ｐなどの不純物を含む厚さ３０００オングストロームの
多結晶シリコンからなり、第２のワード線を構成する第
１の選択トランジスタのゲート電極、１６は各トランジ
スタを列毎に分離するための、厚さ６０００オングスト
ロームのＳiＯ2からなるフィールド絶縁膜である。図８
は、本実施例の不揮発性半導体記憶装置の等価回路図で
ある。同図において、ＱMi,j（i＝１，２、j＝１〜６）
はメモリトランジスタ、ＱCi,j（i＝１，２、j＝１〜
６）は第１の選択トランジスタＱCK（K＝１〜４）は第
２の選択トランジスタ、Ｙ1，Ｙ2はビット線、Ｃ1，Ｃ2
は選択線、Ｘ1〜Ｘ6は第１のワード線、Ｚ1〜Ｚ6は第２
のワード線である。メモリトランジスタＱMi，jと第１
の選択トランジスタＱCi,jはそれぞれ対をなし、これら
の対が３対直列に接続され、更にこの直列接続体に第２
の選択トランジスタＱCKが直列に接続されて１つの群を
構成する。メモリセルアレイは、この群を行列状に配置
して得られる。
説明する。図１は本発明の第１実施例を示す平面図、図
２〜図７は、それぞれ図１のＡ−Ａ’線ないしＦ−Ｆ’
線の断面図である。図１〜図７において、１は比抵抗が
１３Ωcm程度のｐ型半導体基板、２ａ，２ｂ，２ｃはＡ
S等のｎ型不純物がドープされた不純物拡散層、３は膜
厚が約３００オングストロームの酸化シリコン（以下、
ＳiＯ2と称す）からなる第２の選択トランジスタのゲー
ト絶縁膜、４は膜厚約１２０オングストロームのＳiＯ2
からなるメモリトランジスタの第１のゲート絶縁膜、５
は膜厚約３００オングストロームのＳiＯ2からなるメモ
リトランジスタの第２のゲート絶縁膜、６はＰ等の不純
物を含む多結晶シリコンからなる厚さ２０００オングス
トロームの浮遊ゲート電極、７はＰ等の不純物を含む膜
厚３０００オングストロームの多結晶シリコンからな
り、第１のワード線を構成する制御ゲート電極、８はＰ
等の不純物を含む膜厚３０００オングストロームの多結
晶シリコンからなり、選択線を構成する第２の選択トラ
ンジスタのゲート電極、９は金属配線と各部の絶縁を行
う厚さ約１．０μmのＢＰＳＧからなる層間絶縁膜、１
０はコンタクト孔、１１はビット線を構成する厚さ１．
０μmのＡlからなる金属配線、１２は厚さ３０００オン
グストロームのＳiＯ2からなる層間絶縁膜、１３ａは第
１の選択トランジスタのソースドレイン領域を構成する
ＡS等を高濃度に含む厚さ５００オングストロームのｎ
型多結晶シリコン膜、１３ｂは第１の選択トランジスタ
のチャネル領域を構成するＢを３×１０16cm-3程度の濃
度に含む厚さ５００オングストロームのｐ型多結晶シリ
コン膜、１４は膜厚３００オングストロームのＳiＯ2か
らなる第１の選択トランジスタのゲート絶縁膜、１５は
Ｐなどの不純物を含む厚さ３０００オングストロームの
多結晶シリコンからなり、第２のワード線を構成する第
１の選択トランジスタのゲート電極、１６は各トランジ
スタを列毎に分離するための、厚さ６０００オングスト
ロームのＳiＯ2からなるフィールド絶縁膜である。図８
は、本実施例の不揮発性半導体記憶装置の等価回路図で
ある。同図において、ＱMi,j（i＝１，２、j＝１〜６）
はメモリトランジスタ、ＱCi,j（i＝１，２、j＝１〜
６）は第１の選択トランジスタＱCK（K＝１〜４）は第
２の選択トランジスタ、Ｙ1，Ｙ2はビット線、Ｃ1，Ｃ2
は選択線、Ｘ1〜Ｘ6は第１のワード線、Ｚ1〜Ｚ6は第２
のワード線である。メモリトランジスタＱMi，jと第１
の選択トランジスタＱCi,jはそれぞれ対をなし、これら
の対が３対直列に接続され、更にこの直列接続体に第２
の選択トランジスタＱCKが直列に接続されて１つの群を
構成する。メモリセルアレイは、この群を行列状に配置
して得られる。
【００２４】図１に示す本実施例では、ソース拡散層
（拡散層２ｂ）およびビット線用コンタクト孔１０とそ
れに連なる拡散層２ａを縦方向に２群で共有するように
折り返しのレイアウト配置になされている。メモリトラ
ンジスタの制御ゲート電極７は行方向に接続されて第１
のワード線Ｘi（i＝１〜６）を、第１の選択トランジス
タのゲート電極１５は行方向に接続されて第２のワード
線Ｚi（i＝１〜６）を、また第２の選択トランジスタの
ゲート電極８は行方向に接続されて選択線Ｃn（n＝１，
２）を構成している。また、第２の選択トランジスタＱ
CK（K＝１〜４）のドレイン領域（不純物拡散層２ａ）
は列毎にビット線Ｙi（i＝１，２）に接続されており、
一方メモリトランジスタＱMn,3、ＱMn,6（n＝１，２）
のソース領域（不純物拡散層２ｂ）は共通にソース線に
接続されている。図９〜図１０は、本実施例によるメモ
リトランジスタの書き込み、消去モードにおけるしきい
値の変化を示す図である。本発明では、書き込みとは浮
遊ゲート電極に電子が注入された状態を意味し、「消
去」は浮遊ゲート電極から電子が放出された状態を意味
するものとする。したがって、書き込みが行われた場
合、図９に示すように、しきい値が上昇し、制御ゲート
電極に０Ｖが印加された状態では電流が流れない。逆に
消去が行われた場合は、しきい値が低下し制御ゲート電
極に０Ｖが印加された状態で電流が流れるようになる。
図１０は各モード時におけるメモリトランジスタのしき
い値の時間に対する変化を示す図である。
（拡散層２ｂ）およびビット線用コンタクト孔１０とそ
れに連なる拡散層２ａを縦方向に２群で共有するように
折り返しのレイアウト配置になされている。メモリトラ
ンジスタの制御ゲート電極７は行方向に接続されて第１
のワード線Ｘi（i＝１〜６）を、第１の選択トランジス
タのゲート電極１５は行方向に接続されて第２のワード
線Ｚi（i＝１〜６）を、また第２の選択トランジスタの
ゲート電極８は行方向に接続されて選択線Ｃn（n＝１，
２）を構成している。また、第２の選択トランジスタＱ
CK（K＝１〜４）のドレイン領域（不純物拡散層２ａ）
は列毎にビット線Ｙi（i＝１，２）に接続されており、
一方メモリトランジスタＱMn,3、ＱMn,6（n＝１，２）
のソース領域（不純物拡散層２ｂ）は共通にソース線に
接続されている。図９〜図１０は、本実施例によるメモ
リトランジスタの書き込み、消去モードにおけるしきい
値の変化を示す図である。本発明では、書き込みとは浮
遊ゲート電極に電子が注入された状態を意味し、「消
去」は浮遊ゲート電極から電子が放出された状態を意味
するものとする。したがって、書き込みが行われた場
合、図９に示すように、しきい値が上昇し、制御ゲート
電極に０Ｖが印加された状態では電流が流れない。逆に
消去が行われた場合は、しきい値が低下し制御ゲート電
極に０Ｖが印加された状態で電流が流れるようになる。
図１０は各モード時におけるメモリトランジスタのしき
い値の時間に対する変化を示す図である。
【００２５】
【表３】
【００２６】次に本実施例装置の動作について説明す
る。表３は、書き込みモードにおいて代表的に示された
メモリトランジスタを選択した場合の各ワード線、ビッ
ト線、選択線、ソース線に印加される電圧値［単位はボ
ルト（Ｖ）］の例である。この例での書き込みはチャネ
ル電流によるホットエレクトロン注入を利用している。
例えばメモリトランジスタＱM1,1に書き込みを行う場
合、このトランジスタのドレイン電極にはビット線Ｙ1
より第２の選択トランジスタＱC1を介して６Ｖ、制御ゲ
ート電極には第１のワード線Ｘ1より１０Ｖが供給され
る。一方、このメモリトランジスタと対をなす並列に接
続された第１の選択トランジスタＱC1,1のゲート電極に
は第２のワード線Ｚ1により０Ｖが供給され、このトラ
ンジスタはオフしている。また、このメモリトランジス
タが属する群の他のメモリトランジスタＱM1,2、ＱM1,3
の制御ゲート電極は第１のワード線Ｘ2，Ｘ3によりすべ
て０Ｖに固定されてオフ状態となり、また、他の第１の
選択トランジスタＱC1,2、ＱC1,3はそのゲート電極に第
２のワード線Ｚ2，Ｚ3より１０Ｖが供給されオン状態に
なる。したがって、選択されたメモリトランジスタＱ
M1,1のソース領域は選択トランジスタＱC1,2、ＱC1,3を
介して接地電位のソース線に接続される。このときビッ
ト線Ｙ1よりソース線にメモリトランジスタＱM1,1を介
して電流が流れ、ＱM1,1のチャネル中にホットエレクト
ロンが発生し浮遊ゲート電極に電子が注入される。選択
された同一群内のメモリトランジスタＱM1,2、ＱM1,3は
制御ゲート電極電圧が０Ｖと低くかつソース・ドレイン
電極間に生じる電位差が低いため書き込みを行われな
い。同様に、メモリトランジスタＱM1,2に書き込みを行
うときも、第２の選択トランジスタＱC1のゲート電極に
１０Ｖを、メモリトランジスタＱM1,2の制御ゲート電極
に１０Ｖを印加し、またこのメモリトランジスタと対と
なった第１の選択トランジスタＱC1,2のゲート電極に０
Ｖを印加すると共に、同一群内の他のメモリトランジス
タの制御ゲート電極に０Ｖを印加し、他の第１の選択ト
ランジスタのゲート電極に１０Ｖを印加する。メモリト
ランジスタＱM1,1、ＱM1,2に書き込みを行う場合、同一
ビット線に接続されている他のメモリトランジスタＱ
M1,4〜ＱM1,6への誤書き込み、誤消去を防止するため
に、これらのトランジスタおよび第１の選択トランジス
タＱC1,4〜ＱC1,6に接続されている第１のワード線Ｘ4
〜Ｘ6、第２のワード線Ｚ4〜Ｚ6および選択線Ｃ2はすべ
て０Ｖに固定される。同一ワード線に接続されているメ
モリトランジスタ、例えばＱM1,1とＱM2,1とへの選択的
書き込みは、ビット線電圧を選択することによって実現
される。すなわち、ＱM2,1の書き込み時は、ビット線Ｙ
1が０Ｖに固定されてソース・ドレイン間電位差が０Ｖ
となり、書き込みが禁止される。またビット線Ｙ1を開
放状態にすることでもチャネル電流は流れず書き込みは
行われない。次に、消去について説明する。表４に消去
モード時に各ワード線、ビット線、選択線、ソース線に
印加される電圧の例を示す。
る。表３は、書き込みモードにおいて代表的に示された
メモリトランジスタを選択した場合の各ワード線、ビッ
ト線、選択線、ソース線に印加される電圧値［単位はボ
ルト（Ｖ）］の例である。この例での書き込みはチャネ
ル電流によるホットエレクトロン注入を利用している。
例えばメモリトランジスタＱM1,1に書き込みを行う場
合、このトランジスタのドレイン電極にはビット線Ｙ1
より第２の選択トランジスタＱC1を介して６Ｖ、制御ゲ
ート電極には第１のワード線Ｘ1より１０Ｖが供給され
る。一方、このメモリトランジスタと対をなす並列に接
続された第１の選択トランジスタＱC1,1のゲート電極に
は第２のワード線Ｚ1により０Ｖが供給され、このトラ
ンジスタはオフしている。また、このメモリトランジス
タが属する群の他のメモリトランジスタＱM1,2、ＱM1,3
の制御ゲート電極は第１のワード線Ｘ2，Ｘ3によりすべ
て０Ｖに固定されてオフ状態となり、また、他の第１の
選択トランジスタＱC1,2、ＱC1,3はそのゲート電極に第
２のワード線Ｚ2，Ｚ3より１０Ｖが供給されオン状態に
なる。したがって、選択されたメモリトランジスタＱ
M1,1のソース領域は選択トランジスタＱC1,2、ＱC1,3を
介して接地電位のソース線に接続される。このときビッ
ト線Ｙ1よりソース線にメモリトランジスタＱM1,1を介
して電流が流れ、ＱM1,1のチャネル中にホットエレクト
ロンが発生し浮遊ゲート電極に電子が注入される。選択
された同一群内のメモリトランジスタＱM1,2、ＱM1,3は
制御ゲート電極電圧が０Ｖと低くかつソース・ドレイン
電極間に生じる電位差が低いため書き込みを行われな
い。同様に、メモリトランジスタＱM1,2に書き込みを行
うときも、第２の選択トランジスタＱC1のゲート電極に
１０Ｖを、メモリトランジスタＱM1,2の制御ゲート電極
に１０Ｖを印加し、またこのメモリトランジスタと対と
なった第１の選択トランジスタＱC1,2のゲート電極に０
Ｖを印加すると共に、同一群内の他のメモリトランジス
タの制御ゲート電極に０Ｖを印加し、他の第１の選択ト
ランジスタのゲート電極に１０Ｖを印加する。メモリト
ランジスタＱM1,1、ＱM1,2に書き込みを行う場合、同一
ビット線に接続されている他のメモリトランジスタＱ
M1,4〜ＱM1,6への誤書き込み、誤消去を防止するため
に、これらのトランジスタおよび第１の選択トランジス
タＱC1,4〜ＱC1,6に接続されている第１のワード線Ｘ4
〜Ｘ6、第２のワード線Ｚ4〜Ｚ6および選択線Ｃ2はすべ
て０Ｖに固定される。同一ワード線に接続されているメ
モリトランジスタ、例えばＱM1,1とＱM2,1とへの選択的
書き込みは、ビット線電圧を選択することによって実現
される。すなわち、ＱM2,1の書き込み時は、ビット線Ｙ
1が０Ｖに固定されてソース・ドレイン間電位差が０Ｖ
となり、書き込みが禁止される。またビット線Ｙ1を開
放状態にすることでもチャネル電流は流れず書き込みは
行われない。次に、消去について説明する。表４に消去
モード時に各ワード線、ビット線、選択線、ソース線に
印加される電圧の例を示す。
【００２７】
【表４】
【００２８】
【表５】
【００２９】この例での消去はＦ−Ｎ電子トンネリング
を利用している。すなわち、メモリトランジスタのソー
ス・ドレイン領域の両方またはいずれか一方に２０Ｖの
高電圧を、制御ゲート電極に０Ｖの低電圧を印加して浮
遊ゲート電極からソースまたはドレイン領域に向かう第
１のゲート絶縁膜中の電界を強め、この絶縁膜を介して
のＦ−Ｎトンネリングを生じさせて消去（電子の放出）
を行う。消去は表４，５に示すごとくビット線側からも
ソース線側からも可能である。まず最初にソース側から
消去を行う場合について説明する。一括消去の場合は、
全ての第１のワード線Ｘ1〜Ｘ6に０Ｖ、全ての第２のワ
ード線Ｚ1〜Ｚ6に２０Ｖ、そして選択線Ｃ1，Ｃ2に０Ｖ
を印加する。この結果、全てのメモリトランジスタのソ
ース・ドレイン領域を構成する不純物拡散層は高電位に
保持され、また、その制御ゲート電極は低電位に保持さ
れるので、Ｆ−Ｎトンネリングによる消去が可能にな
る。ワード線を選択して消去をする場合は、選択した第
１のワード線及び選択線Ｃ1，Ｃ2に０Ｖを、他の全ての
第１のワード線及び全ての第２のワード線に２０Ｖを印
加する。この条件の下では選択されたワード線に接続さ
れたメモリトランジスタの浮遊ゲート電極−ソース・ド
レイン領域間の電界は強くなりＦ−Ｎ電子トンネリング
が起きるが、他のメモリトランジスタでは浮遊ゲート電
極部分に強電界が発生することはない。したがって、選
択された第１のワード線に接続されたメモリトランジス
タのデータのみが消去される。ビット線側から消去する
場合は、ソース線を開放状態とし、ビット線Ｙ1、Ｙ2お
よび消去されるトランジスタが接続されている選択線Ｃ
1，Ｃ2に高電圧（２０Ｖ）印加する点を除いて上述の場
合と同様である。次に読み出し時の動作の説明を表６を
参照して行う。選択したメモリトランジスタの制御ゲー
ト電極と、このトランジスタと対をなす第１の選択トラ
ンジスタのゲート電極に０Ｖを印加し、第１の選択トラ
ンジスタのチャネルをオフとして選択したメモリトラン
ジスタのチャネル部のみが電流径路となるようにする。
を利用している。すなわち、メモリトランジスタのソー
ス・ドレイン領域の両方またはいずれか一方に２０Ｖの
高電圧を、制御ゲート電極に０Ｖの低電圧を印加して浮
遊ゲート電極からソースまたはドレイン領域に向かう第
１のゲート絶縁膜中の電界を強め、この絶縁膜を介して
のＦ−Ｎトンネリングを生じさせて消去（電子の放出）
を行う。消去は表４，５に示すごとくビット線側からも
ソース線側からも可能である。まず最初にソース側から
消去を行う場合について説明する。一括消去の場合は、
全ての第１のワード線Ｘ1〜Ｘ6に０Ｖ、全ての第２のワ
ード線Ｚ1〜Ｚ6に２０Ｖ、そして選択線Ｃ1，Ｃ2に０Ｖ
を印加する。この結果、全てのメモリトランジスタのソ
ース・ドレイン領域を構成する不純物拡散層は高電位に
保持され、また、その制御ゲート電極は低電位に保持さ
れるので、Ｆ−Ｎトンネリングによる消去が可能にな
る。ワード線を選択して消去をする場合は、選択した第
１のワード線及び選択線Ｃ1，Ｃ2に０Ｖを、他の全ての
第１のワード線及び全ての第２のワード線に２０Ｖを印
加する。この条件の下では選択されたワード線に接続さ
れたメモリトランジスタの浮遊ゲート電極−ソース・ド
レイン領域間の電界は強くなりＦ−Ｎ電子トンネリング
が起きるが、他のメモリトランジスタでは浮遊ゲート電
極部分に強電界が発生することはない。したがって、選
択された第１のワード線に接続されたメモリトランジス
タのデータのみが消去される。ビット線側から消去する
場合は、ソース線を開放状態とし、ビット線Ｙ1、Ｙ2お
よび消去されるトランジスタが接続されている選択線Ｃ
1，Ｃ2に高電圧（２０Ｖ）印加する点を除いて上述の場
合と同様である。次に読み出し時の動作の説明を表６を
参照して行う。選択したメモリトランジスタの制御ゲー
ト電極と、このトランジスタと対をなす第１の選択トラ
ンジスタのゲート電極に０Ｖを印加し、第１の選択トラ
ンジスタのチャネルをオフとして選択したメモリトラン
ジスタのチャネル部のみが電流径路となるようにする。
【００３０】
【表６】
【００３１】この選択したメモリトランジスタが属する
群の他の第１の選択トランジスタのゲート電極にはすべ
て５Ｖを印加して、これらのトランジスタがトランスフ
ァーゲートとして、ビット線から選択されたメモリトラ
ンジスタのドレイン領域までの電流径路および選択され
たメモリトランジスタのソース領域からソース線までの
電流径路を形成するようにする。この結果、選択された
メモリトランジスタが書き込み状態であれば、このメモ
リトランジスタによりビット線からソース線への電流径
路は遮断されビット線からソース線への電流流出は起こ
らない。逆に、選択されたメモリトランジスタが消去状
態であれば、このメモリトランジスタは導通しビット線
からの流出電流が現れる。このように選択したメモリト
ランジスタの“書き込み”もしくは“消去”状態がビッ
ト線からの電流の“無”、“有”に対応しているので、
この電流をビット線に接続したセンスアンプで検出して
データの読み出しを行う。尚、非選択メモリトランジス
タの制御ゲート電極には０Ｖないし５Ｖのいずれの電圧
が印加されてもよい。このメモリトランジスタは対にな
っている第１の選択トランジスタの存在により、これら
のメモリトランジスタがトランスファーゲートとして動
作とする必要がなくなっているからである。同様の意味
から本発明によれば、読み出し時において、非選択メモ
リトランジスタが従来例のようにしきい値が高くなりす
ぎた（従来例では過消去状態）ために、誤読み出しの原
因となることがなくなる。選択したメモリトランジスタ
が属している群への第１のワード線、第２のワード線お
よび選択線を除いて他の全てのワード線、選択線は０Ｖ
に固定される。このためビット線からこれらの群を通る
電流径路は遮断される。同一の第１ワード線についての
選択はビット線に印加される電圧の有無によってなされ
るが、これらのトランジスタを並列に読み出す場合、例
えばメモリトランジスタＱM1,1、ＱM2,1のデータを同時
に読み出す場合、ビット線Ｙ1とビット線Ｙ2の双方に電
圧を印加し、そしてこれらのビット線のそれぞれに接続
されているセンスアンプにより、それぞれのビット線の
流出電流を検出する。選択線の存在は次のような効果を
与える。第１に、書き込み時に非選択メモリトランジス
タを通じて流れる寄生リーク電流が第２の選択トランジ
スタにより遮断できるので、効率的な書き込みが可能と
なり、書き込みと消去間のしきい値変動幅を広くとるこ
とができるようになる。第２に、ビット線に接続される
拡散層を各トランジスタ群の第２の選択トランジスタの
ドレイン拡散層のみとすることができるため、ビット線
容量を小さくすることができる。尚、上記実施例では、
消去をＦ−Ｎトンネリングによる電子の放出によって行
っていたが本発明における消去方法はこれに限定される
ものではなく、アバランシェブレークダウンや紫外線等
を利用することもできる。図１１は本発明の第２実施例
を示す断面図である。これは図２と同等の断面における
断面図である。本実施例の先の実施例と相違する点は、
第１の選択トランジスタのゲート電極１５がこのトラン
ジスタのソース・ドレイン領域となるｎ型多結晶シリコ
ン膜１３ａとチャネル領域となるｐ型多結晶シリコン膜
１３ｂの下に配置されている点である。この構成によれ
ば、メモリトランジスタの制御ゲート電気欲７からの電
界はゲート電極１５によりシールドされるため第１の選
択トランジスタのチャネル電位が安定に制御されるよう
になる。図１２は本発明の不揮発性半導体記憶装置の第
３実施例を示す平面図、図１３〜図１４はその構造を示
す断面図であり、それぞれ図１２の縦方向断面Ａ−
Ａ’，Ｂ−Ｂ’面に沿って切断された断面としている。
さらに図１５，図１６，図１７，図１８，図１９も同様
に構造を示す断面図で、それぞれ図１２の横方向断面Ｃ
−Ｃ’，Ｄ−Ｄ’，Ｅ−Ｅ’，Ｆ−Ｆ’，Ｇ−Ｇ’面に
沿って切断された断面図である。
群の他の第１の選択トランジスタのゲート電極にはすべ
て５Ｖを印加して、これらのトランジスタがトランスフ
ァーゲートとして、ビット線から選択されたメモリトラ
ンジスタのドレイン領域までの電流径路および選択され
たメモリトランジスタのソース領域からソース線までの
電流径路を形成するようにする。この結果、選択された
メモリトランジスタが書き込み状態であれば、このメモ
リトランジスタによりビット線からソース線への電流径
路は遮断されビット線からソース線への電流流出は起こ
らない。逆に、選択されたメモリトランジスタが消去状
態であれば、このメモリトランジスタは導通しビット線
からの流出電流が現れる。このように選択したメモリト
ランジスタの“書き込み”もしくは“消去”状態がビッ
ト線からの電流の“無”、“有”に対応しているので、
この電流をビット線に接続したセンスアンプで検出して
データの読み出しを行う。尚、非選択メモリトランジス
タの制御ゲート電極には０Ｖないし５Ｖのいずれの電圧
が印加されてもよい。このメモリトランジスタは対にな
っている第１の選択トランジスタの存在により、これら
のメモリトランジスタがトランスファーゲートとして動
作とする必要がなくなっているからである。同様の意味
から本発明によれば、読み出し時において、非選択メモ
リトランジスタが従来例のようにしきい値が高くなりす
ぎた（従来例では過消去状態）ために、誤読み出しの原
因となることがなくなる。選択したメモリトランジスタ
が属している群への第１のワード線、第２のワード線お
よび選択線を除いて他の全てのワード線、選択線は０Ｖ
に固定される。このためビット線からこれらの群を通る
電流径路は遮断される。同一の第１ワード線についての
選択はビット線に印加される電圧の有無によってなされ
るが、これらのトランジスタを並列に読み出す場合、例
えばメモリトランジスタＱM1,1、ＱM2,1のデータを同時
に読み出す場合、ビット線Ｙ1とビット線Ｙ2の双方に電
圧を印加し、そしてこれらのビット線のそれぞれに接続
されているセンスアンプにより、それぞれのビット線の
流出電流を検出する。選択線の存在は次のような効果を
与える。第１に、書き込み時に非選択メモリトランジス
タを通じて流れる寄生リーク電流が第２の選択トランジ
スタにより遮断できるので、効率的な書き込みが可能と
なり、書き込みと消去間のしきい値変動幅を広くとるこ
とができるようになる。第２に、ビット線に接続される
拡散層を各トランジスタ群の第２の選択トランジスタの
ドレイン拡散層のみとすることができるため、ビット線
容量を小さくすることができる。尚、上記実施例では、
消去をＦ−Ｎトンネリングによる電子の放出によって行
っていたが本発明における消去方法はこれに限定される
ものではなく、アバランシェブレークダウンや紫外線等
を利用することもできる。図１１は本発明の第２実施例
を示す断面図である。これは図２と同等の断面における
断面図である。本実施例の先の実施例と相違する点は、
第１の選択トランジスタのゲート電極１５がこのトラン
ジスタのソース・ドレイン領域となるｎ型多結晶シリコ
ン膜１３ａとチャネル領域となるｐ型多結晶シリコン膜
１３ｂの下に配置されている点である。この構成によれ
ば、メモリトランジスタの制御ゲート電気欲７からの電
界はゲート電極１５によりシールドされるため第１の選
択トランジスタのチャネル電位が安定に制御されるよう
になる。図１２は本発明の不揮発性半導体記憶装置の第
３実施例を示す平面図、図１３〜図１４はその構造を示
す断面図であり、それぞれ図１２の縦方向断面Ａ−
Ａ’，Ｂ−Ｂ’面に沿って切断された断面としている。
さらに図１５，図１６，図１７，図１８，図１９も同様
に構造を示す断面図で、それぞれ図１２の横方向断面Ｃ
−Ｃ’，Ｄ−Ｄ’，Ｅ−Ｅ’，Ｆ−Ｆ’，Ｇ−Ｇ’面に
沿って切断された断面図である。
【００３２】図１２〜図１９において、１は例えば１３
ΩcmのＰ型半導体基板、２ａ，２ｂ，２ｃ，２ｄは例え
ばＡS等のＮ型不純物からなる第１の不純物拡散層、３
は例えば厚さ１５０オングストロームのシリコン酸化膜
からなる第１のメモリトランジスタの第１ゲート絶縁
膜、４は例えばＰ等の不純物を含む多結晶シリコンから
なる厚さ２０００オングストロームの第１のメモリトラ
ンジスタの浮遊ゲート電極、５は例えば厚さ２００オン
グストロームのシリコン酸化膜からなる第１のメモリト
ランジスタの第２ゲート絶縁膜、６は例えばＰ等の不純
物を含む多結晶シリコンからなる厚さ３０００オングス
トロームの第１のメモリトランジスタの制御ゲート電
極、７は例えば厚さ２００オングストロームのシリコン
酸化膜からなる第２の選択用トランジスタのゲート絶縁
膜、８は例えばＰ等の不純物を含む多結晶シリコンから
なる厚さ３０００オングストロームの第２の選択用トラ
ンジスタのゲート電極、９は例えば化学的気相成長法に
よって形成された厚さ２０００オングストロームのシリ
コン酸化膜からなる第１の層間絶縁膜、１０ａは例えば
ＡS等を高濃度に含むＮ型多結晶シリコンからなる厚さ
５００オングストロームの第１のメモリトランジスタ用
の第１の選択用トランジスタの不純物拡散層、１０ｂは
例えばＢ等を高濃度に含むＰ型多結晶シリコンからなる
厚さ５００オングストロームの第１のメモリトランジス
タ用の第１の選択用トランジスタのチャネル領域、１１
は例えば化学的気相成長法によって形成された厚さ２０
０オングストロームのシリコン酸化膜からなる第１のメ
モリトランジスタ用の第１の選択用トランジスタのゲー
ト絶縁膜、１２は例えばＰ等の不純物を含む多結晶シリ
コンからなる厚さ３０００オングストロームの第１のメ
モリトランジスタ用の第１の選択用トランジスタのゲー
ト電極、１３は第１のメモリトランジスタ用の第１の選
択用トランジスタと第２のメモリトランジスタとの絶縁
を行う例えば厚さ５０００オングストロームのＢＰＳＧ
等からなる第２の層間絶縁膜、１４は第２のメモリトラ
ンジスタおよび第２のメモリトランジスタ用の第１の選
択用トランジスタと第２の選択用トランジスタを接続す
る第１のコンタクト孔、１５ａ，１５ｃは例えばＡS等
を高濃度に含むＮ型多結晶シリコンからなる厚さ５００
オングストロームの第２のメモリトランジスタの不純物
拡散層、１５ｂは例えばＢ等を高濃度に含むＰ型多結晶
シリコンからなる厚さ５００オングストロームの第２の
メモリトランジスタのチャネル領域、１６は例えば化学
的気相成長法によって形成された厚さ１５０オングスト
ロームのシリコン酸化膜からなる第２のメモリトランジ
スタの第１ゲート絶縁膜、１７は例えばＰ等の不純物を
含む多結晶シリコンからなる厚さ２０００オングストロ
ームの第２のメモリトランジスタの浮遊ゲート電極、１
８は例えば厚さ２００オングストロームのシリコン酸化
膜からなる第２のメモリトランジスタの第２ゲート絶縁
膜、１９は例えばＰ等の不純物を含む多結晶シリコンか
らなる厚さ３０００オングストロームの第２のメモリト
ランジスタの制御ゲート電極、２０は例えば化学的気相
成長法によって形成された厚さ２０００オングストロー
ムのシリコン酸化膜からなる第３の層間絶縁膜、２１ａ
は例えばＡS等を高濃度に含むＮ型他結晶シリコンから
なる厚さ５００オングストロームの第２のメモリトラン
ジスタ用の第１の選択用トランジスタの不純物拡散層、
２１ｂは例えばＢ等を高濃度に含むＰ型多結晶シリコン
からなる厚さ５００オングストロームの第２のメモリト
ランジスタ用の第１の選択用トランジスタのチャネル領
域、２２は例えば化学的気相成長法によって形成された
厚さ２００オングストロームのシリコン酸化膜からなる
第２のメモリトランジスタ用の第１の選択用トランジス
タの第１の選択用トランジスタのゲート絶縁膜、２３は
例えばＰ等の不純物を含む多結晶シリコンからなる厚さ
３０００オングストロームの第２のメモリトランジスタ
用の第１の選択用トランジスタのゲート電極、２４は金
属配線と各部の絶縁を行う例えば厚さ５０００オングス
トロームのＢＰＳＧ等からなる金属配線層間絶縁膜、２
５はビット線と第２の選択用トランジスタとの接続を行
う第２のコンタクト孔、２６は例えば厚さ１μmのＡl等
からなる金属配線、２７は例えば厚さ７５００オングス
トロームのシリコン酸化膜からなるフィールド絶縁膜で
ある。第２の選択用トランジスタのゲート電極を８は、
セルアレイ内では図１２に示すように各行毎に接続され
ていて選択線となる。また第１のメモリトランジスタの
制御ゲート電極１２と第２のメモリトランジスタの制御
ゲート電極１９はセルアレイ内では図１２に示すように
各行毎に接続されていてそれぞれ電気的に独立した第１
のワード線となる。更に第１のメモリトランジスタ用の
第１の選択用トランジスタのゲート電極１２と第２のメ
モリトランジスタ用の第１の選択用トランジスタのゲー
ト電極２３はセルアレイ内では図１２に示すように各行
毎に接続されていてそれぞれ電気的に独立した第２のワ
ード線となる。またフィールド絶縁膜２７は第１のメモ
リトランジスタの不純物拡散層２ａ，２ｃ，２ｄを列毎
に分離している。
ΩcmのＰ型半導体基板、２ａ，２ｂ，２ｃ，２ｄは例え
ばＡS等のＮ型不純物からなる第１の不純物拡散層、３
は例えば厚さ１５０オングストロームのシリコン酸化膜
からなる第１のメモリトランジスタの第１ゲート絶縁
膜、４は例えばＰ等の不純物を含む多結晶シリコンから
なる厚さ２０００オングストロームの第１のメモリトラ
ンジスタの浮遊ゲート電極、５は例えば厚さ２００オン
グストロームのシリコン酸化膜からなる第１のメモリト
ランジスタの第２ゲート絶縁膜、６は例えばＰ等の不純
物を含む多結晶シリコンからなる厚さ３０００オングス
トロームの第１のメモリトランジスタの制御ゲート電
極、７は例えば厚さ２００オングストロームのシリコン
酸化膜からなる第２の選択用トランジスタのゲート絶縁
膜、８は例えばＰ等の不純物を含む多結晶シリコンから
なる厚さ３０００オングストロームの第２の選択用トラ
ンジスタのゲート電極、９は例えば化学的気相成長法に
よって形成された厚さ２０００オングストロームのシリ
コン酸化膜からなる第１の層間絶縁膜、１０ａは例えば
ＡS等を高濃度に含むＮ型多結晶シリコンからなる厚さ
５００オングストロームの第１のメモリトランジスタ用
の第１の選択用トランジスタの不純物拡散層、１０ｂは
例えばＢ等を高濃度に含むＰ型多結晶シリコンからなる
厚さ５００オングストロームの第１のメモリトランジス
タ用の第１の選択用トランジスタのチャネル領域、１１
は例えば化学的気相成長法によって形成された厚さ２０
０オングストロームのシリコン酸化膜からなる第１のメ
モリトランジスタ用の第１の選択用トランジスタのゲー
ト絶縁膜、１２は例えばＰ等の不純物を含む多結晶シリ
コンからなる厚さ３０００オングストロームの第１のメ
モリトランジスタ用の第１の選択用トランジスタのゲー
ト電極、１３は第１のメモリトランジスタ用の第１の選
択用トランジスタと第２のメモリトランジスタとの絶縁
を行う例えば厚さ５０００オングストロームのＢＰＳＧ
等からなる第２の層間絶縁膜、１４は第２のメモリトラ
ンジスタおよび第２のメモリトランジスタ用の第１の選
択用トランジスタと第２の選択用トランジスタを接続す
る第１のコンタクト孔、１５ａ，１５ｃは例えばＡS等
を高濃度に含むＮ型多結晶シリコンからなる厚さ５００
オングストロームの第２のメモリトランジスタの不純物
拡散層、１５ｂは例えばＢ等を高濃度に含むＰ型多結晶
シリコンからなる厚さ５００オングストロームの第２の
メモリトランジスタのチャネル領域、１６は例えば化学
的気相成長法によって形成された厚さ１５０オングスト
ロームのシリコン酸化膜からなる第２のメモリトランジ
スタの第１ゲート絶縁膜、１７は例えばＰ等の不純物を
含む多結晶シリコンからなる厚さ２０００オングストロ
ームの第２のメモリトランジスタの浮遊ゲート電極、１
８は例えば厚さ２００オングストロームのシリコン酸化
膜からなる第２のメモリトランジスタの第２ゲート絶縁
膜、１９は例えばＰ等の不純物を含む多結晶シリコンか
らなる厚さ３０００オングストロームの第２のメモリト
ランジスタの制御ゲート電極、２０は例えば化学的気相
成長法によって形成された厚さ２０００オングストロー
ムのシリコン酸化膜からなる第３の層間絶縁膜、２１ａ
は例えばＡS等を高濃度に含むＮ型他結晶シリコンから
なる厚さ５００オングストロームの第２のメモリトラン
ジスタ用の第１の選択用トランジスタの不純物拡散層、
２１ｂは例えばＢ等を高濃度に含むＰ型多結晶シリコン
からなる厚さ５００オングストロームの第２のメモリト
ランジスタ用の第１の選択用トランジスタのチャネル領
域、２２は例えば化学的気相成長法によって形成された
厚さ２００オングストロームのシリコン酸化膜からなる
第２のメモリトランジスタ用の第１の選択用トランジス
タの第１の選択用トランジスタのゲート絶縁膜、２３は
例えばＰ等の不純物を含む多結晶シリコンからなる厚さ
３０００オングストロームの第２のメモリトランジスタ
用の第１の選択用トランジスタのゲート電極、２４は金
属配線と各部の絶縁を行う例えば厚さ５０００オングス
トロームのＢＰＳＧ等からなる金属配線層間絶縁膜、２
５はビット線と第２の選択用トランジスタとの接続を行
う第２のコンタクト孔、２６は例えば厚さ１μmのＡl等
からなる金属配線、２７は例えば厚さ７５００オングス
トロームのシリコン酸化膜からなるフィールド絶縁膜で
ある。第２の選択用トランジスタのゲート電極を８は、
セルアレイ内では図１２に示すように各行毎に接続され
ていて選択線となる。また第１のメモリトランジスタの
制御ゲート電極１２と第２のメモリトランジスタの制御
ゲート電極１９はセルアレイ内では図１２に示すように
各行毎に接続されていてそれぞれ電気的に独立した第１
のワード線となる。更に第１のメモリトランジスタ用の
第１の選択用トランジスタのゲート電極１２と第２のメ
モリトランジスタ用の第１の選択用トランジスタのゲー
ト電極２３はセルアレイ内では図１２に示すように各行
毎に接続されていてそれぞれ電気的に独立した第２のワ
ード線となる。またフィールド絶縁膜２７は第１のメモ
リトランジスタの不純物拡散層２ａ，２ｃ，２ｄを列毎
に分離している。
【００３３】本実施例は半導体基板１上に設けられた第
２の選択用トランジスタと、メモリトランジスタとそれ
と並列に接続された第１の選択用トランジスタを複数直
列に接続して構成されるトランジスタ群を複数並列に接
続している。しかも平面的なセル占有面積の増加を防ぐ
ために、第１の選択用トランジスタをメモリトランジス
タの上部に積層して設けられ、かつ複数並列に接続され
たトランジスタ群を２層に積層して設けていることが特
徴である。そのために第１のメモリトランジスタ用の第
１の選択用トランジスタと第２のメモリトランジスタ用
の第１の選択用トランジスタは本実施例では、例えば絶
縁膜上の多結晶シリコンによるソース・ドレイン電極、
チャネル領域およびその上部のゲート絶縁膜１１および
２２、ゲート電極１２および２３から構成されている。
また、それぞれのソース・ドレイン領域、チャネル領域
は列毎に絶縁分離されている。このメモリトランジスタ
とそれと対をなしている第１の選択用トランジスタが複
数直列に接続されたトランジスタ群と第２の選択用トラ
ンジスタとの間には第１のコンタクト孔１４が開孔され
ていて、第２の選択用トランジスタと複数のトランジス
タ群を並列に接続している。更に第２の選択用トランジ
スタと複数のトランジスタ群を並列に接続して構成され
るメモリセルアレイ構成群のドレイン電極には、第２の
コンタクト孔２５が開孔されていて、ビット線となる金
属配線２６が接続されている。また、このメモリセルア
レイ構成群のソース電極は各群で共通に接続されてい
て、ソース拡散層配線２ｂを構成している。
２の選択用トランジスタと、メモリトランジスタとそれ
と並列に接続された第１の選択用トランジスタを複数直
列に接続して構成されるトランジスタ群を複数並列に接
続している。しかも平面的なセル占有面積の増加を防ぐ
ために、第１の選択用トランジスタをメモリトランジス
タの上部に積層して設けられ、かつ複数並列に接続され
たトランジスタ群を２層に積層して設けていることが特
徴である。そのために第１のメモリトランジスタ用の第
１の選択用トランジスタと第２のメモリトランジスタ用
の第１の選択用トランジスタは本実施例では、例えば絶
縁膜上の多結晶シリコンによるソース・ドレイン電極、
チャネル領域およびその上部のゲート絶縁膜１１および
２２、ゲート電極１２および２３から構成されている。
また、それぞれのソース・ドレイン領域、チャネル領域
は列毎に絶縁分離されている。このメモリトランジスタ
とそれと対をなしている第１の選択用トランジスタが複
数直列に接続されたトランジスタ群と第２の選択用トラ
ンジスタとの間には第１のコンタクト孔１４が開孔され
ていて、第２の選択用トランジスタと複数のトランジス
タ群を並列に接続している。更に第２の選択用トランジ
スタと複数のトランジスタ群を並列に接続して構成され
るメモリセルアレイ構成群のドレイン電極には、第２の
コンタクト孔２５が開孔されていて、ビット線となる金
属配線２６が接続されている。また、このメモリセルア
レイ構成群のソース電極は各群で共通に接続されてい
て、ソース拡散層配線２ｂを構成している。
【００３４】次に本実施例の動作について図２０の等価
回路を用いて説明する。符号ＱSi，j,K（i＝１〜４，j
＝１〜６，K＝１〜２）は第１の選択用トランジスタで
あり、符号ＱMi,j,K（i＝１〜４，j＝１〜６，K＝１〜
２）はメモリトランジスタである。メモリトランジスタ
ＱMi,j,Kと第１の選択用トランジスタＱSi,j,Kはそれぞ
れ対をなし、これらの対が３対直列に接続されていて、
例えばＱM1,1,1、ＱM1,2,1、ＱM1,3,1とＱS1,1,1、Ｑ
S1,2,1、ＱS1,3,1からなる１つの群をなす。更にこの群
が２つ並列に第２の選択用トランジスタＱCi（i＝１〜
４）にそれぞれ接続されていて、それぞれ１つの複数群
をなす。
回路を用いて説明する。符号ＱSi，j,K（i＝１〜４，j
＝１〜６，K＝１〜２）は第１の選択用トランジスタで
あり、符号ＱMi,j,K（i＝１〜４，j＝１〜６，K＝１〜
２）はメモリトランジスタである。メモリトランジスタ
ＱMi,j,Kと第１の選択用トランジスタＱSi,j,Kはそれぞ
れ対をなし、これらの対が３対直列に接続されていて、
例えばＱM1,1,1、ＱM1,2,1、ＱM1,3,1とＱS1,1,1、Ｑ
S1,2,1、ＱS1,3,1からなる１つの群をなす。更にこの群
が２つ並列に第２の選択用トランジスタＱCi（i＝１〜
４）にそれぞれ接続されていて、それぞれ１つの複数群
をなす。
【００３５】メモリセルアレイはこの複数群を行列状に
配置して得られる。但し図１２の平面図ではソース拡散
層配線２ｂ及びビット線コンタクト１４を２つの複数群
で共有するように折り返しにレイアウト配置したように
なっている。第１のメモリトランジスタの制御ゲート電
極６は各行毎に第１のワード線Ｘi,1（j＝１〜６）に、
また第２のメモリトランジスタの制御ゲート電極１９は
各行毎に第１のワード線Ｘj,2（j＝１〜６）に接続して
いる。また第１のメモリトランジスタ用の第１の選択用
トランジスタのゲート電極１２は各行毎に第２のワード
線Ｚj,1（j＝１〜６）に、また第２のメモリトランジス
タの制御ゲート電極２３は各行毎に第２のワード線Ｚj,
2（j＝１〜６）に接続している。複数の並列接続してい
るトランジスタ群とそれと接続している第２選択用トラ
ンジスタＱCi（i＝１〜２）で構成されるメモリセルア
レイ構成群のドレイン電極２ａは列毎にビット線Ｙi（i
＝１〜２）に接続されており、一方、ソース電極２ｂは
共通にソース線Ｓに接続されている。更に、第２の選択
用トランジスタのゲート電極８は行毎に接続していて選
択線Ｃi（i＝１〜２）を構成している。さて、表７は書
き込みモードにおける代表的なメモリトランジスタを選
択した場合の各ワード線、各ビット線、各選択線、ソー
ス線のバイアス電位を示す。ここで表中の数値の単位は
いずれもボルト（Ｖ）である。
配置して得られる。但し図１２の平面図ではソース拡散
層配線２ｂ及びビット線コンタクト１４を２つの複数群
で共有するように折り返しにレイアウト配置したように
なっている。第１のメモリトランジスタの制御ゲート電
極６は各行毎に第１のワード線Ｘi,1（j＝１〜６）に、
また第２のメモリトランジスタの制御ゲート電極１９は
各行毎に第１のワード線Ｘj,2（j＝１〜６）に接続して
いる。また第１のメモリトランジスタ用の第１の選択用
トランジスタのゲート電極１２は各行毎に第２のワード
線Ｚj,1（j＝１〜６）に、また第２のメモリトランジス
タの制御ゲート電極２３は各行毎に第２のワード線Ｚj,
2（j＝１〜６）に接続している。複数の並列接続してい
るトランジスタ群とそれと接続している第２選択用トラ
ンジスタＱCi（i＝１〜２）で構成されるメモリセルア
レイ構成群のドレイン電極２ａは列毎にビット線Ｙi（i
＝１〜２）に接続されており、一方、ソース電極２ｂは
共通にソース線Ｓに接続されている。更に、第２の選択
用トランジスタのゲート電極８は行毎に接続していて選
択線Ｃi（i＝１〜２）を構成している。さて、表７は書
き込みモードにおける代表的なメモリトランジスタを選
択した場合の各ワード線、各ビット線、各選択線、ソー
ス線のバイアス電位を示す。ここで表中の数値の単位は
いずれもボルト（Ｖ）である。
【００３６】
【表７】
【００３７】但し本発明での書き込みとは浮遊ゲート電
極に電子を注入することによって、メモリトランジスタ
のしきい値電圧を増大させることをいう。この例での書
き込みはチャネル電流によるホットエレクトロン注入を
利用している。例えばＱM1,1,1を書き込む場合には、第
２の選択用トランジスタＱC1のゲート電極に選択線Ｃ1
より１０Ｖを供給する。このときＱM1,1,1のドレイン電
極にはビット線Ｙ1より第２の選択用トランジスタＱC1
を介して６Ｖ、制御ゲート電極には第１のワード線Ｘ1,
1より１０Ｖが供給される。一方、このメモリトランジ
スタＱM1,1,1と対をなし並列に接続された第１の選択用
トランジスタＱS1,1,1のゲート電極には、第２のワード
線Ｚ1,1より０Ｖが供給されてこのトランジスタＱS1,1,
1はオフする。したがって、このビット線Ｙ1よりドレイ
ン電極に供給された電圧による電流の経路は、メモリト
ランジスタＱM1,1,1を通る経路のみとなる。
極に電子を注入することによって、メモリトランジスタ
のしきい値電圧を増大させることをいう。この例での書
き込みはチャネル電流によるホットエレクトロン注入を
利用している。例えばＱM1,1,1を書き込む場合には、第
２の選択用トランジスタＱC1のゲート電極に選択線Ｃ1
より１０Ｖを供給する。このときＱM1,1,1のドレイン電
極にはビット線Ｙ1より第２の選択用トランジスタＱC1
を介して６Ｖ、制御ゲート電極には第１のワード線Ｘ1,
1より１０Ｖが供給される。一方、このメモリトランジ
スタＱM1,1,1と対をなし並列に接続された第１の選択用
トランジスタＱS1,1,1のゲート電極には、第２のワード
線Ｚ1,1より０Ｖが供給されてこのトランジスタＱS1,1,
1はオフする。したがって、このビット線Ｙ1よりドレイ
ン電極に供給された電圧による電流の経路は、メモリト
ランジスタＱM1,1,1を通る経路のみとなる。
【００３８】一方、このメモリトランジスタＱM1,1,が
属するトランジスタ群の他の直列に接続されたメモリト
ランジスタＱM1,2,1，ＱM1,3,1の制御ゲート電極は第１
のワード線Ｘ1,2，Ｘ1,3によりすべて０Ｖに固定され
る。また他の第１の選択用トランジスタＱS1,2,1，Ｑ
S1,3,1のゲート電極には第２のワード線Ｚ2,1，Ｚ3,1よ
り１０Ｖが供給され、このトランジスタはオンする。よ
って、選択されたメモリトランジスタＱM1,1,1のソース
電極はこの選択トランジスタＱS1,2,1、ＱS1,3,1を介し
て、接地電位のソース線に接続される。こうしてビット
線Ｙ1からソース線にチャネル電流が流れて、メモリト
ランジスタＱM1,1,1のチャネル部にホットエレクトロン
が生じて浮遊ゲート電極に電子が注入される。
属するトランジスタ群の他の直列に接続されたメモリト
ランジスタＱM1,2,1，ＱM1,3,1の制御ゲート電極は第１
のワード線Ｘ1,2，Ｘ1,3によりすべて０Ｖに固定され
る。また他の第１の選択用トランジスタＱS1,2,1，Ｑ
S1,3,1のゲート電極には第２のワード線Ｚ2,1，Ｚ3,1よ
り１０Ｖが供給され、このトランジスタはオンする。よ
って、選択されたメモリトランジスタＱM1,1,1のソース
電極はこの選択トランジスタＱS1,2,1、ＱS1,3,1を介し
て、接地電位のソース線に接続される。こうしてビット
線Ｙ1からソース線にチャネル電流が流れて、メモリト
ランジスタＱM1,1,1のチャネル部にホットエレクトロン
が生じて浮遊ゲート電極に電子が注入される。
【００３９】さてこのときこのメモリトランジスタＱ
M1,1,1が属するトランジスタ群と並列に接続された他の
トランジスタ群に属するメモリトランジスタにおいて
は、ＱM1,1,2、ＱM1,2,2、ＱM1,3,2はそれと対をなして
いる第１の選択用トランジスタＱS1,1,2、ＱS1,2,2、Ｑ
S1,3,2のゲート電極には第２のワード線Ｚ1,2、Ｚ2,2、
Ｚ3,2より０Ｖが供給され、これらのトランジスタはオ
フする。
M1,1,1が属するトランジスタ群と並列に接続された他の
トランジスタ群に属するメモリトランジスタにおいて
は、ＱM1,1,2、ＱM1,2,2、ＱM1,3,2はそれと対をなして
いる第１の選択用トランジスタＱS1,1,2、ＱS1,2,2、Ｑ
S1,3,2のゲート電極には第２のワード線Ｚ1,2、Ｚ2,2、
Ｚ3,2より０Ｖが供給され、これらのトランジスタはオ
フする。
【００４０】まだＱM1,1,2、ＱM1,2,2、ＱM1,3,2の制御
ゲート電極には第１のワード線より０Ｖが供給され、こ
れらのメモリトランジスタもオフしているために、これ
ら以上のメモリトランジスタと第１の選択用トランジス
タが属しているトランジスタ群には電流が流れない。つ
まりＱM1,1,1の属するトランジスタ群のみに電流が流れ
る。ところで選択された同一群内のメモリトランジスタ
ＱM1,2,1、ＱM1,3,1は制御ゲート電極に供給されている
電圧が０Ｖであり、ソース・ドレイン電極間に電位差が
わずかしか生じないため書き込まれない。同様にメモリ
トランジスタＱM1,2,1を書き込むときは、第２の選択用
トランジスタのゲート電極に選択線Ｙ1より６Ｖを供給
し、同一群内の他のメモリトランジスタＱM1,1,1、Ｑ
M1,3,1の制御ゲート電極に第１のワード線Ｘ1,1、Ｘ3,1
より０Ｖを供給し、他の第１の選択用トランジスタＱ
S1,1,1、ＱS1,3,1のゲート電極に第２のワード線Ｚ1，
Ｚ3より１０Ｖを供給し、この選択されたメモリトラン
ジスタＱM1,2,1と対をなしている第１の選択用トランジ
スタＱS1,2,1のゲート電極に、第２のワード線Ｚ2,1よ
り０Ｖを供給する。このようにすれば、選択されたメモ
リトランジスタＱM1,2,1と対をなす第１の選択用トラン
ジスタＱS1,2,1は、このメモリトランジスタをバイパス
する経路を遮断し、他の第１の選択用トランジスタＱ
S1,1,1、ＱS1,3,1は非選択メモリトランジスタＱM1,1,
1、ＱM1,3,1をバイパスする経路を形成するので選択さ
れたメモリトランジスタＱM1,2,1のみにソース・ドレイ
ン間にチャネル電流が流れる。こうして、チャネル部に
ポートエレクトロンが生じ、選択されたメモリトランジ
スタＱM1,2,1の浮遊ゲートに電子が注入される。このと
き、第１の選択用トランジスタＱS1,1,1、ＱS1,3,1はビ
ット線Ｙ1からソース線Ｓの間のトランスファーゲート
として働く。ＱM3,5,1で代表される同一ビット線Ｙ1に
接続されている他のメモリトランジスタ群の誤書き込
み、誤消去を防止するために、他のトランジスタ群に接
続されている第１のワード線Ｘ4，1〜Ｘ6，1、Ｘ4，2〜
Ｘ6，2、第２のワード線Ｚ4，1〜Ｚ6，1、Ｚ4，2〜Ｚ
6，2及び選択線Ｃ2はすべて０Ｖに固定される。このた
めメモリトランジスタＱM3,4,1、ＱM3,5,1、ＱM3,6,1お
よびＱM3,4,2、ＱM3,5,2、ＱM3,6,2を通るチャネル電流
は生じず書き込みが起きない。同一ワード線に接続され
ているメモリトランジスタ、例えばＱM1,1,1とＱM2,1,1
の選択書き込みは、ビット線電圧によって実現される。
すなわち、ＱM2,1,1の書き込み時はビット線Ｙ1を０Ｖ
にすることによってＱM1,1,1のソース・ドレイン電位差
を０Ｖにすれば書き込みは行われない。またビット線Ｙ
1を開放状態にしても同様にチャネル電流は流れないの
で書き込みは行われない。続いて消去モードについて説
明する。表８〜表９に消去状態の各ビット線、各ワード
線、ソース線の電位の例を示す。表中の単位はいずれも
ボルト（Ｖ）である。ここで本発明の消去とは浮遊ゲー
ト電極から電子を放出し、メモリトランジスタのしきい
値電圧を減少させることをいう。
ゲート電極には第１のワード線より０Ｖが供給され、こ
れらのメモリトランジスタもオフしているために、これ
ら以上のメモリトランジスタと第１の選択用トランジス
タが属しているトランジスタ群には電流が流れない。つ
まりＱM1,1,1の属するトランジスタ群のみに電流が流れ
る。ところで選択された同一群内のメモリトランジスタ
ＱM1,2,1、ＱM1,3,1は制御ゲート電極に供給されている
電圧が０Ｖであり、ソース・ドレイン電極間に電位差が
わずかしか生じないため書き込まれない。同様にメモリ
トランジスタＱM1,2,1を書き込むときは、第２の選択用
トランジスタのゲート電極に選択線Ｙ1より６Ｖを供給
し、同一群内の他のメモリトランジスタＱM1,1,1、Ｑ
M1,3,1の制御ゲート電極に第１のワード線Ｘ1,1、Ｘ3,1
より０Ｖを供給し、他の第１の選択用トランジスタＱ
S1,1,1、ＱS1,3,1のゲート電極に第２のワード線Ｚ1，
Ｚ3より１０Ｖを供給し、この選択されたメモリトラン
ジスタＱM1,2,1と対をなしている第１の選択用トランジ
スタＱS1,2,1のゲート電極に、第２のワード線Ｚ2,1よ
り０Ｖを供給する。このようにすれば、選択されたメモ
リトランジスタＱM1,2,1と対をなす第１の選択用トラン
ジスタＱS1,2,1は、このメモリトランジスタをバイパス
する経路を遮断し、他の第１の選択用トランジスタＱ
S1,1,1、ＱS1,3,1は非選択メモリトランジスタＱM1,1,
1、ＱM1,3,1をバイパスする経路を形成するので選択さ
れたメモリトランジスタＱM1,2,1のみにソース・ドレイ
ン間にチャネル電流が流れる。こうして、チャネル部に
ポートエレクトロンが生じ、選択されたメモリトランジ
スタＱM1,2,1の浮遊ゲートに電子が注入される。このと
き、第１の選択用トランジスタＱS1,1,1、ＱS1,3,1はビ
ット線Ｙ1からソース線Ｓの間のトランスファーゲート
として働く。ＱM3,5,1で代表される同一ビット線Ｙ1に
接続されている他のメモリトランジスタ群の誤書き込
み、誤消去を防止するために、他のトランジスタ群に接
続されている第１のワード線Ｘ4，1〜Ｘ6，1、Ｘ4，2〜
Ｘ6，2、第２のワード線Ｚ4，1〜Ｚ6，1、Ｚ4，2〜Ｚ
6，2及び選択線Ｃ2はすべて０Ｖに固定される。このた
めメモリトランジスタＱM3,4,1、ＱM3,5,1、ＱM3,6,1お
よびＱM3,4,2、ＱM3,5,2、ＱM3,6,2を通るチャネル電流
は生じず書き込みが起きない。同一ワード線に接続され
ているメモリトランジスタ、例えばＱM1,1,1とＱM2,1,1
の選択書き込みは、ビット線電圧によって実現される。
すなわち、ＱM2,1,1の書き込み時はビット線Ｙ1を０Ｖ
にすることによってＱM1,1,1のソース・ドレイン電位差
を０Ｖにすれば書き込みは行われない。またビット線Ｙ
1を開放状態にしても同様にチャネル電流は流れないの
で書き込みは行われない。続いて消去モードについて説
明する。表８〜表９に消去状態の各ビット線、各ワード
線、ソース線の電位の例を示す。表中の単位はいずれも
ボルト（Ｖ）である。ここで本発明の消去とは浮遊ゲー
ト電極から電子を放出し、メモリトランジスタのしきい
値電圧を減少させることをいう。
【００４１】
【表８】
【００４２】
【表９】
【００４３】この例での消去はＦ−Ｎ電子トンネリング
を利用している。これは、ソース・ドレイン領域もしく
はどちらか一方に、例えば２０Ｖ等の高電圧を、制御ゲ
ート電極に例えば０Ｖ等の低電圧を印加した場合、浮遊
ゲート電極からソースまたはドレイン領域に向かう第１
ゲート絶縁膜中の電界が強くなり、第１ゲート絶縁膜を
介してＦ−Ｎ電子トンネリング現象が起こり電子の放出
が起こる性質を利用している。消去については表８〜表
９に示すようにビット線側からもソース線側からも可能
である。まず最初にソース側から消去を行う場合につい
て説明する。一括消去の場合は、メモリトランジスタの
選択性がなく、全くの第１のワード線Ｘ1，1〜Ｘ6，1、
Ｘ1，2〜Ｘ6，2を０Ｖに、全ての第２のワード線Ｚ1，1
〜Ｚ6，1、Ｚ1，2〜Ｚ6，2を２０Ｖに、全ての選択線Ｃ
1，Ｃ2を０Ｖにする。このとき、全てのメモリトランジ
スタＱMi,j,K（i＝１〜４、j＝１〜６、K＝１〜２）の
ソース線側の、付随的にはドレイン電極側の不純物拡散
層電位は高電位になるので浮遊ゲート電極から電子が放
出されて消去される。
を利用している。これは、ソース・ドレイン領域もしく
はどちらか一方に、例えば２０Ｖ等の高電圧を、制御ゲ
ート電極に例えば０Ｖ等の低電圧を印加した場合、浮遊
ゲート電極からソースまたはドレイン領域に向かう第１
ゲート絶縁膜中の電界が強くなり、第１ゲート絶縁膜を
介してＦ−Ｎ電子トンネリング現象が起こり電子の放出
が起こる性質を利用している。消去については表８〜表
９に示すようにビット線側からもソース線側からも可能
である。まず最初にソース側から消去を行う場合につい
て説明する。一括消去の場合は、メモリトランジスタの
選択性がなく、全くの第１のワード線Ｘ1，1〜Ｘ6，1、
Ｘ1，2〜Ｘ6，2を０Ｖに、全ての第２のワード線Ｚ1，1
〜Ｚ6，1、Ｚ1，2〜Ｚ6，2を２０Ｖに、全ての選択線Ｃ
1，Ｃ2を０Ｖにする。このとき、全てのメモリトランジ
スタＱMi,j,K（i＝１〜４、j＝１〜６、K＝１〜２）の
ソース線側の、付随的にはドレイン電極側の不純物拡散
層電位は高電位になるので浮遊ゲート電極から電子が放
出されて消去される。
【００４４】ワード線を選択して消去する場合は、選択
した第１のワード線のみを０Ｖにして、他の全ての第１
のワード線および全てのワード線を２０Ｖにする。ま
た、選択線Ｃ1，Ｃ2は０Ｖにし、ビット線Ｙ1，Ｙ2から
各トランジスタ群を切り離す。ソース線には２０Ｖの高
電圧を印加してあるので、この結果、選択されたワード
線以外では浮遊ゲート電極とソース・ドレイン電極間で
の電界が小さくなるのでＦ−Ｎ電子トンネリング現象が
起きないので消去されない。このようにして選択された
第１のワード線に接続されたメモリトランジスタのみが
消去される。ビット線側から消去する場合は、その電圧
が印加される不純物拡散層がソース領域からドレイン領
域に入れかわるだけで、その他の前述した動作と同様に
なる。図２１と図２２はこれらの書き込み・消去モード
におけるメモリトランジスタのしきい値電圧の変化を示
している。図２１に示されているように、書き込みが行
われた場合、しきい値電圧は浮遊ゲート電極に電子が注
入されることにより上昇する。これより例えば制御ゲー
ト電極に０Ｖが印加されてもチャネル電流は流れない。
反対に消去が行われた場合、しきい値電圧は浮遊ゲート
電極から電子が放出されることにより減少する。これに
より例えば制御ゲート電極に０Ｖが印加されてもチャネ
ル電流が流れる。図２２はメモリトランジスタのしきい
値電圧の時間に対する変動を示している。尚、ここで消
去とは電気的に行う方法のみ説明しているが、例えば紫
外線照射による一括消去でもよい。続いて読み出しモー
ドの説明を表１０を参照して行う。表中の単位はいずれ
もボルト（Ｖ）である。
した第１のワード線のみを０Ｖにして、他の全ての第１
のワード線および全てのワード線を２０Ｖにする。ま
た、選択線Ｃ1，Ｃ2は０Ｖにし、ビット線Ｙ1，Ｙ2から
各トランジスタ群を切り離す。ソース線には２０Ｖの高
電圧を印加してあるので、この結果、選択されたワード
線以外では浮遊ゲート電極とソース・ドレイン電極間で
の電界が小さくなるのでＦ−Ｎ電子トンネリング現象が
起きないので消去されない。このようにして選択された
第１のワード線に接続されたメモリトランジスタのみが
消去される。ビット線側から消去する場合は、その電圧
が印加される不純物拡散層がソース領域からドレイン領
域に入れかわるだけで、その他の前述した動作と同様に
なる。図２１と図２２はこれらの書き込み・消去モード
におけるメモリトランジスタのしきい値電圧の変化を示
している。図２１に示されているように、書き込みが行
われた場合、しきい値電圧は浮遊ゲート電極に電子が注
入されることにより上昇する。これより例えば制御ゲー
ト電極に０Ｖが印加されてもチャネル電流は流れない。
反対に消去が行われた場合、しきい値電圧は浮遊ゲート
電極から電子が放出されることにより減少する。これに
より例えば制御ゲート電極に０Ｖが印加されてもチャネ
ル電流が流れる。図２２はメモリトランジスタのしきい
値電圧の時間に対する変動を示している。尚、ここで消
去とは電気的に行う方法のみ説明しているが、例えば紫
外線照射による一括消去でもよい。続いて読み出しモー
ドの説明を表１０を参照して行う。表中の単位はいずれ
もボルト（Ｖ）である。
【００４５】
【表１０】
【００４６】ここではＱM1,1,1を選択されたメモリトラ
ンジスタとして説明する。選択されたメモリトランジス
タＱM1,1,1の制御ゲート電極に第１のワード線Ｘ1，1よ
り０Ｖを、またＱM1,1,1と対をなしている第１の選択用
トランジスタＱS1,1,1のゲート電極に第２のワード線Ｚ
1より０Ｖを印加したＱS1,1,1のチャネルをオフし、ＱM
1,1,1のチャネル部のみを電流経路とする。また、この
選択されたメモリトランジスタＱM1,1,1が属するトラン
ジスタ群の他の第１の選択用トランジスタＱS1,2,1、Ｑ
S1,3,1のゲート電極をすべて５Ｖにしてオン状態にし、
トランスファーゲートとしてビット線Ｙ1から選択され
たメモリトランジスタＱM1,1,1のドレイン電極までの電
流経路および選択されたメモリトランジスタＱM1,1,1か
らソース線Ｓまでの電流経路を作る。さてこの時ＱM1,
1,1が属するトランジスタ群と並列に接続されている別
のトランジスタ群に属するメモリトランジスタＱM1,1,
2、ＱM1,2,2、ＱM1,3,2の制御ゲート電極およびそれら
と対をなしている第１の選択用トランジスタＱS1,1,2、
ＱS1,2,2、ＱS1,3,2のゲート電極にはそれぞれのワード
線Ｘ1，2、Ｘ2，2、Ｘ3，2、Ｘ3，2、Ｚ1，2、Ｚ2，2、
Ｚ3，2より０Ｖが供給されてオフ状態にし、このトラン
ジスタ群にチャネル電流が流れないようにする。初めに
説明がなかったが、選択されたメモリトランジスタはＱ
M1,1,1であるため、第２の選択用トランジスタＱC1のゲ
ート電極には選択線Ｃ1より５Ｖを供給されてオンして
いる。この結果、選択されたメモリトランジスタＱM1,
1,1が書き込み状態でしきい値電圧が０Ｖ以上であれ
ば、選択されたメモリトランジスタＱM1,1,1の制御ゲー
ト電極の電位は０Ｖとなっているので、このメモリトラ
ンジスタＱM1,1,1によって、ビット線Ｙ1からソース線
Ｓへの電流経路は遮断され電流が流れない。反対に選択
されたメモリトランジスタＱM1,1,1が消去状態でしきい
値電圧が０Ｖ以下であれば、ＱM1,1,1を介してビット線
Ｙ1からソース線Ｓに電流が流れる。このように選択し
たメモリトランジスタの消去、書き込みの状態がビット
線からの電流のそれぞれ“有”、“無”に対応してい
て、この電流をビット線に接続したセンスアンプ等で検
出することによって、データ“０”、“１”に対応させ
て情報を記憶する。さて、ここで非選択メモリトランジ
スタの制御ゲート電極は０Ｖでも５Ｖでもよい。なぜな
ら、このメモリトランジスタは対になっている第１の選
択用トランジスタの存在によって、トランスファーゲー
トとしての働きをする必要がないからである。また本発
明では読み出し時の非選択メモリトランジスタのしきい
値電圧も同様の意味から、どの様な値であってもよい。
要するに第１の選択用トランジスタのしきい値電圧が第
２のワード線に印加された電圧よりも低ければ、この第
１の選択用トランジスタがトランスファーゲートとして
働き、本装置の読み出し機能が動作するのである。選択
されたメモリトランジスタが属していないトランジスタ
群の第１のワード線と第２のワード線及び選択線はすべ
て１０Ｖに固定される。このため、ビット線からこのト
ランジスタ群を通る電流経路は遮断される。このため他
のトランジスタ群の全てのメモリトランジスタのしきい
値電圧が０Ｖ以下であっても動作に影響がない。前述し
た読み出しモードの他に、同一の第１のワード線に接続
されるメモリトランジスタを並列に読み出すことも可能
である。例えばＱM1,1,1とＱM2,1,1を同時に読み出すこ
とで代表される。つまりビット線Ｙ1とビット線Ｙ2を別
々のセンスアンプに接続して、それぞれの電流に応じて
データを出力すればよい。ところで選択線の存在は次の
ような効果を与える。第１に書き込み時に非選択メモリ
トランジスタを通して流れる寄生リーク電力が第２の選
択用トランジスタによって遮断できるために、効率的な
書き込みが可能になる。この結果、書き込み時と消去時
のメモリトランジスタのしきい値電圧の変動幅を広く設
定できる。第２にビット線に接続される不純物拡散層を
各トランジスタ群の第２選択用トランジスタのドレイン
拡散層のみとすることができるので、ビット線容量を小
さくすることができる。図２３は本発明の第４実施例を
示している。これは図１３に対応する構造の断面図を示
している。第３実施例との違いは、第１のメモリトラン
ジスタ用の第１の選択用トランジスタと第２のメモリト
ランジスタおよび第２のメモリトランジスタ用の第１の
選択用トランジスタの多結晶シリコン上に設けられた不
純物拡散層１０ａ,１５ａ，１５ｃ，２１ａのそれぞれ
表面上を例えばＴiＳi2等の金属層を形成しサリサイド
層３７としているところである。このようにすると、多
結晶シリコン上に設けられた不純物拡散層の層抵抗が低
くなるために、メモリトランジスタは書き込み時に拡散
層抵抗による書き込み電圧の低下を招かず十分高速にま
た、十分大きな書き込みシフト量が得られる。さらに選
択トランジスタは十分な高速動作を可能とする。他の構
成は第３実施例と同様であり、駆動法、機能等は何ら変
わらない。
ンジスタとして説明する。選択されたメモリトランジス
タＱM1,1,1の制御ゲート電極に第１のワード線Ｘ1，1よ
り０Ｖを、またＱM1,1,1と対をなしている第１の選択用
トランジスタＱS1,1,1のゲート電極に第２のワード線Ｚ
1より０Ｖを印加したＱS1,1,1のチャネルをオフし、ＱM
1,1,1のチャネル部のみを電流経路とする。また、この
選択されたメモリトランジスタＱM1,1,1が属するトラン
ジスタ群の他の第１の選択用トランジスタＱS1,2,1、Ｑ
S1,3,1のゲート電極をすべて５Ｖにしてオン状態にし、
トランスファーゲートとしてビット線Ｙ1から選択され
たメモリトランジスタＱM1,1,1のドレイン電極までの電
流経路および選択されたメモリトランジスタＱM1,1,1か
らソース線Ｓまでの電流経路を作る。さてこの時ＱM1,
1,1が属するトランジスタ群と並列に接続されている別
のトランジスタ群に属するメモリトランジスタＱM1,1,
2、ＱM1,2,2、ＱM1,3,2の制御ゲート電極およびそれら
と対をなしている第１の選択用トランジスタＱS1,1,2、
ＱS1,2,2、ＱS1,3,2のゲート電極にはそれぞれのワード
線Ｘ1，2、Ｘ2，2、Ｘ3，2、Ｘ3，2、Ｚ1，2、Ｚ2，2、
Ｚ3，2より０Ｖが供給されてオフ状態にし、このトラン
ジスタ群にチャネル電流が流れないようにする。初めに
説明がなかったが、選択されたメモリトランジスタはＱ
M1,1,1であるため、第２の選択用トランジスタＱC1のゲ
ート電極には選択線Ｃ1より５Ｖを供給されてオンして
いる。この結果、選択されたメモリトランジスタＱM1,
1,1が書き込み状態でしきい値電圧が０Ｖ以上であれ
ば、選択されたメモリトランジスタＱM1,1,1の制御ゲー
ト電極の電位は０Ｖとなっているので、このメモリトラ
ンジスタＱM1,1,1によって、ビット線Ｙ1からソース線
Ｓへの電流経路は遮断され電流が流れない。反対に選択
されたメモリトランジスタＱM1,1,1が消去状態でしきい
値電圧が０Ｖ以下であれば、ＱM1,1,1を介してビット線
Ｙ1からソース線Ｓに電流が流れる。このように選択し
たメモリトランジスタの消去、書き込みの状態がビット
線からの電流のそれぞれ“有”、“無”に対応してい
て、この電流をビット線に接続したセンスアンプ等で検
出することによって、データ“０”、“１”に対応させ
て情報を記憶する。さて、ここで非選択メモリトランジ
スタの制御ゲート電極は０Ｖでも５Ｖでもよい。なぜな
ら、このメモリトランジスタは対になっている第１の選
択用トランジスタの存在によって、トランスファーゲー
トとしての働きをする必要がないからである。また本発
明では読み出し時の非選択メモリトランジスタのしきい
値電圧も同様の意味から、どの様な値であってもよい。
要するに第１の選択用トランジスタのしきい値電圧が第
２のワード線に印加された電圧よりも低ければ、この第
１の選択用トランジスタがトランスファーゲートとして
働き、本装置の読み出し機能が動作するのである。選択
されたメモリトランジスタが属していないトランジスタ
群の第１のワード線と第２のワード線及び選択線はすべ
て１０Ｖに固定される。このため、ビット線からこのト
ランジスタ群を通る電流経路は遮断される。このため他
のトランジスタ群の全てのメモリトランジスタのしきい
値電圧が０Ｖ以下であっても動作に影響がない。前述し
た読み出しモードの他に、同一の第１のワード線に接続
されるメモリトランジスタを並列に読み出すことも可能
である。例えばＱM1,1,1とＱM2,1,1を同時に読み出すこ
とで代表される。つまりビット線Ｙ1とビット線Ｙ2を別
々のセンスアンプに接続して、それぞれの電流に応じて
データを出力すればよい。ところで選択線の存在は次の
ような効果を与える。第１に書き込み時に非選択メモリ
トランジスタを通して流れる寄生リーク電力が第２の選
択用トランジスタによって遮断できるために、効率的な
書き込みが可能になる。この結果、書き込み時と消去時
のメモリトランジスタのしきい値電圧の変動幅を広く設
定できる。第２にビット線に接続される不純物拡散層を
各トランジスタ群の第２選択用トランジスタのドレイン
拡散層のみとすることができるので、ビット線容量を小
さくすることができる。図２３は本発明の第４実施例を
示している。これは図１３に対応する構造の断面図を示
している。第３実施例との違いは、第１のメモリトラン
ジスタ用の第１の選択用トランジスタと第２のメモリト
ランジスタおよび第２のメモリトランジスタ用の第１の
選択用トランジスタの多結晶シリコン上に設けられた不
純物拡散層１０ａ,１５ａ，１５ｃ，２１ａのそれぞれ
表面上を例えばＴiＳi2等の金属層を形成しサリサイド
層３７としているところである。このようにすると、多
結晶シリコン上に設けられた不純物拡散層の層抵抗が低
くなるために、メモリトランジスタは書き込み時に拡散
層抵抗による書き込み電圧の低下を招かず十分高速にま
た、十分大きな書き込みシフト量が得られる。さらに選
択トランジスタは十分な高速動作を可能とする。他の構
成は第３実施例と同様であり、駆動法、機能等は何ら変
わらない。
【００４７】
【発明の効果】以上説明してきたように、本願第１発明
によるとメモリトランジスタと第１の選択用トランジス
タが並列に接続されて１つのメモリセルを構成し、更に
このメモリセルが複数直列に接続されていて、かつこの
メモリトランジスタ及び第１の選択用トランジスタの対
群とビット線との間に第２の選択用トランジスタが設け
られている。これらのことより以下に述べるような効果
がある。 （１）選択的書き込み時において中間電位を設定する必
要がなく、２つの値の電圧設定でよい。したがって、周
辺回路、制御回路の設計が容易である。 （２）過書き込み、過消去の問題を起こさない。これは
メモリトランジスタのしきい値電圧の変動に上限・下限
の制限がないことを意味する。このため、書き込み・消
去時のメモリトランジスタのしきい値電圧の変動差が大
きくとれる。したがって、周辺回路、特に書き込み系の
制御回路の設計が単純でかつ容易である。また、メモリ
トランジスタ製造時の変動要因による書き込み特性の差
が生じても、許容範囲が広いので高い製造歩留りを有す
る。 （３）書き込みにホットエレクトロン注入を使用するこ
とが可能である。このため消去時に比べて、書き込み時
の非選択メモリトランジスタの第１ゲート絶縁膜中の電
界を小さくすることができる。このため書き込み時に同
一ワード線に接続された非選択メモリトランジスタの誤
書き込みを容易に防止することができる。また書き込み
後のメモリトランジスタのしきい値電圧も制御ゲート電
極の電圧を例えば０Ｖ等の低電圧で行うことができるた
め、書き込み時の制御ゲート電極の電圧が低く、第１の
ワード線を駆動するデコーダには高耐圧の接合を有する
高耐圧トランジスタを使用する必要がなくなり、デコー
ダの設計が容易になる。 （４）書き込みをＦ−Ｎ電子トンネリングで行う必要が
なく、かつ消去をＦ−Ｎ電子トンネリングで行うこと以
外、アバランシェブレークダウンや紫外線照射で行うこ
とも可能であることから、メモリトランジスタの第１ゲ
ート絶縁膜に例えば１３０オングストロームなどの比較
的厚いシリコン酸化膜を使用することも可能である。こ
のためメモリトランジスタの第１ゲート絶縁膜の製造時
の制御が容易でかつ製造歩留りも高い。 （５）書き込み時のドレイン電圧が低く、第１ゲート絶
縁膜中の電界が弱いので、既書き込みデータに対する書
き込み時の誤消去もおきにくい。このため、直列に接続
されたメモリトランジスタ群のうちの書き込み順序に制
限がない。このため周辺回路の設計が容易である。 （６）ワード線消去、ワード書き込みが可能である。つ
まり特定のワード線の情報のみを書き換えることができ
る。そのため全ビット消去、全ビット書き込みを行わな
いで記憶データの更新が可能である。これは、プログラ
ム時間の大幅な短縮ができ、随時蓄積データのプログラ
ム記憶に対し適している。また、本願第２の発明による
と、各メモリトランジスタの上部にそれと対をなしてい
る第１の選択用トランジスタが積層して設けられている
ために、セル占有面積は従来と同等である。更に各メモ
リセル群のソース側に選択トランジスタが必要なく、セ
ルアレイを構成した場合のアレイ面積は小さくなる。こ
のため従来の装置よりも小さく製造できる。更に、本願
第３の発明によると、各第２の選択用トランジスタに複
数のメモリセル群が並列に接続され、しかも各メモリセ
ル群がそれぞれ積層されて設けられているために、飛躍
的な高集積化を可能とする。
によるとメモリトランジスタと第１の選択用トランジス
タが並列に接続されて１つのメモリセルを構成し、更に
このメモリセルが複数直列に接続されていて、かつこの
メモリトランジスタ及び第１の選択用トランジスタの対
群とビット線との間に第２の選択用トランジスタが設け
られている。これらのことより以下に述べるような効果
がある。 （１）選択的書き込み時において中間電位を設定する必
要がなく、２つの値の電圧設定でよい。したがって、周
辺回路、制御回路の設計が容易である。 （２）過書き込み、過消去の問題を起こさない。これは
メモリトランジスタのしきい値電圧の変動に上限・下限
の制限がないことを意味する。このため、書き込み・消
去時のメモリトランジスタのしきい値電圧の変動差が大
きくとれる。したがって、周辺回路、特に書き込み系の
制御回路の設計が単純でかつ容易である。また、メモリ
トランジスタ製造時の変動要因による書き込み特性の差
が生じても、許容範囲が広いので高い製造歩留りを有す
る。 （３）書き込みにホットエレクトロン注入を使用するこ
とが可能である。このため消去時に比べて、書き込み時
の非選択メモリトランジスタの第１ゲート絶縁膜中の電
界を小さくすることができる。このため書き込み時に同
一ワード線に接続された非選択メモリトランジスタの誤
書き込みを容易に防止することができる。また書き込み
後のメモリトランジスタのしきい値電圧も制御ゲート電
極の電圧を例えば０Ｖ等の低電圧で行うことができるた
め、書き込み時の制御ゲート電極の電圧が低く、第１の
ワード線を駆動するデコーダには高耐圧の接合を有する
高耐圧トランジスタを使用する必要がなくなり、デコー
ダの設計が容易になる。 （４）書き込みをＦ−Ｎ電子トンネリングで行う必要が
なく、かつ消去をＦ−Ｎ電子トンネリングで行うこと以
外、アバランシェブレークダウンや紫外線照射で行うこ
とも可能であることから、メモリトランジスタの第１ゲ
ート絶縁膜に例えば１３０オングストロームなどの比較
的厚いシリコン酸化膜を使用することも可能である。こ
のためメモリトランジスタの第１ゲート絶縁膜の製造時
の制御が容易でかつ製造歩留りも高い。 （５）書き込み時のドレイン電圧が低く、第１ゲート絶
縁膜中の電界が弱いので、既書き込みデータに対する書
き込み時の誤消去もおきにくい。このため、直列に接続
されたメモリトランジスタ群のうちの書き込み順序に制
限がない。このため周辺回路の設計が容易である。 （６）ワード線消去、ワード書き込みが可能である。つ
まり特定のワード線の情報のみを書き換えることができ
る。そのため全ビット消去、全ビット書き込みを行わな
いで記憶データの更新が可能である。これは、プログラ
ム時間の大幅な短縮ができ、随時蓄積データのプログラ
ム記憶に対し適している。また、本願第２の発明による
と、各メモリトランジスタの上部にそれと対をなしてい
る第１の選択用トランジスタが積層して設けられている
ために、セル占有面積は従来と同等である。更に各メモ
リセル群のソース側に選択トランジスタが必要なく、セ
ルアレイを構成した場合のアレイ面積は小さくなる。こ
のため従来の装置よりも小さく製造できる。更に、本願
第３の発明によると、各第２の選択用トランジスタに複
数のメモリセル群が並列に接続され、しかも各メモリセ
ル群がそれぞれ積層されて設けられているために、飛躍
的な高集積化を可能とする。
【図１】本願発明の第１実施例を示す平面図である。
【図２】図１のＡ−Ａ’矢視断面図である。
【図３】図１のＢ−Ｂ’矢視断面図である。
【図４】図１のＣ−Ｃ’矢視断面図である。
【図５】図１のＤ−Ｄ’矢視断面図である。
【図６】図１のＥ−Ｅ’矢視断面図である。
【図７】図１のＦ−Ｆ’矢視断面図である。
【図８】第１実施例の等価回路図である。
【図９】第１実施例のメモリトランジスタの消去状態と
書き込み状態における電圧−電流特性を示すグラフであ
る。
書き込み状態における電圧−電流特性を示すグラフであ
る。
【図１０】第１実施例のメモリトランジスタのしきい値
の経年変化を示すグラフである。
の経年変化を示すグラフである。
【図１１】本願発明の第２実施例を示す断面図である。
【図１２】本願発明の第３実施例を示す平面図である。
【図１３】図１２のＡ−Ａ’矢視断面図である。
【図１４】図１２のＢ−Ｂ’矢視断面図である。
【図１５】図１２のＣ−Ｃ’矢視断面図である。
【図１６】図１２のＤ−Ｄ’矢視断面図である。
【図１７】図１２のＥ−Ｅ’矢視断面図である。
【図１８】図１２のＦ−Ｆ’矢視断面図である。
【図１９】図１２のＧ−Ｇ’矢視断面図である。
【図２０】第３実施例の等価回路図である。
【図２１】第３実施例のメモリトランジスタの消去状態
と書き込み状態における電圧−電流特性を示すグラフで
ある。
と書き込み状態における電圧−電流特性を示すグラフで
ある。
【図２２】第３実施例のメモリトランジスタのしきい値
の経年変化を示すグラフである。
の経年変化を示すグラフである。
【図２３】本願発明の第４実施例を示す断面図である。
【図２４】従来例を示す等価回路図である。
【図２５】従来例の一部を示す平面図である。
【図２６】図２５のＡ−Ａ’矢視断面図である。
【図２７】本願発明者がすでに出願した発明を示す等価
回路図である。
回路図である。
【図２８】本願発明者がすでに出願した発明を示す平面
図である。
図である。
【図２９】図２８のＡ−Ａ’矢視断面図である。
【図３０】図２９に示した構造の変形例を示す断面図で
ある。
ある。
ＱMi,j，ＱMi,j,K メモリトランジスタ ＱCi,j，ＱSi,j，ＱSi,j,K 第１の選択用トランジスタ ＱCK，ＱCi 第２の選択用トランジスタ １，２１ 半導体基板 ２ａ，２ｂ，２ｃ，２ｄ 第１の不純物拡散層 ９ 層間絶縁膜 １３ 第２の層間絶縁膜 １４ コンタクト孔 ２０ 第３の層間絶縁膜 ２４ 金属配線層間絶縁膜 ２５ コンタクト孔 ２６ 金属配線 ２７ フィールド絶縁膜 ３５ コンタクト孔 ３７ サリサイド層 Ｘj,K，Ｘi 第１のワード線（i＝１〜ｎ，j＝１〜ｍ，
K＝１〜ｌ） Ｙi ビット線（i＝１〜ｎ） Ｚj,K，Ｚi 第２のワード線（i＝１〜ｎ，j＝１〜ｍ，
K＝１〜ｌ） Ｓ ソース線 Ｃi 選択線（i＝１〜ｎ）
K＝１〜ｌ） Ｙi ビット線（i＝１〜ｎ） Ｚj,K，Ｚi 第２のワード線（i＝１〜ｎ，j＝１〜ｍ，
K＝１〜ｌ） Ｓ ソース線 Ｃi 選択線（i＝１〜ｎ）
Claims (3)
- 【請求項１】 複数のビット線と、ソース線と、各ビッ
ト線とソース線との間に接続された、第１のワード線に
接続された制御ゲート電極及び浮遊ゲート電極を有する
メモリ用ＭＯＳトランジスタと第２のワード線に接続さ
れたゲート電極を有する選択用ＭＯＳトランジスタとの
並列接続体を複数個直列接続してなるメモリセル列と、
を具備する不揮発性半導体記憶装置。 - 【請求項２】 前記選択用ＭＯＳトランジスタはこれと
対となるメモリ用ＭＯＳトランジスタの上に薄膜トラン
ジスタとして形成されている請求項１記載の不揮発性半
導体記憶装置。 - 【請求項３】 キャリアを蓄積可能な浮遊ゲート電極と
第１のワード線に接続された制御ゲート電極とを備えた
メモリトランジスタと該メモリトランジスタに並列に接
続され第２のワード線に接続されたゲート電極を備えた
第１の選択用トランジスタとで構成されたメモリセルを
複数個直列接続したメモリセル群と、該メモリセル群と
直列に接続され選択線に接続されたゲート電極を備えた
第２の選択用トランジスタと、上記メモリセル群に電気
的に接続可能なビット線とを有する不揮発性半導体記憶
装置において、一のメモリセル群を構成する複数のメモ
リセルは半導体基板に形成された上記メモリセルトラン
ジスタと該メモリセルトランジスタ上に積層された対応
する第１の選択用トランジスタとを有し、他のメモリセ
ル群は上記一のメモリセル群を被う層間絶縁膜上に形成
されていることを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21011191A JP2643675B2 (ja) | 1990-07-30 | 1991-07-26 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-201754 | 1990-07-30 | ||
| JP20175490 | 1990-07-30 | ||
| JP21011191A JP2643675B2 (ja) | 1990-07-30 | 1991-07-26 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0536942A JPH0536942A (ja) | 1993-02-12 |
| JP2643675B2 true JP2643675B2 (ja) | 1997-08-20 |
Family
ID=26512964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21011191A Expired - Fee Related JP2643675B2 (ja) | 1990-07-30 | 1991-07-26 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643675B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005223102A (ja) * | 2004-02-04 | 2005-08-18 | Nec Corp | 不揮発性記憶装置及びその製造方法 |
| DE102005017071B4 (de) * | 2004-12-29 | 2011-09-15 | Hynix Semiconductor Inc. | Schwebe-Gate-Speichereinrichtung |
| KR100673019B1 (ko) | 2005-12-12 | 2007-01-24 | 삼성전자주식회사 | 적층 구조를 가지는 낸드형 비휘발성 메모리 장치, 그 형성방법 및 동작 방법 |
| US7646664B2 (en) | 2006-10-09 | 2010-01-12 | Samsung Electronics Co., Ltd. | Semiconductor device with three-dimensional array structure |
| KR101884031B1 (ko) * | 2010-04-07 | 2018-07-31 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 기억 장치 |
-
1991
- 1991-07-26 JP JP21011191A patent/JP2643675B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0536942A (ja) | 1993-02-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |