KR102388557B1 - 2-단자 메모리에 대한 선택기 디바이스 - Google Patents

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Abstract

비-선형적인 전류-전압(I-V) 응답을 갖는 고체 상태 메모리를 제공하는 것이 본원에 개시된다. 예로서, 본 개시는 선택기 디바이스를 제공한다. 선택기 디바이스는 모놀리식 제조 프로세스를 통해 비-휘발성 메모리 디바이스와 직렬로 형성될 수 있다. 또한, 선택기 디바이스는 비-휘발성 메모리 디바이스에 대하여 누설 전류를 완화시키기에 적절한 실질적으로 비-선형적인 I-V 응답을 제공할 수 있다. 다양한 개시된 실시예들에 있어서, 선택기 디바이스와 비-휘발성 메모리 디바이스의 직렬 조합이 1-트랜지스터, 다수-메모리 저항성 메모리 셀 어레이 내의 메모리 셀들의 세트 중 하나로서 역할할 수 있다.

Description

2-단자 메모리에 대한 선택기 디바이스{SELECTOR DEVICE FOR TWO-TERMINAL MEMORY}
관련 출원들에 대한 상호 참조
특허를 위한 본 출원은, SELECTOR DEVICE FOR TWO-TERMINAL MEMORY라는 명칭으로 2014년 12월 31일자로 출원된 미국 정규 특허 출원 일련번호 제14/588,185호, 및 SELECTOR DEVICE FOR TWO TERMINAL DEVICE라는 명칭으로 2014년 03월 11일자로 출원된 미국 가출원 일련번호 제61/951,454호, 및 SELECTOR DEVICE FOR TWO-TERMINAL MEMORY라는 명칭으로 2014년 07월 07일자로 출원된 미국 가출원 일련번호 제62/021,660호에 대한 우선권을 주장하며, 이들의 각각은 모든 목적들을 위하여 본원에 그 전체가 참조로서 포함된다.
기술분야
본 개시는 전반적으로 전자 메모리에 관한 것으로서, 예를 들어, 본 개시는 메모리 디바이스에 대한 비-선형적인 전류-전압 응답을 제공하도록 구성된 선택기 디바이스를 설명한다.
집적 회로 기술 분야에서의 최근의 혁신은 저항성 메모리이다. 저항성 메모리 기술 중 많은 부분이 개발 단계에 있지만, 저항성 메모리에 대한 다양한 기술적 개념들이 본 발명의 출원인에 의해 증명되었으며, 연관된 이론(들)을 입증하거나 또는 반증하기 위한 검증의 하나 이상의 단계들에 있다. 그렇기는 하지만, 저항성 메모리 기술은 반도체 전자 산업의 경쟁 기술들을 뛰어 넘는 실질적인 이점들을 유지할 것을 약속한다.
저항성 랜덤 액세스 메모리(resistive random access memory; RRAM)는 저항성 메모리의 일 예이다. 본 개시의 발명자들은 RRAM이 고 밀도 비-휘발성 정보 저장 기술이 될 잠재력을 갖는다고 믿는다. 일반적으로, RRAM은 별개의 저항성 상태들 사이의 제어가능한 스위칭에 의해 정보를 저장한다. 단일 저항성 메모리는 단일 비트의 정보, 또는 다수의 비트들을 저장할 수 있으며, 출원인에 의해 제공되는 증명된 다양한 메모리 모델들과 같이, 1회 프로그램가능 셀, 또는 프로그램가능 및 소거가능 디바이스로서 구성될 수 있다.
저항성 스위칭 현상을 설명하기 위해 다양한 이론들이 본 발명자들에 의해 제안되었다. 이러한 하나의 이론에 있어, 저항성 스위칭은 그렇지 않았다면 전기적으로 절연성이었을 매체 내의 전도성 구조체의 형성의 결과이다. 전도성 구조체는, 이온들, 적절한 환경(예를 들어, 적절한 전기장) 하에서 이온화될 수 있는 원자들, 또는 다른 전하 운반 메커니즘들로부터 형성될 수 있다. 이러한 다른 이론들에 있어, 원자들의 필드-보조 확산(field-assisted diffusion)이 저항성 메모리 셀에 인가되는 적절한 전기 전위에 응답하여 발생할 수 있다. 본 발명자들에 의해 제안되는 또 다른 이론들에 있어, 전도성 필라멘트의 형성은, 2원 산화물들(예를 들어, NiO, TiO2, 또는 유사한 것)의 줄 가열 및 전기화학적 프로세스들에 응답하여, 또는 산화물들, 칼코게나이드(chalcogenide)들, 폴리머들 등등을 포함하는 이온성 전도체들에 대한 산화 환원에 의해 발생할 수 있다.
본 발명자들은 전극, 절연체, 전극 모델에 기초하는 저항성 디바이스들이 양호한 내구성 및 수명을 나타낼 것으로 예상한다. 추가로, 본 발명자들은 이러한 디바이스들이 높은 온-칩(on-chip) 밀도를 가질 것으로 예상한다. 따라서, 저항성 엘러먼트들은 디지털 정보 저장을 위해 이용되는 금속-산화물 반도체(metal-oxide semiconductor; MOS) 트랜지스터들에 대한 실행가능한 대안들일 수 있다. 예를 들어, 본 특허 출원의 발명자들은, 저항성-스위칭 메모리 디바이스들에 대한 모델들이 비-휘발성 플래시 MOS 디바이스들을 뛰어 넘는 어떤 잠재적인 기술적 이점들을 제공한다고 믿는다.
이상을 고려하여, 본 발명자들은, 메모리 기술 및 저항성 메모리에 있어서 추가적인 개선들을 만들기 위하여 노력한다.
다음은 명세서의 측면들의 기본적인 이해를 제공하기 위하여 명세서의 간략화된 요약을 제공한다. 이러한 요약은 명세서의 광범위한 개괄이 아니다. 이는, 명세서의 주요한 또는 임계적인 엘러먼트들을 식별하지도 않고, 명세서의 임의의 특정 실시예들의 범위 또는 청구항들의 임의의 범위를 정확하게 기술하지도 않도록 의도된다. 요약의 목적은, 본 개시 내에 제공되는 더 상세한 설명에 대한 서문으로서 명세서의 일부 개념들을 간략화된 형태로 제공하는 것이다.
본 개시의 다양한 실시예들에 있어서, 고체 상태 메모리 애플리케이션들을 위한 선택기 디바이스가 제공된다. 선택기 디바이스는, 다양한 실시예들에 있어서 비-선형적인 전류-전압(I-V) 관계를 갖도록 구성될 수 있다. 또한, 선택기 디바이스는 홀로, 제 1 전기적 조건에 응답하는 제 1 전기적 상태, 및 제 1 전기적 조건의 부재 시에 제 2 전기적 상태를 갖는 휘발성 디바이스일 수 있다.
하나 이상의 실시예들에 있어서, 비-휘발성 메모리 디바이스와 직렬로 형성된 모놀리식(monolithic) 고체 상태 구성물(construct)이 개시된다. 모놀리식 고체 상태 구성물은 본원에서 제공되는 바와 같은 선택기 디바이스일 수 있다. 또한, 선택기 디바이스는 비-휘발성 메모리 디바이스에 대하여 누설 전류를 완화시키기에 적절한 실질적으로 비-선형적인 I-V 응답을 제공할 수 있다. 따라서, 적어도 일부 실시예들에 있어서, 모놀리식 고체 상태 구성물과 비-휘발성 메모리 디바이스의 직렬 조합이 1-트랜지스터 다수-저항기(1T-nR) 저항성 메모리 셀 어레이 내의 메모리 셀(예를 들어, 메모리 셀은 1-선택기, 1-저항기(1S-1R) 구성임)들의 세트 중 하나로서 역할할 수 있다.
추가적인 실시예들에 있어서, 상이한 극성 신호들에 대하여 비-선형적인 I-V 관계를 나타내도록 구성된 선택기 디바이스가 개시된다. 예를 들어, 선택기 디바이스는 제 1 극성의 신호에 응답하여 제 1 비-선형적인 I-V 관계, 및 제 2 극성의 신호에 응답하여 제 2 비-선형적인 I-V 관계를 나타낼 수 있다. 일부 실시예들에 있어서, 제 1 비-선형적인 I-V 관계 및 제 2 비-선형적인 I-V 관계는 유사하거나 또는 동일한 곡률들을 가질 수 있으며, 반면 다른 실시예들에 있어서, 제 1 비-선형적인 I-V 관계 및 제 2 비-선형적인 I-V 관계는 상이한 곡률들을 가질 수 있다. 추가적인 실시예들에 있어서, 선택기 디바이스는 양극성(bipolar) 메모리 디바이스와 직렬로 제공될 수 있다. 이러한 실시예들에 있어서, 선택기 디바이스는 제 1 극성의 판독 및 기입 동작들뿐만 아니라 제 2 극성의 소거 동작들을 위한 비-선형적인 응답을 제공할 수 있다.
추가적인 실시예에 있어서, 2-단자 메모리 디바이스에 대한 선택기 디바이스를 형성하는 방법이 제공된다. 방법은, 제 1 금속 재료를 포함하는 제 1 층 구조체를 제공하는 단계 및 제 1 층 구조체와 접촉하는 선택기 재료의 층을 제공하는 단계를 포함할 수 있다. 또한, 방법은, 선택기 재료의 층과 접촉하며 제 2 금속 재료를 포함하는 제 2 층 구조체를 제공하는 단계를 포함할 수 있다. 다양한 실시예들에 있어서, 제 1 금속 재료 또는 제 2 금속 재료는, 각기 제 1 층 구조체 및 제 2 층 구조체에 걸쳐 인가되는 제 1 극성 또는 제 2 극성의 전압에 응답하여 선택기 재료로 전도성 이온들을 제공하도록 구성될 수 있으며, 선택기 재료는 제 1 층 구조체 및 제 2 층 구조체에 걸쳐 인가되는 전압에 응답하여 전도성 이온들이 선택기 재료의 층 내로 침투하는 것을 가능하게 하도록 구성된다. 대안적인 또는 추가적인 실시예들에 있어서, 제 1 층 구조체, 선택기 재료의 층, 및 제 2 층 구조체는 선택기 디바이스를 형성하며, 선택기 디바이스는 2-단자 메모리 디바이스와 전기적으로 직렬로 배치된다.
또 다른 개시된 실시예에 있어서, 본 개시는 2-단자 메모리에 대한 선택기 디바이스를 제공한다. 선택기 디바이스는, 제 1 금속 재료를 포함하는 제 1 층 구조체 및 제 1 층 구조체와 접촉하는 선택기 재료의 층을 포함할 수 있다. 또한, 선택기 디바이스는 선택기 재료의 층과 접촉하며 제 2 금속 재료를 포함하는 제 2 층 구조체를 포함할 수 있다. 일부 실시예들에 있어서, 제 1 금속 재료 또는 제 2 금속 재료는, 각기 제 1 층 구조체 및 제 2 층 구조체에 걸쳐 인가되는 제 1 극성 또는 제 2 극성의 문턱 전압에 응답하여 선택기 재료로 전도성 이온들을 제공하도록 구성될 수 있다. 다른 실시예들에 있어서, 선택기 재료는 제 1 층 구조체 및 제 2 층 구조체에 걸쳐 인가되는 문턱 전압에 응답하여 전도성 이온들이 선택기 재료의 층 내로 침투하는 것을 가능하게 하도록 구성된다. 또 다른 실시예들에 따르면, 선택기 디바이스는 2-단자 메모리 디바이스와 전기적으로 직렬로 배치된다.
이상의 것에 대하여 추가적으로, 본 개시는, 복수의 2-단자 메모리 디바이스들 및 복수의 선택기 디바이스들을 포함하는 크로스바(crossbar) 메모리 어레이를 동작시키는 방법을 제공하며, 여기에서 복수의 2-단자 메모리 디바이스들의 각각은 복수의 선택기 디바이스들 중 하나의 선택기 디바이스와 직렬로 연관되며, 여기에서 각각의 선택기 디바이스는 문턱 전압 미만의 인가되는 전압에 응답하여 제 1 전기적 특성과 연관되고, 문턱 전압 이상의 인가되는 전압에 응답하여 제 2 전기적 특성과 연관된다. 방법은, 제 1 선택기 디바이스와 직렬의 제 1의 2-단자 메모리 디바이스를 포함하는 제 1 메모리 구조체에 문턱 전압보다 더 큰 제 1 전압을 인가하는 단계를 포함할 수 있다. 방법은, 제 1 전압을 인가하는 것과 동시에, 제 2 선택기 디바이스와 직렬의 제 2의 2-단자 메모리 디바이스를 포함하는 제 2 메모리 구조체에 문턱 전압보다 더 작은 제 2 전압을 인가하는 단계를 추가적으로 포함할 수 있다. 또한, 방법은, 제 2 전압을 인가하는 것과 동시에 제 1 전압을 인가하는 것에 응답하여 전류를 결정하는 단계를 포함할 수 있다. 적어도 하나의 실시예에 있어서, 전류는, 제 1 선택기 디바이스와 연관된 제 1 전류 및 제 2 선택기 디바이스와 연관된 제 2 전류를 포함한다. 하나 이상의 추가적인 실시예들에 있어서, 제 1 전류 대 제 2 전류의 전류 비율은: 약 1,000 대 약 10,000, 약 10, 000 대 약 100,000, 약 100,000 대 약 1,000,000, 및 약 1,000,000 대 약 10,000,000로 구성된 범위들의 그룹으로부터 선택된 비율들의 범위 내에 있다. 본 개시를 고려하면, 10,000,000을 초과하는 전류 비율들이 구상된다.
다음의 설명 및 도면들은 명세서의 특정한 예시적인 측면들을 제시한다. 그러나, 이러한 측면들은, 명세서의 원리가 이용될 수 있는 다양한 방식들 중 일부의 방식들만을 나타낸다. 명세서의 다른 이점들 및 신규한 특징들은 도면들과 함께 고려될 때 명세서의 다음의 상세한 설명으로부터 자명해질 것이다.
본 개시의 다양한 측면들 또는 특징들은, 전체에 걸쳐 동일한 참조 번호들이 동일한 엘러먼트들을 나타내기 위해 사용되는 도면들을 참조하여 설명된다. 본 명세서에 있어, 다양한 특정 세부사항들이 본 개시의 완전한 이해를 제공하기 위하여 기술된다. 그러나, 본 개시의 특정 측면들이 이러한 특정 세부사항들 없이 또는 다른 방법들, 컴포넌트들, 재료들 등과 함께 실시될 수 있다는 것이 이해되어야만 한다. 다른 사례들에 있어, 잘 알려진 구조들 및 디바이스들은 본 개시의 설명을 용이하게 하기 위하여 블록도의 형태로 도시된다.
도 1은 다양한 개시된 실시예들에 따른 고체 상태 선택기 디바이스를 제공하는 예시적인 모놀리식 구조체의 블록도를 도시한다.
도 2는 제 1 극성의 전기적 특성에 응답하는 샘플 선택기 디바이스 거동의 블록도를 예시한다.
도 3은 제 2 극성의 전기적 특성에 응답하는 샘플 선택기 디바이스 거동의 블록도를 예시한다.
도 4는 본 개시의 대안적인 또는 추가적인 측면들에 따른 샘플 선택기 디바이스의 블록도를 예시한다.
도 5는, 일부 실시예들에 있어서의 선택기 디바이스의 예시적인 전류-전압(I-V) 응답의 도면을 도시한다.
도6은, 다른 개시된 실시예들에 있어서의 선택기 디바이스의 샘플 I-V 응답의 도면을 도시한다.
도 7은 실시예(들)에 따른 메모리 디바이스와 함께 제공된 예시적인 선택기 디바이스의 블록도를 도시한다.
도 8은 2-단자 메모리 디바이스와 직렬로 개별적인 선택기 디바이스들을 포함하는 메모리 셀들의 예시적인 배열의 블록도를 예시한다.
도 9는 누설 전류의 영향 및 비-선형적인 I-V 응답의 이점을 예시하는 샘플 크로스바 메모리 아키텍처의 도면을 도시한다.
도 10은 개시된 다양한 실시예들에 따른 선택기 디바이스를 제조하기 위한 방법의 순서도를 예시한다.
도 11은 2-단자 메모리 디바이스와 직렬로 고체 상태 선택기 디바이스를 제조하기 위한 방법의 순서도를 예시한다.
도 12는 개시된 추가적인 실시예들에 따른 메모리 셀들의 어레이를 동작시키기 위한 예시적인 방법의 순서도를 예시한다.
도 13은 다양한 개시된 실시예들에 따른 메모리 디바이스에 대한 샘플 동작 및 제어 환경의 블록도를 도시한다.
도 14는 다양한 실시예들과 함께 구현될 수 있는 예시적인 컴퓨팅 환경의 블록도를 예시한다.
본 개시는 디지털 정보 저장을 위해 이용되는 2-단자 메모리 셀에 대한 선택기 디바이스에 관한 것이다. 일부 실시예들에 있어, 2-단자 메모리 셀들은 저항성-스위칭 2-단자 메모리 셀과 같은 저항성 기술을 포함할 수 있다. 본원에서 사용되는 바와 같은 (저항성-스위칭 메모리 셀들 또는 저항성-스위칭 메모리로도 지칭되는) 저항성-스위칭 2-단자 메모리 셀들은 2개의 전도성 접촉부들 사이에 활성 영역을 가진 전도성 접촉부들을 갖는 회로 컴포넌트들을 포함한다. 저항성-스위칭 메모리의 맥락에 있어, 2-단자 메모리 디바이스의 활성 영역은 복수의 안정 또는 준-안정 저항성 상태들을 나타내며, 각각의 저항성 상태는 별개의 전기 저항을 갖는다. 또한, 복수의 상태들의 각각의 상태는 2개의 전도성 접촉부들에 인가되는 적절한 전기 신호에 응답하여 형성되거나 또는 활성화될 수 있다. 적절한 전기 신호는, 전압 값, 전류 값, 전압 또는 전류 극성, 또는 유사한 것, 또는 이들의 적절한 조합일 수 있다. 철저한 것은 아니지만, 저항성 스위칭 2-단자 메모리 디바이스의 예들은, 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM), 상 변화 램(phase change RAM; PCRAM) 및 자기 램(magnetic RAM; MRAM)을 포함할 수 있다.
본 개시의 실시예들은 비-휘발성 메모리 셀과 함께 통합될 수 있는 휘발성 선택기 디바이스를 제공할 수 있다. 다양한 실시예들에 있어서, 휘발성 선택기 디바이스 또는 비-휘발성 메모리 셀은 필라멘트-기반(filamentary-based) 디바이스들일 수 있다. 필라멘트-기반 디바이스의 일 예는: 전도성 층, 예를 들어, 금속, 도핑된 p-형(또는 n-형) 실리콘(Si) 함유 층(예를 들어, p-형 또는 n-형 폴리실리콘, p-형 또는 n-형 다결정질 SiGe, 등), 저항성 스위칭 층(resistive switching layer; RSL) 및 이온화될 수 있는 활성 금속 층을 포함할 수 있다. 적절한 조건들 하에서, 활성 금속 층은 필라멘트 형성 이온들을 RSL로 제공할 수 있다. 이러한 실시예들에 있어서, (예를 들어, 이온들에 의해 형성된) 전도성 필라멘트는 RSL의 적어도 서브세트를 통한 전기 전도성을 가능하게 할 수 있으며, 필라멘트-기반 디바이스의 저항은 필라멘트와 전도성 층 사이의 터널링 저항(tunneling resistance)에 의해 결정될 수 있다.
본 개시의 메모리 셀의 다양한 실시예들에 있어, p-형 또는 n-형 Si 함유 층은 p-형 또는 n-형 폴리실리콘, p-형 또는 n-형 다결정질 SiGe, 또는 유사한 것을 포함할 수 있다. (당업계에서 저항성 스위칭 매체(resistive switching media; RSM)로서도 지칭될 수 있는) RSL은, 예를 들어, 도핑되지 않은 비정질 Si 층, 진성(intrinsic) 특성들을 갖는 반도체 층, Si 하급-산화물(예를 들어, SiOx로서, 여기에서 x는 0.1 내지 2 사이의 값을 가짐), 등을 포함할 수 있다. RSL에 대해 적합한 재료들의 다른 예들은, SiXGeYOZ(여기에서, X, Y 및 Z는 개별적인 적절한 양수들), 실리콘 산화물(예를 들어, SiON으로서, 여기에서 N은 적절한 양수), 비정질 Si(a-Si), 비정질 SiGe(a-SiGe), TaOB(여기에서 B는 적절한 양수), HfOC(여기에서 C는 적절한 양수), TiOD(여기에서 D는 적절한 수), Al2OE(여기에서 E는 적절한 양수), 등, 또는 이들의 적절한 조합을 포함할 수 있다. 다양한 실시예들에 있어서, RSL은 복수의 재료 공극(void)들 또는 결함부(defect)들을 포함한다.
필라멘트-기반 메모리 셀들에 대한 활성 금속 층은 다른 것들 중에서도 특히: 은(Ag), 금(Au), 티타늄(Ti), 질화-티타늄(TiN) 또는 티타늄, 니켈(Ni), 구리(Cu), 알루미늄(Al), 크롬(Cr), 탄탈럼(Ta), 철(Fe), 망간(Mn), 텅스텐(W), 바나듐(V), 코발트(Co), 백금(Pt), 하프늄(Hf), 팔라듐(Pd)의 다른 적절한 화합물들을 포함할 수 있다. 전술한 것 또는 유사한 재료들의 화합물들, 합금들, 또는 이들의 조합들뿐만 아니라, 다른 적절한 전도성 재료들이 본 개시의 일부 측면들에서 활성 금속 층에 대해 이용될 수 있다. 전술한 예(들)와 유사한 본 개시의 실시예들에 대한 일부 세부사항들은 특허를 위해 본원의 출원인에게 라이센싱된 다음의 미국 특허 출원들: 2007년 10월 19일자로 출원된 출원 일련번호 제11/875,541호, 2009년 10월 08일자로 출원된 출원 일련번호 제12/575,921호에서 발견될 수 있으며, 이들의 각각은 모든 목적들을 위해 그들 각각의 전체 내용이 본원에 참조로서 포함된다.
개시된 다양한 실시예들에 있어서, 필라멘트-기반 스위칭 디바이스들이 개시되며 그들의 동작이 설명된다. 일부 실시예들에 있어서, 필라멘트-기반 스위칭 디바이스는, 적절한 외부 자극의 부재 시에 측정가능한 제 1 별개의 상태를 나타내며, 적절한 외부 자극에 응답하여 측정가능한 제 2 별개의 상태를 나타내는 휘발성 스위칭 디바이스일 수 있다. 휘발성 필라멘트-기반 스위칭 디바이스는 본원에서 대체로 선택기 디바이스, 또는 선택 디바이스, 필라멘트 선택기 디바이스(filamentary selector device), 필라멘트-기반 선택기 디바이스, 등으로 지칭되지만, 이러한 디바이스들 및 그들의 조성 또는 애플리케이션이 이러한 용어에 의해 한정되지 않아야만 한다. 다른 실시예들에 있어서, 필라멘트-기반 스위칭 디바이스는, 비-휘발성 스위칭 디바이스를 측정가능한 제 2 별개의 상태로 변화시키기 위하여 적절한 제 1 외부 자극이 인가될 때까지 측정가능한 제 1 별개의 상태를 나타내는 비-휘발성 스위칭 디바이스일 수 있다. 그런 다음, 비-휘발성 스위칭 디바이스는 적절한 제 2 외부 자극이 인가될 때까지 측정가능한 제 2 별개의 상태를 나타낸다. 비-휘발성 필라멘트-기반 스위칭 디바이스들은 2개가 넘는 측정가능한 별개의 상태들을 가질 수 있으며, 이는 멀티-레벨 셀 기능성을 야기하지만, 본 개시는 전반적으로 2진(binary) 케이스를 언급한다. 비-휘발성 필라멘트-기반 스위칭 디바이스들은 본원에서 전반적으로 메모리 셀, 저항성 메모리 셀, 필라멘트-기반 메모리 셀, 또는 유사한 것으로 지칭되지만, 재차 이러한 디바이스들의 조성, 기능 또는 애플리케이션이 이러한 용어에 의해 제한되지 않아야만 한다.
필라멘트 선택기 디바이스는 적절한 외부 자극의 부재 시에 제 1 상태(예를 들어, 제 1 전기적 저항, 또는 다른 적절한 측정가능한 특성)를 나타낼 수 있다. 자극은, 자극이 인가되는 동안 필라멘트 선택기 디바이스가 제 1 상태로부터 제 2 상태로 변화하게끔 유도하는 문턱 값 또는 이러한 값들의 범위를 가질 수 있다. 문턱 값(또는 값들의 문턱 범위) 아래로 떨어지는 자극에 응답하여, 필라멘트 선택기 디바이스가 제 1 상태로 복귀한다. 일부 개시된 실시예들에 있어서, 필라멘트 기반 선택기 디바이스는, 상이한 극성(또는 방향, 에너지 흐름, 에너지 소스 배향, 등)의 외부 자극들에 응답하여 상이하게 거동하는 양극성 방식으로 동작할 수 있다. 예시적인 예로서, 제 1 문턱 전압(또는 전압들의 세트)을 초과하는 제 1 극성의 자극에 응답하여, 필라멘트 선택기 디바이스는 제 1 상태로부터 제 2 상태로 변화할 수 있다. 또한, 제 2 문턱 전압(들)을 초과하는 제 2 극성의 자극에 응답하여, 필라멘트 선택기 디바이스는 제 1 상태로부터 제 3 상태로 변화할 수 있다. 일부 실시예들에 있어서, 제 3 상태는 제 1 상태와 실질적으로 동일할 수 있으며, 이는 동일하거나 또는 유사한 측정가능한 별개의 특성(예를 들어, 전기 전도성, 등)을 갖거나, (반대되는 극성 또는 방향이라고 해도) 동일하거나 또는 유사한 문턱 자극의 크기(magnitude)를 갖거나, 또는 유사한 것을 가질 수 있다. 다른 실시예들에 있어서, 제 3 상태는, 측정가능한 특성(예를 들어, 순방향 극성과 비교할 때 역방향 극성에 응답하는 상이한 전기적 전도성 값)과 관련하여 또는 제 1 상태에서 벗어나 전이하는 것(transitioning)과 관련된 문턱 자극(예를 들어, 제 3 상태로의 전이를 위해 요구되는 네거티브(negative) 전압의 크기와 비교할 때 제 2 상태로의 전이를 위해 요구되는 포지티브(positive) 전압의 상이한 크기)과 관련하여 제 2 상태와 구별될 수 있다.
일부 실시예들에 있어서 그리고 예로서, 개시된 필라멘트 선택기 디바이스는 적절한 외부 자극에 응답하여 상대적으로 높은 저항성 부분을 통한 전도성 경로 또는 필라멘트를 형성할 수 있다. 외부 자극은, 활성 금속 층 내의 금속 입자들이 필라멘트 선택기 디바이스의 RSL 층 내에서 이동(또는 그 안에서 이온화)하는 것을 초래할 수 있다. 또한, RSL은 휘발성 필라멘트 스위칭 디바이스에 대하여 상대적으로 더 적은 물리적인 결함 위치들을 갖도록 선택될 수 있으며, 이는 RSL 내의 금속 입자들의 상대적으로 양호한 이동성을 가능하게 한다. 따라서, 연관된 문턱 자극(또는 문턱 값들의 협소한 범위) 미만에서, 금속 입자들은, 제 1 상태와 연관된 높은 저항을 낮추기에 충분한 RSL을 통한 전도성 경로의 형성을 방지하기 위하여 RSL 내에서 분산될 수 있다. 문턱값 위에서, 외부 자극이 금속 입자들을 전도성 경로를 제공하기에 충분하게 형성되도록 유지하며, 이는 제 2 상태의 상대적으로 낮은 저항을 초래한다. 유사한 메커니즘이 양극성 맥락에서 제 3 상태의 동작을 제어할 수 있다.
비-휘발성 필라멘트-기반 저항성 스위칭 메모리 셀에 대하여, RSL은, 적절한 외부 자극의 부재 시에 입자들을 제 위치에 트래핑(trap)하기 위하여 그 안에 충분한 물리적인 결함 사이트(site)들을 갖도록 선택될 수 있으며, 이는 입자 이동성 및 분산을 완화시킨다. 이는, 메모리 셀에 걸쳐 인가되는 적절한 프로그램 전압에 응답하여, RSL을 통해 전도성 경로 또는 필라멘트를 형성한다. 구체적으로, 프로그래밍 바이어스 전압의 인가 시에, 금속 이온들이 활성 금속 층으로부터 생성되며, RSL 층 내로 이동한다. 더 구체적으로, 금속 이온들은 RSL 층 내의 공극들 또는 결함 사이트들로 이동한다. 일부 실시예들에 있어서, 바이어스 전압의 제거 시에, 금속 이온들이 중성 금속 이온들이 되며, RSL 층의 공극들 또는 결함부들 내에 트래핑된 채로 남아 있는다. 충분한 입자들이 트래핑될 때, 필라멘트가 형성되며, 메모리 셀이 상대적으로 높은 저항성 상태로부터 상대적으로 낮은 저항성 상태로 스위칭한다. 더 구체적으로, 트래핑된 금속 입자들은 RSL 층을 통한 전도성 경로 또는 필라멘트를 제공하며, 그 저항은 전형적으로 RSL 층을 통한 터널링 저항에 의해 결정된다. 일부 저항성-스위칭 디바이스들에 있어, 소거 프로세서는 전도성 필라멘트를 변형(deform)시키도록 구현될 수 있으며, 이는 적어도 부분적으로 메모리 셀이 낮은 저항성 상태로부터 높은 저항성 상태로 복귀하게끔 한다. 더 구체적으로, 소거 바이어스 전압의 인가 시에, RSL의 공극들 또는 결함부들 내에 트래핑된 금속 입자들이 이동성이 되며, 다시 활성 금속 층을 향해 이동한다. 메모리의 맥락에 있어, 이러한 상태의 변화는 2진 비트의 개별적인 상태들과 연관될 수 있다. 복수의 메모리 셀들의 어레이에 대하여, 메모리 셀들의 워드(들), 바이트(들), 페이지(들), 블록(들), 등은 2진 정보의 0들 또는 1들을 나타내도록 프로그래밍되거나 또는 소거될 수 있으며, 이러한 상태들을 시간에 걸쳐 유지함으로써 2진 정보를 유효하게 저장할 수 있다. 다양한 실시예들에 있어서, 멀티-레벨 정보(예를 들어, 복수의 비트들)가 이러한 메모리 셀 내에 저장될 수 있다.
본원의 다양한 실시예들이 상이한 물리적인 속성들을 갖는 다양한 메모리 셀 기술들을 사용할 수 있다는 것이 이해되어야 한다. 예를 들어, 상이한 저항성-스위칭 메모리 셀 기술들은 상이한 이산 프로그램가능 저항들, 상이한 연관된 프로그램/소거 전압들뿐만 아니라 다른 구별되는 특성들을 가질 수 있다. 예를 들어, 본 개시의 다양한 실시예들은, 제 1 극성의 전기 신호에 대하여 제 1 스위칭 응답(예를 들어, 프로그램 상태들의 세트 중 하나로의 프로그래밍) 및 제 2 극성을 갖는 전기 신호에 대한 제 2 스위칭 응답(예를 들어, 소거 상태로의 소거)을 나타내는 양극성 스위칭 디바이스를 이용할 수 있다. 양극성 스위칭 디바이스는, 예를 들어, 동일한 극성 및 상이한 크기를 갖는 전기 신호들에 응답하여 제 1 스위칭 응답(예를 들어, 프로그래밍) 및 제 2 스위칭 응답(예를 들어, 소거) 둘 모두를 나타내는 단극성 디바이스와 대비된다.
어떠한 특정 메모리 셀 기술 또는 프로그램/소거 전압도 본원의 다양한 측면들 및 실시예들에 대해 특정되지 않으며, 이러한 측면들 및 실시예들은, 임의의 적절한 메모리 셀 기술을 통합하고, 당업자에게 알려진 또는 본원에서 제공되는 맥락을 이용하여 당업자가 알게 될 것과 같은 그 기술에 적합한 프로그램/소거 전압들에 의해 동작될 수 있다. 상이한 메모리 셀 기술을 대체하는 것이 당업자에게 알려질 회로 수정들 또는 당업자에게 알려질 동작 신호 레벨들에 대한 변경들을 필요로 할 것이며, 대체된 메모리 셀 기술(들) 또는 신호 레벨 변경들을 포함하는 실시예들이 본 개시의 범위 내에서 고려된다는 것이 추가로 이해되어야만 한다.
본 출원의 발명자들은 저항성 메모리에 더하여 추가적인 비-휘발성 2-단자 메모리 구조체들에 대해 익숙하다. 예를 들어, 강유전성(ferroelectric) 랜덤 액세스 메모리(RAM)가 하나의 예이다. 일부 다른 것들은, 자기-저항성 RAM, 유기 RAM, 상 변화 RAM 및 전도성 브리징(conductive bridging) RAM, 등을 포함한다. 2-단자 메모리 기술들은 상이한 이점들 및 단점들을 가지며, 이점들과 단점들 사이의 트레이드-오프(trade-off)들이 공통적이다. 저항성-스위칭 메모리 기술이 본원에 개시된 실시예들 중 다수의 실시예들과 함께 언급되지만, 다른 2-단자 메모리 셀들이 당업자에게 적절한 경우 개시된 실시예들 중 일부 실시예들에 대해 사용될 수 있다.
메모리의 고 밀도 집적은 흔히, 그 안에서 복수의 셀들이 비트라인들, 워드라인들, 데이터라인들, 소스라인들, 및 유사한 것과 같은 통합된 칩의 전도성 라인들을 따라 연결되는 어레이 구조체를 사용한다. 그러나, 본 개시의 발명자들은, 복수의 셀들을 공통 전도성 라인에 연결하는 것이 메모리 밀도를 향상시킬 수 있지만, 반면 이러한 배열이 또한, 누설 전류(예를 들어, 아래의 도 8을 참조), 감소된 센싱 마진(sensing margin), 과도한 전력 소모, 및 유사한 것과 같은 전기적 문제들을 야기할 수 있다고 믿는다. 이는 낮은 저항성 상태로 프로그래밍된 메모리 셀들에 대하여 특히 명백할 수 있다. 예시적인 일 예로서, 목표 메모리 셀 및 몇몇 비-목표 메모리 셀들에 공통적으로 연결된 선택된 전도성 라인에 인가되는 동작 전압이 낮은 저항성 상태의 비-목표 메모리 셀들에서의 상당한 전류 흐름을 야기할 수 있다. (예를 들어, 높은 메모리 밀도를 달성하기 위하여) 많은 수의 비-목표 메모리 셀들이 선택된 전도성 라인에 연결되는 경우, 이러한 전류에 의하여 상당한 전력이 소모된다. 추가적으로, 동작 전압에 의해 초래되는 인접한 전도성 라인 상의 용량성 전압들이 인접한 전도성 라인으로부터 선택된 전도성 라인으로의 누설 전류를 야기할 수 있다. 추가적인 전력을 소모하는 것에 더하여, 이러한 누설 전류가 목표 메모리 셀 상에서 수행되는 메모리 동작에 대한 센싱 마진을 감소시킨다.
메모리 어레이 내의 과도한 전력 소모 및 누설 전류를 감소시키기 위하여, 하나의 트랜지스터가 각각의 메모리 셀에 연결될 수 있으며, 이는 때때로 1 트랜지스터 - 1 메모리 셀 아키텍처로서 지칭된다. 트랜지스터는 메모리 셀을 통한 전류를 차단하기 위하여 비활성화될 수 있으며, 이는 그 메모리 셀에서의 누설 전류를 최소화한다. 그러나, 각각의 메모리 셀에 대한 트랜지스터의 부가는 메모리 셀의 크기를 크게 증가시킬 수 있다(그리고 연관된 메모리 어레이의 밀도를 감소시킬 수 있다). 일부 메모리 어레이들은, 1 트랜지스터 - n 메모리 셀 아키텍처를 구현함으로써 메모리 밀도와 누설 전류 사이의 균형을 잡으며, 여기에서 n은 1보다 큰 정수이다. 이러한 아키텍처에 있어서, 트랜지스터 당의 메모리 셀들의 수 n을 증가시키는 것이 메모리 밀도와 누설 전류 및 전력 소모 사이의 트레이드-오프를 구현한다. 따라서, 본 발명자들은, 증가된 메모리 밀도를 달성하기 위한 전통적인 시도들이 증가된 전력 소모 및 연관된 줄 가열, 감소된 센싱 마진, 및 다른 문제들을 야기할 수 있다는 것을 이해하였다.
본 개시의 다양한 실시예들은, 선택기 디바이스와 연관된 메모리 셀(예를 들어, 비-휘발성 스위칭 디바이스)에 대하여 비-선형적인 전류-전압(I-V) 응답을 제공하도록 구성된 선택기 디바이스(예를 들어, 휘발성 스위칭 디바이스)를 제공한다. 구체적으로, 비-선형적인 I-V 응답은 연관된 메모리 셀에서의 누설 전류를 크게 감소시킬 수 있다. 또한, 선택기 디바이스는 연관된 메모리 셀과 함께 제조되는 모놀리식 고체 상태 구성물일 수 있으며, 이는 메모리 셀의 크기를 실질적으로 증가시키지 않는다. 저항성 메모리 셀 기술의 맥락에서, 개시된 선택기 디바이스는 높은 메모리 밀도를 갖는 1 트랜지스터 - n 저항기(1T-nR) 아키텍처를 가능하게 할 수 있다. 일부 실시예들에 있어서, 트랜지스터 당 메모리 셀들의 수 n은, 메모리 어레이의 누설 전류에 크게 영향을 주지 않으면서 512, 1024이거나, 또는 더 클 수 있다. 따라서, 개시된 선택기 디바이스는 낮은 누설 전류, 낮은 전력 소모 및 양호한 센싱 마진과 함께 높은 메모리 밀도들을 가능하게 할 수 있다.
이제 도면들을 참조하면, 도 1은 본 개시의 하나 이상의 실시예들에 따른 예시적인 선택기 디바이스(100)의 블록도를 예시한다. 선택기 디바이스(100)는, 선택기 디바이스(100)의 2개의 단자들 중 하나 이상에 인가되는 적절한 전기적 신호에 응답하여 동작가능하도록 구성된 2-단자 디바이스일 수 있다. 다양한 개시된 실시예들에 있어서, 선택기 디바이스(100)는, 선택기 디바이스(100)가 전압 크기들의 제 1 범위에 응답하여 제 1 범위 내의 전류를 나타내고 전압 크기들의 제 2 범위에 응답하여 (예를 들어, 제 1 범위보다 훨씬 더 큰) 제 2 범위 내의 전류를 나타내는, 비-선형적인 I-V 응답을 가질 수 있다(예를 들어, 이하의 도 5 및 도 6 참조). 전압 크기들의 제 1 범위 및 전압 크기들의 제 2 범위는, 일 예로서, (예를 들어, 전압 크기들의 제 1 범위와 전압 크기들의 제 2 범위 사이의 크기(들)를 갖는) 문턱 전압 또는 전압들의 문턱 범위에 의해 구별될 수 있다. 추가적인 실시예들에 있어서, 선택기 디바이스(100)는, 모놀리식 제조 프로세스(예를 들어, 포토리소그래피 프로세스, 마스크 및 에칭 프로세스, 등)의 부분으로서 2-단자 메모리 디바이스(도시되지 않았지만, 이하의 도 7 및 도 8 참조)와 직렬로 제조될 수 있다. 이러한 후자의 실시예들에 있어서, 선택기 디바이스(100)는 2-단자 메모리 디바이스에 대하여 비-선형적인 I-V 응답을 제공하도록 구성될 수 있으며, 이는, 선택기 디바이스(100)의 개별적인 선택기 디바이스들과 직렬의 이러한 메모리 셀들의 어레이에 대한 증가된 메모리 밀도를 가능하게 하면서 누설 전류를 감소시키고 전력 소모를 낮춘다. 예를 들어, 2-단자 저항성 메모리 셀의 경우에 있어서, 선택기 디바이스(100)는, n에 대하여 상대적으로 큰 값들을 갖는 고 밀도 1T-nR 메모리 어레이를 가능하게 하면서, 1T-nR 메모리 어레이에 대한 누설 전류를 완화시키고 전력 소모를 감소시킬 수 있다. 다양한 실시예들에 있어서, 선택기 디바이스(100)는, 본 특허 출원의 현재 양수인에 의해 현재 개발 중인 FAST™ 선택기 디바이스로서 구현될 수 있다.
선택기 디바이스(100)는 상단 전극(102) 및 하단 전극(106)을 갖는 것으로 도 1에 도시된다. 상단 전극(102) 및 하단 전극(106)은 전기 전도체들이며, 이들은 전류의 전도를 가능하게 하기에 적절한 재료로 구성된다. 하나 이상의 실시예들에 있어서, 상단 전극(102) 및 하단 전극(106)은 적절한 자극에 응답하여 이동성 원자들 또는 이온들을 제공하는 재료(들)를 포함하거나 또는 이들의 공급을 가능하게 할 수 있다. 적절한 자극의 예들은, 전기장(예를 들어, 프로그래밍 전압), 줄 가열, 자기장, 또는 방향성(directed) 또는 부분적인 방향성 입자 운동에 적절한 다른 자극들을 포함할 수 있다. 적어도 하나의 실시예에 있어서, 입자 이동성은 비방향성 또는 부분적인 비방향성 분산 또는 유사한 현상에 응답하는 것일 수 있다.
상단 전극(102) 또는 하단 전극(106)에 대하여 적절한 재료들의 예들은, 귀금속(예를 들어, Ag, Pd, Pt, Au, 등) 또는 귀금속을 부분적으로 포함하는 금속 합금(예를 들어, Ag-Al, Ag-Pd-Cu, Ag-W, Ag-Ti, Ag-TiN, Ag-TaN, 등등)을 포함할 수 있다. 귀금속 또는 이의 합금은, 예를 들어, 상단 전극(102) 또는 하단 전극(106)과 선택기 층(104) 사이의 완화된 상호작용을 가능하게 하기 위하여 사용될 수 있다. 이러한 완화된 입자 상호작용(예를 들어, 선택기 층(104)의 입자들과 상단 전극(102) 또는 하단 전극(106) 입자들의 화학적 결합을 완화시키거나 또는 회피하는 것)은, 일 예로서, 선택기 디바이스(100)에 대한 개선된 수명 및 신뢰성을 가능하게 할 수 있다. 상단 전극(102) 또는 하단 전극(106)에 대한 적절한 재료의 다른 예는 상대적으로 빠른 확산 입자들을 갖는 재료를 포함할 수 있다. 예를 들어, 더 빠른 확산은 고체 내의 결함 사이트들(예를 들어, 분자 재료 내의 공극들 또는 간극(gap)들) 사이에서 이동하기 위한 능력을 포함할 수 있으며, 이는, 예를 들어, 집성력(aggregating force)의 부재 시에 상대적으로 빠른 확산 입자들의 분산을 가능하게 한다. 상대적으로 빠른 확산 입자들을 갖는 재료들이, 더 낮은 바이어스 값들에서 선택기 디바이스(100)의 (예를 들어, 비-전도성 상태로부터 전도성 상태로의) 빠른 상태 스위칭을 가능하게 할 수 있다. 적절한 빠른 확산 재료들의 예들은, Ag, Cu, Au, Co, Ni, Al, Fe, 또는 유사한 것, 이들의 적절한 합금들, 또는 전술한 것들의 적절한 조합들을 포함할 수 있다.
적어도 하나의 실시예에 있어서, 상단 전극(102)은 하단 전극(106)과 동일한 재료 또는 실질적으로 동일한 재료로 구성될 수 있다. 다른 실시예들에 있어서, 상단 전극(102) 및 하단 전극(106)은 상이한 재료들일 수 있다. 또 다른 실시예들에 있어서, 상단 전극(102) 및 하단 전극(106)은 적어도 부분적으로 동일한 재료 그리고 부분적으로 상이한 재료들일 수 있다. 예를 들어, 상단 전극(102)은 적절한 전도성 재료를 포함할 수 있으며, 예시적인 예로서, 하단 전극(106)은 적어도 부분적으로 적절한 전도성 재료의 합금, 또는, 다른 적절한 전도체와 조합된 적절한 전도성 재료를 포함할 수 있다.
전술한 것에 더하여, 선택기 디바이스(100)는 선택기 층(104)을 포함한다. 상단 전극(102) 또는 하단 전극(106)과 대조적으로, 선택기 층(104)은 전기 절연체 또는 이온성 전도체일 수 있다. 또한, 선택기 층(104)은 상단 전극(102) 또는 하단 전극(106)의 입자들에 대하여 적어도 약하게 투과성인 재료(예를 들어, 산화물)일 수 있다. 일부 실시예들에 있어서, 선택기 층(104)은 비-화학량론적(non-stoichiometric) 재료일 수 있다. 선택기 층(104)에 대한 적절한 재료들의 예들은, SiOX, TiOX, AlOX, WOX, TiXNYOZ, HfOX, TaOX, NbOX, 또는 유사한 것, 또는 이들의 적절한 조합들을 포함할 수 있으며, 여기에서 x, y 및 z는 적절한 비-화학량론적 값들일 수 있다. 일부 실시예들에 있어서, 선택기 층(104)은 Ge, Sb, S, Te 중 하나 이상을 함유하는 고체-전해질 재료 또는 칼코게나이드일 수 있다. 또 다른 실시예에 있어서, 선택기 재료는 이상에서 언급된 복수의 재료들(예를 들어, SiOx/GeTe, TiOx/AlOx)의 스택(stack)을 포함할 수 있다. 본 개시의 적어도 하나의 실시예에 있어서, 선택기 층(104)은, 상단 또는 하단 전극으로부터의 금속 이온 주입을 가능하게 하기 위하여 제조 동안 금속(들)으로 도핑될 수 있다.
동작 시에, 선택기 디바이스(100)의 상태 변화를 유도하기 위하여 적절한 전기적 신호가 상단 전극(102) 또는 하단 전극(106)에 인가될 수 있다. 상태 변화는, 예를 들어, 저항 또는 전도성의 변화일 수 있다. 예시적인 일 예로서, 적어도 선택기 디바이스(100)의 상태 변화를 유도하는 것과 관련된 문턱 크기를 갖는 전압, 필드, 전류, 등이 상단 전극(102) 또는 하단 전극(106)에 인가될 수 있다. 문턱 크기의 이러한 신호에 응답하여, 선택기 디바이스(100)는 높은 전기적 저항 및 제 1 전류(또는 전류들의 제 1 범위)를 갖는 비-전도성 상태로부터 더 낮은 전기적 저항 및 제 2 전류(또는 전류들의 제 2 범위)를 갖는 상대적인-전도성 상태로 전이할 수 있다. 다양한 실시예들에 있어서, 제 1 전류 대 제 2 전류의 비율은 적어도 약 1,000 또는 그 이상일 수 있다. 예를 들어, 일 실시예에 있어서, 전류 비율은 약 1,000 내지 약 10,000의 전류 비율들의 범위로부터 선택될 수 있다. 다른 실시예에 있어서, 전류 비율은 약 10,000 내지 약 100,000의 전류 비율들의 범위로부터 선택될 수 있다. 또 다른 실시예에 있어서, 전류 비율은 약 100,000 내지 약 1,000,000의 전류 비율들의 범위로부터 선택될 수 있다. 또 다른 실시예들에 있어서, 전류 비율은 약 1,000,000으로부터 약 10,000,000 또는 그 이상까지의 전류 비율들의 범위로부터 선택될 수 있다. 다양한 다른 적절한 실시예들에 있어서, 선택기 디바이스(100)에 대한 다른 적절한 전류 비율들이 제공될 수 있다.
도 2는 본 개시의 추가적인 실시예들에 따른 인가된 신호들에 응답하는 선택기 디바이스(200)의 동작적 거동을 도시하는 블록도를 예시한다. 예를 들어, 선택기 디바이스(200)는, 도시된 바와 같이 상단 전극(202), 선택 층(204) 및 하단 전극(206)을 포함한다. 적어도 일부 실시예들에 있어, 선택기 디바이스(200)는 이하의 도 1의 선택기 디바이스(100)와 실질적으로 유사할 수 있지만, 본 개시가 이에 한정되지는 않는다.
도 2의 상단에서, 선택기 디바이스(200)는 선택기 디바이스(200)에 제 1 신호(202A)가 인가된 상태로 예시된다. 제 1 신호(202A)는 선택기 디바이스(200)의 비-선형적인 I-V 응답과 연관된 문턱 크기보다 더 크다. 다양한 실시예들에 있어서, 문턱 크기는 문턱 크기들의 협소한 범위로서 구현될 수 있다(예를 들어, 이하를 참조). 본원에서 선택기 디바이스의 비-선형적인 I-V 응답과 연관된 문턱 크기(예를 들어, 전압 크기)에 대한 언급은, 그 위에서 I-V 응답이 선형적인(또는 대략적으로 선형적인) 거동으로부터 비-선형적인 거동으로 전이하는 문턱 크기들의 협소한 범위(예를 들어, 전압 값들의 범위)를 포함할 수 있다는 것이 이해되어야만 한다. 크기들의 범위는, 선택기 디바이스의 컴포넌트들에 대하여 선택된, 재료들의 상이한 세트들, 이러한 재료들의 배열, 이러한 재료들의 특성들(예를 들어, 두께, 면적, 전도성, 등), 또는 유사한 것에 대해 적절하게 변화할 수 있다.
제 1 신호(202A)가 전압으로서 도시되며, 예를 들어, 여기에서 상단 전극 전압(VTE)이 선택기 디바이스(200)의 제 1 문턱 전압(VTH1)보다 더 크지만, 다른 실시예들에 있어서, 제 1 신호(202A)는, 전기장, 전류, 또는 심지어 줄 가열과 연관된 온도와 같은 상단 전극(202) 또는 하단 전극(206)의 입자들의 입자 이동성을 유도하는 다른 신호들을 포함할 수 있다. 전술한 것에 더하여, 제 1 신호(202A)는 (예를 들어, 적어도 전기적인 의미에서) 제 1 극성일 수 있다. 예를 들어, 제 1 신호(202A)는 상단 전극(202)으로부터 하단 전극(206)으로 인가되는 포지티브 구배(gradient)(예를 들어, 상단 전극(202)에서의 포지티브 전압 또는 필드 또는 하단 전극(206)에서의 네거티브 전압 또는 필드, 상단 전극(202)으로부터 하단 전극(206)으로의 전류 흐름, 등)를 가질 수 있다.
(하단 전극(206)에 대한 상단 전극(202)의) 제 1 신호(202A)에 응답하여, 상단 전극(202)(또는 하단 전극(206))의 입자들이 도시된 바와 같이 선택기 층(204) 내에서 전도성 경로(들), 또는 필라멘트(들)를 형성할 수 있다. 일부 실시예들에 있어서, 입자들은 제 1 신호(202A)에 응답하여 상단 전극(202)(또는 하단 전극(206))으로부터 선택기 층(204) 내로 이동할 수 있다. - 예를 들어, 선택기 층(204)이 금속 입자들로 도핑된 - 다른 실시예들에 있어서, 선택기 층(204) 내의 입자들이 제 1 신호(202A)에 응답하여 이온화되거나 또는 정렬될 수 있다(예를 들어, 전도성 경로(들)를 따라 공간적으로 조직화될 수 있다). 또 다른 실시예들에 있어서, 선택기 층이 금속 입자들로 도핑된 경우, 입자들은 전도성 경로(들)를 형성하기 위하여, 선택기 층(204) 내의 기존의 입자들이 제 1 신호(202A)에 응답하여 이온화되고 정렬되는 것과 함께, 상단 전극(202)(또는 하단 전극(206))으로부터 이동할 수 있다. 전도성 경로(들)의 형성은, 선택기 디바이스(200)의 비-선형적인 I-V 응답과 연관된, 비-전도성 상태로부터 전도성 상태로 전이하는 것을 가능하게 할 수 있다. 또한, 전도성 경로(들)의 적절한 형성은 제 1 문턱 크기를 충족시키거나 또는 이를 초과하는 제 1 신호(202A)의 크기에 응답하는 것일 수 있다. 따라서, 제 1 문턱 크기는 전도성 상태로의 전이를 초래하는 것과 연관된다.
도 2의 하단에서, 선택기 디바이스(200)는 (하단 전극(206)에 대하여) 상단 전극(202)에 인가되는 제 2 신호(202B)를 관찰한다. 제 2 신호(202B)는 제 1 문턱 크기보다 더 작은 크기를 가질 수 있으며(예를 들어, VTE < VTH1, 예를 들어, VTE
Figure 112016098206613-pct00001
0V), 이에 응답하여 선택기 디바이스(200)가 (높은) 전도성 상태로부터 (상대적인) 비-전도성 상태로 전이할 수 있다. 다시, 다양한 실시예들에 있어서, 제 1 문턱 크기는 크기들의 협소한 범위에 걸쳐질 수 있다. 제 1 신호(202A)에 응답하여 형성된 전도성 경로(들)는, 적어도 부분적으로, 도 2의 하단의 선택기 층(204) 내에서 도시된 바와 같이 제 2 신호(202B)에 응답하여, 또는 제 1 신호(202A)의 제거에 응답하여 소멸될 수 있다. 소멸은, 외부 힘(예를 들어, 제 2 신호(202B))이, 상단 전극(202)으로부터 하단 전극(206)을 관통하는 선택기 층(204)을 통한 전도성 경로(들) 내에 입자들을 홀딩(hold)하기에 불충분한 강도일 때 입자들이 선택기 층(204) 내에서 또는 선택기 층 밖으로 이동하는 경향의 결과로서 발생할 수 있다. 따라서, 일 실시예에 있어서, 크기들의 협소한 범위로부터의 최저 문턱 크기 아래에서, 전도성 경로(들)가 적어도 부분적으로 변형되며, 반면 크기들의 협소한 범위로부터의 최고 문턱 크기 이상에서, 전도성 경로(들)는 선택기 디바이스(200)에 대한 전도성 상태를 초래하기에 충분하게 형성될 수 있다. 이를 다시 말하면, 본원에서의 다양한 실시예들에 있어서, 문턱 전압에 대한 언급이 실제로는 전도성 경로의 형성 및 변형과 연관된 (예를 들어, 전압들의 협소한 범위 내의) 문턱 전압들의 세트를 지칭할 수 있다는 것이 이해되어야만 한다.
이상에서 설명된 바와 같이, 선택기 디바이스(200)는, 휘발성 방식으로, 비-전도성 상태로부터 전도성 상태로 전이할 수 있고 다시 비-전도성 상태로 전이할 수 있다. 다시 말해서, 선택기 디바이스(200)는 선택기 디바이스(200)에 인가되고 있는 제 1 문턱 크기를 갖는 제 1 신호(202A)에 응답하여 전도성 상태에 있을 수 있다. 선택기 디바이스(200)는 선택기 디바이스(200)에 인가되고 있는 제 1 문턱 크기보다 더 작은 크기를 갖는 제 2 신호(202B)에 응답하여 비-전도성 상태에 있을 수 있다.
일부 실시예들에 있어서, 선택기 디바이스(200)는 2-단자 메모리 셀(예를 들어, 저항성 스위칭 메모리, 등)와 전기적으로 직렬로 결합될 수 있다. 선택기 디바이스(200)는, 이와 직렬로 제공될 때 2-단자 메모리 셀에 대하여 비-선형적인 I-V 특성을 제공할 수 있다. 또한, 비-선형적인 I-V 특성은, 2-단자 메모리 셀이 전도성 상태에 있는지 또는 비-전도성 상태에 있는지와 무관하게 제공될 수 있다. 예를 들어, 제 1 문턱 크기 아래의 신호는 선택기 디바이스(200)가 비-전도성 상태에 있게끔 할 것이다. 비-전도성 상태에서, 선택기 디바이스(200)는, 신호가 제 1 문턱값 아래일 때 선택기 디바이스(200) 및 2-단자 메모리 셀의 직렬 결합을 통한 전류에 저항할 것이다. 신호가 문턱 크기 이상일 때, 선택기 디바이스(200)는 전도성이 될 것이며, 2-단자 메모리 셀의 상태가 선택기 디바이스(200) 및 2-단자 메모리 셀의 직렬 결합의 전기적 특성을 결정할 수 있다. 따라서, 선택기 디바이스(200)를 활성화시키는 것이 2-단자 메모리 셀에 대한 동작적 액세스를 가능하게 할 것이다. 선택기 디바이스(200)를 비활성화시키는 것은 (예를 들어, 직렬 결합을 통한 전류에 저항함으로써, 및 직렬 결합에 걸쳐 인가되는 전압의 대부분을 강하시킴으로써, 등에 의해) 2-단자 메모리 셀에 대한 동작적 액세스에 저항할 것이다. 선택기 디바이스(200)가 휘발성이고, 제 1 문턱 크기를 갖는 신호의 부재 시에 비-전도성 상태에 있기 때문에, 2-단자 메모리 셀이 액세스 불가능하고, 정보를 유지한다(예를 들어, 그것의 현재 상태를 유지한다). 반면, 선택기 디바이스(200)는 직렬 결합에 대하여 비-선형적인 I-V 응답을 제공하며, 이는 누설 전류에 저항하고 고 밀도를 갖는 메모리 어레이를 가능하게 한다.
도 3은 본 개시의 추가적인 측면들에 따른 예시적인 선택기 디바이스(300)의 동작적 거동을 도시하는 블록도를 예시한다. 선택기 디바이스(300)는, 하나 이상의 실시예들에 있어서 선택기 디바이스(100) 또는 선택기 디바이스(200)와 실질적으로 유사할 수 있다. 그러나, 본 개시가 이에 한정되지는 않는다.
이상의 도 2와 관련하여 설명된 제 1 신호(202A) 및 제 2 신호(202B)의 제 1 극성과는 상이한 제 2 극성의 신호들에 응답하는 선택기 디바이스(300)의 동작적 거동이 예시된다. 예를 들어, 제 2 극성은 다양한 실시예들에 있어서 제 1 극성과 반대되거나 또는 대략적으로 반대될 수 있다. 예시적인 일 예로서, 제 2 극성은, 하단 전극(306)으로부터 측정되는 더 큰 값 및 상단 전극(302)으로부터 측정되는 더 적은 값인 신호 구배(예를 들어, 전압 구배, 전류 구배, 줄 가열 구배, 등)를 포함할 수 있다.
도 3의 상단에서, 제 2 문턱 크기(또는 적절한 바와 같은 문턱 크기들의 제 2 범위) 이상의 크기를 갖는 제 1 신호(302A)가 상단 전극(302)에 대하여 하단 전극(306)에 인가된다. 하단 전극(306)의 입자들은 제 1 신호(302A)에 응답하여 선택기 층(304) 내에서 그리고 이를 통하여 이동한다. 제 2 문턱 크기는, 선택기 디바이스(300)에 대한 전도성 상태를 유도하기 위한, 하단 전극(306)으로부터 상단 전극(302)으로의 선택기 층(304)에 걸친 전도성 경로(들)의 적절한 형성과 연관된다. 일부 실시예들에 있어서, 제 2 문턱 크기(또는 크기들의 범위)는, 이상에서 도 2에 의해 도시된 바와 같은 하단 전극(206)에 대한 상단 전극(202)으로부터의 전도성 경로(들)의 형성과 연관된 제 1 문턱 크기(또는 크기들의 범위)와 상이할 수 있다(상이한 값들일 수 있다)는 것을 주의해야만 한다. 크기의 차이는, 예를 들어, 상단 전극 및 하단 전극이 상이한 입자 이동성, 상이한 이온 강도, 상이한 크기, 상이한 형상, 또는 유사한 것을 갖는 상이한 재료들로 형성되는 경우에 발생할 수 있다. 달리 말하면, 상단 전극(302) 또는 하단 전극(306)에 대하여 상이한 재료들, 재료들의 시퀀스들(예를 들어, 선택기 층(304)과 상단 전극(302) 또는 하단 전극(306) 사이에 - 장벽 층과 같은 - 추가 층을 부가하는 것), 재료 속성들 또는 특성들을 이용하는 것이, (도 3에 도시된 바와 같은) 하단 전극(306)으로부터 상단 전극(302)으로의 필라멘트 형성과 비교할 때 (도 2에 도시된 바와 같은) 상단 전극(202)으로부터 하단 전극(206)으로의 필라멘트 형성과 연관된 것과는 상이한 문턱 전압들을 야기할 수 있다.
도 3에 도시된 바와 같이, 전도성 경로(들)의 형성은, 하단 전극(306)의 적절한 입자들이 하단 전극(306)으로부터 상단 전극(302)으로 선택기 층(304)을 통해 이동하는 것, 또는 (예를 들어, 선택기 층이 금속 입자들로 도핑된 경우) 선택기 층(304) 내의 미리 존재하고 있는 금속 입자들이 전도성 경로(들)를 형성하기 위하여 정렬하는 것/이동하는 것을 포함할 수 있다. 도 3의 하단에서, 제 2 문턱 크기(또는 크기들의 범위)보다 더 작은 크기를 갖는 제 2 신호(302B)가 하단 전극(306)에 인가된다. 제 2 신호에 응답하여, 전도성 경로(들)의 입자들이 선택기 층(304)을 통해 (또는 하단 전극(306)을 향해/내로) 분산하며, 이는 적어도 부분적으로 전도성 경로(들)를 변형시킨다. 이는 선택기 디바이스(300)에 대한 비-전도성 상태를 유도한다. 따라서, 일 실시예에 있어서, 크기들의 협소한 범위로부터의 최저 문턱 크기 아래에서, 전도성 경로(들)가 적어도 부분적으로 변형되며, 반면 크기들의 협소한 범위로부터의 최고 문턱 크기 이상에서, 전도성 경로(들)는 선택기 디바이스(300)에 대한 전도성 상태를 초래하기에 충분하게 형성될 수 있다. 이를 다시 말하면, 본원에서의 다양한 실시예들에 있어서, 문턱 전압에 대한 언급이 실제로는 전도성 경로가 형성되는지 또는 변형되는지 여부에 의존하여 (전압들의 협소한 범위로부터의) 문턱 전압들의 세트를 지칭할 수 있다는 것이 이해되어야만 한다.
다른 실시예들에 있어서, 전압 소스가 상단 전극(302) 및 하단 전극(306)과 관련하여 포지티브 대 네거티브로서 정의되는 경우, 크기들의 협소한 범위로부터의 최저 문턱 크기 아래에서, 전도성 경로(들)는 선택기 디바이스(300)에 대한 전도성 상태를 초래하기에 충분하게 형성될 수 있으며, 반면, 크기들의 협소한 범위로부터의 최고 문턱 크기 이상에서, 전도성 경로(들)는 적어도 부분적으로 변형된다. 이의 예들이 이하에서 예시될 것이다.
다양한 실시예들에 있어서, 선택기 디바이스(300)는 제 1 극성의 신호에 응답하는 선택기 디바이스(200)와 관련되어 이상에서 설명된 속성들을 가질 수 있다. 따라서, 선택기 디바이스(300)는, 제 1 극성의 신호에 응답하여 상단 전극(302)으로부터 선택기 층(304)을 통해 연장하는 입자들을 포함하는 전도성 경로(들)를 형성할 수 있으며, 제 2 극성의 신호에 응답하여 하단 전극(306)으로부터 선택기 층(304)을 통해 연장하는 입자들을 포함하는 제 2 전도성 경로(들)를 형성할 수 있다. 적어도 일부 실시예들에 있어서, 전도성 경로는 적어도 부분적으로 (예를 들어, 하단 전극(306)의 경계에 인접하여) 하단 전극(306)의 입자들을 포함할 수 있으며, 유사하게, 제 2 전도성 경로는 적어도 부분적으로 (예를 들어, 상단 전극(302)의 경계에 인접하여) 상단 전극(302)의 입자들을 포함할 수 있다. 따라서, 선택기 디바이스(300)는, 제 1 극성을 따라 제 1 전도성 상태로의 전이를 가능하게 하기 위한 제 1 문턱 크기, 및 제 2 극성을 따라 제 2 전도성 상태로의 전이를 가능하게 하기 위한 제 2 문턱 크기를 가질 수 있다. 이러한 동작이 양극성 메모리 셀과 함께 구현될 수 있으며, 이는 제 1 극성 신호들에 대해서뿐만 아니라 제 2 극성 신호들에 대하여 비-선형적인 I-V 특성들을 제공한다. 실제적인 조건(term)들에 있어서, 양방향적인 비-선형적인 I-V 특성들은 포지티브 또는 네거티브 극성 신호들로부터의 누설 전류들에 대한 저항을 가능하게 할 수 있다. 따라서, 선택기 디바이스(300) 및 2-단자 메모리 셀의 직렬 결합이 (예를 들어 제 1 극성을 갖는) 프로그래밍 신호 또는 판독 신호 또는 (예를 들어, 제 2 극성을 갖는) 소거 신호에 기인하는 누설 전류를 완화시킬 수 있다. 적어도 일부 실시예들에 있어서, 선택기 디바이스(300)의 이러한 설명 (및 도 3에 대한 다른 적절한 설명)이, 이상의 도 2의 선택기 디바이스(200)에 대하여 유사한 적용 가능성을 가질 수 있다는 것이 이해되어야만 한다. 또한, 이의 역이 참이다: 즉, 선택기 디바이스(200)와 관련되어 설명된 예시적인 실시예들이 적절한 실시예들에 있어서 선택기 디바이스(300)에 적용가능할 수 있다. 따라서, 도 3 및 도 2에 대하여 설명된 예시적인 실시예들은, 적절한 경우 상호교환이 가능한 것으로 간주되어야만 한다.
다양한 실시예들에 있어서, 선택기 디바이스(300)는 동작 파라미터들의 세트 내에서 동작될 수 있다. 일부 실시예들에 있어서, 동작 파라미터들의 세트는, (예를 들어, 문턱 신호 크기 아래에서 적어도 부분적으로 변형하는 상대적으로 약한 필라멘트를 형성함으로써) 선택기 디바이스(304)의 휘발성 상태-스위칭을 유지하도록, 스위칭 장수성을 제공하도록, 목표 전력 소모를 달성하도록, 또는 유사한 것을 위하여, 또는 이들의 적절한 조합을 위하여 선택될 수 있다. 일부 실시예들에 있어서, 선택기 디바이스(300)(및 예를 들어, 선택기 디바이스(300) 및 2-단자 메모리 셀의 직렬 결합)를 통한 전류가 최대 전류 값으로 제한될 수 있다.
예를 들어, 최대 전류 값은 300 마이크로암페어(μA) 또는 그 미만, 300μA 또는 그 미만, 또는 다른 적절한 최대 값으로 제한될 수 있다. 다른 실시예들에 있어서, 선택기 층(304)은 두께들의 목표 범위 내에서 유지되는 두께를 가질 수 있다. 예를 들어, 선택기 층(304)의 두께는 약 0.5 나노미터(nm)로부터 약 50nm까지 일 수 있다. 다양한 실시예들에 있어서, 현재의 실험적인 데이터에 기초하면, 약 1 볼트의 문턱 전압에 기초하여 놀랍도록 효율적인 결과들을 제공하는 전형적인 두께들은 약 1 내지 약 20nm, 더 구체적으로는 약 1nm 내지 약 10nm의 범위 내에 있을 수 있다. 적어도 하나의 실시예에 있어서, 선택기 층(304)(또는 이상의 도 2의 선택기 층(204))의 두께는, 목표 값을 갖게 하거나 또는 목표 범위 내에 있도록 하기 위하기 위하여, 선택기 디바이스(300)의 상태-스위칭과 연관된 신호 문턱 크기(예를 들어, 전압 문턱값, 전류 문턱값, 필드 강도 문턱값, 등)를 제공하도록 선택될 수 있다. 예시적인 일 예로서, 두께는, 약 0.1 볼트 내지 약 4 볼트 사이에 있도록 하기 위한 상태-스위칭과 연관된 문턱 전압을 제공하도록 선택될 수 있다. 문턱 전압을 목표 값으로 유지하는 것이 비-휘발성 필라멘트의 형성을 완화시키거나 또는 회피할 수 있다.
일부 실시예들에 있어서, 선택기 층(304)(또는 선택기 층(204))에 대하여 사용된 재료의 화학량론적 값(들)이 목표 값으로 제공될 수 있다. 예를 들어, SiOx 선택기 층(304)(또는 선택기 층(204))에 대한 'x'에 대한 화학량론적 값은 약 0.5 내지 약 2 사이일 수 있다. 적어도 하나의 실시예에 있어서, 화학량론적 값은 선택기 층(304)(또는 선택기 층(204))을 통한 전도성 경로(예를 들어, 필라멘트)에 대하여 목표 폭을 달성하도록 선택될 수 있다. 일부 실시예들에 있어서, 선택기 층(304)(또는 선택기 층(204))에 대하여 사용된 재료의 화학량론적 값(들)을 증가시키는 것이 선택기 층(304 또는 204)의 결함 밀도(예를 들어, 불포화 결합들의 밀도, 입자 공극들의 밀도, 등)를 감소시킬 수 있으며, 화학량론적 값은 전도성 경로에 대한 목표 폭을 제공하기 위하여 목표 결함 밀도를 달성하도록 선택될 수 있다. 적어도 하나의 개시된 실시예에 있어서, 선택기 층 두께 및 화학량론적 값은 각기 최대 문턱 전압과 최대 결함 밀도 사이의 목표 트레이드-오프를 달성하도록 선택될 수 있다.
도 4는 본 개시의 대안적인 또는 추가적인 측면들에 따른 예시적인 고체 상태 스위칭 디바이스(400)의 블록도를 예시한다. 고체 상태 스위칭 디바이스(400)는, 하나 이상의 실시예들에 있어서 2-단자 메모리 디바이스와 직렬의 휘발성 스위칭 디바이스로서 동작하도록 구성될 수 있다. 다른 실시예들에 있어서, 고체 상태 스위칭 디바이스(400)는, 휘발성 스위치와 같은 독립형 고체 상태 전자 컴포넌트로서 또는 하나 이상의 다른 전자 디바이스들과 협력하는(예를 들어, CMOS 기판 내에 또는 그 위에 제조된 하나 이상의 CMOS 디바이스들과 함께 동작할 수 있는) 전자 컴포넌트로서 동작하도록 구성될 수 있다.
도시된 바와 같이, 고체 상태 스위칭 디바이스(400)는, 상단 전극(402), 이온 전도체 층1(404), 선택기 층(406), 이온 전도체 층2(408) 및 하단 전극(410)을 포함한다. 다양한 대안적인 실시예들에 있어서, 고체 상태 스위칭 디바이스(400)는, 둘 모두가 아니라, 이온 전도체 층1(404) 또는 이온 전도체 층2(408) 중 하나 또는 다른 하나를 포함할 수 있다. 대안적인 또는 추가적인 실시예들에 있어서, 상단 전극(402), 선택기 층(406) 및 하단 전극(410)은 이상의 도 3 및 도 2의 유사한 명칭의 층들과 실질적으로 유사할 수 있지만, 그러나, 본 개시가 이에 한정되는 것은 아니며, 상이한 재료들 또는 특성들이 본 개시의 범위 내에서 - 선택기 층(406)이 이온 전도체 층1(404) 또는 이온 전도체 층2(408)에 인접할 때 적합성을 위해 선택된 - 선택기 층(406)과 연관될 수 있다.
상단 전극(402) 또는 하단 전극(410)은 귀금속, 부분적으로 귀금속을 함유하는 적절한 금속 합금, 빠른 확산 재료(예를 들어, Cu, Al, Ti, Co, Ni, Ag, 등) 또는 빠른 확산 재료의 적절한 합금들, 또는 유사한 것, 또는 이들의 적절한 조합을 포함할 수 있다. 다양한 실시예들에 있어서, 상단 전극(402) 또는 하단 전극(410)은 활성 금속(active metal)일 수 있으며, 반면, 다른 실시예들에 있어서, 상단 전극(402) 또는 하단 전극(410)은 통합된 회로 와이어링(wiring) 금속(예를 들어, W, Al, Cu, TiN, TiW, TaN, WN, 및 등등)일 수 있다. 일부 실시예들에 있어서, 상단 전극(402) 및 하단 전극(410)은 동일한 재료일 수 있으며; 다른 실시예들에 있어서, 상단 전극(402) 및 하단 전극(410)은 상이한 재료들일 수 있다.
전술한 것에 추가적으로, 고체 상태 스위칭 디바이스(400)는 선택기 층(406)을 포함할 수 있다. 선택기 층(406)은, 상단 전극(402) 또는 하단 전극(410)의 이온들에 대하여 약하게 투과성인 전기적으로 저항성인 재료를 포함할 수 있다. 약한 투과성은, 본원에서 설명되는 바와 같이, 문턱 크기 아래의 신호에 응답하여 선택기 층(406) 내의 전도성 이온들의 신뢰할 수 있는 변형 또는 분산을 가능하게 할 수 있다. 다시 말해서, 약한 투과성은 선택기 층(406) 내의 전도성 경로(들)의 휘발성 형성 및 변형을 가능하게 할 수 있다.
전술한 것에 추가적으로, 고체 상태 스위칭 디바이스(400)는 이온 전도체 층1(404) 및 이온 전도체 층2(408)를 포함할 수 있다. 이온 전도체 층1(404) 또는 이온 전도체 층2(408)는, 고체 전해질(예를 들어, Ag-Ge-S, Cu-Ge-S, Ag-Ge-Te, Cu-Ge-Te, GeSb, 등), 금속-산화물 합금(예를 들어, AgSiO2, CuAl2Ox, 등등)을 포함할 수 있다. 일부 실시예들에 있어서, 고체 상태 스위칭 이온 전도성 층1(404)은 적어도 부분적으로 상단 전극(204)의 이온들의 확산성 매트릭(diffusivity metric)에 의존할 수 있다. 다른 실시예에 있어서, 이온 전도성 층2(408)의 존재는 적어도 부분적으로 하단 전극(410)의 이온들의 확산성 매트릭에 의존할 수 있다. 추가적인 실시예들에 있어서, 이온 전도체 층1(404) 또는 이온 전도체 층2(408)는, 상단 전극(402) 또는 하단 전극(408)과 비교할 때 선택기 층(406)에 대한 더 빠른 이온 생성(그에 따른 더 빠른 스위칭 또는 더 낮은 전압 스위칭)을 야기하도록 선택될 수 있다.
도 5는 본원에서 설명되는 하나 이상의 추가적인 실시예들에 따른 선택기 디바이스에 대한 예시적인 전기적 응답(500)의 도면을 예시한다. 특히, 전기적 응답(500)은 본원에서 설명되는 선택기 디바이스의 선택기 층과 연관될 수 있다. 도시된 바와 같이, 전기적 응답(500)의 수직 축은 (예를 들어, 상단 전극으로부터 하단 전극으로) 선택기 디바이스에 걸쳐 전도되는 전류를 (암페어[A]로) 도시하며, 전기적 응답(500)의 수평 축은 선택기 디바이스의 걸쳐 인가되는 전압을 (볼트[V]로) 도시한다. (예를 들어, 상단 전극에서 측정되는) 수평 축의 좌측이 네거티브 전압이며, 수평 축의 우측이 포지티브 전압이라는 것을 주의해야 한다.
전류 값의 급격한 변곡 지점은 대략적으로 포지티브 문턱 전압(Vth1)에서 그리고 대략적으로 네거티브 문턱 전압(Vth2)에서 발생한다. 일부 실시예들에 있어서, 포지티브 문턱 전압(Vth1)은 네거티브 문턱 전압(Vth2)과 동일하거나 또는 실질적으로 동일한 크기를 가질 수 있다. 그러나, 다른 실시예들에 있어서, 포지티브 문턱 전압(Vth1)은 네거티브 문턱 전압(Vth2)과는 상이한 크기를 가질 수 있다.
다양한 실시예들에 있어서, 파란색 화살표로 라벨링된 선택기 "오프(off)" 전류(502)는, 그 아래에서 전류가 전압에 대응하여 더 느리게 강하하고, 그 위에서 전압이 증가함에 따라 전류가 (예를 들어, 테스터 또는 외부 입력에 의해 설정된) 전류 준수(compliance) 레벨(506)에 이르기까지 빠르게 증가하는, 전류의 변곡 지점을 나타낸다. 선택기 "온(on)" 전류(504)는 Vth1 또는 Vth2보다 약간 더 높은 전압에서 달성된다. 도 5의 예에 있어서, 0 내지 약 1.5 볼트 사이에서, 오프-상태 전류가 약 1E-9 amp보다 더 낮은 것으로 도시된다. 다른 실험들에 있어서, 약 1 볼트의 변곡 지점 전압들을 갖는 실시예들에 있어서, 예를 들어, 1E-10 amp보다 더 낮은, 1E-11 amp보다 더 낮은, 또는 유사한 것과 같은 더 낮은 오프-상태 전류들이 달성되었다.
이상에서 언급된 바와 같이, Vth1은 Vth2와 유사하거나 또는 상이할 수 있다. 또한, 역 극성(예를 들어, V<0)에서의 변곡 지점과 관련된 전류의 양이 V>0에 대한 변곡 지점과 연관된 전류와는 상이할 수 있다. 도 5의 예에 있어서, 오프-상태 전류는 약 5E-9보다 더 낮을 수 있다. 다른 실험들에 있어서, 약 -0.5 볼트의 변곡 지점 전압들을 갖는 실시예들에 있어서, 예를 들어, 1E-10 amp보다 더 낮은, 1E-11 amp보다 더 낮은, 또는 유사한 것과 같은 더 낮은 오프-상태 전류들이 달성되었다. 다양한 실시예들에 있어서, 전기적 응답(500)은, Vth1(Vth1이 전압들의 협소한 범위를 나타냄)의 하부 범위보다 더 작은 전압과 비교하면, 전압이 전류 준수값(current compliance) 이전이고 Vth1에 대한 상부 범위를 충족시키거나 또는 이를 초과할 때, 전압의 함수로서 전류에서의 상대적으로 급격한 변화에 의해 특징지어질 수 있다. 예를 들어, 전기적 응답(500)은, 전압 당 전류 디케이드(decade)(예를 들어, 전류의 한 자릿수의 변화)의 함수, 또는 IDECADE / V, 또는 전류 디케이드 당 전압의 함수, V / IDECADE로서 측정되는 전류 증가를 가질 수 있다. 일부 실시예들에 있어서, 전기적 응답(500)은, Vth1 이상인 전압들의 서브세트에 대하여, 100 밀리볼트(mV) 당 약 3.5 디케이드와 약 4 디케이드 사이에서, 또는 약 0.035 디케이드/mV 내지 약 0.04 디케이드/mV 사이에서 증가할 수 있다.
대안적으로, 전기적 응답(500)은, Vth의 최저 값과 Vth의 최고 값 사이에서 약 25 내지 약 29V/디케이드 사이의 변화에 의해 특징지어질 수 있다. 다른 실시예들에 있어서, 전기적 응답(500)은, Vth2 이하인 네거티브 전압들의 서브세트에 대하여, (예를 들어, 네거티브 전압에 응답하는) 약 0.030 디케이드/mV 내지 약 0.040 디케이드/mV 사이의 전기적 응답(500)을 가질 수 있다. 달리 말하면, 전기적 응답(500)은, Vth2의 범위 내의 전압들의 서브세트에 대하여 약 25 mV/디케이드 내지 약 33 mV/디케이드 사이일 수 있다. 다른 실험들에 있어서, 전기적 응답은, 약 17 mV/디케이드(약 100mV 나누기 6 디케이드의 Vth 범위) 또는 약 0.06 디케이드/mv인 것으로 측정되었다. 이러한 실시예들에 있어서, 공칭 Vth 값은 대략적으로 약 1 볼트이다. 본 개시를 고려하면, 약 10mV/디케이드 내지 약 100mV/디케이드의 범위 내의 전기적 응답(500)이 이제 달성될 수 있다. 또한, 약 0.1mV/디케이드 내지 약 0.01mV/디케이드의 전기적 응답들이 이제 가능해질 것으로 믿어진다.
전기적 응답(500)에 대한 공칭 문턱 전압 크기들은 약 1.5 볼트 내지 약 2 볼트 사이의 크기이다. 일부 실시예들에 있어서, 공칭 문턱 전압 크기들은 약 1.5 볼트 내지 약 1.8 볼트 사이의 크기이다. 도 5의 문턱 전압들의 이러한 범위들에 대하여, 선택기 "오프" 전류(502)와 선택기 "온" 전류(504)의 크기의 차이는, 포지티브 전압들에 대하여 약 4 자릿수(예를 들어, 1x104, 또는 10,000)이며, 네거티브 전압들에 대하여 약 3.5 자릿수(예를 들어, 5x103, 또는 5,000)이다. 일 실시예에 있어서, 문턱 전압들(Vth1 및 Vth2)이 더 낮아질 수록, 선택기 "오프" 전류(502) 대 선택기 "온" 전류(504)의 더 큰 크기의 차이가 달성될 수 있다. 예를 들어, 공칭 문턱 전압(Vth1)이 대략적으로 1.1 볼트인 실시예들에 있어서, 전기적 응답은 약 16mV/디케이드이다.
다양한 실시예들에 있어서, 전기적 응답(500)은 상이한 선택기 디바이스들에 대하여 변화할 수 있다. 예를 들어, 선택기 디바이스에 대해 이용되는 재료들의 변경이, 선택기 "오프" 전류(502), 선택기 "온" 전류(504) 및 포지티브 및 네거티브 문턱 전압들을 포함하여, 전기적 응답(500)에 있어서의 변경들을 야기할 수 있다. 다른 실시예에 있어서, 선택기 재료 층의 두께가 전기적 응답(500)에 추가적으로 영향을 줄 수 있다. 따라서, 목표 전기적 응답(500)은 어느 정도까지는, 개시된 선택기 디바이스에 대한 적절한 상단 전극 재료, 선택기 층 재료 또는 두께, 또는 하단 전극 재료를 선택함으로써 달성될 수 있다.
도 6은 본 개시의 하나 이상의 추가적인 실시예들에 따른 선택기 디바이스에 대한 전기적 응답(600)의 도면을 예시한다. 전기적 응답(600)의 수직 축은 선택기 디바이스에 의해 전도되는 전류(A)를 디스플레이하며, 전기적 응답(600)의 수평 축은 선택기 디바이스에 걸쳐 인가되는 전압(V)을 디스플레이한다. 선택기 "오프" 전류(602)는, 전류 준수값(606)에서, 선택기 "온" 전류(604)에 대하여, 약 6 내지 약 10 자릿수의 범위 내의 온/오프 비율을 갖는 약 1x10-11 amp(10.0x10-12) 내지 약 1x10-4 amp(100.0x10-6)의 매우 급격한 비-선형적인 응답을 갖는 것으로 예시된다. 일 예에 있어서, 7 자릿수의 "온" 전류 대 "오프" 전류의 전류 비율, 또는 10,000,000의 비율이 달성된다. 이러한 비율은, 단지 300 밀리볼트 아래의 공칭 포지티브 문턱 전압 또는 Vth1, 및 약 -200 밀리볼트의 공칭 네거티브 문턱 전압 또는 Vth2에서 달성된다. 적절한 선택기 및 상단 전극 또는 하단 전극 재료(들)를 갖는 선택기 디바이스(600)를 사용함으로써, "온" 전류 대 "오프" 전류의 더 작은 비율이 달성될 수 있다. 예를 들어, 일 실시예에 있어서, 1,000,000 내지 약 10,000,000의 범위 내의 전류 비율이 달성될 수 있다. 다른 실시예에 있어서, 약 100,000 내지 약 1,000,000의 범위 내의 전류 비율이 달성될 수 있다. 또 다른 실시예에 있어서, 약 10,000 내지 약 100,000의 범위 내의 전류 비율이 달성될 수 있다. 또 다른 실시예에 있어서, 약 1,000 내지 약 10,000의 범위 내의 전류 비율이 달성될 수 있다. 적어도 하나의 개시된 실시예에 있어서, 약 100,000과 동일하거나 또는 이보다 더 큰 전류 비율이 달성될 수 있다. 적어도 하나의 추가적인 실시예에 있어서, 약 10.0x10-9만큼 큰 전류 비율이 달성될 수 있다.
전기적 응답(600)은 또한, 전압의 함수로서의 전류의 증가에 의해, 또는 이의 역에 의해 특징지어질 수 있다. Vth1과 동일하거나 또는 이보다 더 큰 전압들의 서브세트에 대하여, 일 실시예에 있어서, 전기적 응답(600)은 약 3.5 mV/디케이드 내지 약 14 mV/디케이드 사이의 전기적 응답(600)을 가질 수 있다. 다른 실시예에 있어서, Vth1과 동일하거나 또는 이보다 더 큰 전압들의 서브세트에 대하여, 전기적 응답(600)은 약 0.07 디케이드/mV 내지 약 0.25 디케이드/mV 사이의 전기적 응답(600)을 가질 수 있다. 추가적인 실시예들에 있어서, Vth2와 동일하거나 또는 이보다 더 작은 전압들의 서브세트에 대하여, 전기적 응답(600)은 약 7 mV/디케이드 내지 약 7.5 mV/디케이드 사이일 수 있다. 다른 실시예에 있어서, 전압들의 제 2 서브세트에 대하여, 전기적 응답(600)은 약 0.15 디케이드/mV 내지 약 0.12 디케이드/mV 사이일 수 있다. 적어도 하나의 추가적인 예에 있어서, 개시된 선택기 디바이스의 전기적 응답은 약 1.5 mV/디케이드, 또는 약 0.7 디케이드/mV일 수 있다. 추가적인 실시예에 있어서, 전기적 응답은 약 1 mV/디케이드 내지 약 60 mV/디케이드의 범위로부터 선택될 수 있다. 또 다른 실시예에 있어서, 전기적 응답은 약 1 디케이드/mV 내지 약 0.15 디케이드/mV의 범위로부터 선택될 수 있다.
도 7은 본 개시의 추가적인 실시예들에 따른 예시적인 예시적 메모리 디바이스(700)의 블록도를 예시한다. 메모리 디바이스(700)는 선택기 디바이스(706)와 전기적으로 직렬인 2-단자 메모리 컴포넌트(702)를 포함할 수 있다. 추가적으로, 메모리 디바이스(700)는, 메모리 디바이스(700)에 걸쳐 동작 신호(예를 들어, 판독 신호, 소거 신호, 프로그램 신호, 재기입 신호, 등등)를 인가하기 위한 제 1 단자(702A) 및 제 2 단자(702B)를 포함할 수 있다.
메모리 디바이스(700)는 비-휘발성의 2-단자 스위칭 엘러먼트일 수 있다. 예들은, 저항성 메모리, 저항성-스위칭 메모리, 예컨대, 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM), 상-변화 메모리(phase-change memory; PCRAM), 자기-저항성 메모리(magneto-resistive memory; MRAM), 강유전성 메모리(ferroelectric memory; FeRAM), 유기 메모리(organic memory; ORAM), 전도성 브리징 메모리(conductive bridging memory; CBRAM), 1-회 프로그램가능 메모리(one-time programmable memory; OTP) 또는 유사한 것을 포함할 수 있다. 특정 실시예들에 있어서, 메모리 디바이스(700)는 양극성 메모리 디바이스일 수 있다. 따라서, 메모리 디바이스(700)는 제 1 극성의 신호(들)에 응답하여 프로그래밍되거나 또는 기입될 수 있다. 또한, 메모리 디바이스(700)는 제 2 극성의 신호(들)에 응답하여 소거될 수 있다. 다양한 실시예들에 따르면, 선택기 디바이스(706)는 양극성 스위칭 디바이스로서 구성될 수 있다. 이러한 실시예들에 있어서, 선택기 디바이스(706)는, 제 1 극성 문턱 크기, 즉 문턱값1(예를 들어, 제 1 극성 문턱 전압(Vth1), 등등)을 초과하는 제 1 극성의 신호에 응답하여 비-전도성 상태로부터 전도성 상태로 스위칭될 수 있다. 또한, 선택기 디바이스(706)는, 제 2 극성 문턱 크기, 즉 문턱값2(예를 들어, 제 2 극성 문턱 전압(Vth2), 또는 유사한 것)를 초과하는 제 2 극성의 제 2 신호에 응답하여 비-전도성 상태로부터 전도성 상태로 스위칭될 수 있다.
다양한 실시예들에 있어서, 선택기 디바이스(706)는 비-전도성 상태에서 2-단자 메모리 컴포넌트(702)의 연관된 오프-상태(예를 들어, 소거된 상태) 전기적 저항보다 더 큰 전기적 저항을 가질 수 있다. 유사하게, 선택기 디바이스(706)는 전도성 상태에서 2-단자 메모리 컴포넌트(702)의 연관된 온-상태(예를 들어, 프로그램 상태) 전기적 전도성보다 더 큰 전기적 전도성을 가질 수 있다. 따라서, 선택기 디바이스(706)는, 메모리 디바이스(700)에 대한 활성화/비활성화 컴포넌트로서 역할할 수 있으며, 비-전도성 상태에 있을 때 2-단자 메모리 컴포넌트(702)에서의 메모리 동작들을 저지하고, 전도성 상태에 있을 때 2-단자 메모리 컴포넌트(702)에서의 메모리 동작들을 가능하게 할 수 있다. 2-단자 메모리 컴포넌트(702) 및 선택기 디바이스(706)가 양극성 스위칭 디바이스들인 실시예들에 대하여, 선택기 디바이스(706)에 대한 활성화/비활성화 효과는 제 1 극성의 신호들(예를 들어, 판독 신호들, 프로그램 신호들, 등)뿐만 아니라 제 2 극성의 신호들(예를 들어, 소거 신호들, 등등)에 응답하여 발생할 수 있다.
적어도 하나의 실시예에 있어서, 메모리 디바이스(700)의 활성화/비활성화는 전압 분배기 배열에 의해 특징지어질 수 있다. 예를 들어, 오프-상태에 있을 때, 선택기 디바이스(706)는 2-단자 메모리 컴포넌트(702)보다 적절하게 더 큰 저항을 갖도록 선택될 수 있다. 따라서, 오프-상태에 있을 때, 선택기 디바이스(706)는 2개의 단부 단자들(702A 및 702B) 사이에 인가되는 전압의 대부분을 강하시키도록 구성될 수 있으며, 그럼으로써 2-단자 메모리 컴포넌트(702)를 프로그램하거나, 소거하거나 또는 판독하기에 적절한 전압으로부터 2-단자 메모리 컴포넌트(702)를 절연시킬 수 있다. 제 1 극성 문턱 크기 이상의 전압이 선택기 디바이스(706)를 온-상태로 바꿀 것이며, 이는 선택기 디바이스(706)의 저항을 2-단자 메모리 컴포넌트(702)보다 더 낮은 저항으로 낮출 것이다. 이는, 메모리 디바이스(700)에 인가되는 신호가 2-단자 메모리 컴포넌트(702)에 영향을 미칠 수 있게끔 한다. 선택기 디바이스(706)가 양극성인 실시예들에 대하여, 선택기 디바이스(706)는, 제 1 극성의 신호들과 관련하여 이상에서 설명된 바와 같이, (2-단자 메모리 컴포넌트(702)를 이러한 신호로부터 절연시키는) 제 2 극성 문턱 크기 아래의 또는 (2-단자 메모리 컴포넌트(702)를 이러한 신호에 노출시키는) 제 2 극성 문턱 크기 이상의 제 2 극성의 신호들에 대하여 유사하게 응답할 수 있다. 그러나, 일부 실시예들에 있어서, 선택기 디바이스(706)는 제 1 극성 및 제 2 극성 신호들에 대하여 적어도 부분적으로 다르게 응답할 수 있다. 일 예로서, 선택기 디바이스(706)는, 제 2 극성 신호들에 응답하는 제 2 문턱 크기와 비교할 때, 제 1 극성 신호들에 응답하는 상이한 제 1 문턱 크기를 가질 수 있다. 다른 예에 있어서, 선택기 디바이스(706)는, 제 2 극성 신호들에 대한 연관된 비-선형적인 응답, 또는 유사한 것, 또는 이들의 적절한 조합들과 비교할 때, 제 1 극성 신호들에 대한 상이한 비-선형적인 응답을 가질 수 있다.
본 개시의 발명자들은, 메모리 디바이스(700)가 진보된 기술 노드들에 대하여 고 밀도 메모리를 제공하기 위한 다른 제안된 또는 이론화된 메커니즘들을 뛰어 넘는 큰 이점들을 제공할 수 있다고 믿는다. 본원에서 설명되는 바와 같이, 선택기 디바이스(706)는 2-단자 메모리 컴포넌트(702)에 대하여 비-선형적인 I-V 응답을 제공할 수 있다. 비-선형적인 응답은, n에 대하여 큰 값들(예를 들어, 여기에서 n은 512, 1024, 또는 더 큼)을 갖는 1T-nR 메모리 어레이들에 대하여 누설 전류를 상당히 완화시킬 수 있다(예를 들어, 이하의 도 9를 참조).
이에 더하여, 선택기 디바이스(706)는, 고체 상태 다이오드와 같은 다른 비-선형적인 전자 컴포넌트들을 뛰어 넘는 상당한 이점들을 제공할 수 있다. 일 예로서, 선택기 디바이스(706)는 상대적으로 낮은 온도에서 제조될 수 있지만, 반면 고체 상태 다이오드들은 일반적으로 섭씨 500 도(°C)보다 더 높은 온도를 필요로 한다. 높은 온도들은, 이러한 온도들이 통합된 회로의 열 예산(thermal budget)을 초과하는 경우, 통합된 회로의 상단 상의 백-엔드(back-end) 제조를 방해할 수 있다. 선택기 디바이스(706)는 다수의 통합된 회로들의 열 예산들 내에서 제조될 수 있지만, 반면 고체 상태 다이오드들은 일반적으로 불가능하다. 일부 실시예들에 있어서, 선택기 디바이스(706)는 400°C 아래의 온도에서 제조될 수 있으며: 다른 실시예들에 있어서, 선택기 디바이스(706)는 300°C 아래의 온도에서 제조될 수 있고; 또 다른 실시예들에 있어서, 선택기 디바이스(706)는 200°C만큼 낮은 온도 또는 그 아래의 온도에서 제조될 수 있다. 이러한 온도들이, 미리-제조된 CMOS 디바이스들, 실리콘 온 절연체(silicon on insulator; SoI) 디바이스들, 또는 이와 유사한 것, 또는 이들의 적절한 조합들을 포함하는 다수의 통합된 회로들 상에서의 메모리 디바이스(700)의 백-엔드 제조를 가능하게 할 수 있다(예를 들어, 이하의 도 8 참조).
전술한 것에 더하여, 고체 상태 다이오드들은 22nm 또는 그 아래의 기술 노드들에서 제조될 수 없거나 또는 신뢰할 수 있게 동작하지 못할 수 있다. 이와 대조적으로, 선택기 디바이스(706)는 일부 실시예들에 있어서 22nm 기술 노드들에 대해 동작할 수 있으며; 추가적인 실시예들에 있어서 선택기 디바이스(706)는 14nm 기술 노드들에 대해 동작할 수 있고; 또 다른 실시예들에 있어서 선택기 디바이스(706)는 10nm 기술 노드들, 7nm 기술 노드들 또는 5nm 기술 노드들 등(또는 22nm보다 더 작은 적절한 하프-노드(half-node)들)에 대하여 동작할 수 있다. 또한, 고체 상태 다이오드들은 일반적으로, 포지티브 극성 신호들 및 네거티브 극성 신호들에 응답하여 높은 저항으로부터 낮은 저항으로 스위칭하는 양극성 방식으로 동작하지 않는다. 따라서, 고체 상태 다이오드들은 일반적으로 재기입가능 메모리 애플리케이션들을 위하여 양극성 메모리와 함께 사용될 수 없다. 선택기 디바이스(706)가 이에 한정되는 것은 아니며, 양극성 메모리에 대하여 비-선형적인 특성들을 제공할 수 있고, 이는, 제 1 극성의 프로그램 또는 판독 신호들에 대한 비-선형적인 I-V 응답에 더하여 추가적으로 제 2 극성의 소거 신호들에 대한 비-선형적인 I-V 응답을 가능하게 한다. 이상의 것에 추가적으로, 선택기 디바이스(706)는 2-차원 어레이들에 더하여 메모리 디바이스들(700)의 3-차원 어레이에서 사용될 수 있으며, 이는 2-차원 어레이들에 한정된 기술들보다 훨씬 더 큰 메모리 밀도들을 제공한다.
본 개시의 대안적인 또는 추가적인 실시예에 있어서, 선택기 디바이스(706)는, 선택기 디바이스(706)와 연관된 문턱 전압보다 더 작은 인가되는 전압에 응답하여 제 1 전류와 연관되는 선택기 재료를 포함할 수 있다. 또한, 선택기 재료는 문턱 전압과 동일하거나 또는 이보다 더 큰 인가되는 전압에 응답하여 제 2 전류와 연관될 수 있다. 실시예(들)에 있어서, 제 2 전류 대 제 1 전류의 비율은 약 1,000 내지 약 10,000의 비율들의 범위로부터 선택될 수 있다. 다른 실시예(들)에 있어서, 제 2 전류 대 제 1 전류의 비율은 약 10,000 내지 약 100,000의 비율들의 범위로부터 선택될 수 있다. 또 다른 실시예(들)에 있어서, 제 2 전류 대 제 1 전류의 비율은 약 100,000 내지 약 1,000,000의 비율들의 범위로부터 선택될 수 있다. 추가적인 실시예(들)에 따르면, 제 2 전류 대 제 1 전류의 비율은 약 1,000,000 내지 약 10,000,000의 비율들의 범위로부터 선택될 수 있다.
다른 개시된 실시예들에 따르면, 선택기 디바이스(706)는 제 1 금속으로 구성된 상단 전극(708) 및 제 2 금속으로 구성된 하단 전극(716)을 포함할 수 있다. 다양한 실시예들에 있어서, 제 1 금속은 제 2 금속과 유사할 수 있으며; 반면, 적어도 하나의 실시예에 있어서, 제 1 금속이 제 2 금속과 동일할 수 있다. 추가적인 실시예들에 있어서, 제 1 금속 또는 제 2 금속은: 활성 금속, W, Al, Cu, TiN, TaN, WN, 및 TiW로 구성된 그룹으로부터 선택될 수 있다. 다른 실시예(들)에 있어서, 선택기 디바이스(706)는 제 1 이온 전도체(710) 또는 제 2 이온 전도체(714)를 포함할 수 있다. 실시예(들)에 있어서, 제 1 이온 전도체(710) 또는 제 2 이온 전도체(714)는: 이온 전도체, 전해질(예를 들어, 고체 전해질), 칼코게나이드, 금속 산화물, 및 금속 산화물 합금으로 구성된 그룹으로부터 선택될 수 있다.
추가적인 실시예들에 따르면, 선택기 디바이스(706)는 선택기 층(712)을 포함할 수 있다. 선택기 층(712)은, 상단 전극(708)과 하단 전극(716)에 걸친 전압에 응답하여 전도성 이온들이 선택기 층(712)의 선택기 재료 내로 침투하는 것을 가능하게 하도록 구성된 선택기 재료를 포함할 수 있다. 추가적인 실시예들에 있어서, 선택기 재료는: 절연체, 비-화학량론적 산화물, 고체 전해질, 칼코게나이드, 및 금속-도핑된 재료로 구성된 그룹으로부터 선택된 재료를 포함할 수 있다.
다른 실시예(들)에 따르면, 선택기 디바이스(706)는, 2-단자 메모리 컴포넌트(702)의 프로그램 전압의 약 절반인 제 1 극성의 문턱 전압 또는 제 2 극성의 제 2 문턱 전압을 가질 수 있다. 이러한 실시예(들)에 있어서, 2-단자 메모리 컴포넌트(702)의 판독 전압은 프로그램 전압보다는 더 작고 그리고 제 1 극성의 문턱 전압 또는 제 2 극성의 제 2 문턱 전압보다는 더 클 수 있다.
도 8은, 본 개시의 하나 이상의 실시예들에 따른, 어레이의 전도체 상의 누설 전류를 완화시키도록 구성된 2-단자 메모리 디바이스들의 복수의 어레이들을 포함하는 예시적인 메모리 아키텍처(800)의 측면도의 블록도를 예시한다. 일부 실시예들에 있어서, 메모리 아키텍처(800)는 (예를 들어, 22nm 및 그 아래의) 진보된 기술 노드들에서 훨씬 더 개선된 메모리 밀도들을 가능하게 할 수 있다. 다른 실시예들에 있어서, 메모리 아키텍처(800)는, 미리 제조된 전자 컴포넌트들을 포함하는 통합된 회로와 모놀리식적으로 통합된, 대 용량의, 빠른 스위칭의 그리고 긴 수명의 메모리의 제조를 매우 낮은 제조 비용으로 가능하게 할 수 있다.
도시된 바와 같이, 메모리 디바이스(800)는 기판(802)을 포함할 수 있다. 기판(802)은, 기판(802) 상에, 그 안에 또는 부분적으로 그 안에 하나 이상의 전자 디바이스들(804)(예를 들어, 여기에서 전자 디바이스들(804)은 전자 디바이스들, 태양(Sol) 디바이스들, 또는 유사한 것, 또는 이들의 적절한 조합을 포함할 수 있음)의 제조를 위해 사용되는 실리콘 웨이퍼, 또는 다른 적절한 절연된 반도체성(semiconducting) 재료일 수 있다. 도 8의 예에 있어서, 전자 디바이스들(804)은 적어도 부분적으로 기판(802) 내에 형성될 수 있다. 전자 디바이스들(804)이 전체적으로 기판(802) 내에 존재하는 것으로 예시되었지만, 전자 디바이스들(804)이 적어도 부분적으로 기판(802) 상에 또는 그 위에 구성될 수 있다는 것이 이해되어야만 한다(예를 들어, 프런트-엔드-오브-라인(front-end-of-line) 프로세스 층들). 예를 들어, 하나 이상의 전자 디바이스들(804)은, 기판(802) 내에 형성된 소스 또는 드레인 접촉부, 및 기판(802) 위의 층 내의 플로팅 게이트(floating gate), 또는 유사한 것을 갖는 트랜지스터를 포함할 수 있다. 하나 이상의 전자 디바이스들(804)은 드라이버 회로들, 로직 회로들, 프로세싱 디바이스들, 어레이 로직, 또는 유사한 것일 수 있다. 라인 프로세스들의 백-엔드가 하나 이상의 절연체 층들(807) 내에, 또는 그 사이에 산재되어 형성될 수 있다. 라인 프로세스들의 백-엔드는, 전도성 층들, 메모리 층들(예를 들어, 저항성-스위칭 층들, 또는 다른 적절한 2-단자 메모리 활성 영역 층), 선택기 층들, 장벽 층들, 전기적 접촉 층들, 절연체 층들, 또는 유사한 것, 또는 이들의 적절한 조합들을 포함할 수 있다.
메모리 디바이스(800)는, 메모리 디바이스(800)의 메모리 셀들(812)을 활성화시키거나 또는 비활성화시키기 위한 하나 이상의 선택 트랜지스터(들)(806)를 포함할 수 있다. 선택 트랜지스터(806)는, 제 1 비아(via) 층인 비아1(808)을 통해 메모리 셀들(812)과 연관된 제 1 비트라인인 비트라인1(810)에 연결될 수 있다. 선택 트랜지스터(806)가 활성화될 때, 적절한 신호(예를 들어, 프로그램 신호, 판독 신호, 소거 신호, 등)가 비아1(808)을 통해 비트라인1(810)로 인가될 수 있다. 결과적으로, 비트라인1(810)이 메모리 셀들(812)의 제 1 세트(도 8에서 도시된 메모리 셀들의 하부 세트)의 개별적인 제 1 접촉부들에 연결된다. 선택 트랜지스터(806)의 비활성화는 비트라인1(810)을 동작 신호로부터 분리시킬 수 있으며, 이는 비아1(808) 상의 전기적 전류에 저항한다. 따라서, 선택 트랜지스터(806)는 1T-nR 메모리 아키텍처 내에서 1T 트랜지스터로서 역할할 수 있으며, 여기에서 n은 선택 트랜지스터(806)에 의해 활성화되는 메모리 셀들(812)의 수에 의해 정의된다.
제 1 (하부) 어레이 내의 메모리 셀들은, 비트라인1(810)에 연결된 개별적인 제 1 접촉부들, 및 워드라인들(818)의 각각의 하나에 연결된 개별적인 제 2 접촉부들을 갖는다. 개별적인 메모리 셀들(812)이 메모리 컴포넌트(816)와 전기적으로 직렬로 선택기 컴포넌트(814)를 포함한다는 것을 주목해야 한다. 메모리 컴포넌트(816)는, 이상에서 도 7의 2-단자 메모리 컴포넌트(702)와 관련하여 설명된 바와 같은 2-단자 스위칭 디바이스(예를 들어, 저항성 메모리, 상-변화 메모리, 자기-저항성 메모리, 등등)를 포함할 수 있다. 유사하게, 선택기 컴포넌트(814)는, 본원에서 설명된 바와 같은 하나 이상의 전극들, 선택기 층 및 선택적으로 하나 이상의 이온 전도체 층들을 갖는 선택기 디바이스(예를 들어, 이상의 도 1, 도 2, 도 3, 도 4, 도 7 참조)를 포함할 수 있다.
추가적으로, 선택기 컴포넌트(814) 및 메모리 컴포넌트(816)의 배향이 역전될 수 있으며; 예를 들어, 메모리 셀들(812)의 제 1 어레이가 선택기 컴포넌트(814)를 메모리 컴포넌트(816) 아래에 도시하지만, 그러나, 메모리 셀들(812)의 제 2 어레이(상단 어레이)는 선택기 컴포넌트(814)를 메모리 컴포넌트(816) 위에 도시한다는 것이 이해되어야만 한다. 메모리 셀들(812)이 도시된 배열에 한정되지 않으며; 대안적인 실시예들에 있어서, 메모리 셀들(812)이 개별적인 메모리 컴포넌트들(816) 아래에 개별적인 선택기 컴포넌트들(814)을 균일하게 가질 수 있고; 다른 실시예들은 개별적인 메모리 컴포넌트들(816) 위에 개별적인 선택기 컴포넌트들(814)을 균일하게 가질 수 있으며; 또 다른 실시예들은 전술한 것의 조합을 가질 수 있고, 및 추가적인 실시예들은 메모리 셀들(812)의 서브세트들에 대하여 개별적인 선택기 컴포넌트들(814) 및 메모리 컴포넌트들(816)의 비-균일 배향을 포함할 수 있다는 것이 이해되어야만 한다.
메모리 셀들(812)의 제 2 어레이(상단 어레이)는, 개별적인 메모리 컴포넌트들(816)에서 워드라인들(818)의 각각의 하나에 연결되고, 연관된 선택기 컴포넌트들(814)에서 제 2 비트라인, 즉, 비트라인2(820)에 연결된다. 비트라인2(820)는, (선택 트랜지스터에 의해 활성화되는) 제 1 층 비아1(806), 제 2 층 비아2(822) 및 제 3 층 비아3(824)을 포함하는 일련의 비아들을 통해 활성화될 수 있다. 다른 실시예들에 있어서, 더 많거나 또는 더 적은 비아들이 비트라인2(820)를 그것의 연관된 선택 트랜지스터(806)와 연결하기 위하여 사용될 수 있다.
일부 실시예들에 있어서, (집합적으로 비아 층들(806, 822, 824)로서 지칭되는) 비아1(806), 비아2(822), 또는 비아3(824)은, 당업계에서 알려진 바와 같이 또는 본원에서 제공되는 맥락을 통해 당업자에게 알려질 바와 같이, 비트라인(810, 820), 또는 워드라인(818), 소스 라인(미도시) 등을 2-단자 스위칭 디바이스들(812) 또는 전자 디바이스들(804)의 컴포넌트들에 연결할 수 있다. 비아 층들(806, 822, 824)은 금속, 전도성 실리콘-기반 재료, 등등을 포함할 수 있다. 일부 개시된 실시예들에 있어서, 비아 층들(806, 822, 824) 또는 도시되지 않은 다른 비아 층들은 비-선형적인 메모리 셀(812)의 하나 이상의 층들을 형성하기 위하여 사용될 수 있다(예를 들어, 여기에서 메모리 컴포넌트(814) 또는 선택기 컴포넌트(816)의 하나 이상의 층들이 적어도 부분적으로 비아 층(806, 822, 824)과 함께 제조될 수 있다).
메모리 디바이스(800)는 2 차원 또는 3 차원 어레이 내에 추가적인 치수들로 외삽되는(extrapolated) 메모리 셀들(812)의 어레이들을 가질 수 있다. 예를 들어, 메모리 디바이스(800)는 도 8의 페이지 내에 그리고 그 밖에 메모리 셀들(812)의 추가적인 어레이들을 포함할 수 있다. 추가적인 실시예들에 있어서, 메모리 디바이스(800)는, 그 사이에 메모리 셀들(812)의 개별적인 어레이들을 갖는, 비트라인들 및 워드라인들의 추가적인 층들을 비트라인2(820) 위에 가질 수 있으며, 이는 수직 방향에서 메모리 셀들(812)의 증가된 수들을 가능하게 한다.
메모리 셀들(812)이 수직적 배열(예를 들어, 선택기 컴포넌트(816) 위의 메모리 컴포넌트(814))을 갖는 것으로 예시되지만, 다른 실시예들에 있어서 비-선형적인 메모리 셀(812)은 경사진 각도를 따라 배열될 수 있다는 것을 주의해야만 한다. 예를 들어, 메모리 컴포넌트(816), 선택기 컴포넌트(814), 또는 전술한 것의 고체 상태 층들의 서브세트는 기판(802)의 상단 표면에 수직이 아닌 방향을 따라 순차적으로 배열될 수 있다. 적어도 하나의 실시예에 있어서, 메모리 컴포넌트(814) 및 선택기 컴포넌트(816)는, 기판(802)의 상단 표면에 평행하거나 또는 거의 평행한 방향 또는 다른 적절한 방향으로 배열될 수 있다. 이러한 실시예들에 있어서, 워드라인들(818) 또는 비트라인1(810) 또는 비트라인2(820)는 경사진 배향을 수용하기에 적절하게 (예를 들어, 비아 내의 충전물(fill) 또는 필름으로서) 재-배향될 수 있다.
본 개시의 발명자들은, 비-선형적인 전기적 컴포넌트들을 제조하기 위한 일부 통상적인 기술들이 상당히 높은 온도들(예를 들어, 500°C, 600°C, 또는 그 이상)을 수반할 수 있다는 것을 이해한다. 본 발명자들은, 이러한 고온 프로세스들이 일반적으로 진보된 CMOS 프로세싱(예를 들어, 여기에서 최대 허용 프로세스 온도는 < 370 ~ 430°C임)과 호환될 수 없다는 것을 이해한다. 따라서, 본 발명자들은, 메모리 디바이스(800)의 제조가 관례적으로 비-모놀리식 프로세스들을 필요로 할 수 있었다는 것을 이해한다. 그러나, 본 발명자들은, 비-모놀리식 제조가 훨씬 더 복잡할 수 있으며, 이는, 예를 들어, 모놀리식 프로세스보다 더 높은 비용, 더 긴 제조 시간, 및 더 큰 오버헤드(overhead)를 요구한다고 믿는다. 이와 대조적으로, 모놀리식 제조는, 일 예로서, 그 안에(또는 그 위에) 미리 제조된 전자 디바이스들(804)을 갖는 단일의 통합된 칩 상에 비-선형적인 메모리 셀(812)(또는 예를 들어, 상호연결 층(들)(806), 비아 층들(810, 812), 또는 금속 전도체(들)(818))을 형성하기 위하여 단지 추가적인 마스크들 또는 에칭 프로세스들의 세트를 수반할 수 있다.
도 9는 본 개시의 추가적인 실시예들의 메모리 셀들의 예시적인 어레이(900)의 블록도를 예시한다. 어레이(900)는 도시된 바와 같이, 개별적인 비트라인들(902) 및 워드라인들(904)의 교차부들에서 개별적인 2-단자 메모리 디바이스들을 갖는, 전도체들인 워드라인들(904)의 제 2 세트에 실질적으로 평행한 전도체들인 비트라인들(902)의 제 1 세트를 포함하는 크로스바 메모리 어레이일 수 있다. 어레이(900)는, 비트라인-간(inter-bitline) 전압 전위들(예를 들어, 용량성 전압들)에 의해 초래되는 스닉(sneak) 경로 전류들에 더하여 워드라인들(904) 중 선택된 하나에 인가되는 프로그램 공급 신호에 의해 초래되는 (본원에서 누설 전류들로서도 지칭되는) 스닉 경로 전류들을 예시한다. 어레이(900)는 스닉 경로 전류들과 연관된 문제들을 예시하며, 따라서 이는 2-단자 메모리에 대한 비-선형적인 특성들의 이점들을 예시하는데 유용하다.
이상에서 언급된 바와 같이, 어레이(900)는 워드라인들(904)의 세트에 실질적으로 수직하는 비트라인들(902)의 세트를 포함한다. 개별적인 비트라인들(902A, 902B, 902C)이 워드라인들(904A, 904B, 904C) 중 하나와 교차하는 장소에, 비트라인들(902) 중 하나에 연결된 제 1 단자 및 워드라인들(904) 중 하나에 연결된 제 2 단자를 갖는 비-선형적인 2-단자 메모리 셀이 위치된다. 또한, 선택된 셀(906)은 프로그램 동작을 위해 목표로 정해진 비-선형적인 2-단자 메모리 셀이다. 구체적으로, 프로그램 동작은 워드라인(904B)에 인가되는 약 3 볼트의 프로그램 신호(910)를 포함한다. 일부 실시예들에 있어서, 약 1.5 볼트의 중간 신호들이 비-선택된 워드라인들(904A, 904C)에 인가될 수 있으며, 반면, 다른 실시예들에 있어서 워드라인들(904A, 904C)이 플로팅 상태로 남겨질 수 있다. 추가적으로, 비트라인(902B)은 (예를 들어, 선택된 셀(906)에 걸쳐 3 볼트 전위 차이를 제공하기 위하여) 0 볼트로 드라이브(drive)되며, 반면 비트라인들(902A, 902C)은 1.5 볼트로 드라이브될 수 있다(또는, 예를 들어, 적어도 하나의 실시예에 있어서 플로팅 상태로 남겨질 수 있다). 비트라인들(902A, 902C) 및 워드라인들(904) 사이의 용량성 결합이 비트라인들(902A, 902C) 상에 0보다는 크지만 3 볼트보다는 더 작은 전압을 유도할 것이다.
프로그램 동작 전압들은 복수의 스닉 경로 전류들; 즉, 프로그램 스닉 전류들(912)로 지칭되는 신호 프로그램(910)에 의해 초래되는 스닉 경로들 및 비트라인 스닉 전류들(914)로 지칭되는 비트라인(902B) 상의 스닉 경로들을 초래할 수 있다. 비트라인 스닉 전류들(914)은 점선들로 도시되며, 반면 프로그램 스닉 전류들(912)은 협소한 실선들로 도시된다. 비트라인 스닉 전류들(914)에 대하여 워드라인들(904A, 904C) 상의 비-선택된 셀들(908)을 통한 2개의 경로들이 도시된다. 비트라인 스닉 전류들(914)의 각각은 개별적인 경로들의 공통 컴포넌트로서 비트라인(902B)을 공유한다. 프로그램 스닉 전류들(912)은 각기 선택된 로컬(local) 워드라인(904B)을 통해 비트라인들(902A, 902C)로 전파된다.
메모리 어레이(900)의 선택된 워드라인(904B) 상이 아닌 다른 워드라인들 상의 프로그램 공급 전류 스닉 경로들이 도시되지 않는다는 것을 주의해야만 한다. 비-선택된 워드라인들(904A, 904C)이 플로팅하도록 허용된 경우, 일부 실시예들에 있어서, 용량성 결합은, (예를 들어, 워드라인-간 커패시턴스에 의존하여) 1.5 볼트에 접근할 수 있는, 비-선택된 워드라인들(904A, 904C) 상의 전압을 유도한다. 이러한 비-선택된 워드라인들 상의 스닉 경로들이 존재할 수 있지만 센싱 마진들에 대하여 작은 영향만을 가질 수 있으며, 따라서 도시되지 않는다.
비-선택된 셀들(908) 및 선택된 셀(906)에 대하여 사용된 도 5에 의해 도시된 I-V 응답을 갖는 비-선형적인 메모리 셀을 이용하면, 비트라인들(902A, 902C) 및 워드라인들(904A, 904C) 상의 약 1.5 볼트는 (도 5에 따르면, 1.5 볼트 이상인) 메모리 셀들의 선택기 컴포넌트들의 문턱 전압보다 더 작을 것이다. 따라서, 어레이(900) 내의 스닉 경로 전류들의 크기가 상당히 작을 것이며, 이는, 비-선택된 셀들(908)의 메모리 컴포넌트들(918)이 "온" 메모리 상태에 있다는 사실에도 불구하고, 선택된 셀(908)에 대한 센싱 마진에 대하여 무시할 수 있는 영향을 가질 것이다. 이는, 비-선택된 셀들(908)의 메모리 컴포넌트들(918)이 상대적으로 전도성인 상태로 프로그래밍된다는 사실에도 불구하고, 비-선택된 셀들(908)의 선택기 컴포넌트들(916)이, 비-선택된 셀들(906)을 통한 전류를 약 4 자릿수만큼 감소시키는 비-전도성 상태에 있기 때문이다. 다른 실시예들에 있어서, (예를 들어, 어레이(900)에 대하여 작은 커패시턴스를 갖는 상대적으로 작은 로컬 워드라인들 또는 로컬 비트라인들을 사용함으로써) 비트라인-간 및 워드라인-간 용량성 결합 영향들이 훨씬 더 감소될 수 있다. 플로팅 비트라인들(902A, 902C) 또는 플로팅 워드라인들(904A, 904C)이 각기 약 200 밀리볼트의 전압보다 더 작은 전압을 갖도록 용량성 결합 영향들이 감소되는 경우(또는 프로그램 전압이 감소될 수 있는 경우), 도 6의 I-V 응답을 갖는 비-선형적인 메모리 셀이 어레이(900)에 대하여 사용될 수 있다. 이러한 경우에 있어서, 스닉 경로 전류들의 크기는 개별적인 선택기 컴포넌트들(916)에 의해 훨씬 더(예를 들어, 약 7 자릿수까지) 감소될 수 있다. 전류의 이러한 큰 감소는, 선택된 셀(908)에 대하여 용인가능한 센싱 마진을 유지하면서, 1T-nR 어레이 아키텍처 내의 메모리 셀들의 상당히 큰 수 n을 가능하게 할 수 있다. 따라서, 이러한 1T-nR 아키텍처는 (예를 들어, 22nm 또는 그 미만의) 진보된 기술 노드들에 대해서도 매우 양호한 메모리 밀도를 제공할 수 있다.
이상에서 언급된 도면들은 메모리 셀의 몇몇 컴포넌트들(예를 들어, 층들) 사이의 상호작용, 그것의 전도성 층, 또는 이러한 메모리 셀/전도성 층으로 구성된 메모리 아키텍처에 대하여 설명되었다. 본 개시의 일부 적절한 대안적인 측면들에 있어, 이러한 도면들이 본원에 명시된 그들의 컴포넌트들 및 층들, 명시된 컴포넌트들/층들 중 일부, 또는 추가적인 컴포넌트들/층들을 포함할 수 있다는 것이 이해되어야만 한다. 서브-컴포넌트들이 부모 컴포넌트/층 내에 포함되는 대신 다른 서브-컴포넌트들에 전기적으로 연결되는 것으로서 또한 구현될 수 있다. 예를 들어, 중간 층(들)이 개시된 층들 중 하나 이상에 인접하여 마련될 수 있다. 일 예로서, 의도되지 않은 산화를 완화시키거나 또는 제어하는 적절한 장벽 층이 개시된 하나 이상의 층들 사이에 위치될 수 있다. 또 다른 실시예들에 있어, 개시된 메모리 스택 또는 필름 층들의 세트가 도시된 것보다 더 적은 층들을 가질 수 있다. 예를 들어, 스위칭 층은 그 사이에 전극 층을 갖는 대신에 전도성 와이어와 직접 전기적으로 접촉할 수 있다. 추가적으로, 개시된 하나 이상의 프로세스들이 집성 기능성을 제공하는 단일 프로세스로 결합될 수 있다. 개시된 아키텍처들의 컴포넌트들이 또한 본원에서 특별하게 설명되지는 않았지만 당업자들에게 알려진 하나 이상의 다른 컴포넌트들과 상호작용할 수 있다.
이상에서 설명된 예시적인 도면들을 고려하면, 개시된 내용에 따라 구현될 수 있는 프로세스 방법들이 도 10 내지 도 12의 순서도들을 참조하여 더 양호하게 이해될 것이다. 설명의 간명함을 위하여, 도 10 내지 도 12의 방법들은 일련의 블록들로서 도시되고 설명되며, 청구되는 내용이 블록들의 순서에 의해 제한되지 않도록 의도되고 이해되어야 하며, 일부 블록들이 본원에 도시되고 설명되는 순서와는 상이한 순서들로 또는 다른 블록들과 동시에 일어날 수 있다. 또한, 본원에서 설명되는 방법들을 구현하기 위하여 요구되는 모든 블록들이 반드시 예시되는 것은 아니다. 추가적으로, 본 명세서 도처에 개시된 방법들 중 일부 또는 전부가 이러한 방법론들을 전자 디바이스에 전송하고 및 전달하는 것을 가능하게 하기 위하여 제조 물품 상에 저장될 수 있다는 것이 추가로 이해되어야만 한다. 사용되는 바와 같은, 용어 제조 물품은 임의의 컴퓨터-판독가능 디바이스로부터 액세스 가능한 컴퓨터 프로그램, 캐리어(carrier)를 갖는 디바이스, 또는 저장 매체를 포괄하도록 의도된다.
도 10은 고체 상태 선택기 디바이스를 제조하기 위한 예시적인 방법(1000)의 순서도를 예시한다. 1002에서, 방법(1000)은 제 1 금속 재료를 포함하는 제 1 층 구조체를 제공하는 단계를 포함할 수 있다. 1004에서, 방법(1000)은 제 1 층 구조체에 인접하여 선택기 재료의 층을 제공하는 단계를 포함할 수 있다. 적어도 하나의 실시예에 있어서, 선택기 재료의 층은 제 1 층 구조체와 접촉할 수 있다. 1006에서, 방법(1000)은 선택기 재료의 층에 인접하여 제 2 금속 재료를 포함하는 제 2 층 구조체를 제공하는 단계를 포함할 수 있다. 적어도 하나의 실시예에 있어서, 제 2 층 구조체는 선택기 재료의 층과 접촉할 수 있다. 대안적인 또는 추가적인 실시예들에 있어서, 제 1 금속 재료는 제 1 층 구조체 및 제 2 층 구조체에 걸쳐 인가되는 전압에 응답하여 전도성 이온들을 선택기 재료로 제공하도록 구성될 수 있다. 다른 실시예들에 있어서, 선택기 재료는 제 1 층 구조체 및 제 2 층 구조체에 걸쳐 인가되는 전압에 응답하여 전도성 이온들이 선택기 재료의 층 내로 침투하는 것을 가능하게 하도록 구성될 수 있다. 또 다른 실시예들에 따르면, 제 1 층 구조체, 선택기 재료의 층, 및 제 2 층 구조체가 고체 상태 선택기 디바이스를 형성할 수 있다. 추가적인 실시예들에 있어서, 선택기 디바이스는 2-단자 메모리 디바이스와 전기적으로 직렬로 배치될 수 있다.
다른 실시예(들)에 따르면, 제 2 금속 재료는, 제 1 층 구조체 및 제 2 층 구조체에 걸쳐 인가되는 전압과는 상이한 극성(예를 들어, 반대 극성)의 제 2 전압에 응답하여 전도성 이온들을 추가적으로 선택기 재료에 제공하도록 구성될 수 있다. 적어도 하나의 실시예에 있어서, 추가적인 전도성 이온들은 문턱 전압 크기 아래로 떨어지는 제 2 전압 또는 전압의 크기에 응답하여 적어도 부분적으로 선택기 재료의 층으로부터 소멸(dissipate)될 수 있다. 추가적인 실시예(들)에 있어서, 선택기 재료의 층의 전도성이 선택기 재료의 층으로부터 적어도 부분적으로 소멸되는 추가적인 전도성 이온들에 응답하여 감소될 수 있다.
또 다른 실시예들에 있어서, 제 1 금속 재료는: 귀금속(예를 들어, Pt, Pd, Ag, Au), 부분적으로 귀금속을 함유하는 금속 합금, 빠른 전기장 강화 확산체(fast electric field enhanced diffuser)(예를 들어, Ni, Cu, Ag, Co, Fe) 및 CMOS 와이어링 금속(예를 들어, W, Al, Ti, TiN, TaN, WN)으로 구성된 그룹으로부터 선택될 수 있다. 다른 실시예에 있어서, 선택기 재료의 층은: 절연체, 비-화학량론적 산화물, 칼코게나이드, Ge, Sb, S 및 Te 중 하나 이상을 함유하는 고체-전해질, 및 금속-도핑된 재료로 구성된 그룹으로부터 선택될 수 있다. 또 다른 실시예에 있어서, 제 1 층 구조체를 제공하는 단계는, 활성 금속, W, Al, Cu, TiN 및 TiW로 구성된 그룹으로부터 선택된 금속 재료를 포함하는 제 1 전극을 제공하는 단계를 더 포함할 수 있다. 또 다른 실시예(들)에 있어서, 제 1 층 구조체를 제공하는 단계는, 이온 전도체, 전해질, 금속 산화물, 및 금속 산화물 합금으로 구성된 제 2 그룹으로부터 선택되며, 선택기 재료의 층과 금속 재료 사이에 배치되는 제 1 이온 전도체를 제공하는 단계를 추가적으로 포함할 수 있다.
추가적인 실시예들에 따르면, 방법(1000)은, 복수의 2-단자 메모리 디바이스들을 반도체 기판 상에 형성하는 단계, 및 복수의 선택기 디바이스들을 형성하는 단계를 추가적으로 포함할 수 있다. 하나 이상의 실시예들에 있어서, 2-단자 메모리 디바이스들의 각각은 복수의 선택기 디바이스들 중 적어도 하나의 선택기 디바이스와 연관될 수 있다. 다른 실시예(들)에 있어서, 복수의 2-단자 메모리 디바이스들은 2-단자 메모리 디바이스를 포함할 수 있으며, 복수의 선택기 디바이스들은 선택기 디바이스를 포함할 수 있다. 다른 실시예들에 있어서, 방법은, 복수의 2-단자 메모리 디바이스들 및 복수의 선택기 디바이스들로부터 크로스바 메모리 구조체를 형성하는 단계를 추가적으로 포함할 수 있다.
도 11은 본 개시의 추가적인 실시예들에 따른 비-선형적인 I-V 특성을 갖는 2-단자 메모리를 제조하기 위한 예시적인 방법(1100)의 순서도를 예시한다. 1102에서, 방법(1100)은 기판 상에 제 1 금속 재료를 포함하는 제 1 층 구조체를 형성하는 단계를 포함할 수 있다. 적어도 하나의 실시예에 있어서, 기판은 그 안에 또는 그 위에 형성된 하나 이상의 전자 디바이스들(예를 들어, CMOS 디바이스들, SOI 디바이스들, 등등)을 포함할 수 있다. 1104에서, 방법(1100)은 제 1 층 구조체와 접촉하는 이온 전도체 층을 형성하는 단계를 포함할 수 있다. 추가적으로, 1106에서, 방법(1100)은 이온 전도체 층과 접촉하는 선택기 재료의 층을 형성하는 단계를 포함할 수 있다. 1108에서, 방법(1100)은 선택기 재료와 접촉하는 제 2 이온 전도체 층을 형성하는 단계를 포함할 수 있다. 또한, 1110에서, 방법(1100)은 제 2 이온 전도체와 접촉하며 금속 재료를 포함하는 제 2 층 구조체를 형성하는 단계를 포함할 수 있다. 전술한 것에 더하여, 1112에서, 방법(1100)은 제 2 층 구조체와 전기적으로 직렬로 2-단자 메모리 디바이스를 형성하는 단계를 포함할 수 있다. 1114에서, 방법(1100)은 메모리 디바이스의 제 1 전도체를 제 1 층 구조체에 연결하는 단계를 포함할 수 있다. 1116에서, 방법(1100)은 메모리 디바이스의 제 2 전도체를 2-단자 메모리 디바이스에 연결하는 단계를 포함할 수 있다.
도 12는 본 개시의 추가적인 실시예들에 따른 크로스바 메모리 어레이를 동작시키기 위한 예시적인 방법(1200)의 순서도를 예시한다. 예를 들어, 크로스바 메모리 어레이는, 복수의 2-단자 메모리 디바이스들 및 복수의 선택기 디바이스들을 포함할 수 있으며, 여기에서 복수의 2-단자 메모리 디바이스들의 각각은 복수의 선택기 디바이스들 중 하나의 선택기 디바이스와 직렬로 연관될 수 있고, 여기에서 각각의 선택기 디바이스는 문턱 전압 미만의 인가되는 전압에 응답하여 제 1 전기적 특성과 연관되고, 문턱 전압 이상의 인가되는 전압에 응답하여 제 2 전기적 특성과 연관될 수 있다. 1202에서, 방법(1200)은, 제 1 선택기 디바이스와 직렬의 제 1의 2-단자 메모리 디바이스를 포함하는 제 1 메모리 구조체에 문턱 전압보다 더 큰 제 1 전압을 인가하는 단계를 포함할 수 있다. 1204에서, 방법(1200)은, 제 1 전압을 인가하는 것과 동시에, 제 2 선택기 디바이스와 직렬의 제 2의 2-단자 메모리 디바이스를 포함하는 제 2 메모리 구조체에 문턱 전압보다 더 작은 제 2 전압을 인가하는 단계를 포함할 수 있다. 1206에서, 방법(1200)은, 제 2 전압을 인가하는 것과 동시에 제 1 전압을 인가하는 것에 응답하여 전류를 결정하는 단계를 포함할 수 있다. 다양한 실시예들에 있어서, 전류는, 제 1 선택기 디바이스와 연관된 제 1 전류 및 제 2 선택기 디바이스와 연관된 제 2 전류를 포함한다. 또한, 제 1 전류 대 제 2 전류의 전류 비율은: 약 1,000 대 약 10,000, 약 10, 000 대 약 100,000, 약 100,000 대 약 1,000,000, 및 약 1,000,000 대 약 10,000,000로 구성된 범위들의 그룹으로부터 선택된 비율들의 범위 내에 있을 수 있다. 추가적인 실시예들에 있어서, 제 1의 2-단자 메모리 디바이스 및 제 2의 2-단자 메모리 디바이스 둘 모두가 프로그램된 상태일 수 있다.
하나 이상의 추가적인 실시예들에 따르면, 복수의 선택기 디바이스들의 선택기 디바이스는 제 1 활성 금속 층, 제 2 활성 금속 층, 및 제 1 활성 금속 층과 제 2 활성 금속 층 사이에 배치된 선택 층을 포함할 수 있다. 다른 실시예(들)에 있어서, 제 1 전압을 인가하는 것과 동시에 제 2 전압을 인가하는 단계는, 제 1 선택기 디바이스에 문턱 전압보다 더 큰 제 1 전압을 인가함으로써, 제 1 활성 금속 층의 금속 이온 입자들의 전도성 필라멘트가 제 1 선택기 디바이스의 선택 층 내에 형성되게끔 하는 단계, 및 제 2 선택기 디바이스에 문턱 전압보다 더 작은 제 2 전압을 인가하는 단계로서, 여기에서 제 1 활성 금속 층의 금속 이온 입자들의 전도성 필라멘트가 제 2 선택기 디바이스의 선택 층 내에 형성되지 않는(또는 제 2 선택기 디바이스의 선택 층의 서브세트 내에만 형성되고, 제 2 선택기 디바이스의 선택 층을 통한 전도성 경로(들)를 제공하지 않는), 단계를 더 포함할 수 있다.
추가적인 실시예들에 따르면, 문턱 전압은: 약 0.1 볼트 내지 약 2 볼트, 및 약 2 볼트 내지 약 4 볼트로 구성된 범위들의 그룹으로부터 선택된 범위 내에 있을 수 있다. 다른 실시예(들)에 있어서, 제 2 전류는 약 1x10-8 amp 내지 약 1x10-14 amp의 범위로부터 선택될 수 있다. 또 다른 실시예들에 있어서, 제 1 전류는 약 1x10-3 amp 내지 약 1x10-6 amp의 범위로부터 선택될 수 있다.
추가적인 실시예들에 있어서, 제 1 전압을 인가하는 것과 동시에 제 2 전압을 인가하는 단계는, 복수의 선택기 디바이스들과는 상이한 제 2 복수의 선택기 디바이스들과 직렬의, 복수의 2-단자 메모리 디바이스들과는 상이한 제 2 복수의 2-단자 메모리 디바이스들에 문턱 전압보다 더 작은 제 2 전압을 인가하는 단계를 더 포함할 수 있다. 다른 실시예에 있어서, 제 2 복수의 2-단자 메모리 디바이스들의 2-단자 메모리 디바이스들의 수는 약 1,000 내지 약 250,000의 범위로부터 선택될 수 있다. 또 다른 실시예들에 있어서, 제 1의 2-단자 메모리 디바이스 및 제 2의 2-단자 메모리 디바이스 둘 모두가 소거된 상태일 수 있다. 또 다른 실시예(들)에 있어서, 2-단자 메모리 디바이스는 필라멘트-기반 저항성 메모리 디바이스를 포함한다.
본 개시의 다양한 실시예들에 있어, 개시된 메모리 또는 메모리 아키텍처들은 독립형 또는 CPU 또는 마이크로컴퓨터와 통합된 내장형 메모리 디바이스로서 이용될 수 있다. 일부 실시예들은, 예를 들어, 컴퓨터 메모리의 부분(예를 들어, 랜덤 액세스 메모리, 캐시 메모리, 판독-전용 메모리, 저장 메모리, 또는 이와 유사한 것)으로서 구현될 수 있다. 다른 실시예들은, 예를 들어, 휴대용 메모리 디바이스로서 구현될 수 있다. 적절한 휴대용 메모리 디바이스들의 예들은, 착탈가능 메모리, 예컨대, 보안 디지털(secure digital; SD) 카드, 범용 직렬 버스(universal serial bus; USB) 메모리 스틱, 컴팩트 플래시(compact flash; CF) 카드, 또는 이와 유사한 것, 또는 전술한 것의 적절한 조합들을 포함할 수 있다. (예를 들어, 이하의 도 13 및 도 14를 참조하라).
다른 폼-팩터(form-factor)들뿐만 아니라, 컴팩트 플래시 디바이스, USB 디바이스, SD 카드들, 고체 상태 드라이브(solid state drive; SSD)들, 및 저장 클래스 메모리에 대해 NAND 플래시가 이용된다. 지난 10년 동안 NAND가 더 작은 디바이스들 및 더 높은 칩 밀도로의 스케일링 다운(scale down)하기 위한 드라이브를 부채질 하는데 있어 성공적인 기술로 판명되었지만, 25 나노미터(nm) 메모리 셀 기술을 넘어 기술이 스케일링 다운됨에 따라, 몇몇 구조적 문제들, 성능 문제들, 및 신뢰성 문제들이 명백해졌다. 이러한 또는 유사한 고려사항들의 서브세트가 개시된 측면들에 의해 처리된다.
개시된 내용의 다양한 측면들에 대한 맥락을 제공하기 위하여, 도 13은, 다음의 논의뿐만 아니라, 개시된 내용의 다양한 측면들이 구현되거나 또는 프로세싱될 수 있는 적절한 환경의 간략하고 일반적인 설명을 제공하도록 의도된다. 이상에서 내용이 고체 상태 메모리 및 반도체 아키텍처들 및 이러한 메모리 또는 아키텍처들을 제조하고 동작시키기 위한 프로세스 방법론들의 일반적인 맥락에서 설명되었지만, 당업자들은 본 개시가 또한 다른 아키텍처들 또는 프로세스 방법론들과 함께 구현될 수 있다는 것인 인식할 것이다. 또한, 당업자는, 개시된 프로세스들이, 단일-프로세서 또는 다중프로세서 컴퓨터 시스템들, 미니-컴퓨팅 디바이스들, 메인프레임 컴퓨터들뿐만 아니라, 개인용 컴퓨터들, 핸드-헬드 컴퓨팅 디바이스들(예를 들어, PDA, 스마트 폰, 시계), 마이크로프로세서-기반 또는 프로그램가능 가전 전자기기 또는 산업 전자기기, 및 이와 유사한 것을 포함할 수 있는 호스트 컴퓨터(예를 들어, 이하의 도 14의 컴퓨터(1402))와 함께 또는 독립적으로 컴퓨터 프로세서 또는 프로세싱 시스템을 이용하여 실행될 수 있다는 것인 이해할 것이다. 예시된 측면들은 또한, 태스크들이 통신 네트워크를 통해 링크된 원격 프로세싱 디바이스들에 의해 수행되는 분산형 컴퓨팅 환경들에서 실행될 수 있다. 그러나, 본 혁신의 모든 측면들은 아니지만 일부 측면들은 독립형 전자 디바이스들, 예컨대 메모리 카드, 플래시 메모리 모듈, 착탈가능 메모리, 또는 이와 유사한 것 상에서 실행될 수 있다. 분산형 컴퓨팅 환경에서, 프로그램 모듈들은 로컬 및 원격 메모리 저장 모듈들 또는 디바이스들 둘 모두에 위치될 수 있다.
도 13은 본 개시의 측면들에 따른 메모리 셀 어레이(1302)에 대한 예시적인 동작 및 제어 환경(1300)의 블록도를 예시한다. 본 개시의 적어도 하나의 측면에 있어서, 메모리 셀 어레이(1302)는 다양한 메모리 셀 기술을 포함할 수 있다. 적어도 하나의 실시예에 있어, 메모리 셀 기술의 메모리 셀들은, 본원에서 설명된 바와 같은 비-선형적인 I-V 응답(들)을 갖는 2-단자 메모리를 포함할 수 있다. 다른 실시예에 있어, 메모리 셀 어레이(1302)는, 디바이스가 선택기 디바이스와 전기적으로 직렬의 2-단자 메모리 셀을 제조하게끔 하도록 구성된 동작들을 저장할 수 있다.
컬럼(column) 제어기(1306)는 메모리 셀 어레이(1302)에 인접하여 형성될 수 있다. 또한, 컬럼 제어기(1306)는 메모리 셀 어레이(1302)의 비트 라인들과 전기적으로 결합될 수 있다. 컬럼 제어기(1306)는 개별적인 비트라인들을 제어할 수 있으며, 이는 적절한 프로그램, 소거 또는 판독 전압들을 선택된 비트라인들에 인가할 수 있다.
이에 더하여, 동작 및 제어 환경(1300)은 로우(row) 제어기(1304)를 포함할 수 있다. 로우 제어기(1304)는 컬럼 제어기(1306)에 인접하여 형성될 수 있으며, 메모리 셀 어레이(1302)의 워드 라인들과 전기적으로 연결될 수 있다. 로우 제어기(1304)는 적절한 선택 전압을 가지고 메모리 셀들의 특정 로우들을 선택할 수 있다. 또한, 로우 제어기(1304)는 선택된 워드 라인들에 적절한 전압들을 인가함으로써 프로그램, 소거 또는 판독 동작들을 가능하게 할 수 있다.
클럭 소스(들)(1308)는 로우 제어기(1304) 및 컬럼 제어기(1306)의 판독, 기입 및 프로그램 동작들에 대한 타이밍(timing)을 가능하게 하기 위한 개별적인 클럭 펄스들을 제공할 수 있다. 클럭 소스(들)(1308)는 추가로, 동작 및 제어 환경(1300)에 의해 수신되는 외부 또는 내부 명령들에 응답하여 워드 라인들 또는 비트 라인들의 선택을 가능하게 할 수 있다. 입력/출력 버퍼(1312)는, I/O 버퍼 또는 다른 I/O 통신 인터페이스를 이용하여 컴퓨터 또는 다른 프로세싱 디바이스(도시되지는 않았지만, 예를 들어, 이하의 도 12의 컴퓨터(802)를 참조)와 같은 외부 호스트 장치에 연결될 수 있다. 입력/출력 버퍼(1312)는, 기입 데이터를 수신하고, 소거 명령어를 수신하며, 판독 데이터를 출력하고, 개별적인 명령어들에 대한 어드레스 데이터뿐만 아니라 어드레스 데이터 및 명령 데이터를 수신하도록 구성될 수 있다. 어드레스 데이터는 어드레스 레지스터(1310)에 의해 로우 제어기(1304) 및 컬럼 제어기(1306)로 전송될 수 있다. 이에 더하여, 입력 데이터는 신호 입력 라인들을 통해 메모리 셀 어레이(1302)로 전송되고, 출력 데이터는 신호 출력 라인들을 통해 메모리 셀 어레이(1302)로부터 수신된다. 입력 데이터는 호스트 장치로부터 수신될 수 있으며, 출력 데이터는 I/O 버퍼를 통해 호스트 장치로 전달될 수 있다.
호스트 장치로부터 수신된 명령들이 명령 인터페이스(1314)에 제공될 수 있다. 명령 인터페이스(1314)는 호스트 장치로부터 외부 제어 신호들을 수신하고, 입력/출력 버퍼(1312)에 대한 데이터 입력이 기입 데이터, 명령, 또는 어드레스인지 여부를 결정하도록 구성될 수 있다. 입력 명령들은 상태 머신(state machine)(1316)으로 전송될 수 있다.
상태 머신(1316)은 메모리 셀 어레이(1302)의 프로그래밍 및 재프로그래밍을 관리하도록 구성될 수 있다. 상태 머신(1316)은 입력/출력 버퍼(1312) 및 명령 인터페이스(1314)를 통해 호스트 장치로부터 명령들을 수신하고, 메모리 셀 어레이(1302)와 연관된 판독, 기입, 소거, 데이터 입력, 데이터 출력, 및 유사한 기능을 관리한다. 일부 측면들에 있어, 상태 머신(1316)은 다양한 명령들의 성공적인 수신 또는 실행과 관련하여 수신확인(acknowledgment)들 및 부정 수신확인들을 전송하고 수신할 수 있다.
판독, 기입, 입력, 출력 등의 기능을 구현하기 위하여 상태 머신(1316)은 클럭 소스(들)(1308)를 제어할 수 있다. 클럭 소스(들)(1308)의 제어는, 출력 펄스들이, 로우 제어기(1304) 및 컬럼 제어기(1306)가 특정 기능을 구현하는 것을 가능하게 하도록 구성되는 것을 야기할 수 있다. 출력 펄스들은, 예를 들어 컬럼 제어기(1306)에 의해 선택된 비트 라인들로, 또는 예를 들어 로우 제어기(1304)에 의해 선택된 워드 라인들로 전송될 수 있다.
도 14와 관련하여, 이하에서 설명되는 시스템들 및 프로세스들은 단일 집적 회로(integrated circuit; IC) 칩, 복수의 IC들, 애플리케이션 특정 집적 회로(application specific integrated circuit; ASIC), 또는 이와 유사한 것과 같은 하드웨어 내에 구현될 수 있다. 추가로, 각각의 프로세스에서 나타나는 프로세스 블록들의 일부 또는 전부의 순서는 제한적으로 간주되지 않아야만 한다. 오히려, 프로세스 블록들의 일부가 다양한 순서로 실행될 수 있으며, 이들의 전부가 본원에 명시적으로 예시되지 않을 수 있다는 것이 이해되어야만 한다.
도 14를 참조하면, 청구된 내용의 다양한 측면들을 구현하기 위한 적절한 운영 환경(1400)은 컴퓨터(1402)를 포함한다. 컴퓨터(1402)는 프로세싱 유닛(1404), 시스템 메모리(1406), 코덱(1435), 및 시스템 버스(1408)를 포함한다. 시스템 버스(1408)는 비제한적으로 시스템 메모리(1406)를 포함하는 시스템 컴포넌트들을 프로세싱 유닛(1404)에 결합한다. 프로세싱 유닛(1404)은 다양한 이용가능한 프로세스들 중 임의의 프로세서일 수 있다. 듀얼 마이크로프로세서들 및 다른 다중프로세서 아키텍처들이 또한 프로세싱 유닛(1404)으로서 이용될 수 있다.
시스템 버스(1408)는, 비제한적으로, 산업 표준 아키텍처(Industrial Standard Architecture; ISA), 마이크로-채널 아키텍처(Micro-Channel Architecture; MSA), 확장 ISA(Extended ISA; EISA), 통합 드라이브 전자기기(Intelligent Drive Electronics; IDE), VESA 로컬 버스(VESA Local Bus; VLB), 주변기기 컴포넌트 상호연결(Peripheral Component Interconnect; PCI), 카드 버스, 범용 직렬 버스(Universal Serial Bus; USB), 진보형 그래픽스 포트(Advanced Graphics Port; AGP), 개인용 컴퓨터 메모리 카드 국제 협회 버스(Personal Computer Memory Card International Association bus; PCMCIA), 파이어와이어(Firewire)(IEEE 1394), 및 소형 컴퓨터 시스템 인터페이스(Small Computer Systems Interface; SCSI)를 포함하는 임의의 다양한 이용가능한 버스 아키텍처들을 사용하는 메모리 버스 또는 메모리 제어기, 주변기기 버스 또는 외부 버스, 및/또는 로컬 버스를 포함하는 몇몇 유형들의 버스 구조(들) 중 임의의 구조일 수 있다.
시스템 메모리(1406)는, 다양한 실시예들에 있어서 개시된 메모리 아키텍처들 중 하나 이상을 이용할 수 있는 휘발성 메모리(1410) 및 비-휘발성 메모리(1414)를 포함한다. 예컨대 기동 동안에 컴퓨터(1402) 내의 엘러먼트들 사이에서 정보를 전송하기 위한 기본 루틴들을 포함하는 기본 입력/출력 시스템(basic input/output system; BIOS)이 비-휘발성 메모리(1412)에 저장된다. 이에 더하여, 본 혁신들에 따르면 코덱(1435)은 인코더 또는 디코더 중 적어도 하나를 포함할 수 있으며, 여기에서 인코더 또는 디코더 중 적어도 하나는 하드웨어, 소프트웨어, 하드웨어 및 소프트웨어의 조합으로 구성될 수 있다. 코덱(1435)이 별개의 컴포넌트로서 도시되지만, 코덱(1435)이 비-휘발성 메모리(1412) 내에 포함될 수도 있다. 비제한적인 예로서, 비-휘발성 메모리(1412)는 판독 전용 메모리(read only memory; ROM), 프로그램가능 ROM(programmable ROM; PROM), 전기적 프로그램가능 ROM(electrically programmable ROM; EPROM), 전기적 소거가능 프로그램가능 ROM(electrically erasable programmable ROM; EEPROM), 또는 플래시 메모리를 포함할 수 있다. 비-휘발성 메모리(1412)는 적어도 일부 개시된 실시예들에서 개시된 메모리 아키텍처들 중 하나 이상을 이용할 수 있다. 또한, 비-휘발성 메모리(1412)는 (예를 들어, 컴퓨터(1402) 또는 그 마더보드와 물리적으로 통합된) 컴퓨터 메모리 또는 착탈가능 메모리일 수 있다. 이를 이용하여 개시된 실시예들에 구현될 수 있는 적절한 착탈가능 메모리의 예들은, 보안 디지털(SD) 카드, 컴팩트 플래시(CF) 카드, 범용 직렬 버스(USB) 메모리 스틱, 또는 이와 유사한 것을 포함할 수 있다. 휘발성 메모리(1410)는 외부 캐시 메모리로서 역할하는 랜덤 액세스 메모리(RAM)를 포함하며, 또한 다양한 실시예들에서 개시된 하나 이상의 메모리 아키텍처들을 이용할 수 있다. 비제한적인 예로서, RAM은, 정적 RAM(SRAM), 동적 RAM(DRAM), 동기화 DRAM(SDRAM), 더블 데이터 레이트 SDRAM(DDR SDRAM), 및 증강된 SDRAM(ESDRAM), 등등과 같은 다양한 형태로 이용가능하다.
컴퓨터(1402)는 또한 착탈가능/비-착탈가능, 휘발성/비-휘발성 컴퓨터 저장 매체를 포함할 수 있다. 도 14는, 예를 들어, 디스크 저장부(1414)를 예시한다. 디스크 저장부(1414)는 비제한적으로, 자기 디스크 드라이브, 고체 상태 디스크(SSD) 플로피 디스크 드라이브, 테이프 드라이브, 재즈 드라이브, 집 드라이브, LS-100 드라이브, 플래시 메모리 카드, 또는 메모리 스틱과 같은 디바이스들을 포함한다. 이에 더하여, 디스크 저장부(1414)는, 비제한적으로, 컴팩트 디스크 ROM 드라이브(CD-ROM), CD 기록가능 드라이브(CD-R 드라이브), CD 재기입가능 드라이브(CD-RW 드라이브), 또는 디지털 다용도 디스크 ROM 드라이브(DVD-ROM)와 같은 광 디스크 드라이브를 포함하는 별개의 또는 다른 저장 매체와 조합되는 저장 매체를 포함할 수 있다. 시스템 버스(1408)에 대한 디스크 저장부(1414)의 연결을 가능하게 하기 위하여, 인터페이스(1416)와 같은 착탈가능 또는 비-착탈가능 인터페이스가 전형적으로 사용된다. 디스크 저장부(1414)가 사용자에 대한 정보를 저장할 수 있다는 것이 이해되어야 한다. 이러한 정보는 서버에 또는 사용자 디바이스 상에서 실행되고 있는 애플리케이션에 저장되거나 또는 이에 제공될 수 있다. 일 실시예에 있어, 사용자는, 서버 또는 애플리케이션으로 전송되거나 및/또는 디스크 저장부(1414)에 저장되는 정보의 유형을 (예를 들어, 출력 디바이스(들)(1436)를 이용하여) 통지 받을 수 있다. 사용자는, (예를 들어, 입력 디바이스(들)(1428)를 이용하여) 이러한 정보가 서버 또는 애플리케이션과 공유되거나 또는 수집되는 것을 동의(opt-in) 또는 거부(opt-out)하기 위한 기회를 제공받을 수 있다.
도 14가 적절한 운영 환경(1400) 내에서 설명된 기본 컴퓨터 자원들과 사용자들 사이의 중개자로서 역할하는 소프트웨어를 설명한다는 것이 이해될 것이다. 이러한 소프트웨어는 운영 시스템(1418)을 포함한다. 디스크 저장부(1414) 상에 저장될 수 있는 운영 시스템(1418)은 컴퓨터(1402)의 자원들을 제어하고 할당하도록 동작한다. 애플리케이션들(1420)은, 시스템 메모리(1406) 내에 또는 디스크 저장부(1414) 상에 저장된, 부트/셧다운 트랜잭션 테이블 및 유사한 것과 같은 프로그램 데이터(1426) 및 프로그램 모듈들(1424)을 통한 운영 시스템(1418)에 의한 자원들의 관리를 이용한다. 청구된 내용이 다양한 운영 시스템들 또는 운영 시스템들의 조합으로 구현될 수 있다는 것이 이해될 것이다.
사용자는 입력 디바이스(들)(1428)를 통해 명령들 또는 정보를 컴퓨터(1402)로 입력한다. 입력 디바이스들(1428)은 비제한적으로, 포인팅 디바이스, 예컨대 마우스, 트랙볼, 스타일러스, 터치 패드, 키보드, 마이크로폰, 조이스틱, 게임 패드, 위성 접시, 스캐너, TV 튜너 카드, 디지털 카메라, 디지털 비디오 카메라, 웹 카메라, 및 이와 유사한 것을 포함한다. 이러한 그리고 다른 입력 디바이스들이 인터페이스 포트(들)(1430)를 통해서 시스템 버스(1408)를 통해 프로세싱 유닛(1404)에 연결된다. 인터페이스 포트(들)(1430)는, 예를 들어, 직렬 포트, 병렬 포트, 게임 포트, 및 범용 직렬 버스(USB)를 포함한다. 출력 디바이스(들)(1436)는 입력 디바이스(들)(1428)와 동일한 유형의 포트들 중 일부를 사용한다. 따라서, 예를 들어, USB 포트가 컴퓨터(1402)에 입력을 제공하고 컴퓨터(1402)로부터 출력 디바이스(1436)로 정보를 출력하기 위해 사용될 수 있다. 출력 어댑터(1434)는 다른 출력 디바이스들 중에서도 특별한 어댑터들을 요구하는 모니터들, 스피커들, 및 프린터들과 같은 일부 출력 디바이스들이 존재한다는 것을 예시하기 위해 제공된다. 출력 어댑터들(1434)은, 비제한적인 예시로서, 출력 디바이스(1436)와 시스템 버스(1408) 사이의 연결 수단을 제공하는 비디오 및 사운드 카드들을 포함할 수 있다. 원격 컴퓨터(들)(1438)와 같은 다른 디바이스들 또는 디바이스들의 시스템들이 입력 및 출력 성능들 둘 모두를 제공할 수 있다는 것이 주목되어야 한다.
컴퓨터(1402)는 원격 컴퓨터(들)(1438)와 같은 하나 이상의 원격 컴퓨터들에 대한 논리적 연결들을 사용하는 네트워크화된 환경에서 동작할 수 있다. 원격 컴퓨터(들)(1438)는 개인용 컴퓨터, 서버, 라우터, 네트워크 PC, 워크스테이션, 마이크로프로세서 기반 기기, 피어 디바이스, 스마트 폰, 태블릿, 또는 다른 네트워크 노드일 수 있으며, 전형적으로 컴퓨터(1402)에 관해 설명된 엘러먼트들 중 다수를 포함한다. 간명함을 위하여, 오로지 메모리 저장 디바이스(1440)만이 원격 컴퓨터(들)(1438)와 함께 예시된다. 원격 컴퓨터(들)(1438)가 네트워크 인터페이스(1442)를 통해 그리고 그 뒤 연결된 통신 연결(들)(1444)을 통해 컴퓨터(1402)에 논리적으로 연결된다. 네트워크 인터페이스(1442)는 LAN(local-area networks) 및 WAN(wide-area networks) 및 셀룰러 네트워크들과 같은 유선 및/또는 무선 통신 네트워크들을 포괄한다. LAN 기술들은 FDDI(Fiber Distributed Data Interface), CDDI(Copper Distributed Data Interface). 이더넷, 토큰 링, 및 유사한 것을 포함한다. WAN 기술들은 비제한적으로, 점-대-점 링크들, ISDN(Integrated Services Digital Networks) 및 그 변형들과 유사한 회로 스위칭 네트워크들, 패킷 스위칭 네트워크들, 및 DSL(Digital Subscriber Lines)을 포함한다.
통신 연결(들)(1444)은 네트워크 인터페이스(1442)를 시스템 버스(1408)에 연결하는데 이용되는 하드웨어/소프트웨어를 지칭한다. 예시적인 명료성을 위하여 통신 연결(1444)이 컴퓨터(1402) 내부에 있는 것으로 도시되지만, 이는 또한 컴퓨터(1402) 외부에 있을 수도 있다. 네트워크 인터페이스(1442)로의 연결을 위해 필요한 하드웨어/소프트웨어는, 오로지 예시적인 목적으로, 표준 전화기 등급 모뎀들, 케이블 모뎀들 및 DSL 모뎀들, ISDN 어댑터들, 및 유선 및 무선 이더넷 카드들, 허브들, 및 라우터들을 포함하는 모뎀들과 같은 내부 및 외부 기술들을 포함한다.
본 개시의 예시된 측면들은 또한, 특정 태스크들이 통신 네트워크를 통해 링크된 원격 프로세싱 디바이스들에 의해 수행되는 분산형 컴퓨팅 환경들에서 실행될 수 있다. 분산형 컴퓨팅 환경에서, 프로그램 모듈들 또는 저장된 정보, 명령어들, 또는 이와 유사한 것은 로컬 또는 원격 메모리 저장 디바이스들에 위치될 수 있다.
또한, 본원에서 설명된 다양한 컴포넌트들이, 본 개시의 실시예들을 구현하기 위하여 적절한 값의 회로 엘러먼트들 및 컴포넌트들을 포함할 수 있는 전기 회로(들)를 포함할 수 있다는 것이 이해될 것이다. 또한, 다양한 컴포넌트들 중 다수가 하나 이상의 IC 칩들 상에 구현될 수 있다는 것이 이해될 수 있을 것이다. 예를 들어, 일 실시예에 있어, 컴포넌트들의 하나의 세트가 단일 IC 칩 내에 구현될 수 있다. 다른 실시예들에 있어, 개별적인 컴포넌트들 중 하나 이상이 별개의 IC 칩들 상에 제조되거나 또는 구현된다.
본원에서 사용되는 바와 같은 용어들 "컴포넌트", "시스템", "아키텍처" 및 유사한 것은 컴퓨터 또는 전자-연관형 엔터티, 또한 하드웨어, 하드웨어 및 소프트웨어의 조합, (예를 들어, 실행중인) 소프트웨어, 또는 펌웨어를 지칭하도록 의도된다. 예를 들어, 컴포넌트는 하나 이상의 트랜지스터들, 메모리 셀, 트랜지스터들 또는 메모리 셀들의 배열, 게이트 어레이, 프로그램가능 게이트 어레이, 애플리케이션 특정 집적 회로, 제어기, 프로세서, 프로세서 상에서 구동 중인 프로세스, 반도체 메모리, 컴퓨터, 또는 이와 유사한 것과의 객체 실행가능 프로그램 또는 애플리케이션 액세싱 또는 인터페이싱, 또는 이들의 적절한 조합일 수 있다. 컴포넌트는 소거가능 프로그래밍(예를 들어, 소거가능 메모리에 적어도 부분적으로 저장된 프로세스 명령들) 또는 하드 프로그래밍(예를 들어, 제조시 비-소거가능 메모리에 버닝(burn)된 프로세스 명령어들)을 포함할 수 있다.
예시로서, 메모리로부터 실행되는 프로세스 및 프로세서 둘 모두가 컴포넌트일 수 있다. 다른 예로서, 아키텍처는, 전자 하드웨어의 배열(예를 들어, 병렬 또는 직렬 트랜지스터들), 프로세싱 명령어들 및 전자 하드웨어의 배열에 적합한 방식으로 프로세싱 명령어들을 구현하는 프로세서를 포함할 수 있다. 이에 더하여, 아키텍처는 단일 컴포넌트(예를 들어, 트랜지스터, 게이트 어레이, ...) 또는 컴포넌트들의 배열(예를 들어, 트랜지스터들의 직렬 또는 병렬 배열, 프로그램 회로부와 연결된 게이트 어레이, 파워 리드들, 전기 접지, 입력 신호 라인들 및 출력 신호 라인들, 등등)을 포함할 수 있다. 시스템은 하나 이상의 컴포넌트들뿐만 아니라 하나 이상의 아키텍처들을 포함할 수 있다. 예시적인 일 시스템은, 전원(들), 신호 생성기(들), 통신 버스(들), 제어기들, I/O 인터페이스, 어드레스 레지스터들 등뿐만 아니라 교차된 입력/출력 라인들 및 패스(pass) 게이트 트랜지스터들을 포함하는 스위칭 블록 아키텍처를 포함할 수 있다. 일부 중첩되는 정의들이 예상되며, 시스템 또는 아키텍처가 독립형 컴포넌트, 또는 다른 아키텍처, 시스템 등의 컴포넌트일 수 있다는 것이 이해될 것이다.
전술한 것에 더하여, 개시된 내용은, 전자 디바이스가 개시된 내용을 구현하도록 제어하기 위한, 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 임의의 적합한 조합을 생산하기 위한 전형적인 제조, 프로그래밍 또는 엔지니어링 기술들을 사용하는 방법, 장치, 또는 제조 물품으로서 구현될 수 있다. 본원에서 사용되는 용어들 "장치" 및 "제조 물품"은 전자 디바이스, 반도체 디바이스, 컴퓨터, 또는 임의의 컴퓨터-판독가능 디바이스, 캐리어, 또는 매체로부터 액세스가능한 컴퓨터 프로그램을 포괄하도록 의도된다. 컴퓨터-판독가능 매체는 하드웨어 매체, 또는 소프트웨어 매체를 포함할 수 있다. 이에 더하여, 매체는 비-일시적인 매체, 또는 운반 매체를 포함할 수 있다. 일 예에 있어, 비-일시적인 매체는 컴퓨터 판독가능 하드웨어 매체를 포함할 수 있다. 컴퓨터 판독가능 매체의 특정 예들은 비제한적으로 자기 저장 디바이스들(예를 들어, 하드 디스크, 플로피 디스크, 자기 스트립들...), 광 디스크들(예를 들어, CD(compact disk), DVD(digital versatile disk)...), 스마트 카드들, 및 플래시 메모리 디바이스들(예를 들어, 카드, 스틱, 키 드라이브...)을 포함할 수 있다. 컴퓨터-판독가능 운반 매체는 반송파, 또는 이와 유사한 것을 포함할 수 있다. 물론, 당업자들은 개시된 내용의 범위 및 사상으로부터 벗어나지 않고 이러한 구성에 대해 다수의 수정들이 이루어질 수 있음을 인식할 것이다.
이상에서 설명된 것들은 본 혁신의 예들을 포함한다. 물론, 본 혁신을 설명하기 위하여 컴포넌트들 또는 방법론들의 상상할 수 있는 모든 조합을 설명하는 것이 불가능할 수도 있지만, 당업자는 본 혁신의 다수의 추가적인 조합들 및 치환들이 가능하다는 것을 인식할 것이다. 따라서, 개시된 내용은 본 발명의 사상 및 범위 내에 속하는 이러한 모든 수정들, 변형들, 및 변용들을 포괄하도록 의도된다. 또한, 용어 "포함한다", "포함하는", "갖는다" 또는 "갖는" 및 이의 변형들이 상세한 설명 또는 청구항들에서 사용되는 정도까지, 이러한 용어는 청구항에서 전이어로서 사용될 때 "구성되는"이 해석되는 것과 같이 용어 "구성되는"과 유사한 방식으로 포괄적이 되도록 의도된다.
또한, 단어 "예시적인"은 본원에서 예, 사례, 또는 예시로서 역할한다는 것을 의미하기 위해 사용된다. 본원에서 "예시적인"으로서 설명된 임의의 측면 또는 설계는 반드시 다른 측면들 또는 설계들보다 더 선호되거나 바람직한 것으로 해석되지 않아야 한다. 오히려, 단어 예시적인의 사용은 명확한 방식으로 개념을 제공하도록 의도된다. 본 출원에서 사용되는 바와 같은 용어 "또는"은 배타적인 "또는"이 아니라 포괄적인 "또는"을 의미하도록 의도된다. 즉, 달리 명시되지 않거나 또는 문맥으로부터 명확하지 않은 경우, "X가 A 또는 B를 이용한다"는 자연적인 포괄적 치환들 중 임의의 것을 의미하도록 의도된다. 즉, X가 A를 이용하거나; X가 B를 이용하거나; 또는 X가 A 및 B 둘 모두를 이용하는 경우, "X가 A 또는 B를 이용한다"가 전술한 사례들 중 임의 사례 하에서 충족된다. 이에 더하여, 본 출원 및 첨부된 청구항들에서 사용되는 바와 같은 관사들 "일(a 및 an)"은, 달리 명시되거나 또는 문맥으로부터 단수형을 지시하는 것이 명확하지 않은 한, "하나 이상"을 의미하는 것으로 해석되어야 한다.
추가적으로, 상세한 설명의 일부 부분들이 전자 메모리 내에서 데이터 비트들에 대한 알고리즘들 또는 프로세스 동작들과 관련되어 제공되었다. 이러한 프로세스 설명들 또는 표현들은 당업자들이 작업의 본질을 다른 당업자들에게 효율적으로 전달하기 위해 당업자들에 의해 이용되는 메커니즘들이다. 본원에서 프로세스는 일반적으로 희망되는 결과를 야기하는 행동들의 자기-부합(self-consistent) 시퀀스로 여겨진다. 행동들은 물리적 수량들의 물리적 조작들을 필요로 하는 행동들이다. 필수적이지는 않더라도, 전형적으로, 이러한 수량들은 저장되거나, 전송되거나, 결합되거나, 비교되거나, 및/또는 달리 조작될 수 있는 전기 및/또는 자기 신호들의 형태를 취한다.
원칙적으로 일반적인 용법을 위하여, 이러한 신호들을 비트들, 값들, 엘러먼트들, 심볼들, 문자들, 용어들, 수들, 또는 유사한 것으로 지칭하는 것이 편리하다는 것이 증명되었다. 그러나, 이러한 그리고 유사한 용어들의 전부가 적절한 물리적 수량들과 연관될 것이며, 이들은 단지 이러한 수량들에 적용될 편리한 라벨들에 불과하다는 것을 명심해야만 한다. 특별히 달리 언급되거나 또는 이상의 논의로부터 명백하지 않은 경우, 개시된 내용 전체에 걸쳐 프로세싱, 컴퓨팅, 복제, 모방, 결정, 또는 송신, 및 유사한 것과 같은 용어들을 사용하는 논의들은, 전자 디바이스(들)의 회로들, 레지스터들 또는 메모리들 내의 물리적(전기적 또는 전자적) 수량들로 표현된 데이터 또는 신호들을 조작하거나 또는 이들을 머신 또는 컴퓨터 시스템 메모리들 또는 레지스터들 또는 이러한 다른 정보 저장, 송신 및/또는 디스플레이 디바이스들 내의 물리적 수량들로서 유사하게 표현되는 다른 데이터 또는 신호들로 변환하는 프로세싱 시스템들, 및/또는 유사한 소비자 또는 산업 전자 디바이스들 또는 머신들의 액션들 및 프로세스들을 지칭한다는 것이 이해될 것이다.
이상에서 설명된 컴포넌트들, 아키텍처들, 회로들, 프로세스들 및 유사한 것에 의해 수행되는 다양한 기능들과 관련하여, 이러한 컴포넌트들을 설명하기 위해 사용되는 ("수단"에 대한 언급을 포함하는) 용어들은, 달리 표현되지 않으면, 설명된 컴포넌트의 특정 기능(예를 들어, 기능적 등가물)을 수행하는 임의의 컴포넌트에 대응되도록 의도되며, 이는 심지어 본원에 예시된 실시예들의 예시적인 측면들의 기능을 수행하는 개시된 구조와 구조적으로 균등하지 않은 경우에도 그러하다. 이에 더하여, 특정 특징이 몇몇 구현예들 중 오직 하나에 관해서만 개시되었지만, 이러한 특징이 임의의 주어진 또는 특정 애플리케이션에 대해 바람직할 수 있으며 유리할 수 있을 때 다른 구현예들의 하나 이상의 다른 특징들과 결합될 수 있다. 실시예들이 다양한 프로세스들의 행동들 및/또는 이벤트를 수행하기 위한 컴퓨터-실행가능 명령어들을 갖는 컴퓨터-판독가능 매체뿐만 아니라 시스템을 포함한다는 것이 또한 인식될 것이다.

Claims (19)

  1. 2-단자 메모리 디바이스에 대한 선택기 디바이스를 형성하기 위한 방법으로서,
    제 1 금속 재료를 포함하는 제 1 층 구조체를 제공하는 단계;
    상기 제 1 층 구조체와 접촉하는 선택기 재료의 층을 제공하는 단계; 및
    상기 선택기 재료의 상기 층과 접촉하며 제 2 금속 재료를 포함하는 제 2 층 구조체를 제공하는 단계를 포함하며,
    상기 제 1 금속 재료는 상기 제 1 층 구조체 및 상기 제 2 층 구조체에 걸쳐 인가되는 전압에 응답하여 전도성 이온들을 상기 선택기 재료로 제공하도록 구성되고,
    상기 선택기 재료는 상기 제 1 층 구조체 및 상기 제 2 층 구조체에 걸쳐 인가되는 상기 전압에 응답하여, 상기 전도성 이온들이 상기 선택기 재료의 층 내로 침투하고 상기 선택기 재료에 걸쳐 전도성 필라멘트를 형성하는 것을 가능하게 하도록 구성되며,
    상기 선택기 재료는, 상기 전압과 동일한 극성을 가지며 0보다는 더 큰 감소된 전압으로의 상기 전압의 크기의 감소에 응답하여 상기 전도성 필라멘트의 전기적 연속성을 파괴(break)하는 것을 가능하게 하도록 구성되고,
    상기 제 1 층 구조체, 상기 선택기 재료의 층, 및 상기 제 2 층 구조체가 상기 선택기 디바이스를 형성하며, 및
    상기 선택기 디바이스는 상기 2-단자 메모리 디바이스와 전기적으로 직렬로 배치되는, 방법.
  2. 청구항 1에 있어서,
    상기 제 2 금속 재료는, 상기 제 1 층 구조체 및 상기 제 2 층 구조체에 걸쳐 인가되는, 상기 전압과 반대되는 극성의 제 2 전압에 응답하여 제 2 전도성 이온들을 상기 선택기 재료로 제공하도록 구성되며;
    상기 제 2 전도성 이온들은, 0 크기보다는 더 큰 제 2 감소된 전압으로의 상기 제 2 전압의 크기의 감소에 응답하여 상기 선택기 재료의 층으로부터 적어도 부분적으로 분산되고; 및
    상기 선택기 재료의 층의 전도성은 상기 선택기 재료의 층으로부터 적어도 부분적으로 분산되는 상기 제 2 전도성 이온들에 응답하여 감소되는, 방법.
  3. 청구항 1에 있어서,
    상기 제 1 금속 재료 또는 상기 제 2 금속 재료는: 귀금속, 적어도 부분적으로 귀금속을 함유하는 금속 합금, 필드-강화 확산체 재료(field-enhanced diffuser material), Ni, Cu, Ag, Co, Fe, W, Al, Ti, TiN, TaN, WN, 및 전술한 것들 중 하나 이상의 합금으로 구성된 그룹으로부터 선택되는 것; 또는
    상기 선택기 재료의 상기 층은: 절연체, 비-화학량론적 산화물, 칼코게나이드(chalcogenide), Ge, Sb, S 및 Te를 포함하는 고체-전해질, 및 금속-도핑된 재료로 구성된 그룹으로부터 선택되는 것 중 적어도 하나인, 방법.
  4. 청구항 1에 있어서,
    상기 제 1 층 구조체 또는 상기 제 2 층 구조체를 제공하는 단계는,
    각기 Co, Ni, Fe, Ag, Ti, W, Al, Cu, TiN, TaN, TiW, 및 전술한 것들 중 적어도 하나의 합금으로 구성된 그룹으로부터 선택된 상기 제 1 금속 재료 또는 상기 제 2 금속 재료를 포함하는 제 1 전극 또는 제 2 전극을 각기 제공하는 단계를 더 포함하며; 및
    이온 전도체, 고체-전해질, 금속 산화물, 및 금속 산화물 합금으로 구성된 제 2 그룹으로부터 선택되며, 상기 선택기 재료의 층과 상기 제 1 전극 사이에 배치되는 제 1 이온 전도체를 제공하는 단계; 또는
    상기 제 2 그룹으로부터 선택되며, 상기 선택기 재료의 층과 상기 제 2 전극 사이에 배치되는 제 2 이온 전도체를 제공하는 단계 중 적어도 하나를 더 포함하는, 방법.
  5. 청구항 1에 있어서,
    상기 방법은,
    반도체 기판 상에 복수의 2-단자 메모리 디바이스들을 형성하는 단계;
    복수의 선택기 디바이스들을 형성하는 단계; 및
    상기 복수의 2-단자 메모리 디바이스들 및 상기 복수의 선택기 디바이스들로부터 크로스바(crossbar) 메모리 구조체를 형성하는 단계를 더 포함하며,
    상기 2-단자 메모리 디바이스들의 각각은 상기 복수의 선택기 디바이스들 중 적어도 하나의 선택기 디바이스와 연관되고,
    상기 복수의 2-단자 메모리 디바이스들은 상기 2-단자 메모리 디바이스를 포함하며, 및
    상기 복수의 선택기 디바이스들은 상기 선택기 디바이스를 포함하는, 방법.
  6. 2-단자 메모리에 대한 선택기 디바이스로서,
    제 1 금속 재료를 포함하는 제 1 층 구조체;
    상기 제 1 층 구조체와 접촉하는 선택기 재료의 층; 및
    상기 선택기 재료의 층과 접촉하며 제 2 금속 재료를 포함하는 제 2 층 구조체를 포함하며,
    상기 제 1 금속 재료는, 상기 제 1 층 구조체 및 상기 제 2 층 구조체에 걸쳐 인가되는, 전압 크기들의 문턱 범위 내의 크기를 갖는 활성화 전압에 응답하여 전도성 이온들을 상기 선택기 재료로 제공하도록 구성되고,
    상기 제 2 층 구조체는, 상기 제 1 층 구조체 및 상기 제 2 층 구조체에 걸쳐 인가되는, 상기 활성화 전압과는 상이한 극성을 갖는 제 2 전압에 응답하여 추가적인 전도성 이온들을 상기 선택기 재료로 제공하도록 구성되며;
    상기 선택기 재료는, 상기 제 1 층 구조체 및 상기 제 2 층 구조체에 걸쳐 인가되는 상기 활성화 전압에 응답하여 상기 전도성 이온들이 상기 선택기 재료의 층 내로 침투하는 것을 가능하게 하도록 구성되고, 상기 제 2 전압에 응답하여 상기 추가적인 전도성 이온들이 상기 선택기 재료의 층 내로 침투하는 것을 가능하게 하도록 구성되며, 및
    상기 선택기 디바이스는 상기 2-단자 메모리 디바이스와 전기적으로 직렬로 배치되는, 선택기 디바이스.
  7. 청구항 6에 있어서,
    상기 선택기 재료는, 상기 전압 크기들의 문턱 범위 아래의 인가되는 전압에 응답하여 제 1 전류와 연관되며;
    상기 선택기 재료는, 상기 전압 크기들의 문턱 범위 내이거나 또는 그 이상인 상기 인가되는 전압에 응답하여 제 2 전류와 연관되고; 및
    상기 제 2 전류 대 상기 제 1 전류의 비율은 1,000 이상인, 선택기 디바이스.
  8. 청구항 7에 있어서,
    상기 선택기 재료는, 상기 전압 크기들의 문턱 범위 이내이거나 또는 그 이상이었다가 상기 전압 크기들의 문턱 범위 미만의 포지티브(positive) 전압으로 떨어지는 상기 인가되는 전압에 응답하여 상기 제 2 전류와 연관되는 것으로부터 상기 제 1 전류와 연관되는 것으로 변화하는, 선택기 디바이스.
  9. 청구항 6에 있어서,
    상기 추가적인 전도성 이온들은, 상기 제 2 전압에 응답하여 전도성 서브-영역을 형성하기 위하여 상기 선택기 재료 내로 침투하고;
    상기 선택기 재료의 층은, 상기 선택기 재료 내의 상기 추가적인 전도성 이온들의 침투에 응답하여 증가된 전류와 연관되며;
    상기 추가적인 전도성 이온들은 문턱 전압 크기들의 제 2 범위 아래로 떨어지는 상기 제 2 전압의 크기에 응답하여 적어도 부분적으로 상기 선택기 재료의 층의 상기 전도성 서브-영역을 변형(deform)시키고;
    상기 선택기 재료의 층은, 상기 전도성 서브-영역을 적어도 부분적으로 변형시키는 상기 추가적인 이온들에 응답하여 감소된 전류와 연관되며; 및
    상기 감소된 전류 대 상기 증가된 전류의 비율은 1,000 이상인, 선택기 디바이스.
  10. 청구항 6에 있어서,
    상기 활성화 전압은 0.1 볼트 내지 4 볼트의 범위로부터 선택되며, 상기 선택기 디바이스의 전기적 응답은:
    1 밀리볼트(mV)/디케이드(decade) 내지 60 mV/디케이드의 범위; 또는
    0.15 디케이드/mV 내지 1 디케이드/mV의 범위 중 적어도 하나의 범위 사이인, 선택기 디바이스.
  11. 청구항 6에 있어서,
    상기 선택기 재료는 0.5nm 내지 50nm의 범위로부터 선택된 두께를 갖는, 선택기 디바이스.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 청구항 1에 있어서,
    상기 선택기 재료의 층을 제공하는 단계는, 선택기 재료의 체적당 상기 전도성 이온들을 트래핑(trap)하는 몇몇 결함 사이트(defect site)들을 갖도록 상기 선택기 재료의 층을 형성하는 단계를 더 포함하는, 방법.
  17. 청구항 2에 있어서,
    상기 전압의 상기 크기는 상기 제 2 전압의 제 2 크기와 실질적으로 동일한, 방법.
  18. 청구항 17에 있어서,
    상기 제 1 층 구조체를 제공하는 단계 및 상기 제 2 층 구조체를 제공하는 단계는, 상기 제 1 금속 재료 및 상기 제 2 금속 재료에 대한 공통 금속을 포함하는 재료를 선택하는 단계를 더 포함하는, 방법.
  19. 청구항 2에 있어서,
    상기 전압의 상기 크기는 상기 제 2 전압의 제 2 크기와 크기에 있어서 상이하며; 및
    상기 제 1 층 구조체를 제공하는 단계 및 상기 제 2 층 구조체를 제공하는 단계는, 상기 제 1 금속 재료 및 상기 제 2 금속 재료에 대하여 상이한 재료들을 이용하는 단계를 더 포함하는, 방법.
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