JP6870476B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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Description
(付記1)複数の第1電極を有する第1半導体チップと、前記複数の第1電極と複数の電極対を形成する複数の第2電極を有する第2半導体チップと、前記第1半導体チップの前記複数の第1電極が設けられた面と前記第2半導体チップの前記複数の第2電極が設けられた面との間に挟まれ、金属粒子を含有する中間膜と、を備え、前記複数の電極対のうちの第1電極対は前記金属粒子を構成する金属で形成されたデンドライト構造体で接続され、第2電極対は前記デンドライト構造体で接続されていない又は前記第1電極対を接続する前記デンドライト構造体とは異なる太さの前記デンドライト構造体で接続されている、半導体装置。
(付記2)前記複数の電極対のうちの前記第1電極対と前記第2電極対は異なる太さの前記デンドライト構造体で接続され、第3電極対は前記デンドライト構造体で接続されていない、付記1記載の半導体装置。
(付記3)前記複数の電極対は、前記第1半導体チップ及び前記第2半導体チップの動作に伴う前記複数の電極対の電流量に応じて前記デンドライト構造体による接続が変化する、付記1または2記載の半導体装置。
(付記4)前記金属粒子は、マグネシウム、アルミニウム、亜鉛、鉄、ニッケル、錫、又は銅のいずれかからなる、付記1から3のいずれか一項記載の半導体装置。
(付記5)前記中間膜は非絶縁体である、付記1から4のいずれか一項記載の半導体装置。
(付記6)複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線の交差位置に配置された複数のメモリセルと、を備え、前記複数のメモリセルは、前記複数のワード線及び前記複数のビット線にそれぞれ接続する第1電極及び第2電極と、前記第1電極と前記第2電極との間に設けられ、金属粒子を含有する中間膜と、を備え、前記複数のワード線及び前記複数のビット線によって前記第1電極と前記第2電極の間に電圧が印加されることで前記第1電極と前記第2電極が前記金属粒子を構成する金属で形成されたデンドライト構造体で接続される、記憶装置。
(付記7)前記第1電極及び前記第2電極は前記複数のメモリセル毎に分離して設けられ、前記中間膜は前記複数のメモリセルで共有して設けられている、付記6記載の記憶装置。
(付記8)複数の第1電極を有する第1半導体チップの前記複数の第1電極が設けられた面と、複数の第2電極を有する第2半導体チップの前記複数の第2電極が設けられた面と、で金属粒子を含有する中間膜を挟む工程と、前記中間膜を挟む工程の後、前記複数の第1電極と前記複数の第2電極とで形成される複数の電極対のうちの少なくとも2つの電極対に異なる大きさの電圧を印加する工程と、を備える半導体装置の製造方法。
12 基板
14 絶縁膜
16 半導体素子
18 配線層
20 ビア配線
22 電極
30 半導体チップ
32 基板
34 絶縁膜
36 半導体素子
38 配線層
40 ビア配線
42 電極
50 中間膜
52 金属ナノ粒子
54 金属原子
56〜56b デンドライト構造体
58 金属イオン
60 水酸化物イオン
70〜70c 電極対
80 ワード線
82 ビット線
84〜84c メモリセル
86 電極
88電極
90 中間膜
92 金属ナノ粒子
94 金属原子
96 デンドライト構造体
100 半導体装置
200 記憶装置
Claims (5)
- 複数の第1電極を有する第1半導体チップと、
前記複数の第1電極と複数の電極対を形成する複数の第2電極を有する第2半導体チップと、
前記第1半導体チップの前記複数の第1電極が設けられた面と前記第2半導体チップの前記複数の第2電極が設けられた面との間に挟まれ、金属粒子を含有する中間膜と、を備え、
前記複数の電極対のうちの第1電極対は前記金属粒子を構成する金属で形成されたデンドライト構造体で接続され、第2電極対は前記デンドライト構造体で接続されていない又は前記第1電極対を接続する前記デンドライト構造体とは異なる太さの前記デンドライト構造体で接続されている、半導体装置。 - 前記複数の電極対のうちの前記第1電極対と前記第2電極対は異なる太さの前記デンドライト構造体で接続され、第3電極対は前記デンドライト構造体で接続されていない、請求項1記載の半導体装置。
- 前記複数の電極対は、前記第1半導体チップ及び前記第2半導体チップの動作に伴う前記複数の電極対の電流量に応じて前記デンドライト構造体による接続が変化する、請求項1または2記載の半導体装置。
- 前記金属粒子は、マグネシウム、アルミニウム、亜鉛、鉄、ニッケル、錫、又は銅のいずれかからなる、請求項1から3のいずれか一項記載の半導体装置。
- 複数の第1電極を有する第1半導体チップの前記複数の第1電極が設けられた面と、複数の第2電極を有する第2半導体チップの前記複数の第2電極が設けられた面と、で金属粒子を含有する中間膜を挟む工程と、
前記中間膜を挟む工程の後、前記複数の第1電極と前記複数の第2電極とで形成される複数の電極対のうちの少なくとも2つの電極対に異なる大きさの電圧を印加する工程と、を備える半導体装置の製造方法。
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JP2017104813A JP6870476B2 (ja) | 2017-05-26 | 2017-05-26 | 半導体装置及び半導体装置の製造方法 |
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JP2017104813A JP6870476B2 (ja) | 2017-05-26 | 2017-05-26 | 半導体装置及び半導体装置の製造方法 |
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JP2018200951A JP2018200951A (ja) | 2018-12-20 |
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Family Applications (1)
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JP2017104813A Active JP6870476B2 (ja) | 2017-05-26 | 2017-05-26 | 半導体装置及び半導体装置の製造方法 |
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- 2017-05-26 JP JP2017104813A patent/JP6870476B2/ja active Active
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