KR20190136001A - 메모리 셀 스위칭 디바이스 - Google Patents

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KR20190136001A
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switching
switching device
storage unit
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KR1020197027927A
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슈이치로 야스다
도모히토 츠시마
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소니 주식회사
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Abstract

그 각각이 스위칭 디바이스와 결합되는 메모리 디바이스를 포함하는 복수의 메모리 셀을 갖는 메모리 구조체들이 제공된다. 각각의 셀의 메모리 디바이스 및 스위칭 디바이스는 직렬로 연결되고, 적어도 제1 전극 및 제2 전극을 포함한다. 제1 전극은 비교적 높은 저항을 특징으로 하여, 메모리 디바이스의 동작 동안에 감소된 스냅 전류를 제공한다. 비교적 높은 저항을 갖는 제1 전극은 TiAlN을 포함하거나 또는 전적으로 이것으로 구성될 수 있다.

Description

메모리 셀 스위칭 디바이스
본 출원은 2017년 4월 6일자로 출원된 미국 특허 출원 제15/480782호의 이익을 주장하며, 이것의 전체 내용은 참조에 의해 본 명세서에 통합된다.
본 개시내용은 복수의 메모리 셀을 갖는 메모리 구조체에 관한 것이다. 각각의 메모리 셀은 스위칭 디바이스 및 메모리 디바이스를 포함한다.
메모리 디바이스는 광범위한 분야에서 사용된다. 예를 들어, 솔리드 스테이트 메모리는 컴퓨팅 디바이스와 관련하여 프로그램 명령어들 및 데이터의 장기 또는 단기 저장을 위해 사용될 수 있다. 메모리 밀도, 액세스 속도, 및 신뢰성은 모두 솔리드 스테이트 메모리를 설계하는데 있어서 중요한 고려사항들이다. 최근의 솔리드 스테이트 메모리 설계들은 저항성 랜덤 액세스 메모리(ReRAM)와 같은 저항 변화 메모리들, 및 상변화 랜덤 액세스 메모리(PCRAM 또는 PRAM)를 포함한다. 이들은 3차원 아키텍처에 통합될 수 있다. 이러한 설계들은 메모리 밀도를 증가시킬 수 있다. 그러나, 기존 액세스 트랜지스터를 사용하는 저항 변화 메모리에서, 단위 셀 당 바닥 면적(floor area per unit cell)이 증가된다. 그 결과, 플래시 메모리들에 비해 증가된 메모리 밀도를 달성하는 것은 어렵다. 그러나, 메모리 셀들이 크로스 포인트 메모리 어레이 구성으로 배치되는 저항 변화 메모리에서 단위 셀 당 바닥 면적을 감소시키는 것이 가능하다. 이러한 구성에서, 메모리 셀들은 교차하는 배선 라인들의 크로스 포인트들에 제공된다. 따라서, 메모리 밀도의 증가가 달성될 수 있다.
크로스 포인트 메모리 어레이의 메모리 셀에서, 메모리 디바이스 외에 셀 선택을 위한 선택 디바이스 또는 스위칭 디바이스가 제공된다. 스위칭 디바이스의 예들은 PN 다이오드, 애벌란시 다이오드(avalanche diode), 금속 산화물을 사용하여 구성된 스위칭 디바이스, 및 모트 전이(Mott transition)에 의해 소정 임계 전압에서 스위칭되어 전류를 갑자기 증가시키는 스위칭 디바이스를 포함한다. 그러나, 스위칭 디바이스들이 스위칭되는 임계 전압에 대한 제약 때문에 그리고 비선택 동안 누설 전류가 클 수 있기 때문에, 기존 스위칭 디바이스들을 이용하여 저항 변화 메모리 디바이스에 대한 적절한 임계 전압을 획득하는 것이 문제가 된다.
대안으로서, 스위칭 디바이스는 OTS(ovonic threshold switch)와 같은 칼코게나이드 재료를 포함할 수 있다. OTS 디바이스는 스위칭 임계 전압 이상에서 급격히 증가하는 전류를 특징으로 한다. 이는 스위칭 디바이스가 선택(ON) 상태에 놓일 때 비교적 큰 전류 밀도를 획득하는 것을 가능하게 한다. 또한, 칼코게나이드 재료로 이루어진 OTS 층의 미세구조는 비정질이고, 따라서 PVD(physical vapor deposition) 방법 또는 CVD(chemical vapor deposition) 방법을 이용하여 실온 조건들 하에서 OTS 층을 형성하는 것이 가능하다.
3차원 메모리 구조체 또는 어레이에서, 저항 변화 메모리 셀들은 메모리 어레이 내에 조밀하게 패킹될 수 있다. 그러나, 메모리 구조체의 성능은 메모리 셀들과 연관된 스위칭 디바이스들의 특성들에 적어도 부분적으로 의존한다. 특히, 스위칭 디바이스의 활성화로부터 초래되는 전류 스파이크(current spike) 또는 스내핑(snapping)이 감소되는 스위치를 제공하는 것이 바람직하다.
본 개시내용의 실시예들은 비교적 고 저항 전극을 포함하는 메모리 디바이스와 함께 사용하기 위한 스위칭 디바이스를 제공한다. 이러한 전극을 사용하면, 피크 전류는 종래의 전극들에 비해 감소될 수 있다. 본 개시내용의 실시예들에 따르면, 전극은 티타늄을 포함할 수 있다. 보다 상세하게는, 본 개시내용의 실시예들은, 티타늄 알루미늄 질화물(TiAlN)을 사용하여 형성되는, 본 명세서에서 제1 전극으로도 지칭되는 전극을 제공한다. 본 개시내용의 또 다른 실시예들에 따르면, 제1 전극은 전적으로 TiAlN으로부터 형성된다.
본 개시내용의 실시예들에 따르면, 스위칭 디바이스가 제공된다. 스위칭 디바이스는 티타늄을 포함하는 제1 전극을 포함한다. 스위칭 디바이스는 제2 전극, 및 제1 전극과 제2 전극 사이에 있는 스위칭 층을 추가로 포함한다. 적어도 일부 실시예들에 따르면, 스위칭 층은 하나 이상의 종류의 칼코겐 원소들을 이용하여 형성된다.
본 개시내용의 추가 실시예들에 따르면, 저장 유닛이 제공된다. 저장 유닛은 복수의 메모리 셀을 포함한다. 각각의 메모리 셀은 티타늄을 포함하는 제1 전극을 갖는 스위칭 디바이스를 포함한다.
본 개시내용의 실시예들에 따른 방법들은 기판 상에 TiN 및 AlN의 교대 층들을 퇴적하는 단계를 포함한다. 원하는 수의 층들이 퇴적된 후에, NH3 어닐링이 수행되어 TiAlN으로부터 형성된 전극을 획득하게 된다.
본 개시내용의 실시예들의 추가적인 특징들 및 장점들은, 특히 첨부 도면들과 함께 취해질 때, 이하의 설명으로부터 더욱 쉽게 명백해질 것이다.
도 1은 예시적인 3차원 메모리 구조체의 사시도이다.
도 2는 본 개시내용의 실시예들에 따른 메모리 셀을 묘사하는 단면도이다.
도 3은 본 개시내용의 다른 실시예들에 따른 메모리 셀을 묘사하는 단면도이다.
도 4는 본 개시내용의 다른 실시예들에 따른 메모리 셀을 묘사하는 단면도이다.
도 5는 본 개시내용의 실시예들에 따른 메모리 셀의 개략도이다.
도 6은 본 개시내용의 실시예들에 따라 고 저항 전극을 형성하기 위한 방법의 양태들을 묘사한다.
도 1은 예시적인 3차원 메모리 구조체(100)를 묘사한다. 보다 구체적으로, 크로스 포인트 메모리 어레이 형태의 3차원 메모리 구조체(100)가 묘사된다. 메모리 구조체(100)는 수직 메모리 요소들 또는 셀들(108)의 단부들에 전기적으로 연결되는 복수의 비트 라인(104)을 포함한다. 메모리 구조체(100)는 복수의 워드 라인(112)을 또한 포함한다. 보다 상세하게는, 메모리 셀들(108)은 비트 라인(104)과 워드 라인(112) 사이의 크로스 포인트들 또는 교차부들에 인접한 영역들에 형성된다. 이 예에 도시되지는 않았지만, 본 개시내용의 실시예들에 따른 3차원 메모리 구조체(100)는 3차원(x, y, z)으로 배치되는 메모리 셀들(108)을 갖는 수직 메모리 어레이를 포함할 수 있다. 비트 라인들(104) 및 워드 라인들(112)은 구동 요소들(도시되지 않음)에 연결될 수 있다.
메모리 셀들(108) 각각은 메모리 또는 저장 디바이스(120)에 직렬로 결합된 스위칭 디바이스(116)를 포함한다. 메모리 셀(108)의 스위칭 디바이스(116)는 해당 메모리 셀(108)에 대한 셀렉터로서 사용된다. 특히, 스위칭 임계 전압과 같거나 높은 전압을 인가함으로써, 스위칭 디바이스(116)는 낮은 또는 감소된 저항 상태에 놓이게 된다. 스위칭 디바이스(116)에 인가되는 전압이 스위칭 임계 전압보다 작을 때, 스위칭 디바이스(116)는 고 저항 상태로 복귀한다. 바람직하게는, 스위칭 디바이스(116)는 고 저항 또는 OFF 상태에서의 누설 전류를 방지하고, 저 저항 또는 ON 상태에서 비교적 높은 전류 밀도를 허용한다. 메모리 셀(108) 양단에 전압을 인가함으로써, 스위칭 디바이스(116)는 고 저항 상태로부터 저 저항 상태로 전이될 수 있다. 일단 스위칭 디바이스(116)가 저 저항 상태에 있다면, 기입, 소거, 및 판독 동작들과 같은 다양한 동작들이 저장 디바이스(120)에 대해 수행될 수 있다.
저장 디바이스(120)는, 전압 펄스 또는 전류 펄스가 연관된 비트 라인(104) 및 워드 라인(112) 쌍 및 도시되지 않은 전력 공급 회로로부터 저장 디바이스(120) 양단에 인가될 때 저장 디바이스(120)의 전기 특성들, 특히 저항 값이 변화되는 저항 변화 타입 저장 디바이스를 포함할 수 있다. 본 기술분야의 통상의 기술자에 의해 이해될 수 있는 바와 같이, 선택된 메모리 셀(108)과 관련하여 상이한 동작들에 대해 사용되는 전압 레벨들 및 펄스 지속기간들은 저장 디바이스(120)의 특정 특성들에 의존할 수 있다. 저장 디바이스(120)에서, 인가된 전압이 중단된 후에도 전압의 인가에 의해 형성된 전송 경로가 유지되고, 저항 값이 유지된다는 점에 유의해야 한다.
도 2에 도시된 바와 같이, 메모리 셀(108)은, 예를 들어, 하부 또는 제1 전극(200), 스위칭 층(224), 중간 또는 제2 전극(220), 저장 층(204), 및 상부 또는 제3 전극(208)을 이 순서로 포함할 수 있다. 저장 층(204)은 저항 변화 층(212) 및 이온 소스 층(216)이 하부 전극 측으로부터 적층되는 적층 구성, 또는 저항 변화 층(212)의 단일 층 구성을 포함할 수 있다. 중간 전극(220)은 스위칭 디바이스(116)의 상부 전극과 저장 디바이스(120)의 하부 전극 양쪽 모두로서 역할한다는 점에 유의해야 한다. 보다 구체적으로, 예를 들어, 메모리 셀(108)은 스위칭 층(224), 중간 전극(220), 저항 변화 층(212), 및 이온 소스 층(216)이 이 순서로 하부 전극(200)과 상부 전극(208) 사이에 적층되는 구성을 가질 수 있다.
본 개시내용의 실시예들에 따르면, 제1 전극(200)은 반도체 공정에서 사용되는 배선 재료로 만들어질 수 있다. 배선 재료의 예들은 텅스텐(W), 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄소(C), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 탄탈룸(Ta), 탄탈륨 질화물(TaN), 및 실리사이드를 포함할 수 있다. 전계에 의해 이온 전도를 일으킬 가능성을 갖는 Cu와 같은 재료로 제1 전극(200)이 만들어지는 경우에, Cu 또는 임의의 다른 배선 재료로 만들어진 제1 전극(200)의 표면은 이온 전도 및 열 확산을 일으킬 가능성이 낮은, W, WN, TiN, 또는 TaN과 같은, 장벽 특성들을 갖는 재료로 커버될 수 있다. 본 개시내용의 실시예들에 따르면, 제1 전극(200)은 티타늄을 포함한다. 본 개시내용의 추가 실시예들에 따르면, 제1 전극(200)은 티타늄 알루미늄 질화물(TiAlN)을 포함한다. 본 개시내용의 또 다른 실시예들에 따르면, 제1 전극(200)은 전적으로 TiAlN으로부터 형성된다.
스위칭 층(224)은 주기율표의 16족 원소들 중 하나 이상의 종류, 보다 구체적으로는 황(S), 셀레늄(Se) 및 텔루륨(Te)과 같은 칼코겐 원소들 중 하나 이상의 종류를 포함한다. OTS(ovonic threshold switch) 현상을 나타내는 스위칭 디바이스(116)에서, 스위칭을 위한 전압 바이어스가 스위칭 디바이스(116)에 인가되더라도, 스위칭 층(224)이 비정질 구조를 유지하는 것이 필요하고, 그에 의해 위상 변화를 야기하지 않고, 비교적 안정적인 비정질 구조는 OTS 현상을 신뢰성있게 달성하는 것을 가능하게 한다. 예시적인 실시예에서, 스위칭 층(224)은 전술한 칼코겐 원소 이외에 메탈로이드 경 원소들(제1 원소들), 더 구체적으로는 붕소(B), 탄소(C), 및 실리콘(Si) 중 하나 이상의 종류를 포함하는 칼코게나이드로 만들어진다. 비교적 작은 원자 반경을 갖는 원소가 비교적 큰 원자 반경을 갖는 원소에 첨가될 때, 원소들 간의 원자 반경 차이가 커진다. 따라서, 스위칭 층(224)이 결정질 구조를 갖는 것이 어렵고, 비정질 구조가 안정화될 가능성이 더 크다. 따라서, 그러한 실시예들에서의 스위칭 층(224)에서와 같이, B와 같은 비교적 작은 원자 반경을 갖는 메탈로이드 경 원소(metalloid light element)가 Te와 같은 비교적 큰 원자 반경을 갖는 칼코겐 원소를 포함하는 칼코게나이드에 첨가될 때, 상이한 원자 반경들을 갖는 복수의 원소가 칼코게나이드에 포함되어, 비정질 구조를 안정화시킨다.
또한, 스위칭 층(224)의 저항의 증가에 의한 누설 전류의 감소 및 비정질 구조의 안정화에 의한 OTS 현상의 안정화에 외에, 복수의 종류의 경 원소의 조합의 사용은 유전체 강도 전압을 증가시키는 것을 가능하게 한다. 따라서, 스위칭 임계 전압이 증가된다.
또한, 스위칭 층(224)은 질소(N) 및 산소(O) 중 하나 또는 둘 다를 포함할 수 있다. N 및 O는 B, C, 또는 Si에 본딩됨으로써 스위칭 층(224)의 저항이 증가되는 것을 허용한다. 예를 들어, B와 N이 함께 본딩되는 a-BN의 밴드 갭은 비정질 상태에서도 5.05 이고, B 및 O가 함께 본딩되는 B2O3은 8.45 eV의 밴드 갭을 갖는다. N 또는 O를 포함시키는 것은 스위칭 층(30)의 저항 값을 더 증가시키고 누설 전류를 감소시키는 것을 가능하게 한다. 또한, 경 원소와 N 또는 O 사이의 본딩은(예를 들어, Si-N, Si-O, B-N, 및 B-O) 칼코게나이드에서의 본딩을 분산시킴으로써 비정질 구조의 안정화에 기여한다.
칼코게나이드의 저항 값 및 절연성을 증가시키기 위해서, 스위칭 층(224)이, 칼코겐 원소 이외에, 위에 언급된 Si, B 및 C, 및 N 또는 O의 경 원소들이 전술한 원소들 이외의 높은 밴드 갭을 갖는 화합물을 형성하는 원소를 포함할 수 있다는 것에 유의해야 한다. 그러한 원소의 예들은 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 및 스트론튬(Sr)과 같은 알칼리 토금속 원소들, 알루미늄(Al) 및 갈륨(Ga)과 같은 주기율표의 13족 원소들, 및 칼코겐 원소와 결합하는 Ⅱ-VI족 화합물 반도체들로서 알려진 이트륨(Y) 및 란탄족 원소들과 같은 희토류 원소들을 포함할 수 있다. 이들이 질소 또는 산소를 포함하는 칼코게나이드에서 비교적 큰 밴드 갭을 갖는 화합물을 형성하는 것이 추정되고, 전압이 인가되지 않는 OFF 상태에서 칼코게나이드 스위칭 층의 절연 특성을 개선하는 것이 가능하다. 특히, Ge, Sb, As, 또는 임의의 다른 원소를 포함하는 대부분의 알려진 칼코게나이드들은 2eV 미만의 밴드 갭을 갖고, 2.2eV 이상의 밴드 갭을 갖는 화합물은 바람직하게는 스위칭 층에 분산될 수 있고, 이는 누설 전류를 감소시키는 것을 가능하게 한다.
따라서, 미세 구조체에서, 칼코겐 원소 및 이 원소들이 함께 본딩되는 고 저항 화합물이 스위칭 층(224)에 형성되며, 이는 누설 전류를 더 감소시키는 것을 가능하게 한다. 또한, 이 원소들은 질화물 또는 산화물을 형성하기 위해 N 또는 O에 본딩된다. 이러한 원소들의 질화물들 및 이러한 원소들의 산화물들은 비교적 큰 밴드 갭을 가지며, 칼코게나이드보다 높은 저항을 갖는다. 따라서, 스위칭 층(224)에서 이러한 질화물들 및 이러한 산화물들을 미시적으로 분산시킴으로써, 스위칭 층(224)의 저항이 더 증가되고, OTS 현상을 유지하면서 누설 전류가 감소된다. 다시 말해서, 이 실시예에서의 스위칭 층(224)은 전압 인가 시에 ON 상태에서 칼코겐 원소에 의해 야기된 OTS 현상을 유지할 뿐만 아니라 높은 온 전류를 유지하면서 오프 전류를 감소시키는 것이 가능하다. 이는 ON/OFF 비율(저항 비율)을 증가시키는 것을 가능하게 한다.
또한, 스위칭 층(224)은 전술한 원소들에 더하여 추가 원소를 포함할 수 있다. 추가 원소의 예들은 크롬(Cr), 바나듐(V), 및 니오븀(Nb)을 포함할 수 있다. 추가 원소는 스위칭 디바이스(116)의 OTS 동작의 변화를 감소시키고 스위칭 디바이스(116)의 반복 내구성을 개선한다. 또한, 비정질 구조의 안정화 등을 달성하기 위해, 이 원소들 이외의 원소(예를 들어, 게르마늄(Ge), 비소(As), 및 안티몬(Sb))가 이 원소가 본 발명의 효과를 손상시키지 않는 범위 내에서 추가로 포함될 수 있다.
스위칭 층(224)이 너무 얇을 때, 스위칭 층(224)의 재료들의 비선택 동안의 누설 특성들에 의존하여, 누설 전류를 감소시키는 것이 어렵고, OTS 현상은 야기될 가능성이 더 적다는 점에 유의해야 한다. 또한, 스위칭 층(224)이 너무 두꺼울 때, 소형화 프로세스에서 문제가 발생한다. 디바이스 크기를 감소시키는 것은 스위칭 임계 전압을 증가시키는 것을 가능하게 하고, 그에 의해 누설 전류를 감소시킨다. 소형화된 스위칭 디바이스(미세 디바이스)에서는, 너무 두꺼운 두께가 종횡비(평면 방향의 크기: 수직 방향(적층 방향)의 크기)의 증가를 야기하는 경향이 있어서, 미세 제조에 있어서의 어려움을 야기한다. 따라서, 스위칭 층(224)의 두께는 바람직하게는 5nm 내지 100nm의 범위(양쪽 경계값을 포함함)에 있을 수 있다.
저장 디바이스(120)의 이온 소스 층(216)은 전계의 인가에 의해 저항 변화 층(212)에서 전송 경로를 형성하는 이동 원소(mobile element)를 포함한다. 이동 원소의 예들은 전이 금속 원소들(주기율표의 4 내지 6족 원소들(예를 들어, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, 및 W)), Al, 구리(Cu), 및 칼코겐 원소들을 포함할 수 있고, 이온 소스 층(216)은 이들로부터 선택된 하나의 종류 또는 둘 이상의 종류를 포함한다. 또한, 이온 소스 층(216)은 O 및 N, 또는 전술한 원소들 이외의 원소, 예를 들어, 망간(Mn), 코발트(Co), 철(Fe), 니켈(Ni), 백금(Pt), 및 실리콘(Si)을 포함할 수 있다.
저항 변화 층(212)은, 예를 들어, 금속 원소 또는 비금속 원소의 산화물 또는 질화물로 만들어질 수 있고, 한 쌍의 전극 사이에 (여기서는 제3 또는 중간 전극(220)과 제2 또는 상부 전극(208) 사이에) 미리 결정된 전압이 인가될 때 그 저항 값을 변경하도록 구성된다. 보다 구체적으로, 중간 전극(220)과 상부 전극(208) 사이에 전압이 인가될 때, 이온 소스 층(216)에 포함되는 전이 금속 원소는 저항 변화 층(212) 내부로 이동되어 전송 경로를 형성함으로써, 저항 변화 층(212)의 저항을 감소시킨다. 대안적으로, 저항 변화 층(212)에서 산소 결함(oxygen defect) 또는 질소 결함 등의 구조적 결함이 발생하여 전송 경로를 형성함으로써, 저항 변화 층(212)의 저항을 감소시킨다. 또한, 역방향의 전압이 인가될 때, 전송 경로는 연결해제되거나 도전율이 변화하여, 저항 변화 층(212)의 저항을 증가시킨다.
저항 변화 층(212)에 포함되는 모든 금속 원소 및 비금속 원소는 반드시 산화물 상태에 있지 않을 수 있고, 이들 중 일부가 산화될 수 있다는 점에 유의해야 한다. 또한, 저항 변화 층(212)의 초기 저항 값은, 예를 들어, 약 수 메가옴 내지 약 수백 기가옴의 디바이스 저항을 달성하는 것이 필요하다. 저항 변화 층(212)의 최적 초기 저항 값은 디바이스의 크기 및 이온 소스 층(216)의 저항 값에 좌우되어 달라지지만, 저항 변화 층(212)의 두께는 바람직하게는 0.5nm 내지 10nm의 범위(양쪽 경계값을 포함함) 내에 있을 수 있다.
중간 전극(220)은, 예를 들어, 스위칭 층(224) 및 이온 소스 층(216)을 형성하는 칼코게나이드들의 구성 성분 원소들이 전계의 인가에 의해 분산되는 것을 방지하는 재료로 만들어질 수 있다. 이는, 예를 들어, 이온 소스 층(216)이 메모리 동작을 수행하고 기입 상태를 유지하는 원소들로서 전이 금속 원소들(예를 들어, Cu)을 포함하고, 전계의 인가에 의해 이들 전이 금속 원소들이 스위칭 층(224)에 분산될 때, 스위치 특성들이 악화될 수 있기 때문이다. 따라서, 중간 전극(220)의 재료의 예들은 이온 전도와 전이 금속 원소들의 분산을 방지하는 장벽 특성을 갖는 공지된 장벽 재료들을 포함할 수 있다. 공지된 장벽 재료는 텅스텐(W), 텅스텐 질화물(WN), 티타늄 질화물(TiN), C, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 및 티타늄-텅스텐(TiW)을 포함할 수 있다.
저장 디바이스(120)는 제1 또는 하부 전극(200) 및 제3 또는 상부 전극(208)을 통해 도시되지 않은 전원 회로(펄스 인가부)로부터 전압 펄스 또는 전류 펄스가 인가될 때 저장 층(204)의 전기 특성들(저항 값)을 변경하는 저항 변화 저장 디바이스이고, 저장 디바이스(120)는 정보의 기입, 소거, 및 판독을 수행한다. 저장 디바이스(120)에서, 인가된 전압을 소거한 후에도 전압 인가에 의해 형성된 전송 경로가 유지되고, 저항 값이 유지된다는 점에 유의해야 한다.
보다 구체적으로는, 저장 디바이스(120)에서, "양의 방향"으로의 전압 또는 전류 펄스(예를 들어, 중간 전극(220) 측 상의 음의 전위 및 상부 전극(208) 측 상의 양의 전위)가 초기 상태(고 저항 상태)에서 디바이스에 인가될 때, 이온화된 금속 원소들(예를 들어, 전이 금속 원소들)을 저장 층(204)에 (예를 들어, 저항 변화 층(212)에) 분산시키기 위해 이온 소스 층(216)에 포함되는 금속 원소들을 이온화함으로써 또는 산소 이온들을 이동시킴으로써 저항 변화 층(212)에서 산소 결함이 발생한다. 따라서, 저 산화 상태에서의 저 저항 섹션(전송 경로)이 저장 층(204)에 형성되고, 저항 변화 층(212)의 저항이 감소된다(저장 상태). 전압 펄스가 저 저항 상태에서의 디바이스에 "음의 방향"(예를 들어, 중간 전극(220) 측 상의 양의 전위 및 상부 전극(208) 측 상의 음의 전위)을 향해 인가될 때, 저항 변화 층(212)에서의 금속 이온들은 이온 소스 층(216) 내로 이동되거나, 또는 산소 이온들이 이온 소스 층(216)으로부터 이동되어 전송 경로 부분의 산소 결함을 감소시킨다. 따라서, 금속 원소들을 포함하는 전송 경로는 사라져서 저항 변화 층(212)의 저항을 하이 상태(초기 상태 또는 소거 상태)로 전환시킨다. 저장 층(204)이 저항 변화 층(212)의 단일 층 구성을 갖는 경우에, 양의 방향의 전압(또는 전류 펄스)이 인가될 때, 저항 변화 층(212)에 인가되는 전계에 의해 결함이 발생하고, 결함은 전송 경로를 형성하여 저항 변화 층(212)의 저항을 감소시킨다는 점에 유의해야 한다. 음의 방향으로의 전압 펄스가 이 상태에서 인가될 때, 저항 변화 층(212)에서의 산소 이온들 또는 질소 이온들의 이동은 결함의 감소, 즉 전송 경로의 연결해제를 유발하여, 저항을 증가시킨다.
메모리 셀(108)에서의 스위칭 디바이스(116)와 저장 디바이스(120)의 스택 구성은 도 2에 도시된 메모리 셀(108)에서의 스택 구성으로 제한되지 않는다는 점에 유의해야 한다. 예를 들어, 도 3에 도시된 메모리 셀(108)의 대안적인 구성에서, 스위칭 디바이스(116)는 하부 전극(200) 측으로부터 순서대로 적층된 추가적인 고 저항 층(304) 및 스위칭 층(224)으로 구성될 수 있고, 이온 소스 층(216) 및 저항 변화 층(212)은 그 사이에 중간 전극(220)을 가지며 스위칭 층(224) 상에 더 적층된다. 대안적으로, 중간 전극(220) 없는 구성이 채택될 수 있다. 이 경우, 예를 들어, 도 4에 도시된 바와 같이, 스위칭 층(224), 저항 변화 층(212), 및 이온 소스층(216)은 하부 전극(200) 측으로부터 순서대로 적층될 수 있다.
또한, 스위칭 층(224) 및 저장 층(204)은 그것의 적층 순서를 변경하도록 형성될 수 있다. 또한, 전술한 고 저항 층(304)에서의 전송 경로의 생성 및 소멸은 저장 디바이스(120)에서의 저항 변화 층(212)의 동작과 유사하다; 따라서, 고 저항 층(304) 및 저항 변화 층(212)은 서로 공유될 수 있다. 따라서, 스위칭 층(224) 및 이온 소스 층(216)은 스위칭 층(224)의 고 저항 층(304)이 또한 저장 층(204)의 저항 변화 층(212)으로서 역할을 할 수 있게 하기 위해 그 사이에 고 저항 층(304)을 가지며 배치될 수 있다. 또한, 2개의 저항 변화 층(212)은 이온 소스 층(216)의 하부 전극(200) 측 및 상부 전극(204) 측 모두 상에 제공될 수 있고 스위칭 층(224)과 적층될 수 있다.
본 개시내용의 실시예들의 메모리 셀 어레이(100)에서, 예를 들어, 이온 소스 층(216) 및 저항 변화 층(212)이 적층되는 저장 층(204)을 포함하는 소위 저항 변화 저장 디바이스(메모리 디바이스)가 저장 디바이스(120)로서 사용된다는 점에 유의해야 한다; 그러나, 저장 디바이스(120)는 이에 제한되지 않는다. 예를 들어, 전이 금속 산화물, PCM(상변화 메모리) 또는 MRAM(자기 랜덤 액세스 메모리)로 만들어진 저항 변화 메모리가 저장 디바이스(120)로서 사용될 수 있다.
상부 또는 제3 전극(208)은 공지된 반도체 배선 재료를 사용할 수 있다. 포스트 어닐링(post annealing) 후에도 스위칭 층(224)과 반응하지 않는 안정 재료가 바람직할 수 있다.
전술한 바와 같이, 본 개시내용의 실시예들에 따른 스위칭 디바이스(116)는 비정질 위상과 결정질 위상 사이의 위상 변화 없이 소정 전압 이상의 전압을 인가함으로써 감소된 저항 상태로 진입하고, 인가된 전압을 소정 전압보다 낮은 전압으로 감소시킴으로써 고 저항 상태로 복귀한다. 소정 전압은 스위칭 임계 전압으로 지칭된다. 다시 말해서, 스위칭 디바이스(116)에서, 제1 전극(200) 및 제3 전극(208)을 통해 도시되지 않은 전원 회로(펄스 인가 섹션)로부터 전압 펄스 또는 전류 펄스를 인가함으로써 스위칭 층(224)에서 상 변화가 야기되지 않는다. 또한, 스위칭 디바이스(116)는, 인가된 전압을 소멸한 후에도, 전압 인가에 의해 이온 이동에 의해 형성된 전송 경로를 유지하는 것과 같은 메모리 동작을 수행하지 않는다. 또한, 이러한 실시예들에 따른 스위칭 디바이스(116)는 복수의 메모리 디바이스(120)가 위에 설명된 바와 같이 배열되는 메모리 셀 어레이(100)에서의 소정 메모리 디바이스(120)를 선택적으로 동작시키는 선택 디바이스로서 사용된다.
용량의 증가는 데이터 저장을 위한 비휘발성 메모리들(저장 유닛들)에서 요구되었고, 크로스 포인트 어레이 구성의 사용은 용량의 증가를 달성하는 것을 가능하게 한다. 크로스 포인트 어레이 타입 저장 유닛(메모리 셀 어레이)에서, 메모리 디바이스(120) 및 스위칭 디바이스(116)로 구성된 메모리 셀들은 교차하는 배선들의 크로스 포인트들 중 대응하는 것에 각각 제공된다. 예를 들어, 저항 변화 메모리 장치는 메모리 디바이스(120)에 사용될 수 있으며, 이것은 추가의 용량 증가 및 신뢰성 개선을 달성하는 것을 가능하게 한다. 그러나, 예를 들어, 저항 변화 메모리 디바이스에서의 데이터 저장 특성과 같은 높은 신뢰성을 갖는 저항 변화 메모리 디바이스는 전형적으로 높은 기입 임계 전압(예를 들어, 1V 이상)을 갖거나, 또는 저항 변화 메모리 디바이스의 추가 소형화는 기입 임계 전압을 더 증가시킬 수 있다. 따라서, 높은 신뢰성을 갖는 전술한 메모리 디바이스와 조합하여 사용되는 스위칭 디바이스는 큰 스위칭 임계 전압을 갖는 것이 바람직하다.
또한, 수 kBit 이상의 메모리 셀 어레이를 작동시키기 위해, 예를 들어, 전술한 바와 같이 스위칭 디바이스의 비선택(OFF) 동안 누설 전류를 감소시키는 것이 필요하다. 이는 누설 전류가 큰 경우에 기록 오류와 같은 장애가 발생하기 때문이다. 또한, 소형화된 저장 유닛에서, 메모리 디바이스를 작동시키는데 필요한 전류를 획득하기 위해, ON 상태에서의 높은 전류 밀도가 필요하다. 따라서, 스위칭 디바이스에서는, 큰 선택 비율(높은 온 전류 및 낮은 누설 전류)이 필요하다.
적합한 ON/OFF 비를 갖는 스위칭 디바이스로서, 칼코게나이드 재료를 사용하는 OTS 디바이스가 채택될 수 있다. OTS 디바이스에서, 전극들 사이에 제공되는 OTS 층은 예를 들어, GeTe, GeSbTe, GeSiAsTe, GeSe, GeSbSe, GeSiAsSe, GeS, GeSbS, 또는 GeSiAsS와 같은 칼코게나이드로 만들어질 수 있다. 본 개시내용의 추가 실시예들에 따르면, OTS 층은, 붕소, 탄소, 또는 다른 재료들을 포함할 수 있다. 따라서, OTS 층을 형성하기 위한 재료들의 다른 예들은 B+C+Si+Ge 및 S+Se+Te의 조합들을 포함한다. 전극들은 일반적으로 서로 마주본다. 이들 칼코게나이드들 중 임의의 것으로 만들어진 스위칭 디바이스는 전류가 소정 임계 전압 이상에서 급격히 증가되는 특성(오보닉 임계 전압)을 갖는다; 따라서, 스위칭 디바이스는 PN 다이오드와 같은 다른 스위칭 디바이스들과 비교하여 ON 상태에서 비교적 큰 전류 밀도를 획득한다. 그러나, 스위칭 임계 전압은 충분히 높지 않고, 높은 기입 임계 전압을 갖는 저항 변화 메모리 디바이스와 OTS 디바이스가 함께 결합되는 경우, OTS 디바이스는 메모리 디바이스가 스위칭되기 전에 스위칭된다. 이는 판독 또는 기입을 위한 전압 마진이 좁아지는 문제를 야기한다. 더욱이, 비선택(OFF) 상태에서의 누설 전류가 크고, 이는 쉽게 오동작(기입 오류 또는 소거 오류)을 야기한다. 특히, 큰 메모리 셀 어레이에서, 누설 전류의 문제는 메모리 셀 어레이의 크기에 비례하여 심각해진다; 따라서, 기입/판독 마진을 증가시키기 위해 더 큰 ON/OFF 비율이 바람직하다.
또한, 전형적인 스위칭 디바이스를 형성하는 칼코게나이드의 밴드 갭은 최대한으로 약 2.2eV이다. 따라서, 소형화(예를 들어, 100nm 이하)를 허용하는 두께로, 누설 전류를 충분히 감소시키는 것은 어렵다.
본 개시내용의 적어도 일부 실시예들에 따르면, 스위칭 층(224)은 Te, Se, 및 S와 같은 칼코겐 원소, Si, B 및 C로부터 선택된 하나 이상의 종류, 및 O 및 N 중 하나 또는 양쪽 모두를 이용하여 형성된다. 스위칭 층(224)은 고 저항 성분(예를 들어, B 또는 Si) 또는 고 저항 화합물(예를 들어, BN, B2O3, SiN, SiC, 및 SiO2)을 분산시킴으로써 저항 값을 증가시키고, 그에 의해 OFF 상태에서의 누설 전류를 감소시킨다.
더욱이, 그러한 실시예에서, 칼코게나이드에 B, C, Si, N, 또는 O와 같은 원소를 첨가하는 것은 비정질 구조를 안정화시키고, 그에 의해 안정적 OTS 현상을 획득하고 ON 상태에서의 저항 값을 현저하게 감소시킨다. 또한, 메탈로이드 경 원소는 칼코겐 원소와 비교적 큰 바인딩 에너지를 갖는다; 따라서, 메탈로이드 경 원소는 항복 전압을 증가시키는 것을 가능하게 하고, 그에 의해 오보닉 임계 전압을 증가시킨다. 이는 선택 상태 및 비선택 상태에서의 전류의 ON/OFF 비율들 및 스위칭 임계 전압의 값을 증가시키는 것을 가능하게 한다. 또한, 스위칭 층(224)에서 BN, SiN, 또는 SiCN과 같은 큰 밴드 갭을 갖는 화합물을 분산시킴으로써 누설 전류를 감소시키는 것이 가능하다.
또 다른 고려사항은 메모리 셀(108)에 양단에 걸친 전압 강하가 메모리 셀(108) 동작 동안 급격히 감소할 때 발생하는 전류 스파이크이다. "스냅 백(snap back) "또는 "스냅 전압(snap voltage)"이라고 지칭되는 이러한 현상은 저장 디바이스(120)의 특성이고, 전형적으로 소정 전압 임계값을 초과하는 전압이 메모리 셀(108) 양단에 인가될 때 발생하며, 메모리 셀(108) 양단에 걸친 저항의 급격한 감소를 초래한다. 더욱이, 이것이 발생할 때, 실현된 피크 전류 값들은 비교적 높을 수 있다(예를 들어, 500 마이크로암페어보다 큼). 또한, 도 5에 묘사된 바와 같이, 배선 라인들(104 및 112) 및 전극들(200, 208, 및 220)을 포함하지만 이에 한정되지는 않는 메모리 셀 어레이(100)의 셀들(108) 내의 배선의 결과로서, 메모리 셀(108)의 회로 내의 커패시턴스(504), 특히 스위칭 디바이스(116)와 저장 디바이스(120) 사이의 커패시턴스는 비교적 높을 수 있다(예를 들어, 5 펨토패럿). 그 결과, 약 500 마이크로암페어의 스냅 백 동안 경험되는 전류 스파이크는 0.1ns 동안 지속될 수 있다. 이는 결국 스위칭 디바이스(116)의 신뢰성을 저하시킬 수 있다.
본 발명자들은 스냅 백 또는 스내핑 동안 경험되는 피크 전류가 더 높은 저항의 제1 또는 하부 전극(200)을 사용함으로써 감소될 수 있다는 것을 인식하였다. 본 발명자들은 단순히 고 저항 전극을 사용하는 것이 반드시 만족스러운 구성을 야기하지는 않는다는 것을 추가로 인식하였다. 예를 들어, 대안들에 비해 상승된 전압들에서 전류를 감소시키는 것을 특징으로 하는 전극(200)을 제공하는 것이 바람직하다. 또한, 높은 사이클링 내구성(cycling endurance)을 획득하는 것이 바람직하다. 이러한 성능을 달성하기 위해, 본 발명자들은 티타늄을 포함하는 제1 또는 하부 전극(200)을 갖는 메모리 셀을 개발하였다. 적어도 일부 실시예들에 따르면, 제1 전극(200)은 TiAlN으로부터 적어도 부분적으로 형성된다. 또 다른 실시예들에 따르면, 제1 전극은 전적으로 TiAlN으로부터 형성된다. TiAlN의 사용은 다양한 이유로 이점이 있다. 예를 들어, TiAlN은 종래의 하부 전극 구성들에 비해 감소된 피크 전류 및 우수한 사이클링 내구성을 가지며 증가된 전기 저항을 제공한다. TiAlN의 사용은 또한 제1(200) 및 제2(220) 전극들을 포함하는 전극들이 PVD(physical vapor deposition)를 이용하여 형성되도록 허용한다. 본 개시내용의 적어도 일부 실시예들에 따르면, 하부 전극(200)의 저항은 적어도 12,500 옴이다. 또한, TiAlN은 (W, Ti, Ta, Co, Mo)+(Si, C, Al)+N과 같은 다른 가능한 고 저항 전극 재료들보다 더 양호한 균일성을 가지며 퇴적될 수 있다. 다른 전극 재료들에 비해 TiAlN의 유리한 사이클링 내구성은 더 나은 막 품질로 인한 것일 수 있다. 적어도 일부 실시예들에서, TiAlN으로부터 형성된 전극은 적어도 70% Al이다. 본 개시내용의 또 다른 실시예들에 따르면, 하부 전극(200)은 TDMAT에 의해 퇴적될 수 있는 TiCN으로부터 형성될 수 있다. 본 개시내용의 추가 실시예들에 따르면, 전극들(200, 208, 및 220) 중 임의의 것 또는 모두는 TiAlN으로부터 형성될 수 있거나 또는 이를 포함할 수 있다. 또한, TiAlN은, 층의 형태에서와 같이, 제1 전극(200), 스위칭 층(224), 제2 전극(220), 저장 층(204), 및/또는 제3 전극(208) 사이의 어느 곳이나 삽입될 수 있다.
본 개시내용의 실시예들에 따르면, 스냅 전류의 존재 하에서 높은 저항을 제공하도록 구성된 제1 전극(200)을 제공하기 위한 방법이 제공된다. 특히, 도 6은 본 개시내용의 실시예들에 따른 고 저항 전극을 형성하기 위한 방법의 양태들을 묘사한다. 방법은 기판을 제공하는 단계(단계 604)를 포함할 수 있다. 이 방법은 ALD(atomic layer deposition)를 이용하여 기판 상에 제1 전극(200)을 형성하는 재료들을 퇴적하는 단계를 추가로 포함할 수 있다. 퇴적은 TiN 층을 퇴적하는 단계(단계 608), 및 AlN 층을 퇴적하는 단계(단계 612)를 포함할 수 있다. 대안적으로, AlN 층이 퇴적될 수 있고, TiN 층이 이어질 수 있다. TiN은 티타늄 테트라클로라이드(TiCl4)가 그 내로 도입되는 질소 캐리어 흐름을 이용하여 퇴적될 수 있다. AlN은 트리메틸알루미늄(TMA)이 도입되는 질소 캐리어 흐름을 이용하여 퇴적될 수 있다. TiN을 퇴적하고 AlN을 퇴적하는 단계들은 교대로, 복수 회 수행될 수 있다(단계 616). 예를 들어, 제한 없이, 단계들은 교대로 135번 수행될 수 있다. TiN 및 AlN을 복수 회 퇴적하는 단계들에 후속하여, NH3 어닐링 공정이 퇴적된 층들에 대해 수행될 수 있다(단계 620). 예로서, 제한 없이, 퇴적 및 어닐링 단계들은 TiAlN을 포함하는 전극(200)을 달성하도록 수행될 수 있다. 또한, 전극(200)은 400A의 두께를 갖도록 형성될 수 있다.
본 발명의 전술한 논의는 예시 및 설명의 목적으로 제시되었다. 또한, 이러한 설명은 여기 개시된 형태로만 본 발명을 제한하려는 것이 아니다. 결과적으로, 관련 기술의 기술 또는 지식 내에서, 상기 교시들에 상응하는 변형들 및 수정들은 본 발명의 범위 내에 있다. 위에 설명된 실시예들은 또한 본 발명을 실시하는 것으로 현재 알려진 최상의 모드를 설명하고 그리고 본 기술분야의 다른 통상의 기술자들이 본 발명의 특정 응용 또는 사용에 의해 요구되는 다양한 수정들로 이러한 또는 다른 실시예들에서 본 발명을 활용할 수 있게 하도록 의도된다. 첨부된 청구항들은 종래 기술에 의해 허용되는 범위까지의 대안적인 실시예들을 포함하는 것으로 해석하도록 의도된다.

Claims (24)

  1. 스위칭 디바이스로서:
    제1 전극 - 상기 제1 전극은 티타늄을 포함함 -;
    제2 전극;
    스위칭 층 - 상기 스위칭 층은 상기 제1 전극과 상기 제2 전극 사이에 있음 - 을 포함하는 스위칭 디바이스.
  2. 제1항에 있어서, 상기 제1 전극은 알루미늄을 또한 포함하는 스위칭 디바이스.
  3. 제1항에 있어서, 상기 제1 전극은 질소를 또한 포함하는 스위칭 디바이스.
  4. 제1항에 있어서, 상기 제1 전극은 티타늄 알루미늄 질화물(TiAlN)을 포함하는 스위칭 디바이스.
  5. 제1항에 있어서, 상기 제1 전극은 티타늄 알루미늄 질화물(TiAlN)로 형성되는 스위칭 디바이스.
  6. 제5항에 있어서, 상기 제1 전극은 적어도 70% Al인 스위칭 디바이스.
  7. 제5항에 있어서, 상기 제1 전극은 상기 스위칭 층과 접촉하는 스위칭 디바이스.
  8. 제5항에 있어서, 상기 스위칭 층은 인가된 전압을 미리 결정된 임계 전압 이상으로 설정함으로써 저 저항 상태로 전환되고, 상기 인가된 전압을 상기 임계 전압 이하로 감소시킴으로써 고 저항 상태로 전환되는 스위칭 디바이스.
  9. 제5항에 있어서, 상기 스위칭 디바이스는 칼코겐 원소들 중 적어도 하나 이상의 종류를 포함하는 스위칭 디바이스.
  10. 제5항에 있어서, 상기 제1 전극의 저항은 적어도 12,500 옴인 스위칭 디바이스.
  11. 저장 유닛으로서:
    복수의 메모리 셀을 포함하고, 상기 복수의 메모리 셀에서의 각각의 메모리 셀은:
    스위칭 디바이스 - 상기 스위칭 디바이스는:
    제1 전극 - 상기 제1 전극은 티타늄 알루미늄 질화물(TiAlN)을 포함함 -;
    제2 전극; 및
    스위칭 층 - 상기 스위칭 층은 상기 제1 전극과 상기 제2 전극 사이에 있음 - 을 포함함 -; 및
    저장 디바이스 - 상기 저장 디바이스는:
    저장 층; 및
    제3 전극 - 상기 저장 층은 상기 제2 전극과 상기 제3 전극 사이에 있음 - 을 포함함 - 를 포함하는 저장 유닛.
  12. 제11항에 있어서, 상기 스위칭 층은 전적으로 TiAlN으로 형성되는 저장 유닛.
  13. 제12항에 있어서, 상기 스위칭 층은 적어도 70% Al인 저장 유닛.
  14. 제11항에 있어서, 상기 저장 층은 저항 변화 층 및 이온 소스 층을 포함하는 저장 유닛.
  15. 제12항에 있어서, 상기 이온 소스 층은 칼코겐 원소들 중 하나 이상의 종류를 포함하는 저장 유닛.
  16. 제14항에 있어서, 상기 저항 변화 층은 상기 제2 전극과 접촉하는 저장 유닛.
  17. 제16항에 있어서, 상기 저항 변화 층은 상기 제2 전극의 제1 측과 접촉하고, 상기 저장 층은 상기 제2 전극의 제2 측과 접촉하는 저장 유닛.
  18. 제11항에 있어서, 상기 저장 층은 칼코겐 원소들 중 하나 이상의 종류를 포함하는 저장 유닛.
  19. 제17항에 있어서, 상기 저장 디바이스는 이온 소스 층을 추가로 포함하는 저장 유닛.
  20. 제11항에 있어서, 상기 저장 유닛은 3차원 메모리 어레이인 저장 유닛.
  21. 제11항에 있어서, 복수의 행 라인 및 복수의 열 라인이 제공되고, 상기 메모리 셀들은 각각 행 라인과 열 라인의 교차부에 제공되는 저장 유닛.
  22. 제11항에 있어서, 상기 제2 전극 및 상기 제3 전극 중 적어도 하나는 TiAlN을 포함하는 저장 유닛.
  23. 제11항에 있어서, 상기 제1 전극, 상기 스위칭 층, 상기 제2 전극, 상기 저장 층, 및 상기 제3 전극 중 적어도 2개 사이의 TiAlN을 추가로 포함하는 저장 유닛.
  24. 메모리 셀의 전극을 생성하기 위한 방법으로서:
    기판 상에 TiN 층을 퇴적하는 단계;
    상기 기판 상에 AlN 층을 퇴적하는 단계;
    상기 TiN 층을 퇴적하는 단계 및 Al 층을 퇴적하는 단계를 복수 회 반복하는 단계;
    상기 TiN 층을 퇴적하는 단계 및 상기 Al 층을 퇴적하는 단계를 복수 회 반복한 후에, 상기 퇴적된 층들의 NH3 어닐링을 수행하는 단계를 포함하는 방법.
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