CN116033758A - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开涉及半导体器件及其制造方法。一种半导体器件包括：第一导线；第二导线，其设置在第一导线之上以与第一导线间隔开；以及选择器层，其设置在第一导线与第二导线之间并且包括电介质材料和以均匀的掺杂剂分布掺杂的掺杂剂。

Description

半导体器件及其制造方法
相关申请的交叉引用
本专利文件要求于2021年10月27日提交的第10-2021-0144323号韩国专利申请的优先权和权益，其整体通过引用并入本文。
技术领域
本专利文件涉及存储电路或存储器件及其在电子设备或电子系统中的应用。
背景技术
电气与电子行业朝向小型化、低功耗、高性能以及多功能性的近期趋势已促使半导体制造商聚焦于高性能、高容量的半导体器件。这种高性能、高容量的半导体器件的示例包括能够通过根据所施加的电压或电流而在不同的电阻状态之间进行切换来存储数据的存储器件。半导体器件可以包括电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、磁随机存取存储器(MRAM)以及电熔丝(E-fuse)。
发明内容
本专利文件中公开的技术包括存储电路或存储器件及其在电子设备或电子系统中的应用以及电子设备的多种实施方式，其中半导体器件能够通过经由单个图案化工艺形成具有均匀的掺杂剂分布的掺杂选择器层来改善单元对单元的变化以及减小制造成本。
一方面，半导体器件可以包括：第一导线；第二导线，其设置在第一导线之上以与第一导线间隔开；以及选择器层，其设置在第一导线和第二导线之间并且包括电介质材料和以均匀的掺杂剂分布掺杂的掺杂剂。
另一方面，制造半导体器件的方法可以包括：在形成在衬底之上的电介质材料上形成沟槽；在沟槽中形成第一导线，使得第一导线和第一电介质层布置在衬底之上；在第一电介质层之上以相邻第一电介质层之间的第一中心到中心的距离形成分隔层，其中第一中心到中心的距离可以是相邻第一导线之间的中心到中心的距离的两倍，以及其中，分隔层包括电介质材料；在第一导线、第一电介质层和分隔层之上形成将要形成为选择器层的电介质材料层；以及通过以第一倾斜角对电介质材料层执行掺杂剂的第一离子注入并且通过以第二倾斜角对电介质材料层执行掺杂剂的第二离子注入来形成初始选择器层，其中，第一倾斜角可以在相对于垂直于层的表面的线的、与第二倾斜角相对的方向上，以及初始选择器层具有均匀的掺杂剂分布。
附图说明
图1A和图1B示出了基于本公开技术的一些实施方式的半导体器件。
图2示出了基于本公开技术的一些实施方式的可变电阻层中所包括的磁性隧道结(MTJ)结构的示例。
图3A至图3I是示出基于本公开技术的一些实施方式的用于制造半导体器件的示例方法的剖视图。
具体实施方式
在下文中，将参考附图详细描述本公开的多种实施例。
图1A和图1B示出了基于本公开技术的一些实施方式的半导体器件。图1A是平面图，图1B是沿图1A的A-A’线截取的剖视图。
参考图1A和图1B，半导体器件可以包括交叉点结构，该交叉点结构包括衬底100、第一导线110、第二导线130以及存储单元120，第一导线110形成在衬底100之上并在第一方向上延伸，第二导线130形成在第一导线110之上以与第一导线间隔开并在与第一方向交叉的第二方向上延伸，存储单元120设置在第一导线110和第二导线130之间的第一导线110和第二导线130的交叉处。
衬底100可以包括诸如硅的半导体材料。在衬底100中可以形成所需要的下部结构(未示出)。例如，衬底100可以包括与第一导线110和/或第二导线130电连接的驱动电路(未示出)以控制存储单元120的操作。在本专利文件中，导线可以指示在半导体器件中将两个或更多个电路元件电连接的导电结构。在一些实施方式中，导线包括字线和位线，字线在存储器件中用于控制对存储单元的访问，位线用于读出存储单元中存储的信息。在一些实施方式中，导线包括互连部，互连部在半导体器件中的不同的电路元件之间承载信号。
第一导线110和第二导线130可以分别连接到存储单元120的下端和上端，并且可以向存储单元120传输电压或电流以驱动存储单元120。当第一导线110作为字线时，第二导线130可以作为位线。相反地，当第一导线110作为位线时，第二导线130可以作为字线。第一导线110和第二导线130可以包括具有多种导电材料中的一种或更多种的单层结构或多层结构。导电材料的示例可以包括金属、金属氮化物或导电碳材料或其组合，但不限于此。例如，第一导线110和第二导线130可以包括钨(W)、钛(Ti)、钽(Ta)、铂(Pt)、铝(Al)、铜(Cu)、锌(Zn)、镍(Ni)、钴(Co)、铅(Pb)、钨氮化物(WN)、钨硅化物(WSi)、钛氮化物(TiN)、钛硅氮化物(TiSiN)、钛铝氮化物(TiAlN)、钽氮化物(TaN)、钽硅氮化物(TaSiN)、钽铝氮化物(TaAlN)、碳(C)、硅碳化物(SiC)或硅碳氮化物(SiCN)或其组合。
存储单元120可以布置成具有沿着第一方向和第二方向的行和列的矩阵，使得第一导线110和第二导线130之间的交叉区域重叠。在实施方式中，存储单元120中的每一个的尺寸可以基本等于或小于第一导线110和第二导线130的每一个对应对之间的交叉区域的尺寸。在另一个实施方式中，存储单元120中的每一个的尺寸可以大于第一导线110和第二导线130的每一个对应对之间的交叉区域的尺寸。
第一导线110、第二导线130和存储单元120之间的空间可以通过电介质层来填充。电介质层可以包括第一层间电介质层101、第二层间电介质层102、分隔层103、第三层间电介质层104、第四层间电介质层105、第五层间电介质层106和第六层间电介质层107。电介质层101至电介质层107中的每一个可以包括电介质材料。电介质材料的示例可以包括氧化物、氮化物或其组合。电介质层101至电介质层107中的每一个可以包括彼此相同的材料或彼此不同的材料。在一些实施方式中，半导体器件可以包括多个第一导线、多个第二导线以及多个选择器层，多个第一导线被构造成电连接半导体器件中的两个或更多个电路元件，多个第二导线被构造成电连接半导体器件中的两个或更多个电路元件并且设置在第一导线之上以与第一导线间隔开，多个选择器层设置在第一导线和第二导线之间。在一个示例中，选择器层包括电介质材料和使用均匀的掺杂剂分布掺杂的掺杂剂。在一些实施方式中，半导体器件还包括：第一电介质层，其设置在第一导线之间的空间中；分隔层，其设置在选择器层之间的第一空间中以及在第一电介质层之上；以及第二电介质层，其设置在选择器层之间的第二空间中以及在第一电介质层之上。在这里，第一电介质层可以包括第一层间电介质层101，以及第二电介质层可以包括第五层间电介质层106。
存储单元120可以包括堆叠结构，该堆叠结构包括下电极层121、选择器层122、中间电极层123、可变电阻层124和上电极层125。
下电极层121可以插置在第一导线110和选择器层122之间并且设置在存储单元120中的每一个的最底部。下电极层121可以用作在第一导线110中的对应的一个和存储单元120中的每一个的剩余部分(例如，元件122、123、124和125)之间承载电压或电流的电路节点。中间电极层123可以插置在选择器层122和可变电阻层124之间。中间电极层123可以将选择器层122和可变电阻层124彼此电连接，同时将选择器层122和可变电阻层124彼此物理隔离。上电极层125可以设置在存储单元120的最顶部并且用作存储单元120的其余部分和第二导线130中的对应的一个之间的电压或电流的传输路径。
下电极层121、中间电极层123以及上电极层125可以分别包括具有多种导电材料(诸如金属、金属氮化物、导电碳材料或其组合)的单层或多层结构。例如，下电极层121、中间电极层123以及上电极层125可以包括钨(W)、钛(Ti)、钽(Ta)、铂(Pt)、铝(Al)、铜(Cu)、锌(Zn)、镍(Ni)、钴(Co)、铅(Pb)、钨氮化物(WN)、钨硅化物(WSi)、钛氮化物(TiN)、钛硅氮化物(TiSiN)、钛铝氮化物(TiAlN)、钽氮化物(TaN)、钽硅氮化物(TaSiN)、钽铝氮化物(TaAlN)、碳(C)、硅碳化物(SiC)或硅碳氮化物(SiCN)或其组合。
下电极层121、中间电极层123以及上电极层125可以包括彼此相同的材料或彼此不同的材料。
下电极层121、中间电极层123以及上电极层125可以具有彼此相同的厚度或彼此不同的厚度。
选择器层122可以用于控制对可变电阻层124的访问。为此，选择器层122可以具有根据所施加的电压或电流的大小调整电流流动的特性，即，当所施加的电压的大小小于预定阈值时阻断或实质上限制流经存储单元120的电流，以及当所施加的电压的大小等于或大于阈值时允许流经存储单元120的电流突然增加。选择器层122可以包括MIT(金属绝缘体转变)材料(诸如NbO2、TiO2、VO2、WO2或其他)、MIEC(混合离子电子导电)材料(诸如ZrO2(Y2O3)、Bi2O3-BaO、(La2O3)x(CeO2)1-x或其他)、包括硫族化物材料的OTS(双向阈值切换)材料(诸如Ge2Sb2Te5、As2Te3、As2、As2Se3或其他)或隧穿绝缘材料(诸如硅氧化物、硅氮化物、金属氧化物或其他)。隧穿绝缘层的厚度足够小以允许在给定的电压或给定的电流下电子的隧穿。选择器层122可以包括单层或多层结构。
在一个实施方式中，选择器层122可以被配置为执行阈值切换操作。在本专利文件中，术语“阈值切换操作”可以用于指示在向选择器层122施加外部电压时导通或关断选择器层122的操作。外部电压的绝对值可以被控制为逐渐地增大或减小。当施加到选择器层122的外部电压的绝对值增大时，选择器层122可以在外部电压的绝对值大于第一阈值电压时被导通成导电以允许电流流过。一旦选择器层122被导通，外部电压的增大将引起流经其的操作电流非线性地增加。在选择器层122被导通后当施加到选择器层122的外部电压的绝对值减小时，流经选择器层122的工作电流非线性地减小，并且当外部电压的绝对值进一步减小到小于第二阈值电压的电压值时，工作电流被关断。因此，执行阈值切换操作的选择器层122可以具有非记忆(non-memory)操作特性。
在一些实施方式中，选择器层122可以通过在用于选择器层122的材料层中形成的掺杂区执行阈值切换操作。因此，可以由掺杂剂的分布面积来控制阈值切换操作区域的大小。掺杂剂可以形成针对用于选择器层122的材料层中的电荷载流子的陷阱站点。陷阱站点可以基于施加到选择器层122的外部电压来捕获在中间电极层123和下电极层121之间的选择器层122中移动的电荷载流子。因此，陷阱站点提供阈值切换特性并且用于执行阈值切换操作。
在一些实施方式中，选择器层122可以包括具有添加的掺杂剂的电介质材料。选择器层122可以包括具有掺杂剂的氧化物、具有掺杂剂的氮化物或具有掺杂剂的氮氧化物或其组合，例如硅氧化物、钛氧化物、铝氧化物、钨氧化物、铪氧化物、钽氧化物、铌氧化物、硅氮化物、钛氮化物、铝氮化物、钨氮化物、铪氮化物、钽氮化物、铌氮化物、硅氮氧化物、钛氮氧化物、铝氮氧化物、钨氮氧化物、铪氮氧化物、钽氮氧化物或铌氮氧化物或其组合。掺杂到选择器层122中的掺杂剂可以包括n型掺杂剂或p型掺杂剂，以及例如通过离子注入工艺被添加。掺杂剂的示例可以包括硼(B)、氮(N)、碳(C)、磷(P)、砷(As)、铝(Al)、硅(Si)和锗(Ge)中的一种或更多种。例如，选择器层122可以包括砷(As)掺杂的硅氧化物或锗(Ge)掺杂的硅氧化物。
在一些实施方式中，掺杂选择器层可以通过沉积电介质材料作为用于选择器层的基质然后通过离子注入工艺添加掺杂剂来形成。在这种情况下，由于在垂直方向上执行离子注入工艺，因此可以在垂直方向上不均匀地形成掺杂剂分布。即，由于选择器层上表面的基质损失以及掺杂剂积累在设置在选择器层之下的层的界面处，相对于Rp(投射距离)而言，掺杂剂浓度可以朝上部和下部减小，使得选择器层具有在垂直方向上的不均匀的掺杂剂分布。由于选择器层的不均匀的掺杂剂分布可以导致单元对单元的分布，因此单元阵列操作可能变差并且可能向控制器施加负担。在一些实施方式中，由于需要减小间距(例如，相邻层之间的中心到中心的距离)以高度集成半导体器件，可能需要在对选择器层进行图案化中使用间隔物图案化技术(SPT)。SPT可以包括形成间隔物以及使用间隔物对选择器层进行图案化。然而，在使用SPT中，由于其额外的制造工艺步骤，工艺效率可能降低并且生产成本和生产难度可能增加。
然而，在所公开的技术的一些实施方式中，选择器层122的掺杂剂分布可以是均匀的。即，选择器层122可以包括电介质材料和使用在与层的表面平行的方向和在与层的表面垂直的方向二者上均匀的掺杂剂分布掺杂的掺杂剂。因此，由于选择器层122具有均匀的掺杂剂分布，可以改善单元对单元的分布并且防止或减小单元阵列操作变差和控制器上的负担。
在一些实施方式中，选择器层122可以包括第一部分122-1和第二部分122-2。
第一部分122-1可以形成在下电极层121上。第一部分122-1的一个侧壁可以与分隔层103接触，以及第一部分122-1的另一侧壁的上部可以与第三层间电介质层104接触，以及第一部分122-1的另一侧壁的下部可以与第二部分122-2接触。在一个示例中，侧壁的整个区域可以与分隔层103接触。
第二部分122-2可以形成在第二层间电介质层102和第三层间电介质层104之间。第二部分122-2的两个侧壁可以分别与第一部分122-1接触。在一个示例中，第二部分122-2的两个侧壁的整个区域可以分别与第一部分122-1接触。
以下将参考图3A至图3I详细描述选择器层122的形成。
可变电阻层124可以用于通过将可变电阻层124设置成期望的电阻状态而使用可变电阻层124的不同的电阻状态来存储数据(例如，使用高电阻状态和低电阻状态代表数字电平“1”和“0”)，以及根据所施加的电压或电流通过在不同的电阻状态之间切换来改变所存储的数据比特位。可变电阻层124可以具有包括用于RRAM、PRAM、MRAM、FRAM和其他的材料中的至少一种的单层结构或多层结构。例如，可变电阻层124可以包括金属氧化物(例如，过渡金属氧化物或钙钛矿基氧化物)、相变材料(例如，用于PRAM的基于硫族化物的材料)、用于MRAM的铁磁材料、用于FRAM的铁电材料或其他。然而，实施方式不限于此，存储单元120可以包括代替可变电阻层124的能够以多种方式存储数据的其他存储层。
在一些实施方式中，可变电阻层124可以包括磁性隧道结(MTJ)结构。将参考图2对此进行说明。
图2示出了可变电阻层124中所包括的磁性隧道结(MTJ)结构的示例。
可变电阻层124可以包括MTJ结构，MTJ结构包括具有可变磁化方向的自由层13、具有固定磁化方向的固定层15以及插置在自由层13和固定层15之间的隧道势垒层14。
在MTJ结构中，自由层13可以具有不同磁化方向中的一个或不同的电子自旋方向中的一个以切换自由层13的极性，导致了电阻值的改变。在一些实施方式中，自由层13的极性根据施加到MTJ结构的电压信号或电流信号(例如，超过特定阈值的驱动电流)而被改变或被翻转。随着自由层13的极性变化，自由层13和固定层15具有不同的磁化方向或者不同的电子自旋方向，这允许可变电阻层124存储不同的数据或者表示不同的数据比特位。自由层13还可以被称为储存层。自由层13的磁化方向可以与自由层13、隧道势垒层14和固定层15的表面基本垂直。换句话说，自由层13的磁化方向可以与自由层13、隧道势垒层14和固定层15的堆叠方向基本平行。因此，自由层13的磁化方向可以在向下方向和向上方向之间改变。自由层13的磁化方向的改变可以是由所施加的电流或电压而生成的自旋转移力矩引起的。
自由层13可以具有包括铁磁材料的单层或多层结构。例如，自由层13可以包括基于Fe、Ni或Co的合金(例如，Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Co-Fe合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金或者Co-Fe-B合金或其他)或者可以包括金属堆叠(诸如Co/Pt或Co/Pd或其他)。
在数据读取操作和数据写入操作两者中，隧道势垒层14可以允许电子的隧穿。在用于存储新数据的写入操作中，高写入电流可以被引导通过隧道势垒层14以改变自由层13的磁化方向，并且因此改变MTJ的电阻状态以写入新数据比特位。在读取操作中，低读取电流可以被引导通过隧道势垒层14而不改变自由层13的磁化方向，从而在现存的自由层13的磁化方向下测量MTJ的现存电阻状态，以读取MTJ中存储的数据比特位。隧道势垒层14可以包括电介质氧化物，例如MgO、CaO、SrO、TiO、VO或NbO或其他。
固定层15可以具有在自由层13的磁化方向改变时保持不变的固定的磁化方向。固定层15可以被称为参考层。在一些实施方式中，固定层15的磁化方向可以固定在向下的方向上。在一些实施方式中，固定层15的磁化方向可以固定在向上的方向上。
固定层15可以具有包括铁磁材料的单层或多层结构。例如，固定层15可以包括基于Fe、Ni或Co的合金(例如，Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Co-Fe合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金或者Co-Fe-B合金)，或者可以包括金属堆叠(例如Co/Pt或Co/Pd或其他)。
如果可变电阻层124被施加电压或电流，自由层13的磁化方向可以由自旋转移力矩而被改变。在一些实施方式中，当自由层13和固定层15的磁化方向彼此平行时，可变电阻层124可以处于低电阻状态，这可以指示数字数据比特位“0”。相反地，当自由层13和固定层15的磁化方向彼此反平行时，可变电阻层124可以处于高电阻状态，这可以指示数字数据比特位“1”。在一些实施方式中，可变电阻层124能够被配置为当自由层13和固定层15的磁化方向彼此平行时存储数据比特位“1”以及当自由层13和固定层15的磁化方向彼此反平行时存储数据比特位“0”。
在一些实施方式中，可变电阻层124还可以包括执行多种功能以改善MTJ结构的特性的一个或更多个层。例如，可变电阻层124还可以包括缓冲层11、下层12、间隔层16、磁校正层17和覆盖层18中的至少一个。
下层12可以设置在自由层13下面并且用来改善自由层13的垂直磁晶各向异性。下层12可以具有包括金属、金属合金、金属氮化物或金属氧化物或其组合的单层或多层结构。
缓冲层11可以设置在下层12之下以促进下层12的晶体生长，因此改善自由层13的垂直磁晶各向异性。缓冲层11可以具有包括金属、金属合金、金属氮化物或金属氧化物或其组合的单层或多层结构。此外，缓冲层11可以由具有与底电极(未示出)的良好的相容性的材料形成或包括该材料以解决底电极和下层12之间的晶格常数不匹配。例如，缓冲层11可以包括钽(Ta)。
间隔层16可以插置在磁校正层17和固定层15之间，并且用作磁校正层17和固定层15之间的缓冲部。间隔层16可以用于改善磁校正层17的特性。间隔层16可以包括诸如钌(Ru)的贵金属。
磁校正层17可以用于抵消由固定层15引起的杂散磁场的影响。在这种情况下，固定层15的杂散磁场的影响可以减小，因此自由层13中的偏置磁场可以减少。磁校正层17可以具有与固定层15的磁化方向反平行的磁化方向。在实施方式中，当固定层15具有向下的磁化方向时，磁校正层17可以具有向上的磁化方向。相反地，当固定层15具有向上的磁化方向时，磁校正层17可以具有向下的磁化方向。磁校正层17可以通过间隔层16与固定层15交换耦合以形成合成反铁磁(SAF)结构。磁校正层17可以具有包括铁磁材料的单层或多层结构。
在这个实施方式中，磁校正层17位于固定层15之上，但磁校正层17可以设置在不同的位置处。例如，当磁校正层17与MTJ结构被分开图案化时，磁校正层17可以位于MTJ结构的之上、之下或与其邻近。
覆盖层18可以用于保护可变电阻层124和/或用作用于图案化可变电阻层124的硬掩模。在一些实施方式中，覆盖层18可以包括诸如金属的多种导电材料。在一些实施方式中，覆盖层18可以包括具有几乎没有或少量针孔和对于湿刻蚀和/或干刻蚀的高耐受性的金属材料。在一些实施方式中，覆盖层18可以包括金属、氮化物或氧化物或其组合。例如，覆盖层18可以包括诸如钌(Ru)的贵金属。
覆盖层18可以具有单层或多层结构。在一些实施方式中，覆盖层18可以具有包括氧化物或金属或其组合的多层结构。例如，覆盖层18可以具有氧化层、第一金属层和第二金属层的多层结构。
用于解决固定层15和磁校正层17之间的晶格结构差异和晶格常数不匹配的材料层(未示出)可以插置在固定层15和磁校正层17之间。例如，这种材料层可以是非晶的并且可以包括金属、金属氮化物或金属氧化物。
在一些实施方式中，存储单元120中的每一个包括顺序地堆叠的下电极层121、选择器层122、中间电极层123、可变电阻层124和上电极层125。然而，存储单元120可以具有不同的结构。在一些实施方式中，选择器层122和可变电阻层124可以以不同的顺序来堆叠。例如，选择器层122和可变电阻层124可以以相对于图1B中所示的方位的相反的顺序来堆叠，使得选择器层122可以设置在可变电阻层124之上。在一些实施方式中，可以省略下电极层121、中间电极层123和上电极层125中的至少一个。在一些实施方式中，除图1B中所示的层121至层125之外，存储单元120还可以包括用于提高存储单元120的特性或改善制造工艺的一个或更多个层(未示出)。
在一些实施方式中，多个存储单元120的相邻存储单元可以按照预定的间隔彼此间隔开，并且沟槽可以存在于多个存储单元120之间。相邻存储单元120之间的沟槽可以具有在1：1至40：1、10：1至40：1、10：1至20：1、5：1至10：1、10：1至15：1、1：1至25：1、1：1至30：1、1：1至35：1或1：1至45：1的范围内的高度对宽度的比率(即，高宽比)。
在一些实施方式中，沟槽可以具有与衬底100的上表面基本垂直的侧壁。在一些实施方式中，相邻沟槽可以按照相同或类似的距离彼此间隔开。
在一些实施方式中，半导体器件还可以包括除第一导线110、存储单元120和第二导线130之外的更多的层。例如，在第一导线110和下电极层121之间还可以形成下电极接触，以及在第二导线130和上电极层125之间还可以形成上电极接触。
尽管已经描述了一个交叉点结构，两个或更多个交叉点结构可以在与衬底100的顶表面垂直的垂直方向上堆叠。
将参考图3A至3I来说明用于制造半导体器件的方法。
参考图3A，第一导线310可以形成在形成有预定的结构的衬底300之上。第一导线310可以通过如下来形成：在衬底300之上形成第一层间电介质层301，第一层间电介质层301具有用于形成第一导线310的沟槽；形成用于第一导线310的导电层；以及使用在第一方向上延伸的线形掩模图案刻蚀导电层。
下电极层321可以形成在第一导线310之上。下电极层321可以通过如下来形成：在形成有第一导线的结构之上形成具有孔的第二层间电介质层302；形成用于下电极层321的材料层，以及执行诸如化学机械平坦化(CMP)的平坦化工艺。
第一层间电介质层301和第二层间电介质层302可以包括氧化物、氮化物或其组合。
参考图3B，可以在图3A的结构的第二层间电介质层302之上形成分隔层303。
分隔层303之间的间距D2可以大约是第一导线310之间的间距D1的两倍。在一个示例中，间距D2能够指示相邻分隔层303之间的中心到中心的距离，以及间距D1能够指示相邻第一导线310之间的中心到中心的距离。
分隔层303可以由电介质材料形成。例如，分隔层303可以包括氧化物、氮化物或其组合。
参考图3C，可以在图3B的结构上形成用于选择器层(参见图3G的附图标记322)的基质层322A。
基质层322A可以是通过经由随后的离子注入工艺引入掺杂剂而将要形成为选择器层322的层。
可以在图3B的结构之上共形地形成基质层322A。即，可以形成基质层322A以覆盖第二层间电介质层302、下电极层321以及分隔层303。
可以通过诸如化学气相沉积(CVD)、原子层沉积(ALD)或其他沉积方法的常用的沉积方法来形成基质层322A。
基质层322A可以包括电介质材料。例如，基质层322A可以包括氧化物、氮化物、氮氧化物或其组合。例如，氧化物、氮化物、氮氧化物或其组合可以包括硅氧化物、钛氧化物、铝氧化物、钨氧化物、铪氧化物、钽氧化物、铌氧化物、硅氮化物、钛氮化物、铝氮化物、钨氮化物、铪氮化物、钽氮化物、铌氮化物、硅氮氧化物、钛氮氧化物、铝氮氧化物、钨氮氧化物、铪氮氧化物、钽氮氧化物或铌氮氧化物或其组合。
参考图3D，可以对图3C的结构执行第一离子注入工艺。可以通过第一离子注入工艺将掺杂剂添加到基质层322A以形成初始选择器层322B。
第一离子注入工艺可以通过倾斜离子注入而形成。
在实施方式中，选择器层322可以通过在两个方向上执行两次倾斜离子注入而不是垂直离子注入(参见图3D和图3E)而具有在垂直方向上的均匀的掺杂剂分布。倾斜离子注入可以以相对于垂直于层的表面的线倾斜的角来执行。
在一些实施方式中，可以利用约45度至85度的倾斜角来执行倾斜离子注入，以便防止由于相邻图案产生的阴影效应。
通过第一离子注入工艺引入的掺杂剂可以包括硼(B)、氮(N)、碳(C)、磷(P)、砷(As)、铝(Al)、硅(Si)和锗(Ge)中的一种或更多种。
参考图3E，可以在图3D的结构上执行第二离子注入工艺。
可以通过倾斜离子注入执行第二离子注入工艺。可以利用约45度至85度的倾斜角来执行倾斜离子注入，以便防止由于相邻图案产生的阴影效应。
第二离子注入工艺可以在相对于垂直于层的表面的线的、与第一离子注入工艺相对的方向上执行。即，当第一离子注入工艺在从左上到右下的方向上执行时，第二离子注入工艺可以在从右上到左下的方向上执行。当第一离子注入工艺在从右上到左下的方向上执行时，第二离子注入工艺可以在从左上到右下的方向上执行。
通过第一离子注入工艺引入的掺杂剂可以包括硼(B)、氮(N)、碳(C)、磷(P)、砷(As)、铝(Al)、硅(Si)和锗(Ge)中的一种或更多种。
在一些实施方式中，通过第一离子注入工艺引入的掺杂剂和通过第二离子注入工艺引入的掺杂剂可以彼此相同。
在一些实施方式中，通过第一离子注入工艺引入的掺杂剂和通过第二离子注入工艺引入的掺杂剂可以彼此不同。
以这种方式，可以通过共形地形成基质层322A以及在每个方向上执行倾斜离子注入工艺两次来形成包括电介质材料和掺杂剂的初始选择器层322B。初始选择器层322B可以具有在相对于层的表面的平行的方向和垂直的方向两者上的均匀的掺杂剂分布。
参考图3F，可以在图3E的结构之上形成第三层间电介质层304。
第三层间电介质层304可以包括氧化物、氮化物或其组合。
参考图3G，可以执行诸如CMP工艺的平坦化工艺以暴露分隔层303。
可以通过平坦化工艺由分隔层303将初始选择器层322B分隔开以形成选择器层322。
选择器层322可以包括第一部分322-1和第二部分322-2。
可以在下电极层321之上形成第一部分322-1。第一部分322-1的一个侧壁可以与分隔层303接触，第一部分322-1的另一侧壁的上部可以与第三层间电介质层304接触，第一部分322-1的另一侧壁的下部可以与第二部分322-2接触。在一个示例中，侧壁的整个区域可以与分隔层303接触。
可以在第二层间电介质层302和第三层间电介质层304之间形成第二部分322-2。第二部分322-2的两个侧壁可以分别与第一部分322-1接触。在一个示例中，第二部分322-2的两个侧壁的整个区域可以分别与第一部分322-1接触。
选择器层322可以包括电介质材料和掺杂剂。选择器层322可以具有在相对于层的表面的平行的方向和垂直的方向两者上的均匀的掺杂剂分布。
在实施方式中，即使间距减小到例如50nm，选择器层322也可以通过如上所述的方法实施而不使用SPT。
参考图3H，可以在图3G的结构之上顺序地形成中间电极层323、可变电阻层324以及上电极层325。因此，可以形成包括下电极层321、选择器层322、中间电极层323、可变电阻层324和上电极层325的存储单元320。
中间电极层323可以通过如下形成：在图3G的结构之上形成具有孔的第四层间电介质层305；在孔中形成用于中间电极层323的材料层；以及执行诸如CMP工艺的平坦化工艺。
可以在形成中间电极层323之后通过形成用于可变电阻层324的材料层并且对材料层进行图案化来形成可变电阻层324。然后，可以形成第五层间电介质层306。
上电极层325可以通过如下形成：在形成可变电阻层324之后形成具有孔的第五层间电介质层306；在孔中形成用于上电极层325的材料层，以及执行诸如CMP工艺的平坦化工艺。
在实施方式中，可以通过分开的工艺形成中间电极层323、可变电阻层324和上电极层325。在另一个实施方式中，可以通过一个工艺形成中间电极层323、可变电阻层324和上电极层325中的至少两个层。例如，中间电极层323和可变电阻层324可以通过顺序地形成用于中间电极层323的材料层和用于可变电阻层324的材料层并同时对材料层进行图案化来形成，然后上电极层325可以通过如上所述的方法形成。可替换地，中间电极层323、可变电阻层324和上电极层325可以通过顺序地形成用于中间电极层323的材料层、用于可变电阻层324的材料层和用于上电极层325的材料层并同时对材料层进行图案化来形成。
参考图3I，可以在图3H的结构之上形成第二导线330。
第二导线330可以通过如下来形成：在上电极层325之上形成用于第二导线330的导电层并使用在第二方向上延伸的线形掩模图案来刻蚀导电层。
通过如上所述工艺，可以形成包括第一导线310、存储单元320和第二导线330的半导体器件。存储单元320可以包括顺序地堆叠的下电极层321、选择器层322、中间电极层323、可变电阻层324和上电极层325。
选择器层322可以包括第一部分322-1以及第二部分322-2，第一部分322-1形成在下电极层321之上，第二部分322-2形成在第二层间电介质层302和第三层间电介质层304之间。第一部分322-1的一个侧壁可以与分隔层303接触，以及第一部分322-1的另一侧壁的上部可以与第三层间电介质层304接触，以及第一部分322-1的另一侧壁的下部可以与第二部分322-2接触。在一个示例中，第一部分322-1的侧壁的整个区域可以与分隔层303接触。第二部分322-2的两个侧壁可以分别与第一部分322-1接触。在一个示例中，第二部分322-2的两个侧壁的整个区域可以分别与第一部分322-1接触。
选择器层322可以包括电介质材料和掺杂剂，并且具有在相对于层的表面的平行的方向和垂直的方向两者上的均匀的掺杂剂分布。因此，根据实施方式，可以改善单元对单元的分布以防止或减小单元阵列操作的变差和控制器上的负担。此外，根据实施方式，选择器层322能够通过单一图案化工艺而不是SPT来形成，从而降低工艺难度和工艺成本并增加工艺效率。
衬底300、第一导线310、存储单元320、下电极层321、选择器层322、中间电极层323、可变电阻层324、上电极层325以及第二导线330可以分别与衬底100、第一导线110、存储单元120、下电极层121、选择器层122、中间电极层123、可变电阻层124、上电极层125以及第二导线130相对应。
尽管本专利文件包含许多细节，这不应该被解释为限制任何公开或可能要求保护的范围，而是作为可以是针对特定公开的特定实施方式的特征的描述。在本专利文件的单独的实施例的上下文中描述的某些特征也可以在单个实施例中以组合的方式实施。相反地，在单个实施例的上下文中描述的多种特征也可以单独地或以任何适合的子组合的方式在多个实施例中实施。此外，尽管特征可以在上面被描述为在某些组合中起作用并且甚至最初要求如此保护，但来自所要求保护的组合的一个或多个特征可以在某些情况下从组合中被去除，并且所要求保护的组合可以涉及子组合或子组合的变体。
类似地，尽管在附图中以特定顺序描述了操作，但这不应当被理解为要求以示出的特定顺序或连续的顺序执行这样的操作，或者为实现理想的结果而执行所有所图示的操作。此外，在本专利文件中所描述的实施例中的多种系统组件的分离不应该被理解为在所有实施例中要求这样的分离。
仅描述少量实施例和示例。可以基于本专利文件所描述的和示出的内容而对所公开的实施例进行增强或改变以及构成其他实施例。

Claims (16)

1.一种半导体器件，包括：
第一导线；
第二导线，其设置在所述第一导线之上以与所述第一导线间隔开；以及
选择器层，其：设置在所述第一导线和所述第二导线之间，并且包括电介质材料和以均匀的掺杂剂分布掺杂的掺杂剂。
2.根据权利要求1所述的半导体器件，其中，所述电介质材料包括：硅氧化物、钛氧化物、铝氧化物、钨氧化物、铪氧化物、钽氧化物、铌氧化物、硅氮化物、钛氮化物、铝氮化物、钨氮化物、铪氮化物、钽氮化物、铌氮化物、硅氮氧化物、钛氮氧化物、铝氮氧化物、钨氮氧化物、铪氮氧化物、钽氮氧化物或铌氮氧化物，或者以下两种或更多种的组合：硅氧化物、钛氧化物、铝氧化物、钨氧化物、铪氧化物、钽氧化物、铌氧化物、硅氮化物、钛氮化物、铝氮化物、钨氮化物、铪氮化物、钽氮化物、铌氮化物、硅氮氧化物、钛氮氧化物、铝氮氧化物、钨氮氧化物、铪氮氧化物、钽氮氧化物或铌氮氧化物。
3.根据权利要求1所述的半导体器件，其中，所述掺杂剂包括硼B、氮N、碳C、磷P、砷As、铝Al、硅Si和锗Ge中的一种或更多种。
4.根据权利要求1所述的半导体器件，其中，所述半导体器件还包括：第一电介质层，其设置在所述第一导线之间的空间中；分隔层，其设置在所述选择器层之间的第一空间中并且在所述第一电介质层之上；以及第二电介质层，其设置在所述选择器层之间的第二空间中并且在所述第一电介质层之上，其中，所述第一空间与所述第二空间不同，以及
所述分隔层包括电介质材料，以及所述分隔层被设置成使得相邻分隔层之间的中心到中心的距离是相邻第一导线之间的中心到中心的距离的两倍。
5.根据权利要求4所述的半导体器件，其中，所述选择器层中的每一个包括第一部分和第二部分，
其中，所述第一部分设置在所述第一导线之上，以及所述第二部分设置在所述第一电介质层之上以及所述第二电介质层之下，
所述第一部分的第一侧壁与相邻分隔层接触，以及所述第一部分的第二侧壁的上部与相邻第二电介质层接触，以及所述第一部分的所述第二侧壁的下部与所述第二部分接触，以及
所述第二部分的第一侧壁和第二侧壁与所述第一部分接触。
6.根据权利要求4所述的半导体器件，其中，所述分隔层、所述第一电介质层以及所述第二电介质层包括彼此相同的电介质材料或彼此不同的电介质材料。
7.根据权利要求1所述的半导体器件，其中，所述半导体器件还包括可变电阻层，所述可变电阻层设置在所述选择器层之上或之下。
8.一种用于制造半导体器件的方法，包括：
在形成在衬底之上的电介质材料上形成沟槽；
在所述沟槽中形成第一导线，使得所述第一导线和第一电介质层布置在所述衬底之上；
在所述第一电介质层之上以相邻第一电介质层之间的第一中心到中心的距离形成分隔层，其中所述第一中心到中心的距离是相邻第一导线之间的中心到中心的距离的两倍，以及其中，所述分隔层包括电介质材料；
在所述第一导线、所述第一电介质层以及所述分隔层之上形成将要被形成为选择器层的电介质材料层；以及
通过以第一倾斜角对所述电介质材料层执行掺杂剂的第一离子注入并且通过以第二倾斜角对所述电介质材料层执行所述掺杂剂的第二离子注入来形成初始选择器层，
其中，所述第一倾斜角在相对于与垂直于所述层的表面垂直的线的、与所述第二倾斜角相对的方向上，以及
所述初始选择器层具有均匀的掺杂剂分布。
9.根据权利要求8所述的方法，还包括：
形成第二电介质层以覆盖其中形成所述初始选择器层的结构；以及
通过执行平坦化工艺以暴露所述分隔层来形成所述选择器层。
10.根据权利要求9所述的方法，其中，所述选择器层包括第一部分和第二部分，
所述第一部分设置在所述第一导线之上，以及所述第二部分设置在所述第一电介质层之上以及所述第二电介质层之下，
所述第一部分的第一侧壁与相邻分隔层接触，以及所述第一部分的第二侧壁的上部与相邻第二电介质层接触，以及所述第一部分的所述第二侧壁的下部与所述第二部分接触，以及
所述第二部分的第一侧壁和第二侧壁与所述第一部分接触。
11.根据权利要求9所述的方法，其中，所述选择器层具有均匀的掺杂剂分布。
12.根据权利要求8所述的方法，其中，所述第一倾斜角是相对于与所述层的所述表面垂直的线的45度至85度的角，以及所述第二倾斜角是相对于与所述层的所述表面垂直的线的45度至85度的角。
13.根据权利要求8所述的方法，其中，所述电介质材料层包括：硅氧化物、钛氧化物、铝氧化物、钨氧化物、铪氧化物、钽氧化物、铌氧化物、硅氮化物、钛氮化物、铝氮化物、钨氮化物、铪氮化物、钽氮化物、铌氮化物、硅氮氧化物、钛氮氧化物、铝氮氧化物、钨氮氧化物、铪氮氧化物、钽氮氧化物或铌氮氧化物，或者以下两种或更多种的组合：硅氧化物、钛氧化物、铝氧化物、钨氧化物、铪氧化物、钽氧化物、铌氧化物、硅氮化物、钛氮化物、铝氮化物、钨氮化物、铪氮化物、钽氮化物、铌氮化物、硅氮氧化物、钛氮氧化物、铝氮氧化物、钨氮氧化物、铪氮氧化物、钽氮氧化物或铌氮氧化物。
14.根据权利要求8所述的方法，其中，所述掺杂剂包括从硼B、氮N、碳C、磷P、砷As、铝Al、硅Si和锗Ge中选择的一种或更多种。
15.根据权利要求8所述的方法，其中，所述分隔层、所述第一电介质层以及所述第二电介质层包括彼此相同的电介质材料或彼此不同的电介质材料。
16.根据权利要求9所述的方法，还包括在所述选择器层之上或之下形成可变电阻层。
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