KR20130036292A - 브레이크다운 층을 포함하는 저항-스위칭 층들을 구비한 메모리 셀 - Google Patents
브레이크다운 층을 포함하는 저항-스위칭 층들을 구비한 메모리 셀 Download PDFInfo
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Abstract
3-D 판독 및 기입 메모리의 메모리 디바이스는 메모리 셀들을 포함한다. 각각의 메모리 셀은 스티어링 소자와 직렬인 저항-스위칭 메모리 소자(RSME)를 포함한다. RSME는 저항-스위칭 층, 전도성 중간층, 그리고 RSME의 어느 일 단부에서 제 1 전극 및 제 2 전극들을 갖는다. 브레이크다운 층은 전기적으로 상기 제 2 전극 및 중간층 사이에 있으며, 그리고 상기 제 2 전극 및 중간층과 직렬이다. 브레이크다운 층은 전도 상태인 동안에 적어도 약 1 ~ 10 ㏁의 저항을 유지한다. 메모리 셀의 셋 혹은 리셋 동작에서, 이온 전류가 저항-스위칭 층들 내에서 흐르는데, 이는 스위칭 매커니즘에 기여한다. 전자의 흐름(스위칭 매커니즘에 기여하지 않음)은 전도성 중간층에 의한 산란으로 인하여 감소되며, 따라서 스티어링 소자에 대한 손상을 방지할 수 있다. RSME의 서로 다른 층들에 대한 특정 물질들 및 물질들의 조합들이 제공된다.
Description
본 발명은 데이터 저장에 관한 발명이다.
관련 출원들에 대한 상호-참조
본 출원은 2010년 6월 18일자로 미국에 출원된 미국 가출원(가출원번호 61/356,327)(문서 번호: SAND-01478US0)과 2011년 3월 25일자로 미국에 출원된 미국 가출원(가출원번호 61/467,936)(문서 번호: SAND-01478US1)의 우선권을 주장하며, 상기 2개의 미국 가출원은 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다.
다양한 물질들은 반전가능한(reversible) 저항-변화 혹은 저항-스위칭 성질을 나타내는데, 이러한 경우 물질의 저항은 상기 물질 양단의 전압 및/또는 상기 물질을 통해 흐르는 전류의 이력(history)에 대한 함수이다. 이러한 물질들은 칼코겐의 이원화합물(chalcogenide), 탄소 중합체(carbon polymer), 페로브스카이트(perovskite), 소정의 금속 산화물들(MeOx) 및 금속 질화물들(MeN)을 포함한다. 특히, 오직 하나의 금속만을 포함하며 그리고 신뢰성 있는 저항 스위칭 성질을 나타내는 금속 산화물들 및 질화물들이 존재한다. 이러한 그룹은 예컨대, 니켈 산화물(NiO), 니오븀 산화물(Nb2O5), 티타늄 이산화물(TiO2), 하프늄 산화물(HfO2), 알루미늄 산화물(Al2O3), 망간 산화물(MgOx), 크롬 이산화물(CrO2), 바나듐 산화물(VO), 보론 질화물(BN) 및 알루미늄 질화물(AiN)을 포함하는바, 이는 Pagnia와 Sotnick에 의한 "Bistable Switching in Electroformed Metal-Insulator-Metal Device," Phys. Stat. Sol. (A) 108, 11-65 (1988)에 개시된 바와 같다. 이러한 물질들 중 하나의 저항-스위칭 층(resistance-switching layer : RSL)은 초기 상태(예컨대, 상대적으로 낮은-저항 상태)로 형성될 수도 있다. 충분한 전압이 인가되면, 상기 물질은 안정한 높은-저항 상태로 스위치되며, 높은-저항 상태는 전압이 제거된 이후에도 유지된다. 이와 같은 저항 스위칭은 반전가능하며, 따라서 적절한 전류 혹은 전압을 후속으로 인가하면 상기 RSL 을 안정한 낮은-저항 상태로 되돌릴 수 있는바, 이러한 안정한 낮은-저항 상태는 전류 혹은 전압이 제거되어도 유지된다. 이러한 변환은 매우 여러번 반복될 수 있다. 몇몇 물질의 경우, 초기 상태는 낮은-저항 상태가 아니라 높은-저항 상태이다. 셋(set) 프로세스는, 상기 물질을 높은 저항 상태에서 낮은 저항 상태로 스위칭하는 것을 지칭할 수 있으며, 반면에 리셋(reset) 프로세스는 상기 물질을 낮은 저항 상태에서 높은 저항 상태로 스위칭하는 것을 지칭할 수 있다. 저항-스위칭 메모리 소자(resistance-switching memory element : RSME)는, 제 1 전극과 제 2 전극 사이에 위치하는 RSL을 포함할 수 있다.
이들 반전가능한 저항-변화(resistance-change) 물질은 비휘발성 메모리 어레이 분야에서 각광을 받고 있다. 하나의 저항 상태는 예컨대, 데이터 "0"에 해당할 수 있으며, 반면에 다른 하나의 저항 상태는 데이터 "1"에 해당할 수 있다. 이들 물질들 중 일부는 3개 이상의 안정한 저항 상태들을 가질 수도 있다. 또한, 메모리 셀에서, RSME 는 다이오드 등과 같은 스티어링 소자와 직렬로 연결될 수 있으며, 스티어링 소자는 RSME 양단의 전압 및/또는 RSME를 통하는 전류를 선택적으로 제한한다. 예를 들어, 다이오드는 RSME의 오직 일 방향으로만 전류가 흐르게 할 수 있는 반면에, 반대 방향으로 전류가 흐르는 것은 본질적으로 방지할 수 있다. 이러한 스티어링 소자 그 자체는 통상적으로 저항-변화 물질은 아니다. 대신에, 스티어링 소자는, 어레이의 다른 메모리 셀들의 상태에 영향을 미침이 없이, 메모리 셀이 기입 및/또는 판독될 수 있게 한다.
저항 변화 물질들로 형성된 저장 소자들 혹은 셀들을 구비한 비휘발성 메모리들은 알려져 있다. 예를 들면, "REWRITEABLE MEMORY CELL COMPRISING A DIODE AND A RESISTANCE-SWITCHING MATERIAL" 라는 명칭의 미국 특허 출원(미국출원공개번호 2006/0250836)에는 가령, 금속 산화물(MeOx) 혹은 금속 질화물(MeN) 등과 같은 저항-변화 물질과 직렬로 접속된 다이오드를 포함하는 재기록가능한 비휘발성 메모리 셀이 개시되어 있으며, 상기 미국출원은 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다.
하지만, 메모리 셀들 사이즈가 축소될 수 있게 하는 기술에 대한 요구가 여전히 존재하고 있다.
본 발명에 따른 방법은, 저항-스위칭 메모리 셀에 제 1 데이터 상태를 세팅하도록 상기 저항-스위칭 메모리 셀의 제 1 및 제 2 전극에 전압을 인가하는 단계, 상기 전압은 전도성 중간층에 용량적으로 커플링되며, 상기 중간층은 전기적으로 상기 제 1 및 제 2 전극들 사이에 있으며 그리고 상기 제 1 및 제 2 전극들과 직렬이며, 그리고 상기 전압은 (a) 전기적으로 상기 제 1 전극과 상기 전도성 중간층 사이에 있으며 그리고 상기 제 1 전극 및 상기 전도성 중간층과 직렬인 제 1 저항-스위칭 층; 그리고 (b) 전기적으로 상기 제 2 전극과 상기 전도성 중간층 사이에 있으며 그리고 상기 제 2 전극 및 상기 전도성 중간층과 직렬인 제 2 저항-스위칭 층 중 적어도 하나에서 저항 상태가 스위칭되게 하며, 그리고 상기 저항-스위칭 메모리 셀이 방전하는 것을 허용하도록 상기 전압을 제거하는 단계를 포함한다. 저항-스위칭 층은 반전가능하거나 혹은 반전가능하지 않을 수 있다.
또한, 본 발명에 따른 방법은, 다음의 단계 (a) 및 (b)에 의해서 저항-스위칭 메모리 셀의 저항 상태를 변화시키는 것을 포함하는 바, (a) 저항-스위칭 메모리 셀의 제 1 및 제 2 저항-스위칭 층들 중 하나에서 저항 상태가 스위칭될 때까지, 저항-스위칭 메모리 셀에 인가되는 시간에 따라 변하는 전압(time-varying voltage: 혹은, 시변 전압)의 크기를 증가시키는 단계; 그리고 (b) 이후로, 상기 저항-스위칭 메모리 셀의 제 1 및 제 2 저항-스위칭 층들 중 다른 하나에서 저항 상태가 스위칭될 때까지, 저항-스위칭 메모리 셀에 인가되는 상기 시변 전압의 크기를 추가로 증가시키는 단계에 의해서 저항-스위칭 메모리 셀의 저항 상태를 변화시키는 것을 포함한다. 저항 상태의 스위칭은 반전가능하거나 혹은 반전가능하지 않을 수 있다.
또한, 본 발명에 따른 방법은, 제 1 및 제 2 제어 라인들에 전압을 인가하는 단계와, 상기 제 1 제어 라인은 저항-스위칭 메모리 셀의 일측 단부에 연결되며, 상기 제 2 제어 라인은 저항-스위칭 메모리 셀과 직렬인 스티어링 소자에 연결되며, 그리고 상기 전압은 저항-스위칭 메모리 셀의 제 1 및 제 2 저항-스위칭 층들에 인가되고 그리고 상기 제 1 및 제 2 저항-스위칭 층들 사이에 있는 전도성 중간층에 인가되며, 그리고 저항-스위칭 메모리 셀이 방전되도록 상기 전압을 제거하는 단계를 포함한다. 저항-스위칭 층들은 반전가능하거나 혹은 반전가능하지 않을 수 있다.
따라서, 일실시예에서, 저항-스위칭 메모리 셀은, 제 1 및 제 2 전극; 전기적으로 제 1 전극과 제 2 전극 사이에 있으며 그리고 제 1 전극 및 제 2 전극과 직렬인 전도성 중간층; 전기적으로 제 1 전극과 전도성 중간층 사이에 있으며 그리고 제 1 전극 및 전도성 중간층과 직렬인 제 1 저항-스위칭 층; 그리고 전기적으로 제 2 전극과 전도성 중간층 사이에 있으며 그리고 제 2 전극 및 전도성 중간층과 직렬인 제 2 저항-스위칭 층을 포함하며, 상기 제 1 및 제 2 저항-스위칭 층은 둘다 바이폴라 스위칭 특성을 갖거나 혹은 둘다 유니폴라 스위칭 특성을 갖는다.
다른 실시예에서, 저항-스위칭 메모리 셀은, 다이오드 스티어링 소자; 그리고 다이오드 스티어링 소자와 직렬인 저항-스위칭 메모리 소자를 포함하며, 상기 저항-스위칭 메모리 소자는, 제 1 및 제 2 전극; 전기적으로 제 1 전극과 제 2 전극 사이에 있으며 그리고 제 1 전극 및 제 2 전극과 직렬인 전도성 혹은 반전도성(semiconductive) 중간층; 전기적으로 제 1 전극과 전도성 혹은 반전도성 중간층 사이에 있으며 그리고 제 1 전극 및 전도성 혹은 반전도성 중간층과 직렬인 제 1 저항-스위칭 층; 그리고 전기적으로 제 2 전극과 전도성 혹은 반전도성 중간층 사이에 있으며 그리고 제 2 전극 및 전도성 혹은 반전도성 중간층과 직렬인 제 2 저항-스위칭 층을 포함한다.
다른 실시예에서, 메모리 디바이스는 복수의 저항-스위칭 메모리 셀들을 포함하는 메모리 어레이를 포함하며, 각각의 저항-스위칭 메모리 셀은 저항-스위칭 메모리 소자와 직렬인 스티어링 소자를 포함하며, 각각의 저항-스위칭 메모리 소자는, 전기적으로 제 1 및 제 2 저항-스위칭 층 사이에 있는 중간층; 복수의 워드라인들 및 비트라인들; 각각의 저항-스위칭 메모리 셀은 상기 복수의 비트라인들 중 각각의 비트라인과 통신하는 일측 단부와 상기 복수의 워드라인들 중 각각의 워드라인과 통신하는 타측 단부를 가지며; 복수의 워드라인들 및 비트라인들과 통신하는 제어 회로를 포함하며, 상기 제어 회로는 각각의 비트라인 및 워드라인을 통하여 저항-스위칭 메모리 셀들 중 적어도 하나에게 전압을 인가하여, 상기 저항-스위칭 메모리 셀들 중 적어도 하나의 저항-스위칭 메모리 소자가 하나의 저항 상태에서 다른 하나의 저항 상태로 스위칭되게 한다.
다른 실시예에서, 저항-스위칭 메모리 셀은 제 1 및 제 2 전극; 전기적으로 제 1 전극과 제 2 전극 사이에 있으며 그리고 제 1 전극 및 제 2 전극과 직렬인 전도성 혹은 반전도성 중간층; 전기적으로 제 1 전극과 전도성 혹은 반전도성 중간층 사이에 있으며 그리고 제 1 전극 및 전도성 혹은 반전도성 중간층과 직렬인 제 1 저항-스위칭 층; 그리고 전기적으로 제 2 전극과 전도성 혹은 반전도성 중간층 사이에 있으며 그리고 제 2 전극 및 전도성 혹은 반전도성 중간층과 직렬인 제 2 저항-스위칭 층을 포함하며, 상기 제 1 전극, 제 2 전극, 상기 전도성 혹은 반전도성 중간층, 제 1 저항-스위칭 층 및 제 2 저항-스위칭 층 중 적어도 하나는, 상기 제 1 전극, 제 2 전극, 상기 전도성 혹은 반전도성 중간층, 제 1 저항-스위칭 층 및 제 2 저항-스위칭 층 중 적어도 다른 하나와 적어도 부분적으로, 옆으로(laterally) 정렬된다.
다른 실시예에서, 저항-스위칭 메모리 셀은 제 1 및 제 2 전극; 전기적으로 제 1 전극과 제 2 전극 사이에 있으며 그리고 제 1 전극 및 제 2 전극과 직렬인 전도성 혹은 반전도성 중간층; 전기적으로 제 1 전극과 전도성 혹은 반전도성 중간층 사이에 있으며 그리고 제 1 전극 및 전도성 혹은 반전도성 중간층과 직렬인 제 1 저항-스위칭 층; 그리고 전기적으로 제 2 전극과 전도성 혹은 반전도성 중간층 사이에 있으며 그리고 제 2 전극 및 전도성 혹은 반전도성 중간층과 직렬인 제 2 저항-스위칭 층을 포함하며, 상기 전도성 혹은 반전도성 중간층과 상기 제 1 및 제 2 저항 스위칭 층들 중 적어도 하나는 L-자 형상 혹은 U-자 형상을 갖는다.
다른 실시예에서, 메모리 디바이스는 복수의 저항-스위칭 메모리 셀들을 포함하는 메모리 어레이를 포함하며, 각각의 저항-스위칭 메모리 셀은 저항-스위칭 메모리 소자와 직렬인 스티어링 소자를 포함하며, 각각의 저항-스위칭 메모리 소자는, 전기적으로 제 1 및 제 2 저항-스위칭 층들 사이에 있는 중간층, 그리고 제 1 및 제 2 전극들; 각각의 저항-스위칭 메모리 셀에 대하여, 제 1 전극, 제 2 전극, 전도성 혹은 반전도성 중간층, 제 1 저항-스위칭 층 및 제 2 저항-스위칭 층 중 적어도 하나는, 제 1 전극, 제 2 전극, 전도성 혹은 반전도성 중간층, 제 1 저항-스위칭 층 및 제 2 저항-스위칭 층 중 적어도 다른 하나와, 적어도 부분적으로 옆으로(laterally) 정렬되며; 복수의 워드라인들 및 비트라인들; 각각의 저항-스위칭 메모리 셀은 복수의 비트라인들 중 각각의 비트라인과 통신하는 일측 단부와 복수의 워드라인들 중 각각의 워드라인과 통신하는 타측 단부를 가지며; 복수의 워드라인들 및 비트라인들과 통신하는 제어 회로를 포함하며, 상기 제어 회로는 각각의 비트라인 및 워드라인을 통하여 저항-스위칭 메모리 셀들 중 적어도 하나에게 전압을 인가하여, 상기 저항-스위칭 메모리 셀들 중 적어도 하나의 저항-스위칭 메모리 소자가 하나의 저항 상태에서 다른 하나의 저항 상태로 스위칭되게 한다.
다른 실시예에서, 저항-스위칭 메모리 셀의 저항 상태를 변경하기 위한 방법은, 저항-스위칭 메모리 셀에 제 1 데이터 상태를 세팅하도록 상기 저항-스위칭 메모리 셀의 제 1 및 제 2 전극에 전압을 인가하는 단계, 상기 전압은 전기적으로 상기 제 1 및 제 2 전극들 사이에 있으며 그리고 상기 제 1 및 제 2 전극들과 직렬인 전도성 혹은 반전도성 중간층에 용량적으로 커플링되며, 그리고 상기 전압은 (a) 전기적으로 상기 제 1 전극과 상기 전도성 혹은 반전도성 중간층 사이에 있으며 그리고 상기 제 1 전극 및 상기 전도성 혹은 반전도성 중간층과 직렬인 제 1 저항-스위칭 층; 그리고 (b) 전기적으로 상기 제 2 전극과 상기 전도성 혹은 반전도성 중간층 사이에 있으며 그리고 상기 제 2 전극 및 상기 전도성 혹은 반전도성 중간층과 직렬인 제 2 저항-스위칭 층 중 적어도 하나에서 저항 상태가 스위칭되게 하며, 그리고 상기 저항-스위칭 메모리 셀이 방전하는 것을 허용하도록 상기 전압을 제거하는 단계를 포함한다.
다른 실시예에서, 저항-스위칭 메모리 셀의 저항 상태를 변경하기 위한 방법은, 저항-스위칭 메모리 셀의 제 1 및 제 2 저항-스위칭 층들 중 하나에서 저항 상태가 스위칭될 때까지, 저항-스위칭 메모리 셀에 인가되는 시변 전압의 크기를 증가시키는 단계; 그리고 이후로, 상기 저항-스위칭 메모리 셀의 제 1 및 제 2 저항-스위칭 층들 중 다른 하나에서 저항 상태가 스위칭될 때까지, 저항-스위칭 메모리 셀에 인가되는 상기 시변 전압의 크기를 추가로 증가시키는 단계를 포함한다.
다른 실시예에서, 저항-스위칭 메모리 셀의 저항 상태를 변경하기 위한 방법은, 제 1 및 제 2 제어 라인들에 전압을 인가하는 단계, 상기 제 1 제어 라인은 저항-스위칭 메모리 셀의 일측 단부에 연결되며, 상기 제 2 제어 라인은 저항-스위칭 메모리 셀과 직렬인 스티어링 소자에 연결되며, 상기 전압은 저항-스위칭 메모리 셀의 제 1 및 제 2 저항-스위칭 층들에 인가되고 그리고 전기적으로 상기 제 1 및 제 2 저항-스위칭 층들 사이에 있으며 상기 제 1 및 제 2 저항-스위칭 층들과 직렬인 전도성 혹은 반전도성 중간층에 인가되며; 그리고 저항-스위칭 메모리 셀이 방전되도록 상기 전압을 제거하는 단계를 포함한다.
다른 실시예에서, 저항-스위칭 메모리 셀은, 스티어링 소자; 그리고 스티어링 소자와 직렬인 저항-스위칭 메모리 소자를 포함하며, 상기 저항-스위칭 메모리 소자는, 제 1 및 제 2 전극; 제 1 전극과 제 2 전극 사이에 있으며 그리고 제 1 전극 및 제 2 전극과 직렬인 전도성 혹은 반전도성 중간층; 제 1 전극과 전도성 혹은 반전도성 중간층 사이에 있으며 그리고 제 1 전극 및 전도성 혹은 반전도성 중간층과 직렬인 제 1 저항-스위칭 층; 그리고 제 2 전극과 전도성 혹은 반전도성 중간층 사이에 있으며 그리고 제 2 전극 및 전도성 혹은 반전도성 중간층과 직렬인 제 2 저항-스위칭 층을 포함한다.
다른 실시예에서, 저항-스위칭 메모리 소자는, 제 1 및 제 2 전극; 제 1 전극과 제 2 전극 사이에 있으며 그리고 제 1 전극 및 제 2 전극과 직렬인 전도성 혹은 반전도성 중간층; 제 1 전극과 전도성 혹은 반전도성 중간층 사이에 있으며 그리고 제 1 전극 및 전도성 혹은 반전도성 중간층과 직렬인 제 1 저항-스위칭 층, 제 1 저항-스위칭 층은 MeOx를 포함하며; 제 2 전극과 전도성 혹은 반전도성 중간층 사이에 있으며 그리고 제 2 전극 및 전도성 혹은 반전도성 중간층과 직렬인 제 2 저항-스위칭 층, 제 2 저항-스위칭 층은 Meox를 포함하며; 그리고 전도성 혹은 반전도성 중간층과 제 1 전극 사이에 있는 캡 층을 포함하며, 상기 캡 층은 TiOx, Al2O3, ZrOx, LaOx, YOx로 구성된 그룹으로부터 선택되며, 상기 캡 층은 제 1 저항-스위칭 층의 관점에서 산소의 소스 혹은 게터(getter)로서 작용한다.
다른 실시예에서, 메모리 디바이스는 복수의 메모리 셀들을 포함하는 메모리 어레이를 포함하며, 각각의 메모리 셀은, 저항-스위칭 메모리 소자와 직렬인 스티어링 소자를 포함하며, 각각의 저항-스위칭 메모리 소자는, 제 1 및 제 2 저항-스위칭 층 사이에 있는 중간층; 복수의 워드라인들 및 비트라인들; 각각의 메모리 셀은 상기 복수의 비트라인들의 각각의 비트라인과 통신하는 일측 단부와 상기 복수의 워드라인들의 각각의 워드라인과 통신하는 타측 단부를 가지며; 그리고 복수의 워드라인들 및 비트라인들과 통신하는 제어 회로를 포함하며, 상기 제어 회로는 각각의 비트라인 및 워드라인을 통하여 메모리 셀들 중 적어도 하나에게 전압을 인가하여, 상기 메모리 셀들 중 적어도 하나의 저항-스위칭 메모리 소자가 하나의 저항 상태에서 다른 하나의 저항 상태로 스위칭되게 한다.
다른 실시예에서, 저항-스위칭 메모리 셀은 제 1 및 제 2 전극; 전기적으로 제 1 전극과 제 2 전극 사이에 있으며 그리고 제 1 전극 및 제 2 전극과 직렬인 전도성 중간층; 전기적으로 제 1 전극과 전도성 중간층 사이에 있으며 그리고 제 1 전극 및 전도성 중간층과 직렬인 저항-스위칭 층; 그리고 전기적으로 제 2 전극과 전도성 중간층 사이에 있으며 그리고 제 2 전극 및 전도성 중간층과 직렬인 브레이크다운 층을 포함하며, 상기 브레이크다운 층은 전도성 상태인 동안에 적어도 약 1 ~ 10 ㏁의 저항을 유지한다.
다른 실시예에서, 저항-스위칭 메모리 셀은 스티어링 소자; 및 상기 스티어링 소자와 직렬인 저항-스위칭 메모리 소자를 포함하며, 저항-스위칭 메모리 소자는, 제 1 및 제 2 전극; 전기적으로 제 1 전극과 제 2 전극 사이에 있으며 그리고 제 1 전극 및 제 2 전극과 직렬인 전도성 중간층; 전기적으로 제 1 전극과 전도성 중간층 사이에 있으며 그리고 제 1 전극 및 전도성 중간층과 직렬인 저항-스위칭 층; 그리고 전기적으로 제 2 전극과 전도성 중간층 사이에 있으며 그리고 제 2 전극 및 전도성 중간층과 직렬인 브레이크다운 층을 포함하며, 상기 브레이크다운 층은 전도성 상태인 동안에 적어도 약 1 ~ 10 ㏁의 저항을 유지한다.
다른 실시예에서, 저항-스위칭 메모리 셀은 스티어링 소자; 및 상기 스티어링 소자와 직렬인 저항-스위칭 메모리 소자를 포함하며, 저항-스위칭 메모리 소자는, 제 1 및 제 2 전극; 전기적으로 제 1 전극과 제 2 전극 사이에 있으며 그리고 제 1 전극 및 제 2 전극과 직렬인 전도성 혹은 반도성 중간층; 전기적으로 제 1 전극과 전도성 혹은 반도성 중간층 사이에 있으며 그리고 제 1 전극 및 전도성 혹은 반도성 중간층과 직렬인 저항-스위칭 층; 그리고 전기적으로 제 2 전극과 전도성 혹은 반도성 중간층 사이에 있으며 그리고 제 2 전극 및 전도성 혹은 반도성 중간층과 직렬인 브레이크다운 층을 포함하며, 상기 브레이크다운 층은 전도성 상태인 동안에 적어도 약 1 ~ 10 ㏁의 저항을 유지한다.
다른 실시예에서, 메모리 디바이스는 복수의 메모리 셀들을 포함하는 메모리 어레이를 포함하며, 각각의 메모리 셀은, 저항-스위칭 메모리 소자와 직렬인 스티어링 소자를 포함한다. 각각의 저항-스위칭 메모리 소자는, 제 1 및 제 2 전극; 전기적으로 제 1 전극과 제 2 전극 사이에 있으며 그리고 제 1 전극 및 제 2 전극과 직렬인 전도성 혹은 반도성 중간층; 전기적으로 제 1 전극과 전도성 혹은 반도성 중간층 사이에 있으며 그리고 제 1 전극 및 전도성 혹은 반도성 중간층과 직렬인 저항-스위칭 층; 그리고 전기적으로 제 2 전극과 전도성 혹은 반도성 중간층 사이에 있으며 그리고 제 2 전극 및 전도성 혹은 반도성 중간층과 직렬인 브레이크다운 층을 포함하며, 상기 브레이크다운 층은 전도성 상태인 동안에 적어도 약 1 ~ 10 ㏁의 저항을 유지한다. 상기 메모리 디바이스는 또한, 복수의 워드라인들 및 비트라인들; 각각의 메모리 셀은 상기 복수의 비트라인들의 각각의 비트라인과 통신하는 일측 단부와 상기 복수의 워드라인들의 각각의 워드라인과 통신하는 타측 단부를 가지며; 그리고 복수의 워드라인들 및 비트라인들과 통신하는 제어 회로를 포함하며, 상기 제어 회로는 각각의 비트라인 및 워드라인을 통하여 메모리 셀들 중 적어도 하나에게 전압을 인가하여, 상기 메모리 셀들 중 적어도 하나의 저항-스위칭 메모리 소자가 하나의 저항 상태에서 다른 하나의 저항 상태로 스위칭되게 한다.
도1은 스티어링 소자와 직렬인 RSME를 포함하는 메모리 셀의 일실시예에 대한 간략화된 투시도이다.
도2a는 복수개의 도1의 메모리 셀들로 형성된 제 1 메모리 레벨의 일부분에 대한 간략화된 투시도이다.
도2b는 복수개의 도1의 메모리 셀들로 형성된 3-차원 메모리 어레이의 일부분에 대한 간략화된 투시도이다.
도2c는 복수개의 도1의 메모리 셀들로 형성된 3-차원 메모리 어레이의 일부분에 대한 간략화된 투시도이다.
도3은 메모리 시스템의 일실시예에 대한 블록도이다.
도4a는 예시적인 유니폴라 RSL의 I-V 특성을 도시한 그래프이다.
도4b는 2개의 예시적인 유니폴라 RSL들의 서로 다른 I-V 특성들을 도시한 그래프이다.
도4c는 다른 예시적인 유니폴라 RSL의 I-V 특성을 도시한 그래프이다.
도4d는 예시적인 바이폴라 RSL의 I-V 특성을 도시한 그래프이다.
도4e는 다른 예시적인 바이폴라 RSL의 I-V 특성을 도시한 그래프이다.
도5는 메모리 셀의 상태를 판독하기 위한 회로의 일실시예를 도시한다.
도6a는 RSME과 RSME 아래의 스티어링 소자(SE)를 갖는 메모리 셀의 일례를 도시한다.
도6b는 RSME를 갖는 메모리 셀의 대안적인 구성을 도시한 것으로, 스티어링 소자(SE)는 RSME 위에 위치한다.
도6c는 수직 스택의 미러 저항성 스위치(mirror resistive switch : MRS)로서, 도6a의 RSME의 예시적인 구현예를 도시한다.
도6d는 RSL들 사이에서 다중 중간층들(ILs)을 이용하는 도6a의 RSME의 예시적인 구현예를 도시한다.
도6e는 반복되는 RSL/IL 패턴들을 이용하는 도6a의 RSME의 예시적인 구현예를 도시한다.
도6f는 도6a의 RSME의 예시적인 구현예를 도시한 것으로, 여기서 RSME의 각각의 층은 수평적으로 연장되며 그리고 하나 이상의 층들은 끝과 끝을 붙여서(end-to-end) 정렬된다.
도6g는 도6a의 RSME의 다른 예시적인 구현예를 도시한 것으로, 여기서 RSME의 각각의 층은 수평적으로 연장되며 그리고 하나 이상의 층들은 끝과 끝을 붙여서(end-to-end) 정렬된다.
도6h는 도6a의 RSME의 또 다른 구현예를 도시한 것으로, 여기서 RSME의 각각의 층은 수직적으로 연장된다.
도6i는 도6a의 RSME의 또 다른 구현예를 도시한 것으로, RSL1, IL, RSL2, 및 E2에 대한 L-자 형상의 부분들을 포함한다.
도6j는 도6a의 RSME의 또 다른 구현예를 도시한 것으로, RSL1, IL, RSL2, 및 E2에 대한 U-자 형상의 부분들을 포함한다.
도61k는 도6a의 RSME의 구현예의 일례를 도시한 것으로, 하나의 RSL과 그리고 RLS 아래의 하나의 브레이크다운 층을 이용한다.
도62k는 브레이크다운 층에 대하여 초기 상태로부터 브레이크다운 상태로의 천이를 보여주는 그래프이다.
도63k는 초기 상태(실선) 및 브레이크다운 상태(점선)에서 브레이크다운 층의 I-V 특성을 보여주는 그래프이다.
도6L은 도6a의 RSME의 구현예의 일례를 도시한 것으로, 하나의 RSL과 그리고 RLS 위의 하나의 브레이크다운 층을 이용한다.
도6M은 도6a의 RSME의 구현예의 일례를 도시한 것으로, 여기서 RSL들은 서로 다른 유형을 갖는다.
도7a는 Si 다이오드로 구현된 도6a의 메모리 셀의 스티어링 소자(SE)를 도시한다.
도7b는 펀치-쓰루 다이오드로 구현된 도6a의 메모리 셀의 스티어링 소자(SE)를 도시한다.
도8은 비트라인과 워드라인 사이에 연결된 도6a의 메모리 셀의 일 구현예를 도시한다.
도9a는 도6c의 RSME의 구현예의 일례를 도시한 것으로, 여기서 E1은 Co, CoSi, n+Si, p+Si 혹은 p+SiC 로 구성되며 그리고 E2는 n+Si로 구성된다.
도9b는 도6c의 RSME의 구현예의 일례를 도시한 것으로, 여기서 E1과 IL은 p+SiC 로 구성되며 그리고 E2는 n+Si, n+SiC 혹은 p+SiC 로 구성된다.
도9c는 다른 물질들에 대하여 p+ SiC 의 페르미 레벨을 도시한 도표이다.
도10a는 대안적인 IL 물질들이 개시된 도6c의 RSME의 일실시예를 예시한다.
도10b는 반전된, 미러 스택 구조에서 도6c의 RSME의 일실시예를 예시한다.
도10c는 비대칭적인, 직립(upright) 스택 구조에서 도6c의 RSME의 일실시예를 예시한다.
도10d는 비대칭적인, 반전된 스택 구조에서 도6a의 RSME의 일실시예를 예시한다.
도11a는 도6c의 RSME의 일실시예를 예시한 것으로 E2가 n+Si 인 경우 SiO2의 성장을 나타낸다.
도11b는 도6c의 RSME의 일실시예를 예시한 것으로 E2가 TiN 인 경우 TiOx 등과 같은 낮은 밴드 갭 물질의 성장을 나타낸다.
도11c는 도6c의 RSME의 일실시예를 예시한 것으로 여기서 RSL들은 도핑된 금속 산화물로 구성되므로 동작 전압을 감소시킬 수 있다.
도11d는 도11c의 RSME의 일실시예를 예시한 것으로 여기서 E2는 n+Si 대신에 TiN 이다.
도11e는 비대칭 미러 셀 구조인 도6c의 RSME의 일실시예를 예시한 것으로 여기서 RSL 들은 서로 다른 물질들로 만들어진다.
도11f는 SiOx 가 없는 비대칭 미러 셀 구조인 도6c의 RSME의 일실시예를 예시한다.
도12는 도6c의 RSME의 에너지 다이어그램을 예시한다.
도13은 RSL의 셋 프로세스에서 높은 전기장이 인가되는 것을 도시한다.
도14a 내지 도14d는 RSL의 셋 프로세스에서 전도성 필라멘트가 형성되는 서로 다른 스테이지들을 도시한다.
도14e, 도14f, 도14g는 에너지 다이어그램으로서, 도14a, 도14b 및 도14d의 셋 프로세스 스테이지들을 각각 나타낸다.
도15a 내지 도15c는 RSL의 리셋 프로세스에서 전도성 필라멘트가 제거되는 서로 다른 스테이지들을 도시한다.
도15d, 도15e, 도15f는 에너지 다이어그램으로서, 도15a, 도15b 및 도15c의 리셋 프로세스 스테이지들을 각각 나타낸다.
도16a는 도6a의 RSME에 대한 셋 프로세스를 도시한다.
도16b는 도6a의 RSME에 대한 리셋 프로세스를 도시한다.
도2a는 복수개의 도1의 메모리 셀들로 형성된 제 1 메모리 레벨의 일부분에 대한 간략화된 투시도이다.
도2b는 복수개의 도1의 메모리 셀들로 형성된 3-차원 메모리 어레이의 일부분에 대한 간략화된 투시도이다.
도2c는 복수개의 도1의 메모리 셀들로 형성된 3-차원 메모리 어레이의 일부분에 대한 간략화된 투시도이다.
도3은 메모리 시스템의 일실시예에 대한 블록도이다.
도4a는 예시적인 유니폴라 RSL의 I-V 특성을 도시한 그래프이다.
도4b는 2개의 예시적인 유니폴라 RSL들의 서로 다른 I-V 특성들을 도시한 그래프이다.
도4c는 다른 예시적인 유니폴라 RSL의 I-V 특성을 도시한 그래프이다.
도4d는 예시적인 바이폴라 RSL의 I-V 특성을 도시한 그래프이다.
도4e는 다른 예시적인 바이폴라 RSL의 I-V 특성을 도시한 그래프이다.
도5는 메모리 셀의 상태를 판독하기 위한 회로의 일실시예를 도시한다.
도6a는 RSME과 RSME 아래의 스티어링 소자(SE)를 갖는 메모리 셀의 일례를 도시한다.
도6b는 RSME를 갖는 메모리 셀의 대안적인 구성을 도시한 것으로, 스티어링 소자(SE)는 RSME 위에 위치한다.
도6c는 수직 스택의 미러 저항성 스위치(mirror resistive switch : MRS)로서, 도6a의 RSME의 예시적인 구현예를 도시한다.
도6d는 RSL들 사이에서 다중 중간층들(ILs)을 이용하는 도6a의 RSME의 예시적인 구현예를 도시한다.
도6e는 반복되는 RSL/IL 패턴들을 이용하는 도6a의 RSME의 예시적인 구현예를 도시한다.
도6f는 도6a의 RSME의 예시적인 구현예를 도시한 것으로, 여기서 RSME의 각각의 층은 수평적으로 연장되며 그리고 하나 이상의 층들은 끝과 끝을 붙여서(end-to-end) 정렬된다.
도6g는 도6a의 RSME의 다른 예시적인 구현예를 도시한 것으로, 여기서 RSME의 각각의 층은 수평적으로 연장되며 그리고 하나 이상의 층들은 끝과 끝을 붙여서(end-to-end) 정렬된다.
도6h는 도6a의 RSME의 또 다른 구현예를 도시한 것으로, 여기서 RSME의 각각의 층은 수직적으로 연장된다.
도6i는 도6a의 RSME의 또 다른 구현예를 도시한 것으로, RSL1, IL, RSL2, 및 E2에 대한 L-자 형상의 부분들을 포함한다.
도6j는 도6a의 RSME의 또 다른 구현예를 도시한 것으로, RSL1, IL, RSL2, 및 E2에 대한 U-자 형상의 부분들을 포함한다.
도61k는 도6a의 RSME의 구현예의 일례를 도시한 것으로, 하나의 RSL과 그리고 RLS 아래의 하나의 브레이크다운 층을 이용한다.
도62k는 브레이크다운 층에 대하여 초기 상태로부터 브레이크다운 상태로의 천이를 보여주는 그래프이다.
도63k는 초기 상태(실선) 및 브레이크다운 상태(점선)에서 브레이크다운 층의 I-V 특성을 보여주는 그래프이다.
도6L은 도6a의 RSME의 구현예의 일례를 도시한 것으로, 하나의 RSL과 그리고 RLS 위의 하나의 브레이크다운 층을 이용한다.
도6M은 도6a의 RSME의 구현예의 일례를 도시한 것으로, 여기서 RSL들은 서로 다른 유형을 갖는다.
도7a는 Si 다이오드로 구현된 도6a의 메모리 셀의 스티어링 소자(SE)를 도시한다.
도7b는 펀치-쓰루 다이오드로 구현된 도6a의 메모리 셀의 스티어링 소자(SE)를 도시한다.
도8은 비트라인과 워드라인 사이에 연결된 도6a의 메모리 셀의 일 구현예를 도시한다.
도9a는 도6c의 RSME의 구현예의 일례를 도시한 것으로, 여기서 E1은 Co, CoSi, n+Si, p+Si 혹은 p+SiC 로 구성되며 그리고 E2는 n+Si로 구성된다.
도9b는 도6c의 RSME의 구현예의 일례를 도시한 것으로, 여기서 E1과 IL은 p+SiC 로 구성되며 그리고 E2는 n+Si, n+SiC 혹은 p+SiC 로 구성된다.
도9c는 다른 물질들에 대하여 p+ SiC 의 페르미 레벨을 도시한 도표이다.
도10a는 대안적인 IL 물질들이 개시된 도6c의 RSME의 일실시예를 예시한다.
도10b는 반전된, 미러 스택 구조에서 도6c의 RSME의 일실시예를 예시한다.
도10c는 비대칭적인, 직립(upright) 스택 구조에서 도6c의 RSME의 일실시예를 예시한다.
도10d는 비대칭적인, 반전된 스택 구조에서 도6a의 RSME의 일실시예를 예시한다.
도11a는 도6c의 RSME의 일실시예를 예시한 것으로 E2가 n+Si 인 경우 SiO2의 성장을 나타낸다.
도11b는 도6c의 RSME의 일실시예를 예시한 것으로 E2가 TiN 인 경우 TiOx 등과 같은 낮은 밴드 갭 물질의 성장을 나타낸다.
도11c는 도6c의 RSME의 일실시예를 예시한 것으로 여기서 RSL들은 도핑된 금속 산화물로 구성되므로 동작 전압을 감소시킬 수 있다.
도11d는 도11c의 RSME의 일실시예를 예시한 것으로 여기서 E2는 n+Si 대신에 TiN 이다.
도11e는 비대칭 미러 셀 구조인 도6c의 RSME의 일실시예를 예시한 것으로 여기서 RSL 들은 서로 다른 물질들로 만들어진다.
도11f는 SiOx 가 없는 비대칭 미러 셀 구조인 도6c의 RSME의 일실시예를 예시한다.
도12는 도6c의 RSME의 에너지 다이어그램을 예시한다.
도13은 RSL의 셋 프로세스에서 높은 전기장이 인가되는 것을 도시한다.
도14a 내지 도14d는 RSL의 셋 프로세스에서 전도성 필라멘트가 형성되는 서로 다른 스테이지들을 도시한다.
도14e, 도14f, 도14g는 에너지 다이어그램으로서, 도14a, 도14b 및 도14d의 셋 프로세스 스테이지들을 각각 나타낸다.
도15a 내지 도15c는 RSL의 리셋 프로세스에서 전도성 필라멘트가 제거되는 서로 다른 스테이지들을 도시한다.
도15d, 도15e, 도15f는 에너지 다이어그램으로서, 도15a, 도15b 및 도15c의 리셋 프로세스 스테이지들을 각각 나타낸다.
도16a는 도6a의 RSME에 대한 셋 프로세스를 도시한다.
도16b는 도6a의 RSME에 대한 리셋 프로세스를 도시한다.
2개 이상의 저항-스위칭 층들(RSLs)을 갖는 반전가능한 저항-스위칭 메모리 소자들(reversible resistivity-switching memory elements : RSME)을 포함하는 메모리 시스템이 제공된다. 예시적인 일실시예에서, 상기 RSME는 직렬로 배치되는 제 1 전극(E1), 제 1 저항-스위칭 층(RSL1), 산란층 혹은 커플링 전극으로 간주되는 중간층(intermediate layer : IL), 제 2 저항-스위칭 층(RSL2) 및 제 2 전극(E2)을 포함한다. 일실시예에서, RSME는 미러 구성을 가지며, 이러한 미러 구성에서 RSME 구성은 IL의 어느 일측에서 대칭적이다. 하지만, 이러한 미러 구성이 반드시 요구되는 것은 아니다.
일반적으로, RSME-기반의 메모리 디바이스들의 사이즈가 축소됨에 따라, RSME의 셋 프로세스 혹은 리셋 프로세스 동안의 탄도성 전류 흐름(ballistic current flow)이, RSME와 직렬인 관련된 스티어링 소자를 손상시킬 수 있으며 혹은 치수가 매우 축소되는 경우에는 심지어 메모리 셀의 동작을 방해할 수도 있다라는 단점이 존재한다. 또한, 일반적으로, 다양한 RSL-기반의 메모리 디바이스들은 포밍 단계(forming step)를 필요로 하는바, 포밍 단계 동안에는 RSL의 초기 절연성 속성들이 파괴된다. 이러한 포밍 단계는, 매우 짧고 그리고 매우 높은 방전 전류 피크에 관련되는 것이 일반적이며, 이는 후속 스위칭 이벤트들에 대해서 RSL의 온-저항(on-resistance) 레벨을 설정할 수 있다. 만일, 온-저항 레벨이 매우 낮다면(예컨대, 100 ~ 30 ㏀), 관련된 스위칭 전류들은 또한 매우 높으며, 그 결과로서 메모리 셀은 매우 미세한 기술 노드에서는 동작하지 않을 수도 있다. 셋 혹은 리셋 프로세스는 RSL 및 RSME에 대한 저항-스위칭 동작의 일 유형이다. 이러한 문제점을 해결하기 위하여, 전도성 IL의 어느 일측 상에 별도의 RSL들을 포함하는 RSME가 제공된다.
특히, 본 발명에 따른 RSME를 포함하는 메모리 셀은 동작 전류를 능동적으로 감소시킴으로써, 탄도성 전류 오버슈트(ballistic current overshoot)를 제한할 수 있다. TiN 등과 같은 얇은 IL은, 전류 오버슈트를 방지할 수 있으며 그리고 전류 흐름을 제한할 수 있는데, 이에 의해서 개별 RSL 양단에 큰 전기장을 더욱 용이하게 생성할 수 있다. 감소된 전류 때문에, 셀의 스티어링 소자를 손상시킬 개연성이 감소하며 그리고 더 얇은 스티어링 소자가 이용될 수 있는바, 이는 메모리 디바이스의 사이즈 축소를 용이하게 하며 그리고 전력 소모를 감소시킬 수 있다. 이온 전류(ionic current)가 여전히 허용되기 때문에, 메모리 셀의 스위칭 능력은 유지될 수 있다.
RSME는 개별 RSL에 대한 정성적 모델(qualitative model)에 기초하고 있는바, 이는 전자/정공 및 이온 전도에 기초하는 스위칭 전류, 이온 전류에 의존하는 지수적인 전계(exponential E-field), 그리고 측정된 전류는 스위칭 매커니즘에 사용되지 않는 탄도성 전류임 등을 포함하는 다수의 연구결과들(findings)을 설명한다. 특히, 정성적 모델은, (1) 애발랜치-형 셋-전류 증가(avalanche-type set-current increase), (ii) 셋 상태를 높은 온-저항 상태로 제한하는 것이 어려운 이유, (iii) 셋 프로세스에 대한 사이클링 수율의 민감도(sensitivity of cycling yield to the set process), (iv)리셋 전압이 셋 전압보다 높을 수 있는 이유, (v) 더 깊은 리셋(deeper reset)을 위하여 더 높은 리셋 전압이 필요한 이유, 그리고 (vi) 더 깊은 리셋에 대해 리셋 전류가 더 높은 이유 등을 설명한다. 또한, 탄도성 전류의 모델은 TiSi, CBRAM(conductive-bridge RAM) 등과 같은 임의의 다른 "얇은" 저장 물질/이온 메모리들에도 적용될 수 있다. 금속 산화물 RSL(RSL of MeOx)의 경우, 상기 연구결과들은 또한 다음의 사항들을 나타내는데, 전자/정공 전류는 스위칭 효과에 기여하지 않으며, 다만 MeOx 내를 탄도적으로 이동하며(ballistically travel), 오직 콘택에게만 열을 전달하며 그리고 이러한 것은 두꺼운 카본 혹은 위상 변화 물질들의 경우와 다르다는 점을 나타낸다(두꺼운 카본 혹은 위상 변화 물질들의 경우, 셀이 충분히 길다면 이 전류는 메모리 셀 내에서 열을 생성한다).
도1은 저항-스위칭 메모리 셀(RSME)(100)의 일실시예에 대한 간략화된 투시도인데, 저항-스위칭 메모리 셀(RSME)(100)은 제 1 전도체(106)와 제 2 전도체(108) 사이에서 스티어링 소자(104)와 직렬로 접속되는 RSME(102)을 포함한다.
RSME(102)는 전도성 중간층(IL)(133)의 양측에 RSL(130)과 RSL(135)을 포함한다. 전술한 바와 같이, RSL은 2개의 이상의 상태들 사이에서 반전가능하게 스위칭될 수 있는 고유저항(resistivity)을 갖는다. 예를 들어, RSL은 제작시에 초기 높은-고유저항(initial high-resistivity)(고 저항 : high resistance) 상태에 있을 수 있으며, 이러한 높은-고유저항 상태는 제 1 전압 및/또는 전류가 인가되면 낮은-고유저항 상태로 스위칭될 수 있다. 제 2 전압 및/또는 전류가 인가는, 상기 RSL을 높은-고유저항 상태로 되돌릴 수 있다. 대안적으로, RSL은 제작시에 초기 저-저항 상태에 있을 수 있으며, 이러한 저-저항 상태는 적절한 전압(들) 및/또는 전류(들)이 인가되면 고-저항 상태로 스위칭될 수 있다. 메모리 셀에서 이용되는 경우, 각각의 RSL에 대한 하나의 저항 상태(그리고 RSME의 대응 저항 상태)는 RSME의 이진 "0" 을 나타낼 수 있는 반면에, 각각의 RSL에 대한 다른 하나의 저항 상태(그리고 RSME의 대응 저항 상태)는 RSME의 이진 "1" 을 나타낼 수 있다. 하지만, 3개 이상의 데이터/저항 상태들이 이용될 수도 있다. 다양한 반전가능한 저항-변화 물질들과 및 반전가능한 저항-변화 물질들을 채용하는 메모리 셀들의 동작이 예컨대, 전술한 미국특허출원(공개번호 2006/0250836)에 개시되어 있다.
일실시예에서, 고-저항 상태(예컨대, 이진 데이터 "0"을 나타냄)에서 저-저항 상태(예컨대, 이진 데이터 "1"을 나타냄)로 RSME를 스위칭하는 프로세스는 세팅(setting) 혹은 포밍(forming)이라고 지칭되며, 그리고 저-저항 상태에서 고-저항 상태로 RSME를 스위칭하는 프로세스는 리세팅(resetting)이라고 지칭된다. 다른 실시예들에서는, 세팅과 리세팅 및/또는 데이터 인코딩이 반전될 수 있다. 셋 혹은 리셋 프로세스는, 이진 데이터를 나타내기 위해 원하는 상태로 메모리 셀을 프로그래밍하도록 메모리 셀에 대해서 수행될 수 있다.
일부 실시예들에서, RSL(130)과 RSL(135)는 금속 산화물(MeOx)로 형성될 수 있으며, 금속 산화물의 일례는 HfO2 이다.
반전가능한 저항-스위칭 물질을 이용하여 메모리 셀을 제조하는 것에 대한 좀더 상세한 정보는, "Memory Cell That Employs a Selectively Deposited Reversible Resistance Switching Element and Methods of Forming The Same" 라는 발명의 명칭을 가지며 2009년 1월 1일자로 공개된 US 2009/0001343에서 찾아볼 수 있으며, 상기 미국공개특허는 본 발명에 대한 참조로서 본 명세서에 통합된다.
RSME(102)는 전극(132, 134)을 포함한다. 전극(132)은 비트라인 혹은 워드라인(제어 라인)과 같은 전도체(108)와 RSL(130) 사이에 위치한다. 일실시예에서, 전극(132)은 티타늄(Ti) 혹은 티타늄 질화물(TiN)로 제조된다. 전극(134)은 RSL(133)과 스티어링 소자(104) 사이에 위치한다. 일실시예에서, 전극(134)은 티타늄 질화물(TiN)로 제조되며, 그리고 접착 및 배리어 층으로서의 역할을 수행한다.
스티어링 소자(104)는 다이오드가 될 수 있으며 혹은 RSME(102) 양단의 전압 및/또는 이를 통해 흐르는 전류를 선택적으로 제한함에 의해서 논-오믹 도통(non-ohmic conduction)을 나타내는 임의의 다른 적절한 스티어링 소자가 될 수 있다. 일실시예에서, 스티어링 소자는 전류가 RSME(102)를 통해 오직 한 방향으로만 흐르게 한다(예를 들면, 비트라인에서 워드라인으로). 다른 실시예에서, 가령 펀치-스루 다이오도 등과 같은 스티어링 소자는 어느 일 방향으로 RSME(102)를 통해 전류가 흐르게 한다.
스티어링 소자는 일 방향 보다 다른 일 방향으로 보다 용이하게 전류를 도통시키는 단-방향 밸브(one-way valve)처럼 행동한다. 포워드 방향에서의 임계 "턴-온" 전압 아래에서, 다이오드는 전류를 전혀 혹은 거의 도통시키지 않는다. 개별 RSME이 프로그래밍을 위해서 선택되는 경우, 적절한 바이어싱 체계를 이용함으로써, 이웃한 RSME들의 다이오드들은 상기 이웃 RSME들을 전기적으로 절연시키도록 기능할 수 있으며 따라서, 이웃한 RSME들 양단의 전압이, 다이오드의 턴-온 전압(포워드 방향으로 인가되는 경우)을 초과하지 않는 한, 혹은 리버스 브레이크다운 전압(역 방향으로 인가되는 경우)을 초과하지 않는 한, 의도하지 않은 저항 스위칭을 방지할 수 있다.
특히, RSME들의 대형 교차점 어레이에서, 상대적으로 큰 전압 혹은 전류가 요구되는 경우에는, 어드레싱될 RSME와 탑 전도체 혹은 바닥 전도체(가령, 워드라인 혹은 비트라인)를 공유하는 RSME들이, 바람직하지 않은 저항 스위칭을 야기하기에 충분한 전압 혹은 전류에 노출될 것이라는 위험이 존재한다. 이용되는 바이어싱 체계에 따라, 선택되지 않은 셀들을 통해 흐르는 과도한 누설 전류가 또한 걱정거리가 될 수도 있다. 다이오드 혹은 다른 스티어링 소자의 이용은 이러한 위험을 극복할 수 있다.
이러한 방식으로, 메모리 셀(100)은 2차원 혹은 3차원 메모리 어레이의 일부로서 이용될 수 있으며 그리고 어레이에 있는 다른 메모리 셀들의 상태에 영향을 미침이 없이 데이터가 메모리 셀(100)에 기입되거나 및/또는 메모리 셀(100)로부터 판독될 수 있다. 다이오드의 p-영역 위의 n-영역이 위쪽을 향하든지 혹은 다이오드의 n-영역 위의 p-영역이 아래쪽을 향하든지에 관계없이, 스티어링 소자(104)는 수직 다결정 p-n 혹은 p-i-n 다이오드 등과 같은 임의의 적절한 다이오드를 포함할 수 있다. 또는, 양 방향으로 동작가능한 펀치-스루 다이오드 혹은 제너 다이오드가 이용될 수도 있다. 스티어링 소자와 RSME는 함께 수직 기둥의 형상을 취할 수 있다. 다른 접근법에서, RSME의 일부분들은 서로 수평적으로 배치될 수도 있으며, 이에 대해서는 후술될 것이다.
일부 실시예들에서, 스티어링 소자(104)는 가령, 폴리실리콘, 다결정 실리콘-게르마늄 합금, 폴리게르마늄 혹은 임의의 다른 물질 등과 같은 다결정 반도체 물질로 형성될 수 있다. 예를 들어, 스티어링 소자(104)는 강하게 도핑된 n+ 폴리실리콘 영역(142), 상기 n+ 폴리실리콘 영역(142) 위의 약하게 도핑된 혹은 진성(의도하지 않게 도핑된) 폴리실리콘 영역(144), 및 상기 진성 영역(144) 위의 강하게 도핑된 p+ 폴리실리콘 영역(146)을 포함할 수 있다. 일부 실시예들에서는, 얇은(예를 들면, 수백 옴스트롱 미만) 게르마늄 및/또는 실리콘-게르마늄 합금층(미도시)(실리콘-게르마늄 합금층을 이용하는 경우에는 약 10％ 이상의 게르마늄)이 n+ 폴리실리콘 영역(142) 상에 형성될 수도 있는데, 이는 n+ 폴리실리콘 영역(142)으로부터 진성 영역(144)으로의 도판트 이동을 방지 및/또는 감소시키기 위한 것이며, 이러한 내용은 예컨대 "Deposited Semiconductor Structure To Minimize N-Type Dopant Diffusion And Method Of Making" 라는 명칭의 미국특허출원(공개번호 2006/0087005)에 개시되어 있으며, 상기 미국특허출원은 본 발명에 대한 참조로서 그 전체 내용이 본 출원에 통합된다. n+ 영역과 p+ 영역의 위치는 역전될 수도 있음을 유의해야 한다.
증착된 실리콘(예를 들면, 비정질 혹은 다결정)으로 스티어링 소자(104)가 제조되는 경우, 증착된 실리콘을 제조시에 낮은 저항 상태에 있게하기 위하여 다이오드 상에 실리사이드층이 형성될 수도 있다. 이러한 낮은 저항 상태는 메모리 셀을 더욱 용이하게 프로그래밍할 수 있게 하는데, 이는 증착된 실리콘을 낮은 저항 상태로 스위치시키기 위해서 큰 전압이 요구되지 않기 때문이다.
본 발명에 대한 참조로서 본 명세서에 통합되는 "Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide" 라는 명칭의 미국특허 US 7,176,064 에 개시된 바와 같이, 티타늄 및/또는 코발트 등과 같은 실리사이드-형성 물질은 어닐링 동안 증착된 실리콘과 반응하여 실리사이드층을 형성한다.
티타늄 실리사이드와 코발트 실리사이드의 격자 간격은 실리콘의 격자 간격에 근사하며, 그리고 이는 증착된 실리콘이 결정화되는 때에, 이러한 실리사이드 층들이 이웃한 증착된 실리콘을 위한 "결정화 템플레이트(crystallization templates) 혹은 "시드(seeds)"로서 기능할 수도 있음을 나타낸다(예컨대, 실리사이드 층은 어닐링 동안 실리콘 다이오드의 결정질 구조를 강화시킨다). 이에 의해서 낮은 저항의 실리콘이 제공된다. 실리콘-게르마늄 합금 및/또는 게르마늄 다이오드들에 대해서도 유사한 결과들이 얻어질 수 있다.
전도체들(106, 108)은 가령, 텅스텐, 임의의 적절한 금속, 강하게 도핑된 반도체 물질, 전도성 실리사이드, 전도성 실리사이드-저머나이드(germanide), 전도성 저머나이드, 기타등등과 같은 임의의 전도성 물질을 포함한다. 도1의 실시예에서, 전도체들(106, 108)은 레일 형상이며 그리고 서로 다른 방향으로 연장된다(예를 들면, 서로 수직한 방향으로). 다른 전도체 형상들 및/또는 구성들이 이용될 수도 있다. 일부 실시예들에서는, 디바이스 성능을 향상시키거나 및/또는 디바이스 제작에 도움을 주기 위하여, 배리어층들, 접착층들, 반사방지 코팅, 및/또는 기타 등등이 전도체들(106, 108)과 함께 이용될 수 있다. 전도체(106)는 워드라인이 될 수 있는 반면에, 전도체(108)는 비트라인이 될 수 있으며, 그 반대의 경우도 가능하다.
도1에서 RSME(102)가 스티어링 소자(104) 위에 위치하고 있는 것으로 도시되어 있지만, 대안적인 실시예에서는 RSME(102)가 스티어링 소자(104) 아래에 위치할 수도 있다. 다양한 다른 구성들이 또한 이용가능하다. RSL은 유니폴라 혹은 바이폴라 저항-스위칭 특성을 나타낼 수 있다. 유니폴라 저항-스위칭 특성의 경우, 셋 프로세스와 리셋 프로세스에 이용되는 전압들은 둘다 동일한 극성을 갖는다(예컨대, 둘다 포지티브 이거나 둘다 네거티브이다). 이와 달리, 바이폴라 저항-스위칭 특성의 경우, 반대되는 극성의 전압들이 셋 프로세스와 리셋 프로세스를 위해 이용된다. 특히, 셋 프로세스를 위해 이용되는 전압은 포지티브가 될 수 있는 반면에 리셋 프로세스를 위해 이용되는 전압은 네가티브가 될 수 있다. 또는 셋 프로세스를 위해 이용되는 전압은 네가티브가 될 수 있는 반면에 리셋 프로세스를 위해 이용되는 전압은 포지티브가 될 수 있다.
도2a는 도1의 복수의 메모리 셀들로 형성된 제 1 메모리 레벨(114)의 일부분에 대한 간략화된 투시도이다. 간략함을 위해서, RSME(102), 스티어링 소자(104), 그리고 배리어 층(113)은 별도로 도시되어 있지 않다. 메모리 어레이(114)는 다수의 메모리 셀들(미도시)이 접속되는 복수의 비트라인들(제 2 전도체 108)과 워드라인들(제 1 전도체 106)을 포함하는 교차점 어레이이다. 메모리의 다중 레벨들 처럼 다른 메모리 어레이 구성들도 이용가능하다.
도2b는 제 2 메모리 레벨(120) 아래에 위치한 제 1 메모리 레벨(118)을 포함하는 모노리식 3차원 어레이(116)의 일부분에 대한 간략화된 투시도이다. 도2b의 실시예에서, 각각의 메모리 레벨(118, 120)은 교차점 어레이에 있는 복수의 메모리 셀들(100)을 포함한다. 추가적인 층들(예컨대, 인터-레벨 유전체)이 제 1 및 제 2 메모리 레벨들(118, 120) 사이에 제공될 수도 있지만, 간략화를 위해서 도2b에는 도시되어 있지 않다. 다른 메모리 어레이 구성들이 이용될 수 있는바, 메모리의 추가 레벨들도 가능하다. 도2b의 실시예에서, 모든 다이오드들은 동일한 방향을 가리킬 수 있는바, 다이오드의 탑 혹은 바닥 위에 p-도핑된 영역을 갖는 p-i-n 다이오드들이 채용되는지의 여부에 따라 위쪽 혹은 아래쪽과 같은 임의의 방향을 가리킬 수 있으며, 이는 다이오드 제작을 단순화한다.
일부 실시예들에서, 메모리 레벨들은 "High-Density Three-Dimensional Memory Cell" 라는 명칭의 미국특허 US 6,952,030에 개시된 바와 같이 형성될 수 있으며 상기 미국특허는 참조로서 본 명세서에 통합된다. 예컨대, 도2c에 도시된 바와 같이 제 1 메모리 레벨의 상부 전도체는, 제 1 메모리 레벨 위에 위치한 제 2 메모리 레벨의 하부 전도체로서 이용될 수 있다. 이러한 실시예에서, 인접한 메모리 레벨들 상의 다이오드들은 "Large Array Of Upward Pointing P-I-N Diodes Having Large And Uniform Current" 라는 명칭의 미국특허 US 7,586,773 에 개시된 바와 같이, 서로 반대 방향을 가리키는 것이 바람직한바, 상기 미국특허는 참조로서 본 명세서에 통합된다. 예를 들어, 제 1 메모리 레벨(118)의 다이오드들은 화살표 A1으로 표시된 바와 같이 위쪽을 가리키는 다이오드가 될 수 있고(즉, 다이오드의 바닥에 p 영역이 있음), 반면에 제 2 메모리 레벨(120)의 다이오드들은 화살표 A2으로 표시된 바와 같이 아래쪽을 가리키는 다이오드가 될 수 있으며(즉, 다이오드의 바닥에 n 영역이 있음), 또는 그 반대의 경우도 가능하다.
모노리식 3차원 메모리 어레이는 단일 기판(가령, 웨이퍼) 위에 여러 메모리 레벨들이 형성되는 메모리 어레이이다(중간에 개재되는 기판들 없이). 하나의 메모리 레벨을 형성하는 층들은, 기존의 레벨 혹은 레벨들의 층들 위에 곧바로 증착되거나 혹은 성장된다. 이와 달리, 적층 메모리들은, Leedy에 의한 "Three Dimensional Structure Memory" 라는 명칭의 미국특허(US 5,915,167)에 개시된 바와 같이, 별도의 기판들 상에 메모리 레벨들을 형성하고 그리고 메모리 레벨들의 꼭대기에 이들을 차례로 부착함에 의해서 제작되어 왔는바, 상기 미국특허는 참조로서 본 명세서에 통합된다. 이러한 기판들은 얇아질 수도 있으며 혹은 본딩 전에 메모리 레벨들로부터 제거될 수도 있지만, 메모리 레벨들이 처음부터 별도의 기판들 상에 형성되기 때문에, 이러한 메모리들은 진정한 모노리식 3차원 메모리 어레이가 아니다.
전술한 사례들은, 개시된 배치에 따른 실린더 형상 혹은 기둥 형상의 메모리 셀들과 레일 형상의 전도체들을 보여준다. 하지만, 본 명세서에 서술된 기술은 메모리 셀에 대한 임의의 특정 구조에 한정되지 않는다. 다른 구조들 역시, RSME들을 포함하는 메모리 셀들을 형성하는데 이용될 수 있다. 예를 들면, 미국특허 US 6,952,043, US 6,951,780, US 6,034,882, US 6,420,215, US 6,525,953 및 US 7,081,377 는, RSME을 이용하도록 개조될 수 있는 메모리 셀들의 구조들의 일례를 제공하는바, 이들 미국특허들은 본 발명에 대한 참조로서 본 명세서에 통합된다. 또한, 다른 유형의 메모리 셀들도 또한 본 명세서에 서술된 기술과 함께 이용될 수 있다.
도3은 본 명세서의 기술을 구현할 수 있는 메모리 시스템(300)의 일례를 예시한 블록도이다. 메모리 시스템(300)은 메모리 어레이(302)를 포함하며, 메모리 어레이(302)는 전술한 바와 같은 메모리 셀들의 2차원 혹은 3차원 어레이가 될 수 있다. 일실시예에서, 메모리 어레이(302)는 모노리식 3차원 메모리 어레이이다. 메모리 어레이(302)의 어레이 단자 라인들은 로우들(rows)로 구성된 워드라인들의 다양한 층(들)과 컬럼들(columns)로 구성된 비트라인들의 다양한 층(들)을 포함한다. 하지만, 다른 구성들도 또한 구현될 수 있다.
메모리 시스템(300)은 로우 제어회로(320)를 포함하며 로우 제어회로(320)의 출력들(308)은 메모리 어레이(302)의 각각의 워드라인에 연결된다. 로우 제어회로(320)는 M 로우 어드레스 신호들의 그룹과 하나 이상의 다양한 제어 신호들을 시스템 콘트롤 논리회로(330)로부터 수신하며, 그리고 판독 및 프로그래밍(예컨대, 셋 및 리셋) 동작 둘다를 위해서 로우 디코더(322), 어레이 단자 드라이버(324), 및 블록 선택 회로(326) 등과 같은 회로를 포함하는 것이 일반적이다. 메모리 시스템(300)은 또한, 컬럼 제어회로(310)를 포함하며, 컬럼 제어회로(310)의 입/출력들(306)은 메모리 어레이(302)의 각각의 비트라인에 연결된다. 컬럼 제어회로(310)는 N 로우 어드레스 신호들의 그룹과 하나 이상의 다양한 제어 신호들을 시스템 콘트롤 논리회로(330)로부터 수신하며, 그리고 컬럼 디코더(312), 어레이 단자 수신기 혹은 드라이버(314), 블록 선택 회로(316)를 일반적으로 포함할 뿐만 아니라, 감지 증폭기(318)와 I/O 멀티플렉서를 포함하는 판독/기입 회로를 포함한다. 시스템 콘트롤 논리회로(330)는 호스트로부터 데이터와 커맨드를 수신하며 그리고 출력 데이터를 호스트로 제공한다. 다른 실시예에서, 시스템 콘트롤 논리회로(330)는 별도의 콘트롤러 회로로부터 데이터와 커맨드를 수신하며 그리고 이 콘트롤러 회로로 출력 데이터를 제공하는바, 상기 콘트롤러 회로는 호스트와 통신한다. 시스템 콘트롤 논리회로(330)는 하나 이상의 상태 머신들, 레지스터들을 포함할 수 있으며, 그리고 메모리 시스템(300)의 동작의 제어하기 위한 다른 콘트롤 로직을 포함할 수도 있다. 예를 들면, 다음에 설명될 기입 회로(460), 판독 회로(461), 및 클램프 제어 회로(464)가 제공될 수도 있다.
일실시예에서, 도3에 도시된 모든 구성요소들은 하나의 집적회로 상에 배치된다. 예를 들어, 시스템 콘트롤 논리회로(330), 컬럼 제어 회로(310)와 로우 제어 회로(320)는 기판의 표면 상에 형성될 수 있으며 그리고 모노리식 3차원 메모리 어레이인 메모리 어레이(302)는 상기 기판 위에(결과적으로는, 시스템 콘트롤 논리회로(330), 컬럼 제어 회로(310)와 로우 제어 회로(320) 위에) 형성될 수 있다. 몇몇 경우에 있어서, 제어 회로의 일부는 메모리 어레이의 일부와 동일한 층들 상에 형성될 수 있다.
메모리 어레이가 통합된 집적회로는 통상적으로 상기 어레이를 여러 개의 서브-어레이 혹은 블록으로 분할한다. 또한 블록들은 함께 베이들(bays)로 그룹화될 수 있으며, 베이들은 예컨대, 16, 32, 혹은 다른 개수의 블록들을 포함한다. 자주 이용되는 바와 같이, 서브-어레이는 메모리 셀들의 연속적인 그룹이며, 디코더들, 드라이버들, 감지 증폭기들 및 입/출력 회로들에 의해서 통상적으로 분리되지 않는 연속적인 워드라인 및 비트라인을 갖는다. 다양한 이유들 때문에 이러한 것이 수행된다. 예를 들어, 워드라인들 및 비트라인들의 저항 및 캐패시턴스로부터 기인하는 워드라인들 및 비트라인들의 신호 지연들(즉, RC 지연들)은, 대형 어레이에서는 심각할 수도 있다. 이들 RC 지연들은, 각각의 워드라인 및/또는 각각의 비트라인의 길이가 감소하도록, 큰 어레이를 작은 서브-어레이들의 그룹으로 분할함에 의해서 감소될 수 있다. 다른 일례로서, 메모리 셀들의 그룹에 액세스하는 것에 관련된 전력(power)은, 주어진 메모리 사이클 동안 동시에 액세스될 수 있는 메모리 셀들의 개수에 대한 상한(upper limit)을 정할 수 있다. 결과적으로, 대형의 메모리 어레이는, 동시에 액세스되는 메모리 셀들의 개수를 감소시키기 위하여, 작은 서브-어레이들로 종종 분할된다. 그럼에도 불구하고, 설명의 편의를 위하여, 어레이는 서브-어레이와 동일한 의미로 이용되어, 디코더들, 드라이버들, 감지 증폭기들, 및 입/출력 회로들에 의해서 일반적으로 분리되지 않은 연속적인 워드라인들 및 비트라인들을 갖는 메모리 셀들의 연속적인 그룹을 지칭할 수도 있다. 집적회로는 하나 이상의 메모리 어레이를 포함할 수도 있다.
전술한 바와 같이, RSME(102)는 그것의 RSL들 각각을 반전가능하게 스위칭함에 의해서, 2개 이상의 상태들 사이에서 반전가능하게 스위치될 수 있다. 예를 들어, RSME는 제조시에 초기의 고-저항 상태에 있을 수 있으며, 이러한 고-저항 상태는 제 1 전압 및/또는 전류의 인가에 의해서 저-저항 상태로 스위칭가능하다. 제 2 전압 및/또는 전류의 인가는, RSME를 고-저항 상태로 되돌릴 수 있다. 메모리 시스템(300)은 본 명세서에 설명된 임의의 RSME와 함께 이용될 수 있다.
도4a는 유니폴라 RSL의 예시적인 실시예에 대한 전압 대 전류의 그래프이다. x-축은 전압의 절대값을 나타내고, y-축은 전류를 나타내며, 그리고 그래프의 원점에서 만나도록 라인들이 조절된다. 셋 프로세스에서, 라인(404)은 고-저항 상태(즉, 리셋 상태)에서의 RSL의 I-V 특성을 나타내며, 그리고 라인(406)은 전압 Vset에서, 저-저항 상태(즉, 셋-상태)로의 천이를 나타낸다. 리셋 프로세스에서, 라인(400)은 저-저항 상태(즉, 셋 상태)에서의 RSL의 I-V 특성을 나타내며, 그리고 라인(402)은 전압 Vreset에서, 고-저항 상태(즉, 리셋-상태)로의 천이를 나타낸다. 상기 일례는, 셋 스위칭과 리셋 스위칭에 대해서 전압의 극성이 둘다 동일한 경우인 유니폴라 동작 모드를 나타낸다.
RSL의 상태를 판별하기 위하여, RSL의 양단에 전압이 인가될 수 있으며 그리고 결과적인 전류가 측정된다. 높거나 혹은 낮은 측정 전류는 상기 RSL이 저-저항 상태에 있는지 혹은 고-저항 상태에 있는지를 각각 나타낸다. 몇몇 경우에 있어서, 고 저항 상태는 저 저항 상태보다 예컨대, 실질적으로 100배 내지 1000배 이상 높다. 다른 I-V 특성들을 갖는 RSL 의 다른 변형예들도 본 발명과 함께 이용될 수 있음을 유의해야 한다.
리셋 상태에서, RSME는 0 과 Vset 사이에서 인가된 전압에 응답하여 라인(404)에 의해 도시된 바와 같은 저항 특성을 나타낸다. 하지만, 셋 상태에서 RSME는 0 과 Vset 사이에서 인가된 전압에 응답하여 라인(400)에 의해 도시된 바와 같은 저항 특성을 나타내는바, 여기서 Vreset < Vset 이다. 따라서, RSME는 동일한 전압 범위(예컨대, 0 ~ Vreset) 내에서의 동일한 전압들에 응답하여, RSME의 저항 상태에 따라 서로 다른 저항 특성들을 나타낸다. 판독 동작에서 고정 전압 Vread < Vreset 이 인가될 수 있으며, 이에 응답하여 감지된 전압은 셋 상태에서의 Ia 혹은 리셋 상태에서의 Ib 이다. 따라서, RSL 혹은 RSME의 상태는, 그것의 I-V 특성의 적어도 하나의 지점을 식별함에 의해서, 감지될 수 있다.
일실시예에서, RSME는 그 각각이 실질적으로 유사한 유니폴라 스위칭 특성들을 나타내는 다수의 RSL들을 포함할 수 있다.
도4b는 2개의 예시적인 유니폴라 RSL들의 다른 I-V 특성들을 나타내는 그래프이다.
2개 이상의 유니폴라 RSL 들의 경우, I-V(전류-전압) 특성들이 실질적으로 동일할 수 있으며, 따라서 V와 공통 속도로 I가 증가하며 그리고 셋 혹은 리셋 레벨들은 예컨대 실질적으로 같을 수 있다. 또는, RSL들의 I-V 특성들은 서로 다를 수 있는바, 예컨대 RSL들 중 하나에 대해서 I는 V 보다 빨리 증가하며, 혹은 셋 및/또는 리셋 레벨들은 서로 다를 수 있다. 이러한 일례에서 "A" 는 제 1 유형의 RSL을 나타내고, 그리고 "B" 는 제 2 유형의 RSL을 나타내며, 여기서 상기 RSL들은 서로 다른 유니폴라 저항-스위칭 특성을 나타낸다. x-축은 전압(V)을 나타내며 그리고 y-축은 전류(I)를 나타낸다. "A" 유형의 RSL의 경우, 라인들(400, 402, 404, 406)은 도4a와 동일하다. 또한, "A" 유형의 RSL의 경우, VsetA는 셋 전압이며, VresetA는 리셋 전압이며, IrsetA는 리셋 전류이고 Iset_limitA는 전류 셋 한계값이다. "B" 유형의 RSL의 경우, 라인들(420, 422, 424, 426)은 라인들(400, 402, 404, 406)에 각각 대응한다. 또한, "B" 유형의 RSL의 경우, VsetB는 셋 전압이며, VresetB는 리셋 전압이며, IrsetB는 리셋 전류이고 Iset_limitB는 전류 셋 한계값이다. 도시된 접근법에서, VsetA > VsetB, VresetA > VresetB, IrsetA > IrsetB, Iset_limitA > Iset_limitB 이다. 하지만 이러한 것은 오직 일례일 뿐이며, 다른 대안적인 관계들이 적용될 수도 있다.
2개 이상의 RSL 들이 동일한 RSEM에 있는 경우, RSME의 스위칭 특성은 RSL들 각각의 스위칭 특성들의 함수가 될 것이다. 셋 프로세스 동안, 예를 들어, V가 증가함에 따라 "B" 유형의 RSL 은 "A" 유형의 RSL 보다 먼저 스위칭할 수 있다(만일, 전압이 각각의 RSL 양단에 동등하게 분배된다면). 이와 유사하게, 리셋 프로세스 동안, 예를 들어 V가 증가함에 따라 "B" 유형의 RSL은 "A" 유형의 RSL 보다 먼저 스위칭할 수 있다(동일한 전압이 각각의 RSL 에 인가된다고 가정하면).
다음과 같은 점도 또한 가능한바, "A" 유형의 RSL과 "B" 유형의 RSL은 반대되는 극성의 서로 다른 I-V 특성을 가질 수도 있다. 예를 들면, VsetA > 0V 그리고 VresetA > 0V 가 될 수 있으며 반면에 VsetB < 0V 그리고 VresetB < 0V 가 될 수 있다. 일례로서, "A" 유형의 RSL의 특성은 도4a에 개시된 바와 같을 수 있으며 반면에, "B" 유형의 RSL의 특성은 도4c에 개시된 바와 같을 수 있다. 또한, 이론적으로는, RSME에 있는 하나의 RSL은 유니폴라 특성을 갖는 반면에, RSME에 있는 다른 하나의 RSL은 바이폴라 특성을 갖는 것도 가능하다. 하지만, RSME에 있는 모든 RSL 들에 대해서 한 종류의 스위칭 특성(유니폴라 혹은 바이폴라)을 이용함으로써, 제어 체계를 간략화시킬 수 있을 것이다.
몇몇 경우에 있어서, RSME에 대한 판독(read out)은, RSL 들 중 하나의 데이터 상태를 스위치시킨다. 예를 들어, 저 저항 상태의 제 1 RSL과 고 저항 상태의 제 2 RSL 의 경우, 고 저항 상태가 저 저항 상태의 수십 내지 수백배 였다고 가정하면, 판독 동작은 본질적으로 전류를 거의 검출하지 못할 것이다. 즉, RSME의 저항(각각의 RSL의 저항들을 합산한 것과 동등함)은 매우 높을 것이며, 따라서 전류는 매우 적거나 혹은 본질적으로 0 이 될 것이다. 판독 동작은 제 2 RSL을 저 저항 상태로 스위치할 수 있는바 따라서, RSME의 저항은 낮으며, 그리고 이를 통한 전류를 상당히 높고 그리고 검출가능하다. 다음으로, 제 2 RSL을 고 저항 상태로 되돌리기 위하여, 다시 쓰기(write back) 동작이 수행될 수 있다.
전압이 RSME의 전극들에 인가되는 때, 상기 전압은 각 RSL의 저항들의 비율에 따라 각각의 RSL에 분배될 것이다. 제 1 RSL은 저 저항 상태이고 제 2 RSL은 고 저항 상태인 경우, 제 1 RSL은 전극에서의 전위(potential)를 IL로 전달할 것이며, 따라서 실질적으로 모든 전압이 제 2 RSL 양단에 인가된다. 상기 전압이 적절한 크기 및 극성을 갖는 경우, 이러한 전압은 제 2 RSL을 스위치시킬 것이다.
또한, RSL은 유니폴라 혹은 바이폴라 디바이스로서 동작할 수 있는 물질을 사용할 수 있는데, 이러한 내용은 Sun 등에 의한 "Coexistence of the bipolar and unipolar resistive switching behaviours in Au/SrTiO3/Pt cells," J. Phys. D: Appl. Phys. 44, 125404, March 10, 2011 에 개시되어 있으며, 상기 문헌은 본 발명에 대한 참조로서 본 명세서에 통합된다.
도4c는 유니폴라 RSL의 또 다른 일례의 I-V 특성을 도시한 그래프이다. 도4a의 특성과 비교하면, 셋 프로세스와 리셋 프로세스 동안 포지티브 전압 대신에 네가티브 전압이 이용된다. 셋 프로세스에서, 라인(434)은 고-저항 상태, 즉 리셋 상태인 경우의 RSL의 I-V 특성을 나타내며, 그리고 라인(436)은 Vset에서, 저-저항 상태 즉, 셋 상태로의 천이를 나타낸다. 리셋 프로세스에서, 라인(430)은 저-저항 상태, 즉 셋 상태인 경우의 RSL의 I-V 특성을 나타내며, 그리고 라인(432)은 Vreset에서, 고-저항 상태 즉, 리셋 상태로의 천이를 나타낸다. Vread, Vreset, Vset 및 Vf는 모두 네가티브 전압들이다. 판독 동작에서 고정 전압 Vread > Vreset 이 인가될 수 있으며, 그리고 이에 응답하여 감지된 전류는 셋 상태에서 Ia 이고 그리고 리셋 상태에서 Ib 이다.
도4d는 예시적인 바이폴라 RSL의 I-V 특성을 도시한 그래프이다. 여기서, 반대 극성의 전압들이 셋 및 리셋 프로세스를 위해서 이용된다. 또한, 포지티브 전압들이 셋 프로세스를 위해 이용되며 그리고 네가티브 전압들이 리셋 프로세스를 위해 이용된다. 이러한 바이폴라 RSL에서, 셋 프로세스는 포지티브 전압이 인가되는 때에 발생되며, 리셋 프로세스는 네가티브 전압이 인가되는 때에 발생된다. 셋 프로세스에서, 라인(444)은 고-저항 상태 즉 리셋 상태인 경우의 RSL의 I-V 특성을 나타내며 그리고 라인(446)은 Vset에서 저 저항 상태 즉, 셋 상태로의 천이를 나타낸다. 리셋 프로세스에서, 라인(440)은 저-저항 상태 즉 셋 상태인 경우의 RSL의 I-V 특성을 나타내며 그리고 라인(442)은 Vreset에서 고-저항 상태 즉, 리셋 상태로의 천이를 나타낸다. Vset 및 Vf는 포지티브 전압들이며 그리고 Vreset은 네가티브 전압이다.
도4e는 바이폴라 RSL의 또 다른 일례의 I-V 특성을 도시한 그래프이다. 이러한 바이폴라 RSL에서, 포지티브 전압이 인가되는 때에 리셋 프로세스가 발생하며 그리고, 셋 프로세스는 네가티브 전압이 인가되는 때에 발생한다. 셋 프로세스에서, 라인(454)은 고-저항 상태, 즉 리셋 상태인 경우의 RSL의 I-V 특성을 나타내며 그리고 라인(456)은 Vset에서 저-저항 상태, 즉 셋 상태로의 천이를 나타낸다. 리셋 프로세스에서, 라인(450)은 저-저항 상태, 즉 셋 상태인 경우의 RSL의 I-V 특성을 나타내며 그리고 라인(452)은 Vreset에서 고-저항 상태, 즉 리셋 상태로의 천이를 나타낸다. Vset 및 Vf는 포지티브 전압들이며 그리고 Vreset은 네가티브 전압이다.
비록, 도4d 및 도4c에서 Ireset 레벨이 Iset 레벨 보다 높지만, 그 반대가 될 수도 있음을 유의해야 한다. 이는 반대되는 극성에 대해서 도4d 및 도4c의 Iset 레벨이 Ireset 레벨보다 높을 수 있음을 의미한다.
도5는 메모리 셀의 상태를 판독하기 위한 회로의 일실시예를 도시한다. 메모리 어레이의 일부는 메모리 셀들(550, 552, 554, 556)을 포함한다.
많은 비트라인들 중 2개의 비트라인과 많은 워드라인들 중 2개의 워드라인이 도시되어 있다. 비트라인(559)은 셀들(550, 554)에 접속되며, 그리고 비트라인(557)은 셀들(552, 556)에 접속된다. 비트라인(559)은 선택된 비트라인이며 예를 들어 2V 가 될 수 있다. 비트라인(557)은 선택되지 않은 비트라인이며 예를 들어 접지가 될 수 있다. 워드라인(547)은 선택된 워드라인이며 예를 들어 0V 가 될 수 있다. 워드라인(549)은 선택되지 않은 워드라인이며 예를 들어 2V가 될 수 있다.
비트라인들중 하나(559)에 대한 판독 회로는 트랜지스터(558)를 통하여 비트라인에 연결되는 것으로 도시되는바, 트랜지스터(558)는 컬럼 디코더(612)에 의해서 공급되는 게이트 전압에 의해서 제어되어, 해당 비트라인을 선택 혹은 선택하지 않는다. 트랜지스터(558)는 비트라인을 데이터 버스(563)에 연결한다. 기입 회로(560)(시스템 콘트롤 논리회로(330)의 일부임)는 데이터 버스에 연결된다. 트랜지스터(562)는 데이터 버스에 연결되고 그리고 클램프 제어 회로(564)(시스템 콘트롤 논리회로(330)의 일부임)에 의해서 제어되는 클램프 디바이스처럼 동작한다. 트랜지스터(562)는 또한, 감지 증폭기(566)에 연결되며, 감지 증폭기(566)는 데이터 래치(568)를 포함한다. 감지 증폭기(566)의 출력은 데이터 출력 단자(시스템 콘트롤 논리회로 330, 콘트롤러 및/또는 호스트로)에 연결된다. 기입 회로(560)는 또한 감지 증폭기(566)와 데이터 래치(568)에 연결된다.
RSME의 상태를 판독하고자 하는 경우, 모든 워드라인들이 먼저 Vread(예컨대, 2V)에서 바이어싱되며 그리고 모든 비트라인들은 접지된다. 다음으로, 선택된 워드라인은 접지가 된다. 예를 들어, 상기 논의는 메모리 셀(550)이 판독을 위해 선택돤다라고 가정할 것이다. 하나 이상의 선택 비트라인들(559)은 Vread가 되며 데이터 버스를 통해(트랜지스터 558을 턴온시킴에 의해서) 그리고 클램프 디바이스(트랜지스터 562, 이는 ~2V + Vth 트랜지스터 562의 임계전압을 수신하는)를 통하여 Vread가 된다. 클램프 디바이스의 게이트는 Vread 보다 위이지만, 비트라인을 Vread 인근에서 유지하도록 제어된다. 일실시예에서, 감지 증폭기 내의 감지 노드로부터 트랜지스터(562)를 통하여 선택된 메모리 셀(550)에 의해서 전류가 견인(pull)된다. 감지 노드는 고-저항 상태 전류와 저-저항 상태 전류 사이에 있는 기준 전류를 수신할 수 있다. 감지 노드는 셀 전류와 기준 전류 사이의 전류 차이에 대응하게 움직인다. 감지 증폭기(566)는 감지된 전압을 기준 판독 전압과 비교함에 의해서 데이터 출력 신호를 생성한다. 만일, 메모리 셀 전류가 기준 전류보다 크다면, 메모리 셀은 저-저항 상태에 있으며 그리고 감지 노드에서의 전압은 기준 전압보다 낮을 것이다. 만일, 메모리 셀 전류가 기준 전류보다 작다면, 메모리 셀은 고-저항 상태에 있으며 그리고 감지 노드에서의 전압은 기준 전압보다 높을 것이다. 감지 증폭기(566)로부터의 출력 데이터 신호는 데이터 래치(568)에 래치된다.
다시 도4a를 참조하면, 예컨대 고-저항 상태 동안, 전압 Vset과 충분한 전류가 인가된다면, RSL은 저-저항 상태로 셋될 것이다. 라인 404 는 Vset이 인가되는 때의 거동을 보여준다. 전압은 얼마간 일정하게 유지될 것이며 그리고 전류는 Iset_limit 을 향해 증가할 것이다. 소정 지점에서, RSL은 셋 될 것이며 그리고 디바이스 거동은 라인 406에 기초할 것이다. RSL이 처음으로 셋되는 경우에는 디바이스를 셋 하기 위하여 Vf(포밍 전압)이 필요하다는 점을 유의해야 한다. 그 이후에는 상기 디바이스를 셋하기에 충분한 Vset이 이용된다. 포밍 전압 Vf는 절대값에서 Vset 보다 클 수도 있다.
저-저항 상태 동안(라인 400), 전압 Vreset과 충분한 전류(Ireset)가 인가된다면, RSL은 고-저항 상태로 리셋될 것이다. 라인 400 는 Vreset이 인가되는 때의 거동을 보여준다. 소정 지점에서, RSL은 리셋 될 것이며 그리고 디바이스 거동은 라인 402에 기초할 것이다.
일실시예에서, Vset은 약 7 V 이고, Vreset은 약 9 V 이며,Iset_limit 은 약 10㎂ 이며 그리고 Ireset은 100nA 만큼 작을 수 있다. 이들 전압들 및 전류들이 도5의 회로에 인가되며, 여기서 RSME와 다이오드는 직렬이다.
도6a 내지 도6m은 RSME의 예컨대, 수직 평면 혹은 수평 평면의 단면도가 될 수 있다.
도6a는 RSME와 RSME 아래의 스티어링 소자(SE)를 갖는 예시적인 메모리 셀을 도시한다. 메모리 셀은 다양한 구성들을 가질 수 있다. 하나의 구성은 적층 구성으로서, 적층 구성에서는 각각의 유형의 물질이 층에 제공되며, 그리고 각각의 층이 상기 층의 아래 위로 배치되며 그리고 유사한 단면 영역을 갖는 것이 일반적이다. 가능한 다른 구성에서는, 하나 이상의 층들이 다른 하나 이상의 층들과 끝과 끝을 붙여서(end-to-end) 정렬될 수 있다(도6f 내지 도6j 참조).
다음을 유의해야 하는바, 도면들에서, 서로 이웃하고 있는 것으로 도시된 임의의 2개의 층들 혹은 물질들은 서로 접촉할 수도 있다. 하지만, 달리 특정되지 않는 한, 이러한 것이 반드시 요구되는 것은 아니며, 그리고 서로 이웃하고 있는 것으로 도시된 임의의 2개의 층들 혹은 물질들은 다른 물질들의 하나 이상의 층들(미도시)에 의해서 분리될 수도 있다.
또한, 몇몇 경우에 있어서, 물질은, 가령, Si 층 상에 형성되는 SiOx 층과 같이, 제조시의 부산물(byproduct of fabrication)로서 형성될 수도 있다. 이러한 부산물들은 도면들에 필수적으로 도시되진 않는다. 또한, 전술한 구현예들의 변형예들도 또한 가능하다. 예를 들어, 각각의 구현예에서 층들의 순서는 역전될 수도 있으며 따라서 워드라인이 꼭대기에 그리고 비트라인이 바닥에 있을 수도 있다. 도시된 각각의 층들 사이에는 하나 이상의 중간 층들이 제공될 수도 있다. 또한, 스티어링 소자의 위치는 변경될 수 있는바, 따라서 스티어링 소자는 RSL을 포함하는 다른 층들의 위 혹은 아래에 위치할 수 있다. 층들의 방향(orientation)은 수직에서 수평으로 혹은 임의의 다른 방향으로 변경될 수도 있다. 공통의 전도성 경로를 형성할 수 있는 다중 층들 혹은 부분들은 직렬로 연결된다.
메모리 셀은 가령, 텅스텐, 혹은 NiSi 등과 같은 비트라인 콘택(BLC) 물질을 포함하며, 이는 메모리 디바이스의 비트라인에 연결된다. 비트라인은 일종의 제어 라인이며, 따라서 BLC는 또한 제 1 제어 라인에 대한 콘택이다. 일련의 패스(serial path)에서 BLC 다음은, 가령, TiN 등과 같은 제 1 접착층(AL1)이며, 이는 BLC가 RSME에 접착하는데 도움을 줄 뿐만 아니라 배리어로서 역할도 수행한다. TiN 층은 가령 스퍼터링법과 같은 통상적인 방법에 의해서 증착될 수 있다. 일련의 패스에서 RSME 다음은, 가령, 다이오드 등과 같은 스티어링 소자(SE)이다. 스티어링 소자는, 전압 혹은 전류 같은 신호가 워드라인들 및 비트라인들을 통해 하나 이상의 메모리 셀에 선택적으로 인가되는 것을 허용하는바, 이는 셀들을 개별적으로 제어하여 그들의 RSME들을 스위칭함에 의해서 그들의 각각의 데이터 상태들을 변화시키기 위한 것이다. RSME의 저항-스위칭 거동은 스티어링 소자(SE)와 무관하다. 스티어링 소자 자체도 저항-스위칭 거동을 가질 수 있지만, 이러한 거동은 RSME의 저항-스위칭 거동에 독립적이 될 것이다.
일련의 패스에서 SE 다음은, 가령, TiN 과 같은 제 2 접착층(AL2)이다. 일련의 패스에서 AL2 다음은, 가령, 텅스텐(W) 혹은 NiSi 등과 같은 워드라인 콘택(WLC) 물질이며, 이는 메모리 디바이스의 워드라인에 연결된다. 워드라인은 일종의 콘트롤 라인이며, 따라서 WLC는 또한 제 2 콘트롤 라인에 대한 콘택이다. 상기 메모리 셀의 도시된 부분들 직렬로 배치된다.
도6b는 RSME를 갖는 메모리 셀의 대안적인 구성을 도시하는바, 여기서 스티어링 소자(SE)는 RSME 위에 존재한다. 꼭대기에서부터 바닥까지의 다른 층들의 순서는 역전될 수도 있다.
도6c는 수직 스택에서의 미러 저항 스위칭(MRS)로서 도6a의 RSME의 예시적인 구현예를 도시한다. RSME는, 제 1 전극(E1)(일부 구성에서는 탑 전극임), 제 1 저항-스위칭 층(RSL1), 그리고 전도성 중간층(IL)(산란층, 커플링 전극 혹은 커플링 층으로 작용함)을 포함한다.
또한, RSME는 제 2 RSL(RSL2), 그리고 제 2 전극(E2)(일부 구성에서는 바닥 전극임)을 포함한다. RSL들은 예컨대, 반전가능한 RSL이 될 수 있다. 반전가능한 RSL은 하나의 상태에서 다른 하나의 상태로 스위치될 수 있으며 그리고 다시 하나의 상태로 되돌아갈 수 있다. 중간층(IL)은 전기적으로 E1 과 E2 사이에 있으며 그리고 E1 및 E2와 직렬이다(electrically between, and in series with, E1 and E2). RSL1은 전기적으로 E1과 IL 사이에 있으며 그리고 E1 및 IL과 직렬이다. RSL2는 전기적으로 E2와 IL 사이에 있으며 그리고 E2 및 IL과 직렬이다. "전기적으로 ~ 사이에 있는(electrically between)" 혹은 이와 유사한 표현은, 전기적으로 전도성인 경로에 있음을 의미할 수 있다. 예를 들어, IL은 물리적으로 E1 및 E2 사이에 있으면서 혹은 있지 않으면서, 전기적으로 E1 및 E2 사이에 있을 수 있다.
예를 들어, RSME는 2개의 바이폴라 멤리스터(memristor)(memory-resistor) 소자들을 하나의 미러 저항 스위치(mirror resistive switch : MRS)로 반-직렬적으로(anti-serially) 연결함에 의해서 형성될 수 있다. 멤리스터는 수동형 2 단자 회로 소자로서, 그 저항은 디바이스를 통해 흐르는 전류 및 디바이스 양단의 전압의 이력에 대한 함수이다. 이러한 MRS는 n-형 실리콘 등과 같은 E1을 포함하는 제 1 멤리스터형(memristive) 소자, 하프늄 산화물(HfO2) 혹은 하프늄 실리콘 산화질화물(HfSiON) 등과 같은 전이 금속 산화물이 될 수 있는 RSL1, 그리고 IL로 구성될 수 있는바, IL은 산소와 화학 반응을 일으킬 수 있는 산화가능한(oxidizable) 전극(가령, TiN)이 될 수 있다.
또한, RSME는 제 2 멤리스터형 소자를 포함하는바, 제 2 멤리스터형 소자는 IL의 산화가능한 전극을 공유하지만, 제 1 멤리스터형 소자와는 반대되는 순서로 동일한 물질들(혹은, 다른 물질들)로 구성된다. 또한, 일실시예에서, 상기 제 1 및 제 2 멤리스터형 소자들 둘다는 유니폴라 혹은 바이폴라 I-V 특성들을 가질 수 있다. 다른 실시예에서, 멤리스터형 소자들 중 하나는 유니폴라 특성을 가지며 그리고 다른 하나의 멤리스터형 소자는 바이폴라 특성을 갖는다. 2개의 멤리스터형 소자를 하나의 RSME로 병합시킴으로써, RSME는 RSME를 구성하는 멤리스터형 소자들의 I-V 특성들이 중첩된 I-V 특성을 가지지만, 부가적인 이득 즉, 개별 멤리스터형 소자들에 비하여 훨씬 더 낮은 전류에서 동작할 수 있다는 장점을 갖는다.
좀더 일반적으로는, RSME는 이를 구성하는 RSL들의 I-V 특성들이 중첩된 I-V 특성을 갖게될 것이지만, 낮은 전류에서의 동작이 가능해진다.
IL은 RSL들로부터 IL로 진입하는 전자들을 산란시키는 산란층으로서 작용하며, 이에 의해서 스위칭 매커니즘에 기여하지 않는 전자 흐름을 느리게 하여, 스티어링 소자에 대한 손상을 방지할 수 있다. 또한, IL은 커플링 전극 혹은 커플링 층으로서 작용하는바, 이는 E1 및 E2의 전위들을 셋팅함에 의해서 RSME에 인가되는 전압에 용량적으로 커플링된다.
이러한 산란을 통하여, IL은 저 전류 동작을 획득하면서도 셋 프로세스 혹은 리셋 프로세스 동안 피크 전류 흐름을 감소시키는 저항을 제공한다. 전류 제한 동작은 IL 층의 2개의 양상들로부터 유래된다라고 생각된다. 먼저, 핫 전자들은 전자-전자 상호작용(electron-electron interaction)에 의해서 IL 층 내에서 매우 잘 산란된다. 두번째로, RSL들 중 하나가 브레이크 다운하고 그리고 과도 전하 Q 를 IL 상에 전달하기 시작하자마자, RSL 상에 인가된 전압은 V=Q/C에 의해 효과적으로 감소하는바, 여기서 C는 전극들 E1 및 E2에 대한 IL 층의 캐패시턴스이다. 이와 동시에, 제 2 RSL의 브레이크다운을 포함하여, 더 높은 전압이 이제 제 2 RSL에 인가된다. 전하 Q의 이용가능한 분량이 제한되기 때문에, 흐를 수 있는 전류도 또한 매우 제한된다. 이러한 방식으로, 상기 RSME는 저 전류에서 메모리 셀의 동작을 가능케 한다. 저항은, 전자들을 산란시키고 그리고 인가된 바이어스 전압에 매우 효율적인 네가티브 피드백을 부여하는 IL의 능력에 기초하는 것으로 여겨지며, 따라서 낮은 전류에서 스위칭이 일어날 수 있게 하는 작은 전도성 필라멘트가 형성된다. IL이 없는 경우에는, 전압이 인가되는 때에 매우 낮은 저항의 필라멘트가 형성될 것인바, 이는 메모리 셀에서 높은 전류 피크값을 야기하며(I=V/R 관계 때문에) 그리고 요구되는 스위칭 전류도 또한 매우 높아질 것이다.
RSL과 전극의 시퀀스가 IL의 어느 일측에서 연장되기 때문에 RSME는 IL에 대하여 미러 구성을 갖는다. 또한, 미러 구성은, RSL들과 전극들에 대해서 동일한 물질을 이용할 수도 있다. E1, RSL1, 그리고 IL의 조합은 제 1 멤리스터형(memristive: memory-resistor) 소자를 구성하며, 그리고 E2, RSL2, 그리고 IL의 조합은 제 2 멤리스터형 소자를 구성한다. 2개의 멤리스터형 소자들은 바이폴라 멤리스터 소자들이 될 수 있으며, 이들 바이폴라 멤리스터 소자들은 반-직렬적으로(anti-serially) 혹은 직렬적으로 연결되어 하나의 미러 저항 스위치(MRS)를 형성한다.
사용시에, 전압이 E1 및 E2 양단에 인가되는 때, 전기장(E)이 생성되는데, 이것은 E1과 E2 사이의 거리에 의해서 분할된 전압이다. IL은 플로팅될 수 있는데, 이는 IL이 전압/전류 신호로 직접적으로 구동되지 않는 대신에 하나 이상의 다른 전극들(가령, E1 및/또는 E2)에 용량적으로 커플링될 수 있음을 의미하는바, 상기 하나 이상의 다른 전극들은 전압/전류 신호로 직접적으로 구동된다. 용량성 커플링으로 인하여, E1과 E2 사이의 전압의 일부분은 RSL1을 경유하여 E1과 커플링 층 사이에 인가될 것이며, 반면에 E1과 E2 사이의 전압의 다른 일부분은 RSL2을 경유하여 커플링 층과 E2 사이에 인가될 것이다. 전압은, 각각의 RSL의 저항에 비례하여 각각의 RSL의 양단에 분배된다.
또한, 제 1 멤리스터는 제 1 I-V 특성을 가지며 그리고 제 2 멤리스터는 제 2 I-V 특성을 갖는바 따라서, 메모리 셀의 전체 I-V 특성은 제 1 및 제 2 멤리스터들의 I-V 특성들을 중첩한 것이 되지만, 추가적인 장점 즉, 개별 멤리스터 소자들에 비하여 훨씬 낮은 전류에서 동작할 수 있다라는 장점을 갖는다. 일실시예에서, 제 1 및 제 2 멤리스터 소자들의 I-V 특성들을 서로 다르지만, 동일한 극성을 갖는다. 다른 실시예에서, 제 1 및 제 2 멤리스터 소자들의 I-V 특성들은, 반대되는 극성들을 갖는다. 앞서 설명된 도4a 내지 도4e는 RSL의 예시적인 I-V 특성들을 제공한다.
RSME의 요소들은 상세히 후술되는 바와 같이, 매우 다양한 조합들로 제공될 수 있다. E1을 위한 예시적인 물질들은 n+ Si(폴리실리콘), p+ Si(폴리실리콘), TiN, TiSix, TiAlN, TiAl, W, WN, WSix, Co, CoSi, p+ Si, Ni 및 NiSi를 포함한다. RSL1 및 RSL2를 위한 예시적인 물질들은, MeOx와 MeN 등과 같은 금속성(metallic) 물질들을 포함한다. 하지만, 본 명세서의 일부 실시예들에서 논의되는 바와 같이, 비-금속성(non-metallic) 물질들도 또한 이용될 수 있다. RSL1과 RSL2는 동일한 유형이 될 수도 있으며 혹은 서로 다른 유형이 될 수도 있다. 또한, RSL은 상 변화 셀(phase change cell), 탄소-기반, 탄소 나노튜브-기반, 나노-이오닉 메모리(nano-ionic memory), 전도성 브리지, 혹은 그것의 위상, 스핀, 자기 컴포넌트를 변화시키는 셀, 기타 등등을 포함할 수 있다. RSL은 MΩ 범위(예컨대, 1 ~ 10 MΩ 혹은 그 이상)의 온-저항(전도 상태 저항)을 가질 수 있다.
이러한 점은, 전도성-브리징 RAM, 혹은 CBRAM 등과 같은 프로그램가능한 금속화 셀(Programmable Metallization Cell : PMC)과는 반대인바, 이들 전도성-브리징 RAM, 혹은 CBRAM 등은 퀀텀 포인트 콘택들을 형성하고, 그리고 약 25 KΩ 이하의 훨씬 낮은 저항을 갖는다. 더 높은 저항은 더 낮은 전류 동작을 제공하며 그리고 더욱 양호한 확장성(scalability)를 제공한다.
E2를 위한 예시적인 물질들은 n+ Si, n+ SiC, p+ SiC, p+ Si(폴리실리콘), TiN, TiAlN, TiAl, W, WN, Co, CoSi, p+ Si, Ni 및 NiSi를 포함한다. 서로 다른 층들에서 물질들의 특정한 조합들이 유리할 수 있다. 다양한 구성들이 다음에 상세히 설명될 것이다.
IL을 위한 예시적인 물질들은, TiN, TiN, Al, Zr, La, Y, Ti, TiAlN, TixNy, TiAl 합금 및 p+ SiC를 포함한다. 따라서, IL은 예컨대, TiN, Al, Zr, La, Y, Ti 등과 같은 산화가능한 물질(oxidizable materials) 혹은, 예컨대, TiAlN, TixNy, TiAl 합금 그리고 그래핀(graphene), 비정질 카본, 카본 나노튜브, 다른 결정 구조들을 구비한 카본 등을 포함하는 카본, 그리고 p+ SiC 등과 같은 산화가능하지 않은 물질(non-oxidizable materials)로 구성될 수 있다. 일반적으로, 동일한 물질의 E1 및 E2가 IL 층을 위해서 이용될 수 있다. 몇몇 경우에 있어서, 하나 이상의 산화물 층들이 증착 및 형성 단계의 부산물로서, 의도적으로 혹은 비-의도적으로 형성된다. 예를 들면, Si는 Si의 상부에 MeOx를 증착함에 의해서 산화될 수 있다. 심지어, TiN 혹은 다른 제안된 물질들도 MeOx 증착에 의해서 그 일측 상에서 산화될 수 있으며 그리고 MeOx와 TiN의 계면 상호작용에 의해서 계면에서 산화될 수 있다.
전술한 바와 같이, E1, E2 및 IL은 전도성 물질로 만들어진다. 전도성 물질은 그것의 전도도(conductivity)인 σ= 1/ρ 로 특징될 수 있으며 또는 전도도의 역수인 고유저항(resistivity), ρ = E/J 로 특징될 수도 있다. 전도도는 미터당 지멘스 단위(S/m)로 측정되며 그리고 고유저항은 옴-미터(Ω-m) 혹은 Ω-cm 단위로 측정된다. E는 전기장의 크기로서 단위는 V/m 이며 그리고 J는 전류 밀도의 크기로서 단위는 A/m2 이다. 절연체의 경우, ρ > 108 Ω-cm 이거나 혹은 σ < 10-8 S/cm 이다. 반도체의 경우, 10-3 Ω-cm < ρ < 108 Ω-cm 이거나 혹은 103 S/cm > σ > 10-8 S/cm 이다. 전도체의 경우, 10-3 Ω-cm > ρ 이거나 혹은 103 S/cm < σ이다. 반도체는 p-형 혹은 n-형 반도체가 되도록 절연체를 도핑함에 의해서 통상적으로 형성되는 반면에, 전도체는 도핑에 의존하지 않는다는 점에서, 반도체는 전도체와 구별될 수 있다. 또한, 반도체는 인가되는 전압의 극성에 기초하여 전류가 흐를 수 있게 한다는 점에서 전도체와 구별될 수 있는바, 반도체에서 전류는 일 방향으로 강하게 흐를 수 있지만 반대 방향으로는 흐르지 못한다. 포워드 전류가 흐를 수 있도록 반도체가 허용하는 방향은, 반도체가 p-형 반도체인지 혹은 n-형 반도체인지에 의존한다. 이와 달리, 전도체는 어느 일 방향으로도 전류가 동등하게 흐를 수 있게 한다. 전도성 물질은 반도체(반도전성 물질)과 전도체를 포함하도록 의도된다. 전도체는 또한, 전도성 물질을 지칭할 수도 있다. 전도체는 반도체 보다 높은 전도도를 갖는다.
RSME는 높은 밴드-갭 트리플 스택(high band-gap triple stack)(상대적으로 낮은 밴드 갭 물질의 층들 사이에 있는 상대적으로 높은 밴드 갭 물질)에 의존하지 않음을 유의해야 하는바, 왜냐하면, IL이 커플링 전압을 수신할 수 있는 전도성 물질이기 때문이다.
도6d는 RSL들 사이에서 서로 다른 유형의 다중 IL들을 이용하는 도6a의 RSME의 예시적인 구현예를 도시한다. 이웃한 여려 개의 중간층들이 이용되며, 이러한 중간층들은 "1" 유형의 제 1 IL(IL1)과 "2" 유형의 제 2 IL(IL2)를 포함한다. 상기 구현예의 장점은, 중간층들(ILs)이 서로 다른 산란 속성들과 일 함수들을 갖는 서로 다른 유형들이 될 수 있다는 점이며, 따라서 RSME의 성능을 조정할 수 있는 추가적인 능력이 제공된다. 또한, 동일하거나 혹은 다른 유형들의 여러 중간층들을 사용하는 것은, 경로 내의 산란/저항(scattering/resistance)을 증가시킬 수 있으며, 따라서 전류 흐름을 감소시킬 수 있다(왜냐하면, I = V/R 이므로). 이웃한 여러 개의 중간층들은, 두꺼운 하나의 중간층이 산란을 증가시킬 수 있는 것처럼, 산란을 증가시킬 수 있다. 하지만, 두꺼운 하나의 중간층은, 만일 스택 높이가 증가한다면 필라-식각(pillar-etch)을 위한 종횡비(aspect ratio)가 증가한다는 점에서, 사이즈 축소 문제(scaling challenge)에 직면하게 될 것이다. 그 결과로서, 식각, 세정 및 갭-충전과 같은 제조 공정들이 매우 힘들어진다. 하나의 두꺼운 IL 대신에, 2개(혹은, 3개 이상의)의 인접한(혹은, 인접하지 않은) 얇은 중간층들(유사한 혹은 유사하지 않은 속성들/물질들)이 바람직할 것이다. 예를 들면, 5 nm의 두께를 갖는 2개의 IL들은 예컨대, 20 nm의 두께를 갖는 두꺼운 하나의 IL에 필적할만한 산란을 제공할 수 있다.
IL1 및 IL2는 예컨대, 서로 다른 저항 및 결정 구조를 갖는 서로 다른 물질이 될 수 있다. 이들은 또한, 동일한 물질이 될 수도 있지만, 전하 캐리어들을 서로 다르게 산란시키는 서로 다른 결정 구조 혹은 서로 다른 배향(orientation), 혹은 서로 다른 그레인-사이즈를 가질 수 있다. 또 다른 일례로서, 하나의 IL은 미세한 물질(fine-grained material) 혹은 나노입자들(다른 IL과 동일하거나 혹은 다를 수 있는)로 구성될 수 있다.
만일, RSL1과 RSL2가 서로 다른 물질들이고 그리고 IL1과 IL2가 다른 물질들 및/또는 물질들의 유형들이라면, RSL들에 대한 중간층들(ILs)의 최적 배치는 물질에 의존하게(material-dependent)이 될 것이다.
가능한 일 구현예는 n+ Si 인 IL1과 p+ Si 인 IL2로 된 pn-접합을 이용한다. IL1과 IL2는 예컨대, 적어도 20 nm의 두께를 가질 수 있다. 가능한 또 다른 조합은 ILs 중 하나에 대해서 가령, TiN과 같은 금속을 이용하고 그리고 ILs 중 다른 하나에 대해서 n+ 혹은 p+ Si 를 이용한다. 예를 들면 도10c를 참조하라.
도6e는 반복되는 RSL/IL 패턴을 이용하는 도6a의 RSME의 예시적인 구현예를 도시한다. 상기 패턴 혹은 RSL과 IL을 조합은 적어도 2번 반복된다. 예를 들면, RSL1과 제 1 IL(IL1)이 제공되며, 이어서 RSL2와 제 2 IL(IL2)가 제공된다. 제 3 RSL(RSL3)은 E2에 인접한다. 상기 RSL들은 동일하거나 혹은 서로 다른 유형들이 될 수 있으며, IL들은 동일하거나 혹은 서로 다른 유형들이 될 수 있다. 이러한 실시예의 장점은, 여러 개의 산란층들이 RSME의 경로 내에서 산란/저항의 양을 증가시킬 수 있다는 점이다. 또한, 서로 다른 유형의 IL들 및 RSL들을 이용하는 것은, RSME의 성능을 조정할 수 있는 추가적인 능력을 제공한다.
3개의 RSL들은 다양한 특성들(예를 들면, 3개 모두 같거나, 2개만 같고 하나는 다르거나, 혹은 3개 모두 서로 다르거나 등등)을 가질 수 있다. 유사하지 않은 RSL들과 함께 2개 이상의 IL들을 이용하는 것은, RSME의 특성들을 변화시킬 것이며 그리고 그 성능을 조절할 수 있는 추가적인 기능들을 제공할 것이다.
RSME 양단에 전압이 인가되는 때, 각각의 RSL들의 저항에 따라 각각의 RSL에 전압이 분배된다. 가능한 일 구현예에서, RSL들 중 2개는 동일한 I-V 특성을 가지며 그리고 다른 하나의 RSL은 다른 I-V 특성을 갖는바, 따라서, 상기 다른 하나의 RSL이 예컨대 고 저항 상태라면 상기 2개의 RSL들 둘다는 저 저항 상태이며 또는, 상기 다른 하나의 RSL이 예컨대 저 저항 상태라면 상기 2개의 RSL들 둘다는 고 저항 상태이다. 다른 변형예들도 또한 가능하다.
도6f는 도6a의 RSME의 예시적인 구현예를 도시한 것으로, 여기서 RSME의 각각의 층은 수평적으로 연장되며 그리고 하나 이상의 상기 층들은 끝과 끝을 붙여서(end-to-end) 정렬된다. 완전히 적층된 구성(수직 구성) 대신에, RSME의 일부분들은 RSME의 다른 부분들과 수평적으로(그 측면으로), 혹은 끝과 끝을 붙여서 정렬된다. 예를 들어, E1, RSL1, 및 IL은 하나의 스택에 있는 반면에 RSL2와 E2는 다른 하나의 스택에 있으며 그리고 RSL2는 IL과 옆으로 나란히(side-to-side) 정렬된다. 도6a를 참조하면, BLC와 AL1은 E1 위에 제공될 수 있으며, 그리고 SE, AL2, 및 WLC는 E2 밑에 제공될 수 있다. 가능한 일실시예에서, 비-전도성(non-conductive: NC) 층은 IL 아래에 제공될 수 있으며 그리고 E2와 옆으로 나란히(side-to-side) 정렬된다. RSME의 부분들/층들은 여전히 직렬로 배치된다. 가능한 다른 구현예에서, E2는 RSL2 아래에 있는 것이 아니라 RSL2 옆에 있을 수도 있으며, 따라서 3개의 부분들(즉, IL, RSL2 및 E2)이 끝과 끝을 붙여서 정렬된다. 다른 변형예들도 또한 가능하다. RSME의 부분들을 끝과 끝을 붙여서 연장시키는 것 혹은 서로의 측면으로(laterally) 연장시키는 것은, RSME의 레이아웃을 조절할 수 있는 능력을 제공한다. 예를 들면, RSME의 높이가 감소될 수 있다. 일실시예에서, BLC와 AL1은 E1 위에 제공될 수 있으며, 그리고 SE, AL2 및 WLC는 E2 밑에 제공될 수 있다.
도6g는 도6a의 RSME의 다른 예시적인 구현예를 도시한 것으로, 여기서 RSME의 각각의 층은 수평적으로(horizontally) 연장되며 그리고 상기 층들 중 하나 이상의 층들은 끝과 끝과 끝을 붙여서 정렬된다. RSME의 부분들은 RSME의 다른 부분들과 옆으로 정렬되거나 혹은 끝과 끝을 붙여서 정렬된다. RSL1, IL 및 RSL2는 하나의 스택에 있는 반면에, E1, 비-전도성 층(NC) 및 E2는 다른 하나의 인접한 스택에 있다. E1은 RSL1의 측면에 끝과 끝을 붙여서 정렬되며, 그리고 E2은 RSL2의 측면에 끝과 끝을 붙여서 정렬된다. 상기 부분들은 예컨대 E1, RSL1, IL, RSL2, E2의 직렬 경로(serial path) 내에 직렬로 정렬된다라고 여전히 말할 수 있다. 다른 옵션에서, E1은 예를 들어 RSL의 옆으로 그리고 RSL의 위로 연장되며 그리고 E2은 예를 들어 RSL의 옆으로 그리고 RSL의 아래로 연장된다. 일 접근법에서, BLC 및 AL1은 E1 위에 제공될 수 있으며, 그리고 SE, AL2 및 WLC는 E2 아래에 제공될 수 있다.
일반적으로는, E1, E2, IL, RSL1 및 RSL2 중 적어도 하나는 적어도 부분적으로 E1, E2, IL, RSL1 및 RSL2 중 적어도 다른 하나의 측면에 정렬될 수 있다라고 말할 수 있다.
도6f 및 도6g에서 상기 측면 배치는 끝과 끝이 붙어있다. 예를 들어, RSL1은 E1의 측면에 끝과 끝을 붙여서 정렬되며 및/또는 RSL2는 E2의 측면에 끝과 끝을 붙여서 정렬된다. 또한, IL은 RSL1과 RSL2 중 적어도 하나의 측면에 끝과 끝을 붙여서 정렬될 수 있다.
도6h는 도6a의 RSME의 또 다른 일례를 도시한 것으로, 여기서 RSME의 각각의 층은 수직적으로 연장된다. RSME의 일부분들은 RSME의 다른 부분들의 옆으로 정렬되거나 혹은 RSME의 다른 부분들과 정면으로 마주하여(face-to-face) 정렬된다. 예를 들어, BLC는 E1의 위에, 아래에 혹은 측면에 위치할 수 있으며, WLC는 E2의 위에, 아래에 혹은 측면에 위치할 수 있다. BLC와 WLC는 RSME와 직렬 경로에 존재한다. 제조 공정은 최종 CMP 단계과 함께 층 증착 그리고 층 스페이서 식각의 n회 반복되는 사이클들을 포함할 수 있다. 예를 들어, E1 층은 수평적으로 연장되는 층으로서 증착될 수 있으며, 이후 식각되어 도시된 바와 같이 수직적으로 연장되는 부분이 형성된다. 이러한 것은 IL, RSL2, E2 부분들 각각에 대해서 반복된다. 일실시예에서, AL1 및 BLC(도6a)는 E1으로부터 위를 향해 수직적으로 연장되며, 그리고 SE, AL2 및 WLC는 E2로부터 아래를 향해 수직적으로 연장된다.
2개 이상의 층들이 서로의 옆으로, 정면으로 마주하여, 정렬될 수 있다. 예를 들어, RSL1, IL 및 RSL2는 각각 서로 옆으로, 정면으로 마주하여 정렬될 수 있다. 또한, E1, RSL1, IL, RSL2 및 E2는 각각 서로 옆으로, 정면으로 마주하여 정렬될 수 있다.
예를 들어, 도6d 내지 도6h의 RSME 부분들은 직사각형 단면은 가지는 반면에, 도6i에서는 L-자 형상의 단면을 가지며, 도6j에서는 U-자 형상의 단면을 갖는다.
도6i는 도6a의 RSME에 대한 다른 구현예를 도시한 것으로, 이는 RSL1, IL, RSL2 및 E2에 대해서 L-자 형상의 부분들을 포함한다. 예를 들어, 상기 단면도는 직교하는 x축과 y축을 구비한 수직 평면 혹은 수평 평면에 있다고 가정하자. x 방향에서, E1은 두께 t1x 를 가지며, RSL1은 두께 t2x 를 가지며, IL은 두께 t3x 를 가지며, RSL2은 두께 t4x 를 가지며, 그리고 E2는 두께 t5x 를 갖는다. y 방향에서, E1은 두께 t1y 를 가지며, RSL1은 두께 t2y 를 가지며, IL은 두께 t3y 를 가지며, RSL2은 두께 t4y 를 가지며, 그리고 E2는 두께 t5y 를 갖는다. x 방향 두께는 각각의 부분에 대한 대응하는 y 방향 두께와 동일할 수도 혹은 다를 수도 있다. 층들의 순서는 역전될 수도 있으며, 따라서 이들 층들은 E1, RSL1, IL, RSL2, E2 라는 순서 대신에 E2, RSL2, IL, RSL1, E1의 순서로 연장될 수도 있다. 예를 들어, BLC는 E1 위에, 아래에 혹은 옆에 있을 수 있으며, WLC는 E2 위에, 아래에 혹은 옆에 있을 수 있다. BLC와 WLC는 RSME와 직렬 경로에 존재한다. L-자 형상의 부분들을 제공함으로써, 전도성 필라멘트들이 RSME의 셋 프로세스에서 형성될 수 있으며, 여기서 상기 필라멘트들은 x 방향 및 y 방향 둘다에서 연장된다. 필라멘트들이 연장되는 상당히 큰 영역이 존재하기 때문에, 이들의 생성이 잠재적으로(potentially) 용이해진다. 물론, 도시된 구현예는 90도 혹은 180도 회전될 수 있다.
이러한 실시예에서, 층들의 부분들은 도6f 내지 도6h의 개념과 유사하게 서로의 옆으로 정렬된다. 하지만, 이들 층들은 서로 수직인 방향으로 연장되는 2개의 부분들을 갖는 L-자 형상으로 포개진다(nested). 예를 들면, L-자 형상의 RSL2는 L-자 형상의 E2 내에 포개지고, L-자 형상의 IL은 L-자 형상의 RSL2 내에 포개지며, 그리고 L-자 형상의 RSL1은 L-자 형상의 IL 내에 포개진다. E1은 L-자 형상의 RSL1 내에 포개지지만, 상기 일례에서 E1 자체는 L-자 형상이 아니다. 각각의 부분은 하나 이상의 치수들에서 동일하거나 혹은 다를 수 있다.
여기서, E1, E2, IL, RSL1 및 RSL2 중 적어도 하나는 적어도 부분적으로 E1, E2, IL, RSL1 및 RSL2 중 적어도 다른 하나의 측면에 정렬된다라고 말할 수 있다.
도6j는 도6a의 RSME의 또 다른 일례를 도시한 것으로, 이는 RSL1, IL, RSL2 및 E2에 대해서 U-자 형상의 부분들을 포함한다. 예를 들어, 상기 단면도는 직교하는 x축과 y축을 구비한 수직 평면 혹은 수평 평면에 있다고 가정하자. x 방향에서, E1은 두께 t1x 를 가지며, RSL1은 두께 t2xa 및 t2xb 를 가지며, IL은 두께 t3xa 및 t3xb 를 가지며, RSL2은 두께 t4xa 및 t4xb 를 가지며, 그리고 E2는 두께 t5xa 및 t5xb 를 갖는다. y 방향에서, E1은 두께 t1y 를 가지며, RSL1은 두께 t2y 를 가지며, IL은 두께 t3y 를 가지며, RSL2은 두께 t4y 를 가지며, 그리고 E2는 두께 t5y 를 갖는다. xa 두께들은 대응하는 xb 두께들과 동일할 수도 있으며 혹은 다를 수도 있다. 또한, xy 두께들은 대응하는 xa 및/또는 xb 두께들과 동일할 수도 있으며 혹은 다를 수도 있다. 층들의 순서는 역전될 수도 있으며, 따라서 이들 층들은 E1, RSL1, IL, RSL2, E2 라는 순서 대신에 E2, RSL2, IL, RSL1, E1의 순서로 연장될 수도 있다. 예를 들어, BLC는 E1 위에, 아래에 혹은 옆에 있을 수 있으며, WLC는 E2 위에, 아래에 혹은 옆에 있을 수 있다. BLC와 WLC는 RSME와 직렬 경로에 존재한다. U-자 형상의 부분들을 제공함으로써, 전도성 필라멘트들이 RSME의 셋 프로세스에서 형성될 수 있으며, 여기서 상기 필라멘트들은 E1의 어느 일측 상에서 x 방향으로 연장되며 그리고 y 방향으로 연장된다. 또한, 도시된 구현예는 90도 혹은 180도 회전될 수 있다.
이러한 실시예에서, 층들의 부분들은 도6f 내지 도6h의 개념과 유사하게 서로의 옆으로 정렬된다. 하지만, 이들 층들은 기저부에 대해서 수직인 방향으로 연장되는 평행한 2개의 부분들을 갖는 U-자 형상으로 포개진다. 예를 들면, U-자 형상의 RSL2는 U-자 형상의 E2 내에 포개지고, U-자 형상의 IL은 U-자 형상의 RSL2 내에 포개지며, 그리고 U-자 형상의 RSL1은 U-자 형상의 IL 내에 포개진다. E1은 U-자 형상의 RSL1 내에 포개지지만, 상기 일례에서 E1 자체는 U-자 형상이 아니다. 각각의 부분은 하나 이상의 치수들에서 동일하거나 혹은 다를 수 있다.
일반적으로, 전술한 수직 적층 실시예들 중 임의의 실시예는 L-자 형상 혹은 U-자 형상의 실시예로 개조될 수 있다.
여기서, E1, E2, IL, RSL1 및 RSL2 중 적어도 하나는 적어도 부분적으로 E1, E2, IL, RSL1 및 RSL2 중 적어도 다른 하나의 측면에 정렬된다라고 말할 수 있다.
도61k는 도6a의 RSME에 대한 예시적인 실시예를 도시한 것으로, 이 실시예는 하나의 RSL과 상기 RSL 아래의 하나의 브레이크다운 층을 이용한다. 전술한 바와 같이 RSL1이 이용되지만, RSL2를 대신하여 브레이크다운 층이 IL과 E2 사이에서 이용된다. 브레이크다운 층은 저항-스위칭 거동을 갖지 않는 물질이며, 그리고 IL과 E2 사이에서 배플층(baffle layer)을 제공할 수 있다. 저항-스위칭 거동을 갖는 물질은 시작 저항 상태와 종료 저항 상태 사이에서 반복적으로 스위칭될 수 있는 것이 일반적이다. 이와 달리, 브레이크다운 물질은 상당히 높은 전압 및/또는 전류의 인가에 의해서 초기 상태(소정의 I-V 특성을 가짐)로부터 브레이크다운 상태(다른 I-V 특성을 가짐)로 브레이크다운되는 물질이며, 그리고 일반적으로는 초기 상태로부터 브레이크다운 상태로 오직 한번만 천이할 수 있다. 저항-스위칭 물질은 복수회 프로그램가능한 물질로 간주될 수 있는 반면에, 브레이크다운 물질은 1회성으로 프로그램가능한 물질로 간주될 수 있다. 여기서, 프로그램가능하다는 것은, 저항 상태를 변화시킬 수 있는 능력을 갖는 것을 포함할 수 있다. 비록, 저항-스위칭 물질은 퓨즈 혹은 안티퓨즈와 짝을 이루어 1회성으로 프로그램가능해질 수도 있지만, 저항-스위칭 물질 그 자체는 여전히 복수회 프로그램가능할 수 있다. 1회성으로 프로그램가능한 물질은, 예컨대, 칩에 대해서 고유 식별자를 세팅함에 있어서, 혹은 클록 또는 전압 파라미터 등과 같은 동작 파라미터들을 세팅함에 있어서 유용하다.
브레이크다운 층을 위한 예시적인 물질들(그리고 몇몇 일례들의 경우 브레이크다운 이전의 초기 상태에서의 저항 ρ의 해당 범위)은 다음을 포함하는바, SiN(25℃에서 Si3N4에 대해서 ρ=1014 Ω-cm), SiO2(25℃에서 ρ=1014 ~ 1016 Ω-cm), SiC(ρ=102 ~ 106 Ω-cm), SiCN, SiON 혹은 브레이크 다운될 수 있는 임의의 층 즉, 일반적으로 비전도성 상태인 고저항 상태로부터 전도성 상태인 저저항 상태로 변화될 수 있지만, 그 자체로 반전가능한 저항-스위칭 물질로서 통상적으로 알려진 것이 아닌 임의의 층을 포함한다. 브레이크다운 층은, 브레이크다운 상태에서 전도성인 동안에 적어도 약 1 ~ 10 MΩ의 저항을 유지하는 물질이 될 수 있다. 초기 상태에서의 저항은 브레이크다운 상태에서의 저항보다 수십배 이상 큰 것이 일반적이다. 상기 층의 저항이 너무 낮으면, 보호층으로서 효과가 감소한다. 브레이크다운 층 물질의 저항은 R = ρl/A 이며, 여기서 l은 물질의 길이이며 그리고 A는 단면적이다. 상기 길이는 브레이크다운 층의 두께이다. ρ와 R을 알면, A 및 l을 이용하여 물질의 사이즈가 선택될 수 있다.
브레이크다운 층은 1회성으로 프로그램가능한 브레이크다운 층이 될 수 있다. 이러한 브레이크다운 층은 브레이크다운 프로세스가 반전가능하지 않기 때문에, 스위칭불가능한 브레이크다운 층 혹은 1회성으로 스위칭가능한 브레이크다운 층으로 간주될 수 있다. 즉, 브레이크다운 층이 초기 비-전도성 상태로부터 일단 브레이크다운 하면, 이러한 브레이크다운 층은 브레이크다운 상태로 남아있으며 초기 상태로 되돌아갈 수 없다. 이와 달리, 몇몇 경우에 있어서, 유니폴라 혹은 바이폴라 셀은 1회성 프로그램 모드에서 동작할 수 있지만, 물리적으로 브레이크다운되지 않는 것이 일반적이며, 전도성인 동안에 적어도 약 1 ~ 10 MΩ의 저항을 유지한다.
하나 이상의 RSL들은 상당히 높은 전압 혹은 전류를 RSL에 인가함으로써, 브레이크다운 상태로 설정될 수 있다. 예를 들면, 인가된 전압은 물질의 임계전압 보다 상당히 높을 수 있다. 브레이크다운 프로세스는 부분적으로 열 효과(thermal effect)에 기인할 수도 있다. 더 상세한 내용은 도62k 및 도63k를 참조하여 설명될 것이다.
도62k는 브레이크다운 층에 있어서 초기 상태로부터 브레이크다운 상태로의 천이를 나타내는 그래프이다. 소정 시간 동안(예컨대, 수 분까지 연장될 수도 있음), 브레이크다운 층 양단에 전류 혹은 전압을 인가함으로써 천이가 달성될 수 있다. 시간 tb에서 브레이크 이벤트가 발생하는 때, 브레이크다운 층을 통한 전류는 계단적으로 증가한다(왜냐하면, 저항이 계단적으로 감소하기 때문에). 몇몇 경우에 있어서는, 여러 번의 브레이크다운 이벤트가 발생할 수도 있다. 전압이 인가되는 경우, RSME 양단에 인가되는 전압은, 브레이크다운 층과 RSL1 각각의 저항에 비례하여 브레이크다운 층과 RSL1에 분배될 것이다. RSL1은 저 저항 상태로 구성될 수 있으며, 따라서 실질적으로 거의 모든 전압이 브레이크다운 층에 인가된다.
도63k는 초기 상태(실선)와 브레이크다운 상태(점선)에서 브레이크다운 층의 I-V 특성을 나타내는 그래프이다. 소정 전압에 대해서, 브레이크다운 상태에서의 전류가 더 높으며 그리고 저항은 더 낮다. 브레이크다운 층이 초기 상태에 있는 RSME는, 브레이크다운 층이 브레이크다운 상태에 있는 RSME와 구별될 수 있으며, 따라서 데이터 비트는 브레이크다운 층의 상태에 따라 저장될 수 있다. 또한, RSL은 데이터 비트를 저장하기 위해 2개의 상태들 사이에서 변화될 수 있다. 적절한 판독 전압들을 인가함으로써, 브레이크다운 층 및 RSL의 상태들이 판별될 수 있다.
도6l은 도6a의 RSME의 예시적인 실시예를 도시한 것으로, 하나의 반전가능한 RSL(RSL1)과 상기 RSL1 위의 하나의 브레이크다운 RSL을 이용한다. 이것은 도61k의 대안적인 구성이다.
도6m은 도6a의 RSME의 예시적인 실시예를 도시한 것으로, 여기서는 저항-스위칭 층들(RSLs)이 서로 다른 유형들이다. RSL1 및 RSL2는 서로 다른 스위칭 특성들을 갖는 서로 다른 유형의 물질들로 만들어질 수 있는바, 이는 RSME에 의해서 2 비트 이상의 데이터가 저장될 수 있게 하기 위한 것이다. RSL1 및 RSL2를 위한 예시적인 물질들은, TiO2, NiOx, HfSiON, HfOx, ZrO2 및 ZrSiON을 포함한다.
도7a는 Si 다이오드로서 도6a의 메모리 셀의 스티어링 소자(SE)의 예시적인 구현예를 도시한다. SE는 n-형 영역, 진성(i) 영역, 및 p-형 영역을 갖는 Si 다이오드이다. 전술한 바와 같이, SE는 RSME 양단의 전압 및/또는 RSME를 통하는 전류 흐름을 선택적으로 제한한다. SE는, 어레이의 다른 메모리 셀의 상태에 영향을 미침이 없이 메모리 셀이 기입 및/또는 판독될 수 있게 한다.
도7b는 펀치-스루 다이오드로서 도6a의 메모리 셀의 스티어링 소자(SE)의 예시적인 구현예를 도시한다. 펀치-스루 다이오드는 n+ 영역, p- 영역 및 n+ 영역을 포함한다. 펀치-스루 다이오드는 양 방향으로 동작가능하다. 특히, 펀치-스루 다이오드는 교차점 메모리 어레이의 바이폴라 동작을 가능케하며, 그리고 대칭적인 비-선형 전류/전압 관계를 가질 수 있다. 펀치-스루 다이오드는 선택된 셀들에 대한 높은 바이어스에서 높은 전압을 가지며, 그리고 선택되지 않은 셀들에 대한 낮은 바이어스에서 낮은 누설전류를 갖는다. 따라서, 이것은 저항 스위칭 소자들을 갖는 교차점 어레이에서 바이폴라 스위칭과 호환가능하다. 펀치-스루 다이오드는 n+/p-/n+ 디바이스 혹은 p+/n-/p+ 디바이스가 될 수 있다.
비록, 스티어링 소자로서 다이오드를 갖는 메모리 셀에 관한 예시적인 구현예들이 제공되고 있지만, 본 발명의 기술들은 트랜지스터, 펀치-스루 트랜지스터, 펀치-스루 다이오드, PN 다이오드, NP 다이오드, PIN 다이오드, 제너 다이오드, NPN 다이오드, PNP 다이오드, 소트키 다이오드, MIN 다이오드, 카본 실리콘 다이오드, 트랜지스터 레이아웃 기타 등등을 포함하는 다른 디바이스들 및 스티어링 소자들에도 일반적으로 적용가능하다.
다른 실시예에서, 스티어링 소자는 바이폴라 혹은 CMOS 트랜지스터 등과 같은 트랜지스터가 될 수 있다
또한, 일부 실시예들에서는 스티어링 소자가 이용되지 않을 수도 있다.
도8은 비트라인과 워드라인 사이에 연결된 도6a의 메모리 셀의 예시적인 구현예를 도시한다. 비트라인 콘택(BLC)은 W 혹은 NiSi이며, 제 1 접착층(AL1)은 TiN이며, 제 1 전극(E1)은 n+ Si이며, RSL1은 HfO2 등과 같은 MeOx이며, IL은 TiN이며, RSL2은 HfO2 등과 같은 MeOx이며, 스티어링 소자(SE)인 Si 다이오드에 대해서 추가 접착층(AL)이 제공되며, 제 2 접착층(AL2)은 TiN이며, 그리고 워드라인 콘택(WLC)은 W 혹은 NiSi이다. 또한, TiOx, A1203, ZrOx, LaOx 및 YOx로 구성된 그룹으로부터 선택된 물질을 이용하여 하나 이상의 캡 층들이 제공될 수 있다. 일반적으로, 캡 층은 금속 산화물이 될 수 있다. 상기 일례에서, 캡 층들은 IL 및 RSL들과 인접한다. 좀더 상세하게는, 하나의 캡 층(Cap1)은 RSL1과 IL 사이에 있으며(RSL1과 IL 각각에 인접하며), 그리고 다른 하나의 캡 층(Cap2)은 IL과 RSL2 사이에 있다(IL과 RSL2 각각에 인접한다). 캡 층은 MeOx의 관점에서 산소의 소스 혹은 게터(getter)로서 작용할 수 있으며, 이는 RSL의 스위칭을 용이하게 한다. 산소의 게터로서 작용하는 경우, 캡 층은 예컨대, MeOx RSL로부터 IL/전극으로 산소를 제공하는데 도움을 줄 수 있다. 산소의 소스로서 작용하는 경우, 캡 층은 예컨대, IL/전극으로부터 MeOx RSL로 산소를 제공하는데 도움을 줄 수 있다. 게터는 가령, 산소 등과 같은 물질이 이동될 수 있는 위치(location)이다. 게터링(gettering)은 산소와 같은 물질이 게터 위치로 이동되는 프로세스이다. 게터 위치는 대안적인 위치로서, 산소가 낮은 에너지 상태에 있기 때문에 산소는 대안적인 위치에 있기를 선호할 것이다.
RSME는 E1에서 E2까지의 층들로 구성된다. 예시적인 실시예에서, E1 및 E2 각각은 약 1~3 nm 또는 약 1~10 nm의 두께 혹은 높이를 가지며 그리고 IL은 약 1~5 nm 또는 약 1~10 nm의 두께 혹은 높이를 가질 수 있다. 따라서, RSME의 전체 두께는 매우 작을 수 있다.
도9a는 도6c의 RSME의 일실시예를 도시한 것으로, 여기서 E1은 Co, CoSi, n+ Si, p+ Si 혹은 p+ SiC로 구성되며, 그리고 E2는 n+ Si로 구성된다. 위에서부터 아래로 층들의 순서는, El, RSL1, Capl, IL, Cap2, RSL2, E2 이다. 또한, RSME는 MeOx 등과 같은 RSL1, TiN 등과 같은 IL, MeOx 등과 같은 RSL2, 그리고 n+ Si 등과 같은 제 2 전극(E2)을 포함한다. 또한, TiOx 등과 같은 캡 층들이 RSL1과 IL 사이에 제공되며(즉, Cap 1) 그리고 IL과 RSL2 사이에 제공된다(즉, Cap 2). 이러한 실시예는 E1 및 E2가 서로 다른 물질들로 구성되는 경우, 비대칭적인 구조를 제공할 수 있다. 예를 들어, 코발트(Co)로 구성된 E1이 바람직한바, 이는 코발트가 약 -5 eV의 상당히 높은 일 함수를 갖기 때문이며, 코발트의 일 함수는 니켈의 일 함수에 가까워서 더욱 양호한 스위칭을 야기할 수 있다. 이러한 것은 높은 일 함수를 갖는 장점이 될 수 있는, 높은 장벽 높이 때문이다. 다른 실시예에서는, 코발트 실리콘(CoSi)으로 구성된 E1도 바람직한데, 이는 코발트 실리콘도 상당히 높은 일 함수를 갖기 때문이다. 다른 실시예에서, E1은 n+ Si(폴리실리콘)으로 구성되며, n+ Si(폴리실리콘)은 산화에 대한 저항을 제공할 뿐만 아니라 높은 일 함수(약 4.1 ~ 4.15 eV)를 제공하는 장점을 갖는다. 다른 적절한 물질들은, 약 5.1 ~ 5.2 eV의 일 함수를 갖는 p+ Si(폴리실리콘) 그리고 높은 에너지 갭 때문에 약 6.6 ~ 6.9 eV의 매우 높은 일 함수를 갖는 p+ 실리콘 카바이드(SiC)를 포함한다. 도9c를 참조하자. 예를 들어, 4H 폴리타입(4H polytype)의 경우 에너지 갭은 약 3.23 eV이며, 그리고 6H 알파 폴리타입의 경우는 3.05 eV 이다. 이들 에너지 갭들은 예컨대, Si의 에너지 갭 보다 상당히 높은데, 실리콘의 에너지 갭은 약 1.1 eV 이다.
일실시예에서, p+ SiC가 증착될 수 있으며 이후 이온 주입에 의해서, B, Al, Be, 혹은 Ga 등의 도판트가 큐빅 센티미터 당 약 10E19 ~ 10E20 원자의 농도로 도핑될 수 있다. 이러한 것은 인 시츄(in situ) 도핑의 일례이다. SiC는 화학적으로 불활성이며 따라서 산화에 대해 저항성을 갖는다. SiC는, 2700℃의 승화 온도(sublimation temperature) 때문에 잘 녹지 않으며, 그리고 3.6 ~ 4.9 W/cmK의 높은 열 전도도를 갖는바(실리콘의 열 전도도 1.49 W/cmK에 비하여), 이는 높은 전류 밀도들 때문에 메모리 셀 동작에 유리할 수 있다.
도9b는 도6c의 RSME의 일실시예를 도시한 것으로, 여기서 E1 및 IL은 p+ SiC로 구성되며, 그리고 E2는 n+ Si, n+ SiC 또는 p+ SiC로 구성된다. 위에서부터 아래로 층들의 순서는 El(예컨대, p+ SiC), RSL1, IL (예컨대, p+ SiC), RSL2, E2 이다. E1 및 IL의 높은 일 함수는 셀 전류 감소에 기여할 수 있으며, 여기서 IL은 산란층으로 작용한다. 또한, IL에 대한 도핑을 조절함으로써, 산란을 증가시키고 그리고 전류를 감소시키도록 층 저항을 조절하는 것이 가능해진다. 도핑이 증가하면, IL은 저항이 감소하며, 따라서 더 적은 공핍 폭이 존재하며 그리고 공핍층 상에서 더 적은 전압 강하가 있게 된다.
또한, E2는 n+ Si, n+ SiC 또는 p+ SiC로 구성될 수 있다. E2가 n+ SiC로 만들어지는 경우, 제작 동안에 E2와 RSL2 사이에 얇은 SiO2 층이 존재한다. SiO2 층 양단의 전압 강하가 방지되기 때문에 동작 전압들이 감소한다. 이와 달리, n+ Si 바닥 전극의 경우, 두꺼운 SiO2 층이 E2와 RSL2 사이에 형성될 수 있다. E2는 n+ SiC 대신에 p+ SiC로 구성될 수 있다. RSL1 및 RSL2는 예컨대, MeOx가 될 수 있다.
일실시예에서는, 예컨대, 나노결정질 SiC 필름으로 IL을 제공함으로써, IL이 나노-입자들로 형성될 수 있다. 다음에 논의되는 W. Yu 등의 문헌을 참조하라.
도9c는 다른 물질들에 대하여 p+ SiC의 페르미 레벨을 도시한 도면이다. 전술한 바와 같이, p+ SiC는 높은 에너지 갭 때문에 약 6.6 ~ 6.9 eV의 매우 높은 일 함수를 갖는다. 이러한 사실을 예시하기 위하여 4H-SiC에 대한 에너지 다이어그램이 제공되는바, 진공에서의 에너지 레벨(Evacuum), 전도 밴드에 대한 에너지 레벨(Ec), 진성 에너지 레벨(Ei) 및 밸런스 밴드에 대한 에너지 레벨(Ev)이 도시되어 있다. 이러한 에너지 다이어그램은 T. Ayalew의 논문("SiC Semiconductor Devices Technology, Modeling And Simulation," Institute for Microelectronics, Vienna, Austria, Jan. 2004)에 개시되어 있으며, 상기 논문은 본 발명에 대한 참조로서 본 명세서에 통합된다. 다른 예시적인 물질들 및 이들의 페르미 레벨들도 또한 도시되어 있는바, Al (4.28 eV), Ti, Zn (4.33 eV), W (4.55 eV), Mo (4.60 eV), Cu (4.65 eV), Ni (5.10 eV), Au (5.15 eV) 및 Pt (5.65 eV) 가 도시되어 있다. 전술한 바와 같이, SiC는 상당히 높은 일 함수를 갖는다. 특히, 페르미 레벨은 밸런스 밴드 에너지 레벨에 가까워질 것이다.
실제로, 도핑되지 않은 SiC는 약 4.5 ~ 4.8 eV의 일 함수를 갖거나 혹은 산소로 커버되는 경우 약 4.9 eV의 일 함수를 갖는다. 하지만, p+ SiC의 경우, 페르미 레벨은 밸런스 밴드에 더 가까워질 것이며 따라서 일 함수는 더 높다. p+ 도핑의 레벨 및 SiC 폴리타입(4H-SiC의 경우 에너지 밴드 갭 Eg = 3.23-3.26 eV 또는 6H-SiC의 경우 Eg = 3.05 eV)에 따라, 일 함수 qΦM 는 도시된 바와 같이, 6.6 ~ 6.9 eV가 될 수 있다.
과도하게 높지 않은 적정한 온도에서의 증착에 의해서 SiC가 형성될 수 있다. 다양한 기술들이 상대적은 낮은 온도에서의 증착에 이용될 수 있다. 예를 들어, 750℃의 증착은 I. Golecki 등의 논문("Single-crystalline, epitaxial cubic SiC films grown on (100) Si at 750 ? by chemical vapor deposition," Applied Physics Letter, vol. 60, issue 14, pp.1703-1705, April 1992)에 개시되어 있으며, 상기 논문은 본 발명에 대한 참조로서 본 명세서에 통합된다. 이러한 접근법에서, SiC 필름은 메틸실레인(SiCH3H3), Si:C 의 비율이 1:1 인 하나의 전구체, 및 H2를 이용하여 저압 화학기상증착법에 의해서 성장된다.
다른 예시적인 접근법에서는, A. Fissel 등의 논문("Low-temperature growth of SiC thin films on Si and 6H-SiC by solid-source molecular beam epitaxy," Applied Physics Letter, vol. 66, issue 23, pp.3182-3184, June 1995)에 개시된 바와 같이, 분자 빔 에피택시를 이용하여 SiC가 저온에서 증착되는바, 상기 논문은 본 발명에 대한 참조로서 본 명세서에 통합된다. 이러한 접근법은, 4극자 질량 분석에 기초하는 자력선속계(quadrupole mass spectrometry based flux meter)에 의해서 제어되는 고체-소스 분자 빔 에피택시를 이용하여, Si(111) 및 2°~ 5°오프-배향된 6H-SiC(0001) 기판들 상에 화학량론적 SiC(stoichiometric SIC)를 약 800 ~ 1000℃의 저온에서 에피택셜 성장시키는 것을 포함한다. 필름들은, SiC(0001)의 경우 (3x3) 및 (2x2) 수퍼구조를 나타내는 Si-안정화된 표면들 상에서 획득되었다. T > 900℃ 에서 6H-SiC(0001) 상에서의 성장 동안의 반사 고-에너지 회절(reflection high-energy diffraction : RHEED) 패턴들과 댐핑된 RHEED-오실레이션은, 테라스들(terraces) 상에서의 2차원 핵형성(nucleation)이 지배적인 성장 프로세스임을 나타낸다.
SiC를 증착하기 위한 또 다른 예시적인 저온 접근법은 W. Yu 등의 논문("Low temperature deposition of hydrogenated nanocrystalline SiC films by helicon wave plasma enhanced chemical vapor deposition," J. Vac. Sci. Technol. A 28(5), American Vacuum Society, p.1234-1239, Sept. 3, 2010)에 개시되어 있으며, 상기 논문은 본 발명에 대한 참조로서 본 명세서에 통합된다. 상기 방법에서는, 헬리콘 웨이브 플라즈마 강화형 화학 기상 증착법을 이용하여, 수소처리된(hydrogenated) 나노결정질 실리콘 카바이드(nc-SiC:H) 필름이 낮은 기판 온도에서 증착된다. 증착된 nc-SiC:H 필름들의 속성들에 대한 무선 주파수(RF) 파워 및 기판 온도의 영향이 조사되었다. 다음과 같은 점이 밝혀졌는데, 수소처리된 비정질 SiC 필름들은 낮은 RF 파워에서 제조되는 반면에, 비정질 대응물(counterpart)에 매립된 SiC 나노크리스탈들의 마이크로구조를 갖는 nc-SiC:H 필름들은 400 W 이상의 RF 파워에서 증착될 수 있다. 지배적인 용량성 방전으로부터 높은 플라즈마 강도를 갖는 헬리콘 웨이브 방전으로의 플라즈마 천이는 필름 마이크로구조와 표면 지형(surface morphology)에 영향을 미친다. 다양한 기판 온도에서 증착된 필름들을 분석함으로써, 150℃ 만큼 낮은 기판 온도에서 SiC 결정화의 개시(onset)가 발생함이 밝혀졌다.
도10a는 대안적인 IL 물질들을 이용하는 도6c의 RSME의 일실시예를 도시한다. 위에서 아래로의 층들의 순서는 El(예컨대, TiN), El(예컨대, n+ Si), RSL1(예컨대, MeOx), capl(예컨대, TiOx), IL(예컨대, TiN), cap2(예컨대, TiOx), RSL2(예컨대, MeOx), E2(예컨대, n+ Si) 이다. 일 구현예에서, E1은 n+ Si 층 위의 TiN 층의 조합을 포함한다. 또한, RSL1과 IL 사이에 그리고 IL과 RSL2 사이에 TiOx 같은 캡 층들이 제공된다. 추가 Ti 콘택(미도시)은 E1 위에 있을 수 있다. 하나의 일례로서, IL은 Al, Zr, La, Y, Ti, TiAIN, TixNy 및 TiAl 합금으로 구성된 그룹으로부터 선택될 수 있다. 이들은, 낮은 전압 및 전류의 셀 동작을 가능케하는 바람직한 커플링 층들이다. 상기 실시예에서는 캡 층, RSL 및 전극이 IL의 양 측으로 연장되기 때문에, IL에 대해서 미러 구조를 제공하며, 옵션으로서 동일한 물질이 제공될 수도 있다(예컨대, IL 위 아래에 가령, TiOx와 같은 동일한 캡 층 물질, 다음으로 IL 위 아래에 가령, MeOx와 같은 동일한 RSL 물질, 다음으로 IL 위 아래에 가령, n+ Si와 같은 동일한 전극 물질).
도10b는 반전된, 미러 스택 구조의 도6c의 RSME의 일실시예를 도시한다. 위에서부터 아래로의 층들의 순서는 E1(예컨대, TiN), cap1(예컨대, TiOx), RSL1(예컨대, MeOx), IL(예컨대, n+ Si), RSL2(예컨대, MeOx), cap2(예컨대, TiOx), E2(예컨대, TiN) 이다. 일실시예에서, E1은 TiN으로 구성되며, IL은 n+ Si로 구성되며 그리고 E2는 TiN으로 구성된다. IL 층은 예컨대, 10 ~ 100 nm 두께의 n+ Si가 될 수 있다. 이러한 실시예는 반전된 미러 구성으로서 도10a의 실시예에 대하여 반전된 스택을 제공한다. 도10b의 실시예에서, n+ Si 층은 이제 E1 및 E2 층이 아니라 IL이며, 그리고 캡 층은 RSL과 IL 사이에 있는 것이 아니라, RSL과 전극층들 사이에 있다(cap1은 RSL1과 E1 사이에 있으며, cap2은 RSL2와 E2 사이에 있다). 특히, RSL, 캡 층, 그리고 전극은 IL의 양측으로부터 연장되는바, 동일한 순서로 연장되며 그리고 선택적으로는 동일한 물질로 구성된다(예컨대, IL 위 아래에 가령, MeOx와 같은 동일한 RSL 물질, 다음으로 IL 위 아래에 가령, TiOx와 같은 동일한 캡 층 물질, 다음으로 IL 위 아래에 가령, TiN과 같은 동일한 전극 물질).
도10c는 비대칭, 직립형(upright) 스택 구성의 도6c의 RSME의 일실시예를 도시한다. 위에서부터 아래로의 층들의 순서는, E1(예컨대, TiN), cap1(예컨대, TiOx), RSL1(예컨대, MeOx), IL(예컨대, n+ Si), IL(예컨대, TiN), cap2(예컨대, TiOx), RSL2(예컨대, MeOx), E2(예컨대, n+ Si) 이다. 일실시예에서, IL은 TiN 층 위의 n+ Si 층(예컨대, 10-100 nm 두께)의 조합이다. TiOx 와 같은 캡 층들은 MeOx 층들의 위에 및 인접하게 제공된다. 예를 들어, cap1은 RSL1 위에 및 인접하게 제공되며, cap2는 RSL2 위에 및 인접하게 제공된다. 이러한 구성은 비대칭이며 그리고 모든 층들이 수직적으로 배열되는 직립형 스택이다. 미러 구성은 이용되지 않는다. IL(n+ Si) 위로 연장되는 층들은 RSL1, 다음으로 cap1을 포함하는 반면에, IL(TiN) 아래로 연장되는 층들은 cap2, 다음으로 RSL2를 포함하므로, 상기 구성은 비대칭이다. cap1이 RSL1 위에 있으며 그리고 cap2가 RSL2 위에 있기 때문에, 상기 구성은 직립형이다.
도10d는 비대칭, 반전된 스택 구성의 도6a의 RSME의 일실시예를 도시한다. 위에서부터 아래로의 층들의 순서는 E1(예컨대, TiN), E1(예컨대, n+ Si), RSL1(예컨대, MeOx), cap1(예컨대, TiOx), IL(예컨대, TiN), IL(예컨대, n+ Si), RSL2(예컨대, MeOx), cap2(예컨대, TiOx), E2(예컨대, TiN) 이다. 미러 구성은 이용되지 않는다. IL들 위에는 캡이 있고 그 다음으로 RSL이 있지만, IL들 아래에는 RSL이 있고 그 다음으로 캡이 있기 때문에, 상기 구성은 비대칭이다. 이러한 구성은 도10c의 실시예에 대하여 반전된 것인데, 왜냐하면, n+ Si 층은 이제 E2 층이 아니라 E1 층이며 그리고 TiN 층은 이제 하부 E1 층이 아니라 E2 층이기 때문이다. IL 층은 도10c의 IL과 반대되는 방식의, 예컨대, 10-100 nm 두께의 n+ Si와 TiN의 조합이 될 수 있다.
IL의 다른 실시예들은 가령, TiAlN, WN, W, NiSi, CoSi 및 C로 구성된 그룹으로부터 선택된 금속 등과 같은 하나 이상의 금속들을 이용한다.
도11a는 도6c의 RSME의 일실시예를 도시한 것으로, E2가 n+ Si인 경우 SiOx의 성장을 나타낸다. 위에서부터 아래로의 층들의 순서는, E1(예컨대, n+ Si), RSL1(예컨대, MeOx), cap1(예컨대, TiOx), IL(예컨대, TiN), cap2(예컨대, TiOx), RSL2(예컨대, MeOx), SiOx, E2(예컨대, n+ Si) 이다. E2가 Si로 구성되며 그리고 RSL2가 금속 산화물을 포함하는 경우에 RSL2와 E2 사이에 형성되는 SiOx 층의 두께 변동 때문에, RSL들에서의 포밍 전압에는 매우 큰 변동들이 존재할 수 있다. 예를 들어, RSL2가 금속 산화물이며 그리고 n+ Si를 포함하는 E2 상에 직접 증착되고 이와 접촉하는 경우, n+ Si 층의 꼭대기 부분이 산화되며, 결과적으로 SiOx 층이 생성된다. 예시적인 구현예에서, 1-2 nm 두께의 SiOx 층이 RSL2와 E2 사이에 형성될 수 있으며, 여기서 RSL들 각각은 가령, 2-4 nm 두께의 HfO2와 같은 MeOx로 형성되며, 그리고 E2는 n+ Si로 형성된다. 대안적으로, E1 및/또는 E2는 p+ Si, 텅스텐 질화물(예컨대, WN, WN2, N2W3), TiN 혹은 SiGe로 형성될 수 있다.
도11b는 도6c의 RSME의 일실시예를 도시한 것으로, E2가 TiN인 경우 TiOx와 같은 낮은 밴드 갭 물질의 성장을 나타낸다. 위에서부터 아래로 층들의 순서는, E1(예컨대, n+ Si), RSL1(예컨대, MeOx), cap1(예컨대, TiOx), IL(예컨대, TiN), cap2(예컨대, TiOx), RSL2(예컨대, MeOx), Ti/TiOx, E2(예컨대, TiN) 이다. SiOx의 형성을 방지하기 위하여, E2의 n+ Si 층을, TiN 전극 상에 증착된 Ti와 같은 물질로 대체할 수 있다. Ti 층은 전극의 일부로 간주될 수 있다. 특히, Ti 층 위에 HfOx와 같은 MeOx 층(RSL2)을 증착하는 동안, Ti 층의 꼭대기 부분(~ 1-5 nm)이 산화되며 그리고 TiOx 층으로 변환된다. TiOx 층의 두께는 MeOx 증착의 온도에 의존한다. 이러한 경우에 있어서, 제 2 전극(E2)은 TiN 층 상의 Ti 층을 포함하며, 제 2 저항-스위칭 층(RSL2)은 MeOx를 포함하며, 그리고 TiOx 층이 Ti 층 위에 형성되며 제 2 저항-스위칭 층과 접촉한다.
Ti/TiOx의 밴드 갭은 SiOx의 밴드 갭보다 훨씬 낮으며, 따라서 포밍 전압에서의 매우 큰 변동이 방지될 수 있다. E1은 n+ Si가 될 수 있으며 혹은 Ni 또는 NiSi 등과 같은 높은 일 함수를 갖는 물질이 될 수 있다. 예시적인 구현예에서, RSL들 각각은 가령, HfO2 등과 같은 2-4 nm 두께의 MeOx로 구성된다.
또한, 동작 전류를 감소시키도록 높은 일 함수 물질이 E1에 대해서 이용될 수 있다. 예를 들어, 5.1 eV의 일 함수를 갖는 니켈이 이용될 수 있다. NiSi는 또 다른 대안예이다. 이에 비하여, TiN의 일 함수는 약 4.2 - 4.7 eV이며, 그리고 n+ Si의 일 함수는 약 4.1 - 4.3eV이다.
도11c는 도6c의 RSME의 일실시예를 도시한 것으로, 여기서 RSL들은 동작 전압을 감소시키기 위하여 도핑된 금속 산화물로 구성된다. 위에서부터 아래로의 층들의 순서는, E1(예컨대, n+ Si), RSL1(예컨대, doped MeOx), cap1(예컨대, TiOx), IL(예컨대, TiN), cap2(예컨대, TiOx), RSL2(예컨대, doped MeOx), SiOx, E2(예컨대, n+ Si) 이다. 예를 들면, HfOx 혹은 HfSiON와 같은 강하게 도핑된 MeOx가 이용될 수 있다. MeOx에 대한 도핑은 Ti, Al, Zr 등과 같은 도판트를 MeOx 층 안으로 약 0.01 ~ 5％ 농도로 이온주입 혹은 확산시킴에 의해서 수행될 수 있다. 테스트 결과에 따르면, 이들 도판트들은 양호한 속성들을 제공한다. 예를 들면, 이온 주입법 혹은 시츄 원자층 증착법(ALD)이 이용될 수 있다. 예시적인 구현예에서, RSL들 각각은 2 ~ 4 nm의 HfO2와 같은 MeOx로 형성되며 그리고 1 ~ 2 nm의 SiOx 층이 E2 상에 형성되며, E2는 n+ Si 이다.
도11d는 도11c의 RSME의 일실시예를 도시한 것으로, 여기서 E2는 n+ Si 대신에 TiN 이다. 위에서부터 아래로의 층들의 순서는, E1(예컨대, n+ Si), RSL1(예컨대, doped MeOx), cap1(예컨대, TiOx), IL(예컨대, TiN), cap2(예컨대, TiOx), RSL2(예컨대, doped MeOx), Ti/TiOx, E2(예컨대, TiN) 이다. 예시적인 구현예에서, RSL들 각각은 2 ~ 4 nm의 HfO2와 같은 MeOx로 형성되며 그리고 Ti/TiOx 층이 E2 상에 형성된다.
도11e는 비대칭 미러 셀 구성인 도6c의 RSME의 일실시예를 도시한 것으로, 여기서 RSL들은 서로 다른 물질들로 형성된다. 위에서부터 아래로 층들의 순서는, E1(예컨대, n+ Si), RSL1(예컨대, A형 MeOx), cap1(예컨대, TiOx), IL(예컨대, TiN), cap2(예컨대, TiOx), RSL2(예컨대, B형 MeOx), SiOx, E2(예컨대, n+ Si) 이다. 포지티브 및 네가티브 방향 둘다에서 RSME를 스위칭시키는 것은 문제가 될 수 있으며, 따라서 소정 극성에서 스위치시키는 것이 바람직할 것이다. 가능한 해결책 중 하나는, RSL1과 RSL2에 대해서 서로 다른 물질들을 이용하는 것이다. 예를 들어, RSL1은 "A"형이 될 수 있으며 반면에 RSL2은 "B"형이 될 수 있다. 일례로서, 스위칭 극성을 제어하기 위하여 2개의 서로 다른 유형의 MeOx가 이용될 수 있는바, 가령, RSL1은 "A"형 MeOx이며 반면에 RSL2은 "B"형 MeOx이다. MeOx의 일례들은, AlOx, TiOx, NiOx, ZrOx, CuOx, WOx을 포함하며, 따라서 RSL1은 이들 물질들 중 하나를 이용할 수 있으며, RSL2는 이들 물질들 중 다른 하나를 이용할 수 있다. RSL 물질들은 원하는 스위칭 성능을 획득하도록 선택될 수 있는바, 가령, 특정한 I-V 조건들과 같은 바람직한 조건들에서 스위칭이 일어난다. E1 및 E2는 예를 들어, n+ Si 혹은 TiN으로 구성될 수 있다.
도11f는 SiOx가 없는 비대칭 미러 셀 구성인 도6c의 RSME의 일실시예를 도시한 것이다. 위에서부터 아래로 층들의 순서는, E1(예컨대, n+ Si), RSL1(예컨대, A형 MeOx), cap1(예컨대, TiOx), IL(예컨대, TiN), cap2(예컨대, TiOx), RSL2(예컨대, B형 MeOx), Ti/TiOx, E2(예컨대, n+ Si) 이다. 상기 일례에서, 제 2 전극(E2)은 n+ Si 대신에 TiN과 같은 물질이며, 따라서 제작 동안에 SiO2 층이 형성되지 않는다. 도11b와 관련하여 논의된 바와 같이, TiN 전극 상에 Ti가 증착되며, 그리고 Ti 위에 HfOx와 같은 MeOx 층을 증착하는 동안에 Ti 층의 꼭대기 부분이 산화되며, 결과적으로 TiOx 층이 생성된다.
도12는 도6c의 RSME의 에너지 다이어그램을 도시한다. 수평 축은 E1에서 E2까지의 RSME를 따른 거리를 나타내고, 수직 축은 에너지 레벨을 나타낸다. Ec는 전도 밴드이며, 그 범위는, E1과 RSL1 사이의 접합에서의 Ec2인 높은 레벨에서부터 E2와 RSL2 사이의 접합에서의 Ec1인 낮은 레벨까지이다. EE1은 E1의 에너지 레벨이고 EIL은 IL의 에너지 레벨이며, EE2은 E2의 에너지 레벨이다. Ev는 밸런스 밴드이다. 전도 밴드의 노치(notch)는 전술한 바와 같이 IL에서 실현되는 낮은 에너지 레벨을 나타낸다.
MRS는 스위칭 매커니즘으로서 이온 전도(ionic conductance)에 의존한다. 이온 전도체에서, 전류는, 전자들 및 정공들의 움직임에 의해서 뿐만 아니라, 여기저기 움직이는 이온들에 의해서 운반된다. 예를 들어, 이온들을 통한 혹은 이온들 및/또는 전자들/정공들을 통한 전기 전류 운반(electrical current transport)은, 전해질(electrolyte)이라 호칭되는 전도성 액체에서 발견되며 그리고 고체 전해질(solid electrolyte)이라고 지칭되는 이온 전도성 고체(ion conducting solid)에서 발견된다. 또한, 이온 전도도(ionic conductivity)는, I형 및 II형 배터리(즉, 보통 전지 및 재충전가능한 전지), 연료 전지(fuel cell), 전기 변색(electrochromic) 윈도우들 및 디스플레이들, 고체 센서(특히, 반응성 가스들, 전도성-브리지 스위칭 및 본 명세서에 설명된 바와 같은 바이폴라 MeOx 스위칭에 대한) 등과 같은 많은 제품들에 있어서 매우 중요하다.
순수한 전자적 전류 운반(electronic current transport)과 달리, 전류 흐름에 관련된 화학 반응(예컨대, 시간에 따라 시스템이 변화함)이 존재하는바, 이는 이온 전류가 전자 전류로 변환되는 곳(즉, 콘택들 혹은 전극들)마다 일어난다. 이것은 전자들(혹은 정공들)로 인한 전류 흐름과 대비될 수 있는 상당한 차이점인바, 전자들(혹은 정공들)로 인한 전류 흐름에서는 콘택을 통한 전류 흐름을 위해서 화학 반응이 필요없다.
바이폴라 MeOx 스위칭은 금속성 필라멘트(metallic filament)를 생성하도록 MeOx 내의 산소 빈자리들(oxygen vacancies)을 이동시키고자 시도하며, 이에 의해서 산소를 계면에 저장한다. 다음을 포함하는 매커니즘에 의해서 전자적 도통(electronic conduction)이 제공될 수 있는데, 파울러-노드하임, 쇼트키, 공간 전하 제한 전류(Space Charge Limited Current : SCLC), SCLC 및 Poole-Frenkel(PF), PF and Hill의 법칙을 포함한다. 이온 도통은 전도도, 확산 및 전계 유형들을 포함한다. 전형적인 이온 전도도 값들은 상대적으로 낮으며 그리고 전극의 공기로부터의 산소의 공급, 온도 및 전기장(지수적으로)에 의존한다.
도13은 RSL의 셋 프로세스에서 높은 전기장의 인가를 도시한다. 주사 전자 현미경(scanning electron microscope) 이미지는 SiO2가 성장된 층을 포함하는 n+ Si의 좌측 전극(EL), HfO2인 RSL, 그리고 TiN인 우측 전극(ER)을 도시한다. HfO2와 같은 MeOx로 구성된 RSL 안으로 산소를 이동시키기 위하여 높은 전기장이 인가될 수 있다. 이러한 예시적인 구현예에서, 높은 전기장은 3 ~ 5 nm 폭을 갖는 HfO2의 영역에 존재한다. 5 nm라는 값을 이용하면, 전기장은 5V / 5 nm = 10MV/cm 이다.
도14a 내지 도14d는 RSL에 대한 셋 프로세스에서 전도성 필라멘트가 형성되는 여러 단계들을 도시한다. 통상적으로 발생하는 하나의 MeOx 필름의 브레이크-다운이 도시된다. 좌측 전극(EL)은 접지된 전극으로서 0V로 셋팅되며, 가운데 영역은 HfO2와 같은 RSL을 나타내며, 그리고 우측 영역은 예컨대, 5V인 구동된 우측 전극(ER)을 나타낸다. 5V 라는 값은 전류 제한기(저항)가 없는 경우에 대한 근사치이다. 이들 도면들은, 이러한 RSL들을 2개 이상 갖는 RSME의 예측된 거동을 나타낸다. 다음을 상기해야 하는바, RSME에서, 우측 전극은 커플링 전압을 수신할 것이며, 직접적으로 구동되지 않는다.
셋 프로세스 혹은 포밍 프로세스에서, RSL은 처음에는 비-전도성이다. 열린 동그라미 혹은 흰색 동그라미는 산소 이온을 나타내며, 닫힌 동그라미 혹은 검은색 동그라미는 금속을 나타낸다. 높은 전기장이 음으로 충전된 산소 이온들에게 커플링되는바, 이는 HfO2로부터 산소 이온들을 추출하며 그리고 이들을 ER 쪽으로 끌어당긴다.
도14a의 상태 이후에는, 도14b의 상태가 존재하는데, 도14b에서는 산소 이온들 중 일부가 추출되었으며 그리고 ER에 저장된다(ER에서의 흰색 동그라미로 표현됨). 그리고, 산소가 추출되었던 HfO2의 영역은 검은색 동그라미로 표현되는 바와 같이, 금속성(metallic)이 된다. 이러한 프로세스가 계속되어 도14b의 상태 이후에 도14c의 상태에 도달하는데, 도14c의 상태에서는, 추가의 산소 이온들이 추출되어 중간(intermediate) 전극에 저장되며, 그리고 산소가 추출된 HfO2의 추가 영역들은 금속성이 된다. 마지막으로, 도14c의 상태 이후에 도14d의 상태에 도달하는데, 도14d의 상태에서는 추가의 산소 이온들이 추출되어 ER에 저장되며, 그리고 산소가 추출된 HfO2의 충분한 부분이 금속성이 되는바, 이는 전도성 필라멘트 혹은 전극들 사이의 단락 회로로서 RSL을 통하는 경로를 형성한다.
따라서, RSL이 상당히 높은 고저항 상태에 있는 오프 상태(개방 회로(비-도통)와 유사함)로부터, RSL이 상당히 낮은 저저항 상태에 있는 온 상태(단락 회로(도통)와 유사함)로의 천이가 일어난다.
도14e, 도14f 및 도14g는 도14a, 도14b 및 도14d의 셋 프로세스 단계들 각각을 기술하는 에너지 다이어그램이다. y-축은 에너지를 나타내며, 그리고 x-축은 RSME에서의 거리를 나타낸다. 피크값들은 HfO2 내의 산소에 의해서 시행되는 전자 운반에 대한 장벽들을 나타낸다. 피크값들은 Ec1에서 Ec2까지의 범위를 갖는 전도 밴드 Ec를 추종한다. 도14e 내지 도14g에서 전도 밴드는 이러한 고정된 범위를 유지한다. EEL은 EL의 에너지이고, EER은 ER의 에너지이다. 또한, 선형적인 밴드 구부림(linear band bending)의 이상적인 케이스가 도시된다
프로세스의 시작에서, EL과 ER 양단에 5V가 인가되며 그리고 이들 전극들(EL, ER)이 5 nm 만큼 이격된다라고 가정하면, 전기장(E)의 시작 레벨은 10 MV/cm(즉, 5V/5nm)이다. 도14e에서 얇은 점선 화살표로 표현되는 바와 같이, 상당히 작은 양의 전류가 흐른다. 프로세스가 계속 진행함에 따라, 산소가 RSL로부터 추출되며 그리고 금속성 영역으로 대체되는바, 이러한 금속성 영역은 성장하고 있는 필라멘트의 일부분이다. 상기 금속성 영역은 본질적으로 Si 전극의 연장부가 되며, 따라서 EL과 ER 사이의 유효 거리가 감소하게 되며(예컨대, 5nm에서 4nm로), 그리고 그 결과로서 E 필드(전기장)가 12 MV/cm 로 증가한다(즉, 5V/4nm). 증가된 전기장으로 인하여, 도14f에서 좀 더 두꺼운 점선 화살표로 표현되는 바와 같이, 더 많은 양의 전류가 흐르게 된다. 다음으로, 추가의 산소가 HfO2로부터 추출됨에 따라, 필라멘트가 성장하고, EL과 ER 사이의 유효 거리가 감소하게 되며(예컨대, 4nm에서 1nm로), 그리고 E 필드는 50 MV/cm로 증가하는데(즉, 5V/1nm), 이는 전기장과 거리 사이의 지수적인 관계 때문이다. 전기장이 더 높아졌기 때문에, 도14g에서 매우 두꺼운 점선 화살표로 표현되는 바와 같이, 더 많은 양의 전류가 탄도성 전류(ballistic current)로서 흐르게 된다.
다음을 유의해야 하는바, 첫번째와 마지막 에너지 피크값들의 높이는 도14e 내지 도14g에서 대략 동일하지만, 이러한 피크값들이 더 적게 존재한다는 것은 전자 운반에 대한 장벽이 낮아짐을 나타낸다. 따라서, 제안된 RSME는, IL 층의 전류 제한 효과에 의해서, 포밍 프로세스 및 셋 프로세스에서 탄도성 전류를 효과적으로 방지할 수 있다.
도15a 내지 도15c는 RSL의 리셋 프로세스에서 전도성 필라멘트가 제거되는 여러 단계들을 도시한다. 도15d, 도15e 및 도15f는 도15a, 도15b 및 도15c의 리셋 프로세스의 단계들 각각을 기술하는 에너지 다이어그램이다. 좌측 영역은 접지된 전극(EL)을 나타내고, 가운데 영역은 HfO2와 같은 RSL을 나타내며, 그리고 우측 영역은 구동된 전극(ER)을 나타낸다. 도시된 전압들 및 전자들은 IL의 전류 제한 효과가 없는 경우에 대한 근사치이다. 이들 도면들은 RSL의 예상된 거동을 나타낸다. 다음을 상기해야 한다. RSME는 직렬인 적어도 2개의 RSL들을 포함하며, 그리고 RSME에서 우측 전극은 커플링 전압을 수신할 것이며 직접적으로 구동되지 않는바, 따라서 전류 흐름이 효과적으로 감소된다.
리셋 프로세스는 실질적으로 도14a 내지 도14d의 셋 프로세스의 반대이다. 리셋 프로세스의 시작시에(도15a 및 도15), E 필드는 50 MV/cm 이며, 그리고 상당히 적은 개수의 산소 이온들이 ER 인근인 HfO2의 소정 부분으로 되돌아오는바, 따라서 필라멘트에 의해서 형성된 단락 회로가 파괴된다. 셋 프로세스와 비교하여 반대되는 극성을 이용하여, 예컨대, -5V의 전압이 EL과 ER 양단에 인가된다. 따라서, 리셋 동안, 예컨대, -5V에서 시작할 수 있다. E 필드가 인가되는 유효 거리는 예컨대, 1 nm 이며, 따라서 E 필드는 50 MV/cm 이다. 다음으로, 1.3 nm의 거리에 대해 -7V의 전압이 인가되는바 따라서, 53 MV/cm의 E 필드가 야기된다(도15B 및 도15E). 다음으로, 1.6 nm의 거리에 대해 -9V의 전압이 인가되는바 따라서, 56 MV/cm의 E 필드가 야기된다(도15C 및 도15F). 이러한 프로세스는 RSME에서 전혀 다르며, 이는 리셋 프로세스에서 탄도성 전류를 효과적으로 방지할 수 있다.
바이폴라 MeOx 스위치의 경우, RSL로부터 이온들이 제거되는 이온성 움직임(ionic movement)이 제공되며, 따라서 RSL은 더욱 금속성이 된다. 이러한 것은, 하나의 이온을 제거하자마자 전계가 증가함으로써 다른 이온들의 제거가 가속화되기 때문에, 자기-증폭 효과이며, 그리고 전계에 대한 움직임의 의존성은 지수적이다(exponential). 따라서, 하나의 이온을 제거한다면, 전계가 증가하고 그리고 이온들의 이동도는 지수적으로 증가한다. 따라서, 디바이스는 더욱 빠른 애발랜치 효과를 갖는다. 이러 셋 및 포밍 의존성들을 설명한다.
이온 이동 이외에도, 이와 동시에, 에너지 피크값들 위로 비유적으로 호핑(figuratively hopping)함에 의해서 전자들도 RSL 내에서 이동할 수 있다. 초기에는 오직 적은 양의 전자들이 흐르고 있다. 하지만, 전기장이 증가하자마자, 더 많은 전자들이 에너지 피크값들 위로 흐를 수 있으며 그리고 이들을 흐르게 하는 것이 더욱 용이해진다. 최종적으로, 우리는 IL을 향해 탄도적으로 흐르는 많은 전자들을 갖게될 것이다. 하지만, 이러한 전자 흐름은 바람직하지 않은데, 왜냐하면 전자들은 스위칭 매커니즘에 기여하지 않기 때문이며, 스위칭 매커니즘은 개별 이온들의 움직임에 의존한다. 이온들을 이동시키기 위하여, 충분한 전계를 확립할 필요가 있다. 관련된 전자 흐름은 바람직하지 않은바, 왜냐하면 RSME과 직렬인 다이오드와 같은 스티어링 소자를 갖는다면, 상기 다이오드는 작은 이온 전류로부터의 전류 뿐만 아니라 큰 전자적 전류로부터의 전류를 유지할 수 있어야 하기 때문이다.
또한, 리셋 동안에, 산소는 저항-스위칭 소자로 되돌아가며, 따라서 IL과 E1 혹은 E2 사이의 유효 거리는 다시 증가한다. 전기장이 발달되며 이는 많은 수의 전자들이 흐를 수 있게 한다.
RSME 구조는 전자들이 너무 많이 흐르게 함이 없이, 이온들을 아주 조금만 이동시키기에 충분한 전계가 확립되는 것을 허용한다. 본질적으로, RSME는 매우 많은 전자들을 전도시키지 않는, 불량한 도체(bad conductor)를 제공한다. 또한, IL은 전자들을 정지 및 반사시키는 장벽을 제공한다. 따라서, 용량성 커플링 효과와 더불어, 우리는 너무 많은 전자적 전류가 흐르게 함이 없이 이온들을 이동시킬 수 있다.
RSL1과 RSL2 사이에 IL을 가짐으로써, 일반적으로 RSME는 대칭이 될 수 있는바, 따라서 우리는 RSL들 사이에 있는 IL에서의 스위칭 매커니즘에 촛점을 맞출 수 있다. IL은 디바이스의 중앙에 전기장이 확립되게 하며, 따라서 이온들은 RSL 내부에서 이동할 것이지만, 가운데 영역의 IL을 넘어오지 못할 것이다. IL은 도체이며, 그리고 산소 이온들을 저장할 수 있다. 비록, IL이 금속성이 아닌 것도 가능하지만, IL은 금속성이 될 수 있다. IL은 매우 얇은 수도 있으며, 그리고 전자들이 IL에 그대로 있도록 전자들을 반사 및/또는 중지시킬 수 있어야 한다. IL의 캐패시턴스는 그 두께를 변화시킴으로써 조절될 수 있다. 이러한 것은 축소된 디바이스에서는 특히나 중요할 수 있다.
목표는, 도12에 도시된 바와 같은 에너지 다이어그램을 갖는 RSME를 제공하는 것이며, 이것은 전위 계단(potential step)을 포함한다. 전위 계단에서는 전자들이 반사되지만, 그럼에도 불구하고 확립된 전기장이 존재한다. RSL1과 RSL2는 동일한 두께를 갖는 대칭적인 구조가 이용될 수 있으며, 또는 RSL1과 RSL2가 서로 다른 두께를 갖는 것도 또한 가능하다. 하나의 RSL은 다른 하나의 RSL 보다 약간 더 두꺼울 수 있으며 따라서 우리는 스위칭을 유발함이 없이 전계를 확립할 수 있다. 이것은 RSL1과 RSL2의 두께에 기초하여, 도12에 도시된 바와 같은 밴드 갭 다이어그램의 쉬프팅을 야기할 것이다. 만일, RSL들의 두께가 동일하다면, 이들의 전기장들은 동일하게 행동할 것이며 그리고 이들은 동일한 전기장으로 스위칭할 것이다. 다른 한편으로, 비대칭을 도입함으로써, 우리는 오직 하나의 RSL에 대해서 조절할 수 있으며, 이 경우 다른 RSL은 스위칭이 없는 배플층이 된다.
탄도성 전류에 관하여, 탄도성 전류는, IL과 E1 혹은 E2 사이의 거리가 너무 짧아서 볼륨(volume)과 상호작용할 기회기 없기 때문에 발생한다. 전기 전도체에서, 전자는 전기장 내에서 가속되며 그리고 전자-대-전자, 전자-대-포논(electron-to-phonon), 전자-대-불순물 혹은 전자-대-계면 매커니즘에 의해서 산란될 때까지 평균 자유 행정(average mean free path)에서 이동한다. 실리콘 혹은 구리와 같은 전형적인 전도체의 경우, 전형적인 산란 평균 자유 행정은 약 40nm 이다. 축소된 메모리 디바이스에서는, 우리의 일반적인 치수들이 너무 작기 때문에 전류가 탄도성이며, 따라서 전자들이 오버슈팅(overshooting)하고, 전극 내부로 깊숙히 산란되며, 그리고 스위칭 영역으로 에너지를 전달하지 못한다.
도16a는 도6a의 RSME에 대한 셋 프로세스를 도시한다. 단계 1600에서, 메모리 셀에 대해서 셋 프로세스가 시작된다. 실제로는, 셋 프로세스 혹은 리셋 프로세스는, 소정의 비트라인들 및 워드라인들에 적절한 전압들을 인가함에 의해서, 메모리 디바이스 내의 여러 개의 메모리 셀들에 대해서 동시에 수행될 수 있다. 단계 1602에서, 제 1 및 제 2 전극 양단에 셋 전압이 인가된다. 상기 전압은 스티어링 소자를 통하여 저항-스위칭 메모리 셀의 제 1 및 제 2 전극들에 인가되는바, 스티어링 소자는 저항 스위칭 메모리 셀과 직렬이다.
셋 전압은 예컨대, 고정 진폭 펄스 혹은 펄스들 램프(ramp) 혹은 계단형 등과 같은 바람직한 파형을 가질 수 있다. 따라서, 상기 전압은 시간에 따라 변하는(time-varying: 혹은 '시변' 이라함) 전압 신호가 될 수 있다(예컨대, 시간에 따라 크기가 증가함). 고정 진폭 펄스의 경우, 진폭은 가령, Vset(도4a)과 같은 레벨과 같거나 혹은 그 보다 위일 수 있다. 램프 혹은 계단형의 경우, 셋 전압은 Vset 보다 낮은 레벨에서 시작할 수 있으며 그리고 Vset 혹은 그 이상을 향하여 증가할 수 있다. 일실시예에서는, 셋 상태가 실제로 획득되었는지를 판별함이 없이, 특정한 시간 기간 동안 셋 전압이 맹목적으로(blindly) 제공된다. 이러한 경우, 셋 전압은, 메모리 디바이스에 대한 과거의 통계학적 분석에 기초하여, 전체 메모리 셀들의 100％에 근접한 메모리 셀들에 대해서 셋 상태를 획득하기에 충분한 지속기간(duration) 및/또는 크기를 갖는다.
다른 실시예에서는, 셋 전압이 인가되는 동안 메모리 셀의 상태가 모니터링되며, 그리고 셋 상태에 도달하였음을 상기 모니터링이 알려주는 때, 셋 전압이 제거된다. 전압을 제거하는 것은, 상기 제 1 전극 및 제 2 전극이 플로팅되게 함을 의미할 수 있다. 이러한 방법은, 2010년 4월 8일자로 공개된 "Set And Reset Detection Circuits For Reversible Resistance Switching Memory Material" 라는 명칭의 미국특허출원(공개번호 US 2010/0085794)과 2008년 6월 24일자로 등록허여된 "Memory device for protecting memory cells during programming" 라는 명칭의 미국등록특허(US 7,391,638)에 상세히 서술되어 있으며, 이들 2개의 특허문헌들은 본 발명에 대한 참조로서 본 명세서에 통합된다.
단계 1604에서 전압이 중간 전극(IL)에 커플링되며, 그리고 상기 IL은 RSL들로부터 IL로 진입하는 전자들을 산란시킨다. 단계 1606에서, 하나 이상의 필라멘트들이 RSL들에 형성된다. 도14a 내지 도14d를 참조하라. 필라멘트들의 형성은 서로 다른 속도로 진행될 수 있으며 그리고 서로 다른 RSL들에서 서로 다른 시간에서 완료될 수 있다. 예를 들어, 도4b를 참조하면, 셋 전압이 VsetB에 도달하는 때 "B"형 RSL이 셋 상태에 먼저 도달할 것이며 그리고 이에 후속하여 셋 전압이 VsetA에 도달하는 때 "A"형 RSL이 셋 상태에 도달할 것이다. 셋 전압은 각각의 RSL에 필라멘트를 형성하기에 충분하므로 RSL들 내부에 전도성 경로를 제공할 수 있으며, 이에 의해서 RSME 및 메모리 셀을 통하는 전도성 경로가 제공될 수 있다. 그 결과, 각각의 RSL들 및 RSME에 대하여 저 저항 상태가 획득된다. RSME의 저 저항 상태는 제 1 이진 데이터 상태(예컨대, 0 또는 1)에 할당될 수 있다. 단계 1608에서, 셋 전압이 제거되며 그리고 RSME를 포함하여 메모리 셀이 방전된다. 단계 1602 ~ 1606은 적어도 부분적으로 동시에 발생될 수 있음을 유의해야 한다.
선택적으로는, RSL들 중 오직 하나만이 셋 프로세스를 완료하는 것도 가능하며, 혹은 RSME 내의 모든 RSL들 보다 적은 개수의 RSL들이 셋 프로세스를 완료하는 것도 가능하다.
도16b는 도6a의 RSME에 대한 리셋 프로세스를 도시한다. 단계 1620에서, 메모리 셀에 대해서 리셋 프로세스가 시작된다. 단계 1622에서, 리셋 전압(도4a의 Vreset 참조)이 제 1 및 제 2 전극에 인가된다. 상기 전압은 스티어링 소자를 통하여 저항-스위칭 메모리 셀의 제 1 및 제 2 전극에 인가되며, 스티어링 소자는 저항-스위칭 메모리 셀과 직렬이다. 리셋 전압은 고정 진폭 펄스, 혹은 램프 등과 같은 원하는 파형을 가질 수 있다. 따라서, 상기 전압은 시간에 따라 변하는 전압 신호(혹은 시변 전압 신호)가 될 수 있다(예컨대, 시간에 따라 크기가 증가함). 전술한 바와 같이, 일실시예에서는, 리셋 상태가 실제로 획득되었는지를 판별함이 없이, 리셋 전압이 맹목적으로(blindly) 제공된다. 이러한 경우, 리셋 전압은, 전체 메모리 셀들의 100％에 근접한 메모리 셀들에 대해서 리셋 상태를 획득하기에 충분한 지속기간(duration) 및/또는 크기를 갖는다.
다른 실시예에서는, 리셋 전압이 인가되는 동안 메모리 셀의 상태가 모니터링되며, 그리고 리셋 상태에 도달하였음을 상기 모니터링이 알려주는 때, 리셋 전압이 제거된다. 이러한 방법은, 전술한 바와 같은 미국특허출원(공개번호 US 2010/0085794)과 미국등록특허(US 7,391,638)에 상세히 서술되어 있다.
단계 1624에서, 전압이 중간층에 커플링되며, 그리고 IL은 RSL들로부터 IL로 진입하는 전자들을 산란시킨다. 단계 1624에서, RSL들 내부의 하나 이상의 필라멘트들이 제거 혹은 파괴된다. 도15a 내지 도15c를 참조하라. 필라멘트들의 제거는 서로 다른 속도로 진행될 수 있으며 그리고 서로 다른 RSL들에서 서로 다른 시간에 완료될 수 있다. 예를 들어, 도4b를 참조하면, 리셋 전압이 VresetB에 도달하는 때 "B"형 RSL이 리셋 상태에 먼저 도달할 것이며 그리고 이에 후속하여 리셋 전압이 VresetA에 도달하는 때 "A"형 RSL이 리셋 상태에 도달할 것이다. 리셋 전압은 각각의 RSL에서 필라멘트를 제거하기에 충분하므로 RSL들 내부에서 전도성 경로를 제거할 수 있으며, 이에 의해서 RSME 및 메모리 셀을 통하는 전도성 경로를 제거할 수 있다. 그 결과, 각각의 RSL들 및 RSME에 대하여 고 저항 상태가 획득된다. RSME의 고 저항 상태는 제 2 이진 데이터 상태(예컨대, 1 또는 0, 이는 저 저항 상태와 반대임)에 할당될 수 있다. 단계 1628에서, 리셋 전압이 제거되며 그리고 RSME를 포함하여 메모리 셀이 방전된다. 단계 1622 ~ 1626은 적어도 부분적으로 동시에 발생될 수 있음을 유의해야 한다.
선택적으로는, RSL들 중 오직 하나만이 리셋 프로세스를 완료하는 것도 가능하며, 혹은 RSME 내의 모든 RSL들 보다 적은 개수의 RSL들이 리셋 프로세스를 완료하는 것도 가능하다.
전술한 바와 같은 본 발명의 상세한 내용은 예시 및 설명을 위한 목적으로 제공되었다. 하지만, 이러한 설명은 개시된 바로 그 형태로 실시예들을 제한하고자 의도된 것이 아니며 혹은 개시된 내용을 속속들이 규명하고자 의도된 것도 아니다. 전술한 가르침에 비추어 볼때 수 많은 수정예들 및 변형예들이 가능하다. 본 발명의 기술적 사상과 그의 실제적인 응용을 최적으로 설명하기 위해, 본 발명의 실시예들이 선택되었다. 따라서, 해당 기술분야의 당업자들은 다양한 실시예들을 통해서 본 발명을 가장 잘 활용할 수 있을 것이며, 고려중인 특정한 용도에 적합한 다양한 변형예들을 가장 잘 활용할 수 있을 것이다. 본 발명의 범위는 첨부된 청구항들에 의해서 정의되어야 한다.
Claims (15)
- 저항-스위칭 메모리 셀로서,
제 1 전극(EL1) 및 제 2 전극(EL2)과;
전기적으로 상기 제 1 및 제 2 전극들 사이에 있으며, 그리고 상기 제 1 및 제 2 전극들과 직렬인 전도성 혹은 반전도성(semiconductive) 중간층(IL)과;
전기적으로 상기 제 1 전극 및 상기 전도성 혹은 반전도성 중간층 사이에 있으며, 그리고 상기 제 1 전극 및 상기 전도성 혹은 반전도성 중간층과 직렬인 저항-스위칭 층(RSL)과; 그리고
전기적으로 상기 제 2 전극 및 상기 전도성 혹은 반전도성 중간층 사이에 있으며, 그리고 상기 제 2 전극 및 상기 전도성 혹은 반전도성 중간층과 직렬인 브레이크다운 층(BREAKDOWN RSL)
을 포함하며,
상기 브레이크다운 층은 전도 상태인 동안에 적어도 약 1 ~ 10 ㏁의 저항을 유지하는 것을 특징으로 하는 저항-스위칭 메모리 셀. - 제1항에 있어서,
상기 브레이크다운 층은, SiN, SiO2, SiC, SiCN 및 SiON 으로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 저항-스위칭 메모리 셀. - 제1항 또는 제2항에 있어서,
상기 브레이크다운 층은 브레이크다운 상태의 I-V 특성을 갖는 것을 특징으로 하는 저항-스위칭 메모리 셀. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 저항-스위칭 층은 MeOx를 포함하는 것을 특징으로 하는 저항-스위칭 메모리 셀. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 브레이크다운 층은 1회성으로 프로그램가능한 물질이며; 그리고
상기 저항-스위칭 층은 복수회 프로그램가능한 물질인 것을 특징으로 하는 저항-스위칭 메모리 셀. - 제1항 또는 제5항에 있어서,
상기 제 1 및 제 2 전극, 상기 전도성 혹은 반전도성 중간층, 상기 저항-스위칭 층 및 상기 브레이크다운 층과 직렬인 스티어링 소자(SE)를 더 포함하는 것을 특징으로 하는 저항-스위칭 메모리 셀. - 제6항에 있어서,
상기 스티어링 소자는 다이오드를 포함하는 것을 특징으로 하는 저항-스위칭 메모리 셀. - 모노리식(monolithic) 3 차원 어레이로서,
상기 모노리식 3 차원 어레이는 제1항 내지 제7항 중 어느 한 항에 따른 저항-스위칭 메모리 셀을 포함하는 메모리 셀들의 다중 레벨들을 포함하며, 각각의 메모리 레벨은 교차점(cross-point) 어레이에 있는 복수의 메모리 셀들을 포함하는 것을 특징으로 하는 모노리식 3 차원 어레이. - 저항-스위칭 메모리 셀로서,
스티어링 소자(SE)와; 그리고
상기 스티어링 소자와 직렬인 저항-스위칭 메모리 소자(RSME)를 포함하며,
상기 저항-스위칭 메모리 소자는,
제 1 전극(EL1) 및 제 2 전극(EL2)과;
전기적으로 상기 제 1 및 제 2 전극들 사이에 있으며, 그리고 상기 제 1 및 제 2 전극들과 직렬인 전도성 혹은 반전도성 중간층(IL)과;
전기적으로 상기 제 1 전극 및 상기 전도성 혹은 반전도성 중간층 사이에 있으며, 그리고 상기 제 1 전극 및 상기 전도성 혹은 반전도성 중간층과 직렬인 저항-스위칭 층(RSL)과; 그리고
전기적으로 상기 제 2 전극 및 상기 전도성 혹은 반전도성 중간층 사이에 있으며, 그리고 상기 제 2 전극 및 상기 전도성 혹은 반전도성 중간층과 직렬인 브레이크다운 층(BREAKDOWN RSL)
을 포함하며,
상기 브레이크다운 층은 전도 상태인 동안에 적어도 약 1 ~ 10 ㏁의 저항을 유지하는 것을 특징으로 하는 저항-스위칭 메모리 셀. - 제9항에 있어서,
상기 브레이크다운 층은, SiN, SiO2, SiC, SiCN 및 SiON 으로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 저항-스위칭 메모리 셀. - 제9항 또는 제10항에 있어서,
상기 브레이크다운 층은 브레이크다운 상태의 I-V 특성을 갖는 것을 특징으로 하는 저항-스위칭 메모리 셀. - 제9항 내지 제11항 중 어느 한 항에 있어서,
상기 저항-스위칭 층은 MeOx를 포함하는 것을 특징으로 하는 저항-스위칭 메모리 셀. - 제9항 내지 제12항 중 어느 한 항에 있어서,
상기 브레이크다운 층은 1회성으로 프로그램가능한 물질이며; 그리고
상기 저항-스위칭 층은 복수회 프로그램가능한 물질인 것을 특징으로 하는 저항-스위칭 메모리 셀. - 제9항 내지 제13항 중 어느 한 항에 있어서,
상기 스티어링 소자는 다이오드를 포함하는 것을 특징으로 하는 저항-스위칭 메모리 셀. - 모노리식(monolithic) 3 차원 어레이로서,
상기 모노리식 3 차원 어레이는 제9항 내지 제14항 중 어느 한 항에 따른 저항-스위칭 메모리 셀을 포함하는 메모리 셀들의 다중 레벨들을 포함하며, 각각의 메모리 레벨은 교차점(cross-point) 어레이에 있는 복수의 메모리 셀들을 포함하는 것을 특징으로 하는 모노리식 3 차원 어레이.
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