CN103168372A - 具有电阻开关层的存储单元的组合 - Google Patents

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Abstract

一种在三维的读写存储器中的存储器件，包括存储单元。每个存储单元包括与导引元件串联的电阻开关存储元件(RSME)。RSME具有在导电中间层两侧的第一电阻开关层和第二电阻开关层以及在RSME两端的第一电极和第二电极。第一电阻开关层和第二电阻开关层均可以具有双极或单极的开关特性。在存储单元的置位或复位操作中，离子电流在电阻切换层中流动，以有助于切换机制。由于导电中间层的散射，对切换机制没有帮助的电子流被减小，以避免损坏导引元件。提供了用于RSME的不同层的具体材料和材料的组合。

Description

具有电阻开关层的存储单元的组合
相关申请的交叉引用
本申请要求于2010年6月18号提交的美国临时专利申请No.61/356,327(案件No.SAND-01478US0)和于2011年3月25号提交的美国临时专利申请No.61/467,936(案件No.SAND-01478US1)的优先权，所述申请的内容通过引用并入本文中。
背景技术
本技术涉及数据存储。
许多材料表现出可逆的电阻变化或电阻开关(resistance-switching)行为，其中，材料的电阻是通过该材料的电流和/或在该材料上的电压的历史的函数。这些材料包括硫族化物、碳聚合物、钙钛矿以及某些金属氧化物(MeOx)和金属氮化物(MeN)。具体地，存在包括仅一种金属并呈现可靠的电阻开关行为的金属氧化物和金属氮化物。如Pagnia和Sotnick在“Bistable Switching in Electroformed Metal-Insulator-Metal Device，”Phys.Stat.Sol.(A)108，11-65(1988)中所描述的，这类物质包括例如氧化镍(NiO)、氧化铌(Nb2O5)、二氧化钛(TiO2))、二氧化铪(HfO2)、氧化铝(Al2O3)、氧化镁(MgOx)、二氧化铬(CrO2)、氧化钒(VO)、氮化硼(BN)、以及氮化铝(AlN)。这些材料之一的电阻开关层(RSL)可以在初始状态(例如，相对低电阻状态)形成。在施加足够的电压时，材料转换到稳定的高电阻状态，该高电阻状态即使在电压被去除后仍然保持。这种电阻开关是可逆的，使得随后施加合适的电流或电压可用于使RSL返回到稳定的低电阻状态，该低电阻状态即使在电压或电流被去除后仍然保持。这种转换可以重复多次。对于一些材料，初始状态是高电阻而不是低电阻。置位过程(set process)可以指将材料从高电阻转换到低电阻，而复位过程可以指将材料从低电阻转换到高电阻。电阻开关存储元件(RSME)可以包括定位在第一电极与第二电极之间的RSL。
这些可逆的电阻变化材料适于使用在非易失性存储阵列中。例如，一个电阻状态可以对应于数据“0”，而另一个电阻状态对应于数据“1”。这些材料中的一些材料可以具有多于两个的稳定电阻状态。此外，在存储单元中，RSME可以与导引元件(steering element)例如二极管串联，该导引元件选择性地限制RSME上的电压和/或流过RSME的电流。例如，二极管可以允许电流在RSME的一个方向上流动而基本上阻止电流在其相反方向上流动。这样的导引元件本身通常不是电阻变化材料。相反，该导引元件允许存储单元被写和/或被读，而不影响阵列中的其他存储单元的状态。
已知具有由电阻变化材料形成的存储元件或存储单元的非易失性存储器。例如，名称为“Rewriteable Memory Cell Comprising A Diode AndA Resistance-Switching Material”的美国专利申请公开No.2006/0250836描述了一种可重写的非易失性存储单元，该可重写的非易失性存储单元包括有与电阻变化材料(例如MeOx或MeN)串联耦接的二极管，该申请通过引用并入本文中。
然而，对于使得存储单元在尺寸上缩小的技术存在持续不断的需求。
附图说明
图1是包括有与导引元件串联的RSME的存储单元的一个实施方案的简化立体图。
图2A是由多个图1的存储单元构成的第一存储级(memory level)的一部分的简化立体图。
图2B是由多个图1的存储单元构成的三维存储阵列的一部分的简化立体图。
图2C是由多个图1的存储单元构成的三维存储阵列的一部分的简化立体图。
图3是存储系统的一个实施方案的框图。
图4A是描绘示例性的单极RSL的I-V特性的曲线图。
图4B是描绘两个示例性的单极RSL的I-V特性的曲线图。
图4C是描绘另一个示例性的单极RSL的I-V特性的曲线图。
图4D是描绘示例性的双极RSL的I-V特性的曲线图。
图4E是描绘另一个示例性的双极RSL的I-V特性的曲线图。
图5描绘了用于读取存储单元的状态的电路的实施方案。
图6A描绘了具有RSME和在RSME下方的导引元件(SE)的示例性存储单元。
图6B描绘了具有RSME的存储单元的可替代构型，其中导引元件(SE)位于RSME的上方。
图6C描绘了图6A的RSME的作为垂直堆叠方式的镜像电阻开关(MRS)的示例性实施方案。
图6D描绘了使用在RSL之间的多个中间层IL的图6A的RSME的示例性实施方案。
图6E描绘了使用重复的RSL/IL模式的图6A的RSME示例性实施方案。
图6F描绘了图6A的RSME的示例性实施，其中RSME的每个层水平地延伸并且一个或更多个所述层端对端布置。
图6G描绘了图6A的RSME的另一示例性实施方案，其中RSME的每个层水平地延伸并且一个或更多个所述层被端对端布置。
图6H描绘了图6A的RSME的另一示例性实施方案，其中RSME的每个层垂直地延伸。
图6I描绘了图6A的RSME的另一示例性实施方案，其中RSME包括用于RSL1、IL、RSL2和E2的L形部分。
图6J描绘了图6A的RSME的另一示例性实施方案，其中RSME包括用于RSL1、IL、RSL2及E2的U形部分。
图6K1描绘了图6A的RSME的一个示例性实施方案，其中RSME使用了一个RSL和一个在RSL下方的击穿层。
图6K2是示出击穿层从初始状态到击穿状态的转变的曲线图。
图6K3是示出击穿层在初始状态(实线)和在击穿状态(虚线)的I-V特性的曲线图。
图6L描绘了图6A的RSME的示例性实施方案，其中RSME使用了一个RSL和一个在RSL上方的击穿层。
图6M描绘了图6A的RSME的示例性实施方案，其中RSL为不同类型。
图7A描绘了图6A的存储单元的导引元件(SE)如Si二极管的示例性实施方案。
图7B描绘了图6A的存储单元的导引元件(SE)如穿通二极管的示例性实施方案。
图8描绘了图6A的存储单元连接在位线与字线之间的示例性实施方案。
图9A描绘了图6C的RSME的实施方案，其中，E1由Co、CoSi、n+Si、p+Si或p+SiC制成，E2由n+Si制成。
图9B描绘了图6C的RSME的实施方案，其中，E1和IL由p+SiC制成，E2由n+Si、n+SiC或p+SiC制成。
图9C是描绘p+SiC相对于其他材料的费米能级的曲线图。
图10A描绘了图6C的RSME的实施方案，其中描述了可替换的IL材料。
图10B描绘了反向的镜像堆叠构型的图6C的RSME的实施方案。
图10C描绘了非对称的正立堆叠构型的图6C的RSME的实施方案。
图10D描绘了非对称的反向堆叠构型的图6A的RSME的实施方案。
图11A描绘了图6C的RSME的实施方案，其中示出了在E2是n+Si时SiOx的生长。
图11B描绘了图6C的RSME的实施方案，其中示出了在E2是TiN时低带隙材料例如TiOx的生长。
图11C描绘了图6C的RSME的实施方案，其中RSL由掺杂的金属氧化物构成以降低操作电压。
图11D描绘了图11C的RSME的实施方案，其中E2是TiN而不是n+Si。
图11E描绘了非对称的镜像单元构型形式的图6C的RSME的实施方案，其中RSL由不同材料构成。
图11F描绘了非对称的镜像单元构型形式的图6C的RSME的实施方案，在该构型中不具有SiOx。
图12描绘了图6C的RSME的能量曲线图。
图13描绘了在RSL的置位过程中高电场的施加。
图14A至图14D描绘了在RSL的置位过程中形成导电丝的不同阶段。
图14E、图14F和图14G分别是描述图14A、图14B和图14D的置位过程阶段的能量曲线图。
图15A至图15C描绘了在RSL的复位过程中移除导电丝的不同阶段。
图15D、图15E和图15F分别是描述图15A、图15B和图15C的复位过程阶段的能量曲线图。
图16A描绘了图6A的RSME的置位过程。
图16B描绘了图6A的RSME的复位过程。
具体实施方式
提供了一种存储系统，其包括具有两个或更多个电阻开关层(RSL)的可逆电阻开关存储元件(RSME)。在示例性实施中，RSME包括串联的第一电极(E1)、第一电阻开关层(RSL1)、被视为散射层或耦合电极的中间层(IL)、第二RSL(RSL2)以及第二电极(E2)。在一种方法中，RSME具有镜像构型，其中，RSME构型在IL的两侧对称。然而，这样的镜像构型不是必需的。
一般地，随着基于RSME的存储器件在尺寸上缩小，缺点在于：在RSME的置位过程或复位过程期间的冲击电流可能会损坏与RSME串联的相关联的导引元件或者甚至妨碍尺寸显著减小的存储单元的操作。另外，一般地，大量的基于RSL的存储器件需要如下形成步骤：在该形成步骤中，RSL的初始绝缘特性被破坏。该形成步骤通常与非常短且非常高的放电电流峰值相关联，该放电电流峰值可以为随后的开关事件设置RSL的导通电阻水平。如果导通电阻水平非常低(例如，100-30kΩ)，则相关联的开关电流也非常高，结果，存储单元将在非常小的技术节点处是不可操作的。置位过程或复位过程是一种对于RSL和RSME的电阻开关操作。为了解决该问题，提供了一种RSME，其在导电IL的每一侧包括独立的RSL。
特别地，包括本文中所提供的RSME的存储单元可以通过主动地减小操作电流来限制冲击电流过冲。薄IL(例如TiN)可以防止电流过冲并可以限制电流，由此更易于在单个RSL上生成大的电场。由于减小的电流，降低了损坏该单元的导引元件的可能性，并且可以使用更薄的导引元件，有助于缩小存储器件的尺寸并且可能降低功耗。由于仍然允许离子电流，因此能保持该单元的开关能力。
RSME基于描述多个研究结果的、针对单个RSL的定性模型，其包括：基于电子/空穴和离子传导的开关电流、离子电流的E指数场相关性、以及测量电流是非用于开关机制的冲击电流。具体地，定性模型描述了：(i)雪崩型置位电流增加，(ii)为什么难以将置位状态限制为高导通电阻状态，(iii)循环的灵敏度服从于置位过程，(iv)为什么复位电压可以高于置位电压，(v)为什么较深的复位需要较高的复位电压，以及(vi)为什么对于较深的复位的复位电流较高。冲击电流的模型还可以适用于任何其他“薄的”存储材料/离子存储器例如TiSi、CBRAM(导电桥RAM)。对于MeOx的RSL，所述研究结果还表明：电子/空穴电流对开关效应没有贡献，而是在MeOx中冲击性地行进，向触点仅传递热，而且这不同于较厚的碳或相变材料，其中，如果存储单元足够长，则该电流在存储单元中产生热。
图1是包括RSME 102的电阻开关存储单元(RSMC)100的一个实施方案的简化立体图，其中RSME 102在第一导体106与第二导体108之间与导引元件104串联地耦接。
RSME 102包括在导电中间层(IL)133的两侧的RSL 130和RSL 135。如所提及的，RSL具有可以在两个或更多个状态之间可逆地转换的电阻率。例如，RSL可以在制造时处于初始高电阻率(高电阻)状态，在施加第一电压和/或电流的情况下该高电阻率状态能够转换到低电阻率状态。施加第二电压和/或电流可以使RSL返回到高电阻率状态。可替代地，RSL可以在制造时处于初始低电阻状态，在施加合适的电压和/或电流时该低电阻状态能够可逆地转换到高电阻状态。当在存储单元中使用时，每个RSL的一个电阻状态(和RSME的相应电阻状态)可以表示为RSME的二进制数“0”，而每个RSL的另一个电阻状态(和RSME的相应电阻状态)可以表示为RSME的二进制数“1”。然而，可以使用多于两个的数据/电阻状态。例如，在上述美国专利申请公开No.2006/0250836中描述了多种可逆的电阻变化材料和采用可逆的电阻变化材料的存储单元的操作。
在一个实施方案中，RSME从高电阻率状态(表示例如二进制数据“0”)转换到低电阻率状态(表示例如二进制数据“1”)的过程被称为置位或形成，而RSME从低电阻率状态转换到高电阻率状态的过程被称为复位。在另一个实施方案中，置位和复位和/或数据编码可以相反。可以对存储单元执行置位或复位过程来将其编程到期望的状态以表示二进制数据。
在一些实施方案中，RSL 130和RSL 135可以由金属氧化物(MeOx)形成，其一个示例为HfO2。
关于使用可逆的电阻变化材料制造存储单元的更多信息可以在于2009年1月1号公开的、名称为“Memory Cell That Employs a SelectivelyDeposited Reversible Resistance Switching Element and Methods ofForming The Same”的US 2009/0001343中找到，并且其通过引用并入本文中。
RSME 102包括电极132和电极134。电极132定位在RSL 130与导体108(例如位线或字线(控制线))之间。在一个实施方案中，电极132由钛(Ti)或氮化钛(TiN)制成。电极134定位在RSL 133与导引元件104之间。在一个实施方案中，电极134由氮化钛(TiN)制成，并用作粘合和势垒层。
导引元件104可以是二极管，或是其他合适的、通过选择性地限制RSME 102上的电压和/或流过RSME 102的电流而呈现出非欧姆导电的导引元件。在一种方法中，导引元件允许电流仅在一个方向上流过RSME，例如，从位线到字线。在另一种方法中，例如为穿通二极管的导引元件允许电流在任一方向上流过RSME。
导引元件用作单向阀，在一个方向上比其他方向更易于导电。在正向方向上低于临界“导通”电压，则二极管几乎不导电或没有电流。通过使用合适的偏压方案，当单个RSME被选择用于编程时，相邻RSME的二极管可以用于电隔离相邻的RSME，由此阻止非有意的电阻开关，只要相邻的RSME上的电压不超过二极管的在正向方向上施加的导通电压，或者在反向方向上施加的反向击穿电压。
具体地，在RSME的大的交叉点阵列中，在要求相对大的电压或电流的情况下，存在如下危险：与待寻址的RSME共享顶部或底部导体(例如，字线或位线)的RSME将暴露于足够的电压或电流而引起不期望的电阻开关。取决于使用的偏压方案，可能还要考虑在未选中的单元上的过量漏电流。使用二极管或其他导引元件可以克服这种危险。
以此方式，存储单元100可以用作为二维或三维存储阵列的部分，并且可以将数据写入存储单元100和/或从存储单元100读取数据而不影响阵列中的其他存储单元的状态。导引元件104可以包括任何合适的二极管，例如垂直多晶p-n或p-i-n二极管，而不管是二极管的n区在p区上方的向上指向还是二极管的p区在n区上方的向下指向。或者，甚至可以使用可在两个方向上操作的穿通二极管或齐纳二极管。导引元件和RSME一起可以为立柱形状。在其他方法中，RSME的一些部分彼此侧向地布置，如下文进一步描述的。
在一些实施方案中，导引元件104可以由多晶半导体材料例如多晶硅、多晶硅-锗合金、多晶锗或任何其他合适的材料形成。例如，导引元件104可以包括：重掺杂n+多晶硅区142、位于n+多晶硅区142上方的轻掺杂或本征(非有意掺杂)多晶硅区144、以及位于本征区144上方的重掺杂p+多晶硅区146。在一些实施方案中，可以在n+多晶硅区142上形成薄(例如，几百埃或更少)的锗和/或硅-锗合金层(未示出)——当使用硅-锗合金层时具有约10％或更多的锗——以阻止和/或减少掺杂剂从n+多晶硅区142迁移到本征区144中，如例如在通过引用并入本文的、名称为“Deposited Semiconductor Structure To Minimize N-Type DopantDiffusion And Method Of Making”的美国专利申请公开No.2006/0087005中所述的。应该理解，n+区和p+区的位置可以反转。
在导引元件104由沉积的硅(例如，非结晶的或多晶的)制成的情况下，可以在二极管上形成硅化物层以将沉积的硅置于低电阻率状态。因为不需要大的电压来将沉积的硅转换到低电阻率状态，所以这样的低功率状态使得更易于对存储单元进行编程。
如在通过引用并入本文的、名称为“Memory Cell Comprising aSemiconductor Junction Diode Crystallized Adjacent to a Silicide”的美国专利No.7,176,064中所描述的，硅化物形成材料例如钛和/或钴在退火期间与沉积的硅发生化学反应形成硅化物层。硅化钛和硅化钴的晶格间距接近硅的晶格间距，并且似乎随着沉积的硅的结晶，这样的硅化物层可以用作相邻的沉积的硅的“结晶模板”或“籽晶”(例如，硅化物层在退火期间增强了硅二极管的晶体结构)。由此提供较低电阻率的硅。对于硅-锗合金和/或锗二极管可以获得类似结果。
导体106和导体108包括任何合适的导电材料(例如钨)、任何合适的金属、重掺杂半导体材料、导电硅化物、导电硅化物-锗化物、导电锗化物等。在图1的实施方案中，导体106和导体108为导轨形状并在不同方向上(例如，基本上垂直于彼此)延伸。可以使用另外的导体形状和/或构型。在一些实施方案中，势垒层、粘合层、抗反射膜等(未示出)可以与导体106和导体108一起使用，以提高器件性能和/或辅助器件的制造。导体106可以是字线而导体108是位线，或者导体106可以是位线而导体108是字线。
虽然图1中示出RSME 102定位在导引元件104的上方，但是将会理解，在可替代的实施方案中，RSME 102可以定位在导引元件104的下方。各种其他构型也是可以的。RSL可以呈现单极的或双极的电阻开关特性。对于单极的电阻开关特性，置位过程和复位过程所使用的电压为相同的极性，即，二者均为正或者二者均为负。相反地，对于双极的电阻开关特性，置位过程和复位过程使用相反极性的电压。具体地，可以是用于置位过程的电压为正而用于复位过程的电压为负，或者可以是用于置位过程的电压为负而用于复位过程的电压为正。
图2A是由图1的多个存储单元100形成的第一存储级114的一部分的简化立体图。为简便起见，RSME 102、导引元件104以及势垒层113未单独示出。存储阵列114是包括多个位线(第二导体108)和字线(第一导体106)的“交叉点”阵列，其中多个存储单元耦接到(未示出)位线和字线。可以使用另外的存储阵列构型，如可以是多级的存储器。
图2B是整体式三维阵列116的一部分的简化立体图，其中三维阵列116包括定位在第二存储级120的下方的第一存储级118。在图3的实施方案中，每个存储级118和120均包括交叉点阵列的多个存储单元100。将会理解，可以在第一存储级118与第二存储级120之间存在另外的层(例如，级间电介质)，但是为简便起见未在图2B中示出。可以使用其他的存储阵列构型，如可以是另外的存储级。在图2B的实施方案中，所有二极管可以“指向”相同方向，例如向上或向下，从而简化二极管制造，其中向上还是向下取决于是否采用二极管的底部或顶部上具有p型掺杂区的p-i-n二极管。
在一些实施方案中，可以如通过引用并入本文的、名称为“High-Density Three-Dimensional Memory Cell”的美国专利No.6,952,030中所描述的来形成存储级。例如，第一存储级的上导体可以被用作定位在第一存储级的上方的第二存储级的下导体，如图2C中所示出的。在这样的实施方案中，在相邻存储级上的二极管优选地指向相反方向，如通过引用并入本文的、名称为“Large Array Of Upward Pointing P-I-NDiodes Having Large And Uniform Current”的美国专利7,586,773中所描述的。例如，第一存储级118的二极管可以是如箭头A1所表示的向上指向的二极管(例如，在二极管的底部处具有p区)，而第二存储级120的二极管可以是如箭头A2所表示的向下指向的二极管(例如，在二极管的底部具有n区)，或者反之亦然。
整体式三维存储阵列是一种在单个衬底(例如晶片)的上形成多个存储级而没有中间衬底的阵列。形成一个存储级的层直接沉积或生长在一个或多个现有级的层的上方。与此对比，已经通过在分离的衬底上形成存储级并将存储级彼此粘合构成堆叠式存储器，如在通过引用并入本文的、Leedy的“Three Dimensional Structure Memory”的美国专利No.5,915,167中所描述的。可以在接合之前使衬底变薄或从存储级去除衬底，但是因为存储级最初形成在分离的衬底上，所以这样的存储器不是真正的整体式三维存储阵列。
上述示例示出了根据所公开的布置的呈圆柱状或柱状的存储单元和导轨状的导体。然而，本文所描述的技术不限于用于存储单元的任何一种具体结构。也可以使用其他结构来形成包括RSME的存储单元。例如，美国专利6,952,043、6,951,780、6,034,882、6,420,215、6,525,953及7,081,377提供了可以适于使用RSME的存储单元的结构的示例，所述专利中的每个专利均通过引用并入本文中。此外，其他类型的存储单元也可以与本文所描述的技术一起使用。
图3是描绘可以实施本文所描述的技术的存储系统300的一个示例性框图。存储系统300包括存储阵列302，存储阵列302可以是如上所述的存储单元的二维阵列或三维阵列。在一个实施方案中，存储阵列302是整体式三维存储阵列。存储阵列302的阵列终端线包括被组织成行的各层字线和被组织成列的各层位线。然而，也可以实施其他的取向。
存储系统300包括行控制电路320，行控制电路320的输出308被连接到存储阵列302的相应字线。行控制电路320接收来自系统控制逻辑电路330的一组M行寻址信号和一个或更多个不同的控制信号，并且通常可以包括如下电路：用于读操作和编程(例如，置位和复位)操作的行解码器322、阵列终端驱动器324以及块选择电路326。存储系统300还包括列控制电路310，列控制电路310的输入/输出306被连接到存储阵列302的相应位线。列控制电路306接收来自系统控制逻辑电路330的一组N列寻址信号和一个或更多个不同的控制信号，并且通常可以包括如下电路：列解码器312、阵列终端接收器或驱动器314、块选择电路316、以及包括感测放大器(sense amps)318和I/O复用器的读/写电路。系统控制逻辑电路330接收来自主机的数据和命令并将输出数据提供给主机。在其他实施方案中，系统控制逻辑电路330接收来自独立的控制器电路的数据和命令并将输出数据提供给该控制器电路，其中该控制器电路与主机通信。系统控制逻辑电路330可以包括一个或更多个状态机、寄存器以及其他用于控制存储系统300的操作的控制逻辑。例如，可以提供下文将进一步描述的写电路460、读电路461及箝位控制电路464。
在一个实施方案中，图3中所描绘的所有部件被布置在单个集成电路中。例如，可以在衬底的表面上形成系统控制逻辑电路330、列控制电路310及行控制电路320，并且在该衬底上方形成整体式三维存储阵列中的存储阵列302(并且因此，存储阵列302位于系统控制电路330、列控制电路310及行控制电路320的上方)。在一些情况下，可以在与存储阵列的一些层相同的层上形成控制电路的一部分。
结合了存储阵列的集成电路通常将阵列细分成多个子阵列或块。可以将块进一步一起分组成包含例如16、32或不同数量的块的区块(bays)。如经常使用的，子阵列是通常未被解码器、驱动器、感测放大器和输入/输出电路所阻断的、具有连续的字线和位线的一组连续的存储单元。这样做是出于多种原因。例如，向下横跨字线和位线的、由这样的线的电阻和电容产生的信号延迟(即，RC延迟)在大的阵列中会非常显著。可以通过将较大的阵列细分成一组较小的子阵列使得缩短字线和/或位线的长度来减小这些RC延迟。作为另一个示例，与访问一组存储单元相关联的功率可以规定在给定的存储器周期期间可以被同时访问的存储器单元的数量的上限。因此，大的存储阵列被频繁地细分成较小的子阵列以降低被同时访问的存储单元的数量。虽然如此，为了便于描述，阵列可以与子阵列以相同含义使用，以代表具有通常未被解码器、驱动器、感测放大器和输入/输出电路阻断的连续的字线和位线的一组连续的存储单元。集成电路可以包括一个或更多个存储阵列。
如上所述，通过可逆地开关RSME 102的RSL中的每个RSL，RSME102可以在两个或更多个状态之间可逆地转换。例如，RSME可以在制造时处于初始高电阻率状态，在施加第一电压和/或电流时，该高电阻率状态可以转换到的低电阻率状态。施加第二电压和/或电流可以使RSME返回到高电阻率状态。存储系统300可以与本文所描述的任何RSME一起使用。
图4A是单极RSL的示例性实施方案的电压对电流的曲线图。x轴描绘电压的绝对值，y轴描绘电流，并且线被调节为在曲线图的原点相遇。在置位过程中，线404表示在处于高电阻率复位状态下RSL的I-V特性，而线406表示到在V置位处低电阻率置位状态的转变。在复位过程中，线400表示在处于低电阻率置位状态下RSL的I-V特性，而线402表示到在V复位处高电阻率复位状态的转变。该示例示出了其中电压的极性对于置位和复位开关二者相同的单极操作模式。
为了确定RSL的状态，可以在RSL的两端施加电压并测量所得到的电流。较高或较低的测量电流分别表示RSL处于低电阻率状态或高电阻率状态。在一些情况下，高电阻率状态基本上较高，例如，比低电阻率状态高两个或三个数量级(100-1,000)。注意，具有不同I-V特性的其他RSL变型也可以与本文中的技术一起使用。
在复位状态下，RSME响应于在0与V置位之间的施加电压呈现由线404表示的电阻特性。然而，在置位状态下，RSME响应于在0与V复位之间的施加电压呈现由线400表示的电阻特性，其中，V复位＜V置位。因此，取决于RSME的电阻状态，RSME响应于在相同电压范围内(例如，在0与V复位之间)的相同电压呈现不同的电阻特性。在读操作中，可以施加固定电压V读取＜V复位，响应于此，感测电流在置位状态下为Ia或在复位状态下为Ib。因此，可以通过识别RSL或RSME的I-V特性的至少一个点来确认RSL或RSME的状态。
在一种方法中，RSME可以包括多个RSL，其中，每个RSL呈现出基本上相似的单极开关特性。
图4B是描绘两个示例性单极RSL的不同I-V特性的曲线图。例如，对于两个或更多个单极RSL，I-V(电流-电压)特性可以基本上相同，使得I随着V以共同的速率增加，并且置位和/或复位电平可以基本上相同。或者，RSL的I-V特性可以不同，使得例如对于RSL中的一个RSL来说I随着V更加迅速地增加，或者置位和/或复位电平可以不同。在该示例中，“A”表示第一种类型的RSL，“B”表示第二种类型的RSL，其中，RSL具有不同的单极电阻开关特性。x轴描绘电压(V)，y轴描绘电流(I)。对于类型“A”的RSL，线400、线402、线404和线406与图4A中相同。同样，对于类型“A”的RSL，V置位A为置位电压，V复位A为复位电压，I复位A为复位电流，I置位-限值A为电流置位限值。对于类型“B”的RSL，线420、线422、线424和线426分别对应于线400、线402、线404和线406。同样对于类型“B”的RSL，V置位B为置位电压，V复位B为复位电压，I复位 B为复位电流而I置位-限值B为电流置位限值。在此处所示出的方法中，V置位 A＞V置位B，V复位A＞V复位B，I复位A＞I复位B及I置位-限值A＞I置位-限值B，但是这仅是示例并且可以应用其他可替代的关系。
在两个或更多个RSL在同一RSME中的情况下，RSME的开关特性将是每一个RSL的开关特性的函数。在置位过程期间，例如，如果将电压均分到每个RSL上，随着V增加，类型“B”的RSL可以先于类型“A”的RSL进行开关。类似地，在复位过程期间，例如，假定在每个RSL上施加相同的电压，随着V增加，类型“B”的RSL可以先于类型“A”的RSL进行开关。
可替代地，类型“A”的RSL和类型“B”的RSL可以具有相反极性的不同I-V特性。例如，可以使得V置位A＞0V及V复位A＞0V，而V置位 B＜0V及V复位B＜0V。作为示例，类型“A”的RSL的特性可以如图4A中所描述的，而类型“B”的RSL的特性可以如下文的图4C中所描述的。理论上，下述情况也是可以的：RSME中的一个RSL具有单极特性而RSME中的另一个RSL具有双极特性。然而，在RSME中的所有RSL中仅使用一种类型的开关特性(单极或双极)可以实现简化的控制方案。
在一些情况下，RSME的读出使RSL中的一个RSL的数据状态进行转换。例如，假定高电阻状态比低电阻状态高几个数量级，对于处于低电阻状态的第一RSL和处于高电阻状态的第二RSL，读操作基本上不会检测到电流。即，等于每个RSL的电阻之和的RSME的电阻会非常高，因此电流会非常低或基本上为0。读操作可以将第二RSL转换到低电阻状态，使得RSME的电阻较低，通过RSME的电流相对较高且可检测。接下来可以执行写回操作来将第二RSL转换回高电阻状态。
当在RSME的电极上施加电压时，电压将会与每个RSL的电阻成比例地分至每个RSL。当第一RSL处于低电阻状态而第二RSL处于高电阻状态时，第一RSL将电极处的电位转移到IL，使得基本上所有电压施加在第二RSL上。如果电压具有合适的大小和极性，那么该电压将使第二RSL开关(转换)。
此外，RSL可以使用可作为单极或双极器件来操作的材料，例如在通过引用并入本文的、Sun等人“Coexistence of the bipolar and unipolarresistive switching behaviours in Au/SrTiO3/Pt cells，”J.Phys.D：Appl.Phys.44，125404，March 10，2011中所描述的。
图4C是描绘另一个示例性单极RSL的I-V特性的曲线图。与图4A的特性相比较，在置位过程和复位过程期间使用负电压取代正电压。在置位过程中，线434表示在高电阻率复位状态下RSL的I-V特性，线436表示在V置位下到低电阻率置位状态的转变。在复位过程中，线430表示在低电阻率置位状态下RSL的I-V特性，线432表示在V复位下到高电阻率复位状态的转变。V读取、V复位、V置位及Vf均为负电压。在读操作中，可以施加固定电压V读取＞V复位，响应于此，感测电流在置位状态下为Ia或在复位状态下为Ib。
图4D是描绘示例性双极RSL的I-V特性的曲线图。此处，对于置位过程和复位过程使用相反极性的电压。此外，对于置位过程使用正电压而对于复位过程使用负电压。在该双极RSL中，当施加正电压时发生置位过程，而在施加负电压时发生复位过程。在置位过程中，线444表示在高电阻率复位状态下RSL的I-V特性，线446表示在V置位下到低电阻率置位状态的转变。在复位过程中，线440表示在低电阻率置位状态下RSL的I-V特性，线442表示在V复位下到高电阻率复位状态的转变。V置位和Vf为正电压而V复位为负电压。
图4E是描绘另一个示例性双极RSL的I-V特性的曲线图。在该双极RSL中，在施加正电压时发生复位过程，而在施加负电压时发生置位过程。在置位过程中，线454表示在高电阻率复位状态下RSL的I-V特性，线456表示在V置位下到低电阻率置位状态的转变。在复位过程中，线450表示在低电阻率置位状态下RSL的I-V特性，线452表示在V复位下到高电阻率复位状态的转变。V置位和Vf为正电压而V复位为负电压。
虽然图4D和图4C中的I复位水平(电平)高于I置位水平，但是应当强调的是，可以是另一相反的方式。这意味着，对于相反极性，图4D和图4C中的I置位水平可以高于I复位水平。
图5描绘了用于读取存储单元的状态的电路的实施方案。存储阵列的一部分包括存储单元550、552、554和556。描绘了多个位线中的两个位线和多个字线中的两个字线。位线559被耦接到单元550和单元554，位线557被耦接到单元552和单元556。位线559是被选中的位线并且可以处于例如2V。位线557是未选中的位线并且可以处于例如接地。字线547是被选中的字线并且可以处于例如0V。字线549是未选中的字线并且可以处于例如2V。
描绘了用于位线559中的一个位线的读电路经由晶体管558连接到位线，晶体管558由列解码器312提供的栅电压控制，以选择或不选择相应的位线。晶体管558将位线连接到数据总线563。写电路560(其是系统控制逻辑电路330的一部分)连接到数据总线。晶体管562连接到数据总线并且作为箝位器件操作，其由箝位控制电路564(其是系统控制逻辑电路330的一部分)控制。晶体管562还连接到感测放大器566，感测放大器566包括数据锁存器568。感测放大器566的输出被连接到数据输出终端(到系统控制逻辑电路330、控制器和/或主机)。写电路560还连接到感测放大器566及数据锁存器568。
当试图读取RSME的状态时，所有字线均首先偏置为V读取(例如，近似2V)并且所有位线均接地。然后，被选中的字线被拉到接地。例如，该讨论将假定选择存储单元550以进行读取。一个或更多个被选中的位线559通过数据总线(通过导通晶体管558)和箝位器件(晶体管562，其接收～2V+Vth，Vth为晶体管562的阈值电压)被拉到V读取。箝位器件的栅极高于V读取但被控制成使位线保持在V读取附近。在一种方法中，被选择的存储单元550通过晶体管562从感测放大器中的感测节点拉取电流。感测节点可以接收处于高电阻率状态电流与低电阻率状态电流之间的参考电流。感测节点对应于在单元电流与参考电流之间的电流差移动。通过比较感测电压和参考读取电压，感测放大器566生成数据输出信号。如果存储单元电流大于参考电流，则存储单元处于低电阻率状态并且在感测节点处的电压将低于参考电压。如果存储单元电流小于参考电流，则存储单元处于高电阻率状态并且在感测节点处的电压将高于参考电压。来自感测放大器566的输出数据信号被锁存在数据锁存器568中。
再次参考图4A，例如，当处于高电阻率状态时，如果施加电压V置位和足够的电流，RSL将会被置位到低电阻率状态。线404表示当施加V置 位时的行为。电压将保持相当恒定并且电流将朝向I置位-限值增加。在某一点，RSL将被置位并且器件的行为将会基于线406。注意，第一次置位RSL时，需要Vf(形成电压)来置位器件。之后，V置位足以置位该器件以进行使用。形成电压Vf可以在绝对值上高于V置位。
当处于低电阻率状态(线400)时，如果施加V复位和足够的电流(I复位)，RSL将被复位到高电阻率状态。线400示出了当施加V复位时的行为。在某一点处，RSL将被复位并且器件的行为将会基于线402。
在一个实施方案中，V置位为约7V，V复位为约9V，I置位-限值为约10μA以及I复位可以低至100nA。将这些电压和电流施加到图5的具有串联的RSME和二极管的电路上。
例如，图6A至图6M可以是RSME的在垂直面或水平面上的横截面图。
图6A描绘了具有RSME和位于RSME下方的导引元件(SE)的示例性存储单元。存储单元可以具有各种构型。一种构型是如下堆叠式构型，其中，在层中设置每种类型的材料，并且每个层被定位在位于其上方的层之下并且每个层通常具有相似的横截面区域。在另一个可能的构型中，一个或更多个层可以与一个或更多个其他层端对端布置(见图6F至图6J)。
注意，在图中，图示的彼此相邻的任何两个层或材料可以彼此接触。然而，除非另有规定，这不是必需的，并且图示的彼此相邻的任何两个层或材料可以被未描绘出的、其他材料的一个或更多个层隔离。此外，在一些情况下，材料可能会被形成为制造的副产物，例如在Si层上形成的SiOx层。没有必要在图中描绘这样的副产物。此外，所描述的实施的变型也是可以的。例如，每个实施中的层的顺序可以反转，例如使得字线在顶部而位线在底部。可以在所描绘的每个层之间设置一个或更多个中间层。此外，可以改变导引元件的位置使得其位于包括RSL的其他层的上方或下方。层的取向可以从垂直方向修改到水平方向或任何其他方向。可以形成公共导电路径的多个层或部分可以被称为串联连接。
存储单元包括连接到存储器件的位线的位线接触(BLC)材料(例如W或NiSi)。位线是一种控制线，使得BLC也是对第一控制线的接触。在串联路径中的BLC之后是帮助BLC粘合到RSME以及用作为势垒的第一粘合层(AL1)，如TiN。TiN层可以通过任何传统的方法(例如溅射)来沉积。在串联路径中的RSME之后是导引元件(SE)，如二极管。导引元件使得信号(例如电压或电流)经由字线和位线选择性地施加到一个或更多个存储单元以独立地控制存储单元，例如通过开关存储单元的RSME来控制存储单元各自的数据状态。RSME的电阻开关行为不依赖于SE。SE可以具有本身的电阻开关行为；然而，该行为将不依赖于RSME的电阻开关行为。
在串联路径中的SE之后是第二粘合层(AL2)(例如TiN)。在串联路径中的AL2之后是连接到存储器件的字线的字线接触(WLC)材料，如W或NiSi。字线是一种控制线，使得WLC也是到第二控制线的接触。存储单元的所描绘部分因而串联地布置。
图6B描绘了具有RSME的存储单元的替代构型，其中，导引元件(SE)位于RSME的上方。其它层的从顶部到底部的顺序也可以从底部到顶部反转。
图6C描绘了图6A的RSME的作为垂直堆叠方式的镜像电阻开关(MRS)的示例性实施方案。RSME包括：在一些构型中作为顶部电极的第一电极(E1)；第一电阻开关层(RSL1)；以及用作散射层、耦合电极或耦合层的导电中间层(IL)。RSME还包括第二RSL(RSL2)和在一些构型中作为底部电极的第二电极(E2)。例如，RSL可以是可逆RSL。可逆RSL可以从一个状态转换到另一个状态并转换回所述一个状态。IL串联地电连接在E1与E2之间。RSL1串联地电连接在E1与IL之间。RSL2串联地电连接在E2与IL之间。“电连接在...之间”或类似用语可以表示处于导电路径中。例如，IL可以电连接在E1与E2之间并以物理的方式连接在E1与E2之间或不是以物理的方式连接E1与E2之间。
例如，可以通过将两个双极忆阻器(memristor)(存储器-电阻器)元件反串联成一个镜像电阻开关(MRS)中来形成RSME。忆阻器是无源的双端电路元件，其中，电阻是通过器件的电流和器件上的电压的历史的函数。这样的MRS可以由第一忆阻元件构成，该第一忆阻元件包括：E1，例如n型硅；RSL1，其可以是过渡金属氧化物(例如氧化铪(HfO2))或氧氮硅铪(HfSiON)；以及IL，其可以是能够与氧发生化学反应的可氧化电极(例如TiN)。
RSME包括第二忆阻元件，该第二忆阻元件由相同(或不同)材料制成，但以相反顺序来共享IL的可氧化电极。此外，在一种方法中，第一忆阻元件和第二忆阻元件均可以具有双极或单极I-V(电流-电压)特性。在另一种方法中，忆阻元件中的一个忆阻元件具有单极特性而另一个忆阻元件具有双极特性。通过将两个忆阻元件合并到一个RSME中，RSME具有叠加了组件忆阻元件的I-V特性的I-V特性，但是RSME具有另外的益处，那就是以比各个忆阻元件显著低的电流进行操作。
更一般地，RSME将具有叠加了组件RSL的I-V特性的I-V特性，但是能够以低电流操作。
IL用作散射层，散射从RSL进入IL的电子，由此减缓对开关机制没有贡献的电流，以避免对导引元件的损坏。此外，IL用作耦合电极或耦合层，其电容性地耦合到通过设置E1和E2的电位施加在RSME上的电压。
通过这样的散射，IL提供了在置位过程或复位过程期间减小峰值电流并同时实现低电流操作的电阻。限流操作被认为源自IL层的两个方面。第一，热电子在IL层中通过电子与电子的相互作用被很好地散射。第二，一旦RSL中之一开始击穿并向IL传递过量的电荷Q，则在RSL上所施加的电压通过V＝Q/C而被有效地降低，其中，C是IL层朝向电极E1和E2的电容。同时，较高的电压此刻在第二RSL上，导致第二RSL击穿。因为电荷Q的可用数量是有限的，能够从此处流过的电流也非常有限。以此方式，该RSME使得存储单元能够以低电流操作。电阻被视为基于IL散射电子的能力并向所施加的偏置电压提供非常有效的负反馈，使得形成允许以低电流发生开关的小的导电丝。如果没有IL，则当施加电压时将形成具有非常低的电阻的丝，导致在存储单元中的高电流峰值(由于I＝V/R的关系)，并且所需开关电流也会非常高。
RSME具有关于IL的镜像构型，这是因为RSL和电极的序列在IL的每一侧延伸。镜像构型还可以针对RSL和电极使用相同的材料。E1、RSL1和IL的组合形成第一忆阻元件(存储器-电阻器)，而E2、RSL2和IL的组合形成第二忆阻元件。所述两个忆阻元件可以是被反串联地或串联地连接成一个镜像电阻开关(MRS)的双极忆阻元件。
在使用中，当在E1和E2上施加电压时，生成电场(E)，该电场是电压除于E1与E2之间的距离。IL可以浮置，这意味着它不直接以电压/电流信号来驱动，而是可以电容性地耦合到一个或更多个以电压/电流信号直接驱动的其他电极(例如E1和/或E2)。由于电容性耦合，E1与E2之间的电压的一部分将从E1施加到耦合层并施加在RSL1上，而E1与E2之间的电压的另一部分将从耦合层施加到E2并施加在RSL2上。电压按照每个RSL的电阻的比例被分至每个RSL。
此外，第一忆阻器可以具有第一I-V特性，而第二忆阻器具有第二I-V特性，使得存储单元的整体的I-V特性是第一忆阻器的I-V特性和第二忆阻器的I-V特性的叠加，但是具有额外的益处，即其以显著低于各个忆阻元件的电流进行操作。在一种方法中，第一忆阻器的I-V特性与第二忆阻器的I-V特性不同但是具有相同的极性。在另一种方法中，第一忆阻器的I-V特性与第二忆阻器的I-V特性具有相反的极性。之前讨论的图4A至图4E提供了RSL的示例性I-V特性。
可以以许多可能的构型来提供RSME的元件，这将在下面进一步详细描述。用于E1的示例性材料包括n+Si(多晶硅)、p+Si(多晶硅)、TiN、TiSix、TiAlN、TiAl、W、WN、WSix、Co、CoSi、p+Si、Ni及NiSi。用于RSL1和RSL2的示例性材料包括金属材料，例如MeOx和MeN。然而，还可以使用如在本文的一些实施方案中所讨论的非金属材料。RSL1和RSL2可以是相同类型或不同类型。RSL也可以是基于碳的、基于碳纳米管的、纳米离子型存储器、导电桥的相变单元，或者是改变其相态、自旋、磁分量等的单元。RSL可以具有在MΩ范围(例如，1-10MΩ)或更大范围内的导通电阻(导电状态电阻)。这与可编程金属化单元形成对照，可编程金属化单元(PMC)(例如导电桥RAM或CBRAM)形成量子点接触，并且具有大约25KΩ或更低的显著低的电阻。较高的电阻提供了低电流操作和更好的可测量性。
用于E2的示例性材料包括n+Si、n+SiC、p+SiC和p+Si(多晶硅)、TiN、TiAlN、TiAl、W、WN Co、CoSi、p+Si、Ni和NiSi。在不同层中的材料的特定组合可以是有利的。以下对各种构型进行更加详细的讨论。
用于IL的示例性材料包括TiN、TiN、Al、Zr、La、Y、Ti、TiAlN、TixNy、TiAl合金及p+SiC。IL因此可以由可氧化的材料(例如，TiN、Al、Zr、La、Y、Ti)或者不可氧化的材料(例如，TiAlN、TixNy、TiAl合金和碳，包括例如石墨、无定形碳、碳纳米管、具有不同晶体结构的碳以及p+SiC)构成。一般地，对于IL层，E1和E2可以使用相同材料。在一些情况下，有意地或无意地形成一个或更多个氧化物层，作为沉积和形成步骤的副产物。例如，可以通过在Si的顶部上沉积MeOx来氧化Si。甚至可以在一侧上通过MeOx沉积来氧化TiN或其他所提议的金属并且可以通过MeOx和TiN的界面反应来在界面处氧化TiN或其他所提议的金属。
如所提到的，E1、E2及IL由导电材料构成。导电材料可以通过其电导率σ＝1/ρ或者电导率的倒数即电阻率ρ＝E/J来表征。电导率按西门子/米(S/m)来计量，电阻率按欧姆-米(Ω-m)或Ω-cm来计量。E是以V/m为单位的电场大小，J是以A/m2为单位的电流密度大小。对于绝缘体，ρ＞108Ω-cm或σ＜10-8S/cm。对于半导体，10-3Ω-cm＜ρ＜108Ω-cm或103S/cm＞σ＞10-8S/cm。对于导体，10-3Ω-cm＞ρ或103S/cm＜σ。半导体可以区别于导体，在于：半导体通常是通过对要成为p型或n型半导体的绝缘体进行掺杂而形成的，而导体不依靠掺杂。半导体还可以区别于导体，在于：半导体基于所施加的电压的极性来允许电流流动，使得电流可以在一个方向上大量地流动而在相反方向上不流动。半导体允许正向电流流动的方向取决于该半导体是p型半导体还是n型半导体。相反地，导体允许电流在每个方向上均等地流动。导电材料意味着包括半导体(半导电材料)和导体。导体还可以被称为导电材料。导体与半导体相比具有较高的电导率。
注意，因为IL是可以接收耦合电压的导电材料，所以RSME不依赖于高带隙三叠层(相对高的带隙材料位于相对低的带隙材料的层之间)。
图6D描绘了图6A的RSME的在RSL之间使用多个不同类型的IL的示例性实施。使用了多个相邻的中间层，包括类型“1”的第一IL(IL1)和类型“2”的第二IL(IL2)。该实施方案的优点是，IL可以具有不同的类型，其具有不同的散射特性和功函数，以提供额外的能力来调节RSME的性能。此外，使用多个相同类型或不同类型的IL可以增加路径中的散射/电阻，并因为I＝V/R，由此降低了电流。多个相邻的IL可以增加散射，可以类似于较厚的单个IL。然而，较厚的IL提出了尺寸的挑战：如果堆叠高度增加，则柱体蚀刻的纵横比增加。作为结果，制造工艺例如蚀刻、清洁及空隙填充变得非常有挑战性。优选地，可以具有两个(或更多个)相邻的(或不相邻的)较薄的IL(或相似的或不相似的特性/材料)来取代一个较厚的IL。例如，两个5nm厚的IL可以提供与例如20nm厚的单个较厚的IL相当的散射。
例如，IL1和IL2可以具有不同的材料，该不同的材料具有不同的电阻率和晶体结构。它们还可以具有相同的材料，但可以具有不同的晶体结构或取向或不同的晶粒尺寸，会不同地散射电荷载流子。作为另一个示例，一个IL可以由细晶粒材料或纳米颗粒(其可以与其他IL相同或不同)构成。
如果RSL1和RSL2具有不同的材料，并且IL1和IL2具有不同的材料和/或不同类型的材料，则IL相对于RSL的最优布置将与材料有关。
一个可能的实施方案使用p-n结，其中，IL1为n+Si，IL2为p+Si。IL1和IL2每个可以具有例如至少20nm的厚度。另一个可能的组合对于IL中的一个IL使用金属例如TiN而对于IL中的另一个IL使用n+Si或p+Si，例如参见附图10C。
图6E描绘了图6A的RSME使用重复的RSL/IL模式的示例实施方案。RSL与IL的模式或组合被重复至少两次。例如，除了RSL2和第二IL(IL2)之外，还提供了RSL1和第一IL(IL1)。第三RSL(RSL3)与E2相邻。RSL可以是相同或不同的类型，IL可以是相同或不同的类型。该实施方案的优点是，多个散射层可以增加RSME在路径上的散射/电阻的量。此外，使用不同类型的IL和RSL的能力提供了调节RSME的性能的另外的能力。
下述情况是可以的：三个RSL具有多种特性(所有均相同、两个相同而一个不同、所有均不同等)。多于一个IL的IL与不同的RSL一起使用将改变RSME的特性并提供调节其性能的另外的功能性。
在RSME上施加电压时，根据每个RSL的电阻将电压分至每个RSL上。在一种可能的实施方案中，RSL中的两个RSL具有相同的I-V特性，而其他RSL具有不同的I-V特性，例如使得当所述其他RSL处于高电阻状态时所述两个RSL均处于低电阻状态，或者当所述其他RSL处于低电阻状态时所述两个RSL均处于高电阻状态。其他变型是可以的。
图6F描绘了图6A的RSME的示例性实施方案，其中RSME的每个层水平地延伸并且所述层中的一个或更多个层端对端布置。除了完全堆叠的(垂直的)构型，RSME的一些部分与RSME的其他部分侧向地布置(即，布置到其他部分的侧面)或端对端地布置。例如，E1、RSL1和IL在一个堆叠中，而RSL2和E2在另一个堆叠中，并且RSL2与IL并排布置。参照图6A，BLC和AL1可以设置在E1的上方，并且SE、AL2及WLC可以设置在E2的下方。在一种可能的方法中，非导电(NC)层可以设置在IL的下方，并且与E2并排布置。RSME的一些部分/层仍然串联布置。在另一个可能的实施中，E2是在RSL2的一侧而不是在其下方，使得三个部分(IL、RSL2和E2)端对端布置。其他变型是可以的。将RSME的一些部分彼此端对端地或者以其他方式侧向地延伸来提供调节RSME的布局的额外能力。例如，可以降低RSME的高度。在一种方法中，BLC和AL1可以设置在E1的上方，而SE、AL2和WLC可以设置在E2的下方。
图6G描绘了图6A的RSME的另一个示例性实施方案，其中RSME的每个层水平地延伸并且所述层中的一个或更多个层被端对端布置。RSME的一些部分与RSME的其他部分侧向地或端对端地布置。RSL1、IL和RSL2在一个堆叠中，而E2、非导电层(NC)及E2在另一个相邻的堆叠中。E1被端对端地布置在RSL1的一侧，E2被端对端地布置在RSL2的一侧。所述部分可以仍然被说成是串联地布置，例如布置在E1、RSL1、IL、RSL2、E2的串联路径上。在另一个选择中，例如，E1侧向地延伸并位于RSL的上方，并且E2侧向地延伸并位于RSL的下方。在一种方法中，BLC和AL1可以设置在E1的上方，SE、AL2和WLC可以设置在E2的下方。
一般地，可以说，至少一个E1、E2、IL、RSL1和RSL2可以至少部分地与至少另一个E1、E2、IL、RSL1和RSL2侧向地布置。
在图6F和图6G中，侧向布置为端对端。例如，RSL1与E1侧向地、端对端地布置，和/或RSL2与E2侧向地、端对端地布置。此外，IL与RSL1和RSL2中的至少一个侧向地、端对端地布置。
图6H描绘了图6A的RSME的另一个示例性实施方案，其中RSME的每个层垂直地延伸。RSME的一些部分与RSME的其他部分侧向地、面对面地布置。例如，BLC可以在E1的上方、下方或侧面，而WLC在E2的上方、下方或侧面。BLC和WLC与RSME处于串联路径中。制造可以包括层沉积和层间隔蚀刻的n个重复周期，最终为CMP步骤。例如，可以将E1层沉积为水平延伸层，然后进行蚀刻以形成所示出的垂直延伸部分。然后，可以将RSL1层沉积为水平延伸层，然后进行蚀刻以形成所示出的垂直延伸部分。对于IL、RSL2及E2中的每个重复该步骤。在一种方法中，AL1和BLC(图6A)从E1垂直向上延伸，而SE、AL2和WLC从E2垂直向下延伸。
所述层中的两个或更多个层可以彼此侧向地、面对面地布置。例如，RSL1、IL和RSL2可以彼此侧向地、面对面地布置。此外，E1、RSL1、IL、RSL2和E2可以彼此侧向地、面对面地布置。
相比于图6I的RSME的L形横截面以及图6J的U形横截面，例如图6D至图6H的RSME部分具有矩形横截面。
图6I描绘了图6A的RSME的另一个示例性实施方案，其中RSME包括用于RSL1、IL、RSL2和E2的L形部分。例如，假定横截面图是具有正交的轴x和轴y的垂直面或水平面。在x方向，E1具有厚度t1x，RSL1具有厚度t2x，IL具有厚度t3x，RSL2具有厚度t4x以及E2具有厚度t5x。在y方向，E1具有厚度t1y，RSL1具有厚度t2y，IL具有厚度t3y，RSL2具有厚度t4y以及E2具有厚度t5y。对于每个部分，x方向厚度可以与相应的y方向厚度相同或不同。所述层的顺序可以反转，使得它们以E2、RSL2、IL、RSL1、E1的顺序而不是E1、RSL1、IL、RSL2、E2的顺序延伸。例如，BLC可以在E1的上方、下方或侧面，而WLC在E2的上方、下方或侧面。BLC和WLC与RSME处于串联路径中。通过提供L形部分，可以在RSME的置位过程中形成导电丝，其中，所述丝在x方向和y方向两个方向延伸。因为丝可以延伸相对大的面积，所以能够潜在地有助于它们的生成。所图示的实施还可以旋转90°或180°。
在该方法中，所述层的一些部分彼此侧向布置，与图6F至图6H的构思类似，但是所述层呈嵌套的L形，使两个部分相对于彼此以直角延伸。例如，L形RSL2被嵌套在L形E2内，L形IL被嵌套在L形RSL2内，L形RSL1被嵌套在L形IL内。在该示例中，E1被嵌套在L形RSL1内但E1本身不是L形。每个部分在一个或更多个维度中可以相同或不同。
此处，可以说，至少一个E1、E2、IL、RSL1和RSL2至少部分地与至少另一个E1、E2、IL、RSL1和RSL2侧向地布置。
图6J描绘了图6A的RSME的另一个示例性实施方案，其中RSME包括用于RSL1、IL、RSL2和E2的U形部分。例如，假定横截面图处于具有正交的轴x和轴y的垂直面或水平面中。在x方向上，E1具有厚度t1x，RSL1具有厚度t2xa和t2xb，IL具有厚度t3xa和t3xb，RSL2具有厚度t4xa和t4xb，以及E2具有厚度t5xa和t5xb。在y方向上，E1具有厚度t1y，RSL1具有厚度t2y，IL具有厚度t3y，RSL2具有厚度t4y，以及E2具有厚度t5y。xa厚度可以与相应的xb厚度相同或不同。此外，xy厚度可以与相应的xa和/或xb厚度相同或不同。所述层的顺序可以反转，使得它们以E2、RSL2、IL、RSL1、E1的顺序而不是E1、RSL1、IL、RSL2、E2的顺序延伸。例如，BLC可以在E1的上方、下方或侧面，而WLC在E2的上方、下方或侧面。BLC和WLC与RSME位于串联路径中。通过提供U形部分，可以在RSME的置位过程中形成导电丝，其中，所述丝在E1的任一侧的x方向上和在y方向上延伸。所图示的实施还可以旋转90°或180°。
在该方法中，所述层的一些部分彼此侧向地布置，与图6F至图6H的构思类似，但是所述层呈嵌套的U形，使两个平行部分相对于基底部分以直角延伸。例如，U形RSL2被嵌套在U形E2内，U形IL被嵌套在U形RSL2内，U形RSL1被嵌套在U形IL内。在该示例中，U形E1被嵌套在U形RSL1内但E1本身不是U形。每个部分在一个或更多个维度上可以相同或不同。
一般地，任何的垂直堆叠实施方案可以适用于L形或U形实施方案。
此处，可以说，至少一个E1、E2、IL、RSL1和RSL2至少部分地与至少另一个E1、E2、IL、RSL1和RSL2侧向地布置。
图6K1描绘了图6A的RSME的示例性实施方案，其中RSME使用了一个RSL和一个位于RSL下方的击穿层。如之前所讨论的来使用RSL1，但是在IL与E2之间使用击穿层来取代RSL2。击穿层是不具有电阻开关行为的材料，并且可以在IL与E2之间提供阻挡层。具有电阻开关行为的材料通常可以在起始电阻状态与结束电阻状态之间反复地转换。相反地，击穿层材料是已经通过施加相对高的电压和/或电流从具有相关的I-V特性的初始状态击穿到具有另一个相关的I-V特性的击穿状态的材料，并且一般地可以仅一次就从初始状态转变到击穿状态。电阻开关材料可以被视为多次可编程材料而击穿材料可以被视为一次性可编程材料。此处，可编程可以包括具有改变电阻状态的能力。虽然电阻开关材料可以与熔丝或反熔丝配对来构成一次性可编程，但是电阻开关材料本身仍然保持多次可编程。一次性可编程材料是有用的，例如，在对芯片设置唯一的标识符中，或者在设置操作参数例如时钟或电压参数中。
用于击穿层的示例性材料(以及针对在初始状态中在击穿之前的一些示例的电阻率ρ的相关范围)包括：SiN(在25℃时，对于Si3N4，ρ＝1014Ω-cm)、SiO2(在25℃时，ρ＝1014-1016Ω-cm)、SiC(ρ＝102-106Ω-cm)、SiCN、SiON，或者任何可以被击穿(例如从较高电阻的、通常不导电的状态变化到较低电阻的、导电状态)但其本身通常不被认为是可逆电阻开关材料的层。击穿层可以是在处于击穿状态导电时保持至少约1-10MΩ的电阻的材料。在初始状态的电阻通常比在击穿状态的电阻高一个或更多个数量级。如果所述层的电阻太低，则作为保护层不太有效。击穿层材料的电阻为R＝ρl/A，其中，l是材料的长度，A是横截面积。所述长度是击穿层的厚度。如果已知ρ和R，则可以使用A和l来选择材料的尺寸。
击穿层可以是一次性可编程击穿层。这样的击穿层可以被视为不可开关击穿层或一次性可开关击穿层，因为击穿过程是不可逆的。即，一旦击穿层从起始不导电状态被击穿，则击穿层保持在击穿状态并且不能返回到起始状态。相反地，在一些情况下，单极或双极单元可以以一次性可编程模式进行操作，但是通常不是在物理上被击穿的，其在导电时保持至少约1-10MΩ的电阻。
一个或更多个RSL可以例如通过向RSL施加相对高的电压或电流来被配置成处于击穿状态。例如，所施加的电压可以显著地高于材料的阈值电压。击穿过程可以部分地归因于热效应。进一步的细节见图6K2和图6K3。
图6K2是示出击穿层从初始状态到击穿状态的转变的曲线图。可以通过在可以延长的一段时间(如几分钟)内向击穿层施加电流或电压实现转变。在时间tb处，当发生击穿事件时，穿过击穿层的电流阶跃式地增加(因为电阻阶跃式地减小)。在一些情况下，会发生多个击穿事件。对于所施加的电压，施加在RSME上的电压将按照与击穿层和RSL1的相应电阻成比例地分至击穿层和RSL1。RSL1可以被配置成处于低电阻状态使得基本上所有电压均施加在击穿层上。
图6K3是示出击穿层在初始状态(实线)和在击穿状态(虚线)的I-V特性的曲线图。对于给定电压，在击穿状态，电流较高(并且电阻较低)。其中击穿层处于初始状态的RSME可以区别于其中击穿层处于击穿状态的RSME，使得可以根据击穿层的状态来存储数据位。还可以在两个状态之间调整RSL来存储数据位。通过施加合适的读取电压，可以确定击穿层和RSL的状态。
图6L描绘了图6A的RSME的示例向实施方案，其中RSME使用了一个可逆的RSL(RSL1)和一个位于RSL1上方的击穿RSL。这是图6K1的构型的替代。
图6M描绘了图6A的RSME的示例性实施方案，其中电阻开关层(RSL)为不同类型。RSL1和RSL2可以由具有不同开关特性的不同类型材料制成，例如以允许多于一个的数据位被RSME存储。用于RSL1和RSL2的示例性材料包括：TiO2、NiOx、HfSiON、HfOx、ZrO2及ZrSiON。
图7A描绘了图6A的存储单元的导引元件(SE)如Si二极管的示例性实施方案。SE是具有n型区、本征(i)区及p型区的Si二极管。如所提到的，SE选择性地限制RSME上的电压和/或流过RSME的电流。SE允许存储单元被写和/或读，而不影响阵列中的其他存储单元的状态。
图7B描绘了图6A的存储单元的导引元件(SE)如穿通二极管的示例性实施方案。穿通二极管包括n+区、p-区及n+区。穿通二极管在两个方向上均是可操作的。特别地，穿通二极管允许交叉点存储阵列的双极操作，并且可以具有对称的非线性电流/电压关系。穿通二极管对于选中的单元在高的偏压下具有高电流而对于未选中的单元在低的偏压下具有低的漏电流。因此，它与具有电阻开关元件的交叉点存储阵列中的双极开关是相容的。穿通二极管可以是n+/p-/n+器件或p+/n-/p+器件。
尽管提供了涉及具有二极管作为导引元件的存储单元的示例性实施，但是本文所提供的技术一般地适用于其他器件和导引元件，包括晶体管、穿通晶体管、穿通二极管、PN二极管、NP二极管、PIN二极管、齐纳二极管、NPN二极管、PNP二极管、肖特基二极管、MIN二极管、碳硅二极管、晶体管布图等。
在另一种方法中，导引元件可以是例如为双极或CMOS晶体管的晶体管。
此外，在一些构型中不需要使用导引元件。
图8描绘了连接在位线和字线之间的图6A的存储单元的示例性实施方案。位线接触(BLC)为W或NiSi，第一粘合层(AL1)为TiN，第一电极(E1)为n+Si，RSL1为MeOx(例如HfO2)，IL为TiN，RSL2为MeOx(例如HfO2)，针对作为导引元件(SE)的Si二极管提供了另一个粘合层(AL)，第二粘合层(AL2)为TiN并且字线接触(WLC)为W或NiSi。此外，可以使用选自TiOx、Al2O3、ZrOx、LaOx和YOx的材料设置一个或更多个盖层。一般地，盖层可以为金属氧化物。在该示例中，盖层与IL和RSL相邻。具体地，一个盖层(Cap1)位于RSL1与IL之间并与RSL1和IL中的每一个相邻，并且另一个盖层(Cap2)位于IL与RSL2之间并与IL和RSL2相邻。从MeOx的角度来看，盖层可以用作氧的源或吸气剂，这有助于RSL中的开关。例如，在盖层用作氧的吸气剂的情况下，盖层可以帮助从MeOx RSL提供氧给IL/电极。例如，在盖层用作氧的源的情况下，盖层可以帮助从IL/电极提供氧给MeOxRSL。吸气剂是其中物质例如氧被移动到的位置。吸气是其中物质例如氧被移动到吸气剂位置的过程。吸气剂位置是其中由于氧处于低能量状态而导致氧将优选驻留的可替代位置。
RSME由从E1延伸到E2的层构成。在示例性实施方案中，E1和E2均具有例如约1-3nm或约1-10nm的厚度或高度，IL可以具有例如约1-5nm或约1-10nm的厚度或高度。因此，RSME的整体厚度可以非常小。
图9A描绘了图6C的RSME的实施方案，其中E1由Co、CoSi、n+Si、p+Si或p+SiC制成而E2由n+Si制成。层从顶部到底部的顺序为：E1、RSL1、Cap1、IL、Cap2、RSL2、E2。RSME还包括：RSL1(例如MeOx)、IL(例如TiN)、RSL2(例如MeOx)、以及第二电极(E2)(例如n+Si)。此外，可以在RSL1与IL之间设置盖层(Cap1)(例如TiOx)以及在IL与RSL2之间设置盖层(Cap2)(例如TiOx)。该实施方案可以提供在E1和E2由不同材料制成的情况下的非对称结构。例如，由钴(Co)构成的E1是期望的，因为钴(Co)具有相对高的、约-5eV的、接近Ni的功函数的功函数，并且可以导致更好的开关。这归因于可以作为具有高的功函数的益处的较高的势垒高度。在另一种方法中，由硅化钴(CoSi)构成的E1也是期望的，这是因为硅化钴也具有相对高的功函数。在另一种方法中，E1由n+Si(多晶硅)制成，其提供高的功函数(约4.1eV至4.15eV)以及抗氧化的益处。其他合适的材料包括具有约5.1eV至5.2eV的功函数的p+Si(多晶硅)、归因于高能隙而具有约6.6eV至6.9eV的非常高的功函数的p该化硅(SiC)。见图9C。例如，能隙对于4H多型体(polytype)为约3.23eV，对于6Hα多型体为约3.05eV。这些能隙显著地高于例如Si的能隙，Si能隙为约1.1eV。
在一个实施方案中，可以沉积p+SiC并然后例如通过离子注入、通过掺杂剂(例如B、Al、Be或Ga)来对p+SiC进行掺杂，使得浓度为约10E19～10E20原子每立方厘米。这是原位掺杂的示例。SiC是化学惰性的并因此抗氧化。实际上，由于升华温度2700℃，SiC不会熔化，并且具有3.6至4.9W/(cm＊K)的高热导率(与Si相比，Si为1.49W(cm＊K))，由于高的电流密度，该热导率可以有利于存储单元操作。
图9B描绘了图6C的RSME的实施方案，其中E1和IL由p+SiC制成，E2由n+Si、n+SiC或p+SiC制成。层的顺序从顶部到底部为：E1(例如，p+SiC)、RSL1、IL(例如，p+SiC)、RSL2、E2。E1和IL的高的功函数可以有助于单元电流降低，其中IL用作散射层。此外，通过调整IL的掺杂，可能调整层的电阻来增加散射和降低电流。随着掺杂增加，IL电阻变小，使得耗尽宽度变小并且耗尽层上的电压降变小。
此外，E2可以由n+Si、n+SiC或p+SiC制成。在E2由n+SiC制成的情况下，在制造期间在E2与RSL2之间形成较薄的SiO2层。因为避免SiO2层上的电压降，所以减小操作电压。相反地，在n+Si底部电极的情况下，可以在E2与RSL2之间形成较厚的SiO2层。作为n+SiC的替代，E2可以由p+SiC制成。RSL1和RSL2可以是例如MeOx。
在一种方法中，IL可以由纳米颗粒制成，例如通过将IL设置为纳米晶体SiC膜。例如见下文中W.Yu等人所论述的。
图9C是描绘p+SiC相对于其他材料的费米能级的曲线图。如上所述，归因于高的能隙，p+SiC具有非常高的、约6.6eV-6.9eV的功函数。为了阐明该事实，提供了关于4H-SiC的能图，其描绘了在真空中的能级(Evacuum)、导带的能级(Ec)、本征能级(Ei)以及价带的能级(Ev)。该曲线图来自从T.Ayalew的论文“SiC Semiconductor Devices Technology，Modeling And Simulation，”Institute for Microelectronics，Vienna，Austria，Jan.2004，其通过引用并入本文。其他示例性材料和它们的费米能级也描绘如下：Al(4.28eV)、Ti、Zn(4.33eV)、W(4.55eV)、Mo(4.60eV)、Cu(4.65eV)、Ni(5.10eV)、Au(5.15eV)及Pt(5.65eV)。如所提到的，p+SiC具有相对高的功函数。特别地，费米能级将接近价带能级。
在实际中，如果未掺杂的SiC被覆以氧，则未掺杂的SiC具有约4.5-4.8eV或约4.9eV的功函数。然而，对于p+SiC，费米能级将更接近价带，使得功函数更高。取决于p+掺杂的水平和SiC多型体(对于4H-SiC，能量带隙Eg＝3.23-3.26eV，或者对于6H-SiC，能量带隙Eg＝3.05eV)，功函数qφM可以为如所示的约6.6-6.9eV。
SiC可以通过在合适的、不过分高的温度下的沉积来应用。对于相对低的温度沉积，许多技术是可用的。例如，已经在I.Golecki等人的“Single-crystalline，epitaxial cubic SiC films grown on(100)Si at 750℃by chemical vapor deposition，”Applied Physics Letter，vol.60，issue 14，pp.1703-1705，April 1992中描述了在750℃时的沉积，其通过引用并入本文。在该方法中，通过低压化学气相沉积使用甲基硅烷(SiCH3H3)(具有1∶1的Si∶C比的单一前体)以及H2来生长SiC膜。
在另一个示例性方法中，已经在低温使用分子束外延来沉积SiC，如在A.Fissel等人的″Low-temperature growth of SiC thin films on Si and6H-SiC by solid-source molecular beam epitaxy，″Applied Physics Letter，vol.66，issue 23，pp.3182-3184，June 1995中所描述的，其通过引用并入本文。该方法涉及在约800-1000℃的低温下使用由基于磁通计的四级质谱仪控制的固体源分子束外延、在Si(111)及2°-5°的偏晶向(off-oriented)的6H-SiC(0001)衬底上外延生长化学计量的SiC。在SiC(0001)的情况下，在表示(3x3)和(2x2)超结构的Si稳定表面上获得膜。在T＞900℃下6H-SiC(0001)生长期间的反射高能衍射(RHEED)图案和阻尼的RHEED-振荡表明：台阶上的二维成核是主要的生长过程。
在W.Yu等人的″Low temperature deposition of hydrogenatednanocrystalline SiC films by helicon wave plasma enhanced chemicalvapor deposition，″J.Vac.Sci.Technol.A 28(5)，American Vacuum Society，p.1234-1239，Sept.3，2010中描述了另一种示例性的用于沉积SiC的低温方法，其通过引用并入本文。此处，通过使用螺旋波等离子体增强化学气相沉积技术在低的衬底温度下来沉积氢化纳米碳化硅(nc-SiC:H)膜。研究了射频(rf)功率和衬底温度对所沉积的nc-SiC:H膜的特性的影响。发现：以低的rf功率形成氢化非晶体SiC膜，同时可以在rf功率为400W或更大的情况下沉积具有埋入非晶体对应物中的SiC纳米晶体的微观结构的nc-SiC:H膜。从电容性受控放电到具有高的等离子体强度的螺旋波放电的等离子体转换影响膜的微结构和表面形态。对以各种衬底温度所沉积的膜的分析表明：在衬底温度低至150℃时开始发生SiC的结晶化。
图10A描绘了图6C的RSME的实施方案，其中描述了可替代的IL材料。层的顺序从顶部到底部为：E1(例如，TiN)、E1(例如，n+Si)、RSL1(例如，MeOx)、Cap1(例如，TiOx)、IL(例如，TiN)、Cap2(例如，TiOx)、RSL2(例如，MeOx)、E2(例如，n+Si)。在一个实施中，E1包括位于n+Si层上方的TiN层的组合。此外，盖层(例如TiOx)设置在RSL1与IL之间以及设置在IL与RSL2之间。另一个Ti接触(未示出)可以位于E1的上方。作为替代，IL可以选自Al、Zr、La、Y、Ti、TiAlN、TixNy和TiAl合金。这些是可以使得能够进行较低的V和I的单元操作的优选耦合层。该实施方案提供了关于IL的镜像结构，这是因为盖层、RSL和电极以相同的顺序且优选地具有相同的材料从IL的两侧延伸(例如，位于IL的上方和下方的相同的盖层材料(如TiOx)，接着是位于IL的上方和下方的相同的RSL材料(如MeOx)、接着是位于IL的上方和下方的相同的电极材料(如n+Si))。
图10B描绘了反向的镜像堆叠构型的图6C的RSME的实施方案。层的顺序从顶部到底部为：E1(例如，TiN)、cap1(例如，TiOx)、RSL1(例如，MeOx)、IL(例如，n+Si)、RSL2(例如，MeOx)、cap2(例如，TiOx)、E2(例如，TiN)。在一种方法中，E1由TiN制成，IL由n+Si制成以及E2由TiN制成。IL层可以是具有例如10-100nm厚度的n+Si。该实施方案是相对于图10A中的实施方案的反向镜像构型，其提供了反向堆叠，因为n+Si层此刻是IL而不是E1层或E2层，并且盖层位于RSL与电极层之间(cap1位于RSL1与E1之间；cap2位于RSL2与E2之间)而不是位于RSL与IL之间。具体地，RSL、盖层和电极以相同的顺序且优选地具有相同的材料从IL的两侧延伸(例如，位于IL的上方和下方的相同的RSL材料(如MeOx)，接着是位于IL的上方和下方的相同的盖层材料(如TiOx)、接着是位于IL的上方和下方的相同的电极材料(如TiN))。
图10C描绘了非对称的正立(upright)堆叠构型的图6C的RSME的实施方案。层的顺序从顶部到底部为：E1(例如，TiN)、Cap1(例如，TiOx)、RSL1(例如，MeOx)、IL(例如，n+Si)、IL(例如，TiN)、Cap2(例如，TiOx)、RSL2(例如，MeOx)、E2(例如，n+Si)。在一种方法中，IL是在TiN层的上方的n+Si层(例如，10-100nm厚)的组合。盖层(例如TiOx)被设置在MeOx层的上方并与MeOx层相邻。例如，cap1位于RSL1的上方并与RSL1相邻，以及cap2位于RSL2的上方并与RSL2相邻。该构型是非对称的并且是所有层被垂直布置的正立堆叠。没有使用镜像构型。该构型是非对称的，因为在IL(n+Si)上方延伸的层包括RSL1以及紧接着的cap1，而在IL(TiN)下方延伸的层包括cap2以及紧接着的RSL2。该构型是正立的，因为cap1位于RSL1的上方以及cap2位于RSL2的上方。
图10D描绘了非对称的反向堆叠构型的图6A的RSME的实施方案。层的顺序从顶部到底部为：E1(例如，TiN)、E1(例如，n+Si)、RSL1(例如，MeOx)、cap1(例如，TiOx)、IL(例如，TiN)、IL(例如，n+Si)、RSL2(例如，MeOx)、cap2(例如，TiOx)、E2(例如，TiN)。没有使用镜像构型。该构型是非对称的，因为在IL上方盖层之后是RSL，但在IL下方RSL之后是盖层。该构型相对于图10C的实施方案是反向的，因为n+Si层此时是E1层而不是E2层，以及TiN层此时是E2层而不是下部E1层。IL层可以是具有例如10-100nm厚的n+Si与TiN的组合(与图10C的方式相反)。
IL的其他实施方案使用一种或更多种金属，例如选自TiAlN、WN、W、NiSi、CoSi和C的金属。
图11A描绘了示出在E2为n+Si时SiOx生长的图6C的RSME的实施方案。层的顺序从顶部到底部为：E1(例如，n+Si)、RSL1(例如，MeOx)、Cap1(例如，TiOx)、IL(例如，TiN)、Cap2(例如，TiOx)、RSL2(例如，MeOx)、SiOx、E2(例如，n+Si)。由于在E2由Si制成以及RSL2包括金属氧化物的情况下在RSL2与E2之间形成的SiOx层的厚度变化，则在RSL中的形成电压可以存在较大的变化。例如，在RSL2为金属氧化物并直接沉积在包含n+Si的E2上并与E2接触的情况下，n+Si层的顶部部分被氧化，产生SiOx层。在示例性实施中，可以在RSL2与E2之间形成1-2nm的SiOx层，其中，RSL均由2-4nm的MeOx(例如HfO2)制成而E2由n+Si制成。可替代地，E1和/或E2可以由p+Si、氮化钨(例如，WN、WN2、N2W3)、TiN或SiGe制成。
图11B描绘了图6C的RSME的实施方案，其中示出在E2为TiN的时低带隙材料(例如TiOx)的生长。层的顺序从顶部到底部为：E1(例如，n+Si)、RSL1(例如，MeOx)、Cap1(例如，TiOx)、IL(例如，TiN)、Cap2(例如，TiOx)、RSL2(例如，MeOx)、Ti/TiOx、E2(例如，TiN)。为了阻止SiOx形成，可以利用在TiN电极上沉积的材料(例如Ti)来取代n+Si层。Ti层可以被视为电极的一部分。具体地，在Ti层的上方沉积MeOx层(RSL2)(例如HfOx)期间，Ti层(～1-5nm)的顶部部分被氧化并被转换为TiOx层。TiOx层的厚度取决于MeOx沉积的温度。在该情况下，第二电极(E2)包括TiN层上的Ti层，第二电阻开关层(RSL2)包括MeOx，并且TiOx层在Ti层上形成并与第二电阻开关层接触。
Ti/TiOx的带隙显著低于SiOx的带隙，所以可以避免形成电压的巨大变化。E1可以为n+Si或高功函数材料(例如Ni或NiSi)。在示例性实施中，RSL每个均由2-4nm的MeOx(例如HfO2)制成。
此外，对于E1可以使用高功函数材料来减小操作电流。例如，可以使用具有5.1eV的功函数的Ni。NiSi是另一种替代。相比之下，TiN的功函数为约4.2-4.7eV，以及n+Si的功函数为约4.1-4.3eV。
图11C描绘了图6C的RSME的实施方案，其中RSL由掺杂的金属氧化物制成以降低操作电压。层的顺序从顶部到底部为：E1(例如，n+Si)、RSL1(例如，掺杂的MeOx)、Cap1(例如，TiOx)、IL(例如，TiN)、Cap2(例如，TiOx)、RSL2(例如，掺杂的MeOx)、SiOx、E2(例如，n+Si)。例如，可以使用重掺杂的MeOx层(例如HfOx或HfSiON)。可以通过以约0.01-5％的浓度将掺杂剂(例如Ti、Al或Zr)注入或扩散到MeOx层中来实现对MeOx的掺杂。测试结果表明，这些掺杂剂提供了良好的特性。例如，可以使用离子注入或原位原子层沉积(ALD)。在示例性实施方案中，RSL每个均由2-4nm的MeOx(例如HfO2)制成以及在E2(其为n+Si)上形成1-2nm的SiOx层，。
图11D描绘了图11C的RSME的实施方案，其中E2是TiN而不是n+Si。层的顺序从顶部到底部为：E1(例如，n+Si)、RSL1(例如，掺杂的MeOx)、Cap1(例如，TiOx)、IL(例如，TiN)、Cap2(例如，TiOx)、RSL2(例如，掺杂的MeOx)、Ti/TiOx、E2(例如，TiN)。在示例性实施方案中，RSL每个均由2-4nm的MeOx(例如HfO2)制成以及在E2上形成Ti/TiOx。
图11E描绘了非对称的镜像单元构型的图6C的RSME的实施方案，其中RSL由不同材料制成。层的顺序从顶部到底部为：E1(例如，n+Si)、RSL1(例如，类型A的MeOx)、Cap1(例如，TiOx)、IL(例如，TiN)、Cap2(例如，TiOx)、RSL2(例如，类型B的MeOx)、SiOx、E2(例如，n+Si)。可能成为问题的是：使RSME在正方向和负方向两个方向上进行开关，这样可能会优先在特定极性下进行开关。一个可能的方案是针对RSL1和RSL2使用不同的材料。例如，RSL1可以为类型“A”，而RSL2可以为类型“B”。例如，可以使用两种不同类型的MeOx来控制开关极性，使得RSL1为类型“A”的MeOx而RSL2为类型“B”的MeOx。MeOx的示例包括：AlOx、TiOx、NiOx、ZrOx、CuOx、WOx，这样RSL1可以使用这些材料中的一种材料而RSL2可以使用这些材料中的另一种材料。可以选择RSL材料来获得期望的开关性能，其中在期望的条件下(例如指定的I-V条件)发生开关。E1和E2可以由例如n+Si或TiN制成。
图11F描绘了非对称的镜像单元构型的图6C的RSME的实施方案，在该构型中不具有SiOx。层的顺序从顶部到底部为：E1(例如，n+Si)、RSL1(例如，类型A的MeOx)、cap1(例如，TiOx)、IL(例如，TiN)、cap2(例如，TiOx)、RSL2(例如，类型B的MeOx)、Ti/TiOx、E2(例如，TiN)。在该情况下，电极E2是例如TiN的材料而不是n+Si，使得在制造期间不形成SiO2层。如结合图11B所讨论的，在TiN电极上沉积Ti，并且在Ti上沉积MeOx层(例如HfOx)的期间，Ti层的顶部部分被氧化，导致形成TiOx层。
图12描绘了图6C的RSME的能量曲线图。水平轴描绘了沿着RSME的从E1到E2的距离，而竖直轴表示能级。Ec为导带，其范围从E1与RSL1之间的节点处的高能级Ec2到E2与RSL2之间的节点处的低值Ec1。EE1是E1的能级，EIL是IL的能级，以及EE2是E2的能级。Ev为价带。导带中的凹口代表在IL处实现的较低能级，如下文所述。
MRS依赖离子导电作为开关机制。在离子导体中，通过离子到处运动以及通过电子或空穴的运动来传输电流。例如，在被称作电解质的导电液体和也被称作固体电解质的离子导电固体中发现了通过离子或离子和电子/空穴的电流传输。此外，离子导电性对于许多产品(例如类型I电池和类型II电池(即，常规的和可再充电的)、燃料电池、电致变色窗和显示器、固态传感器)尤其对于活性气体、导电桥开关以及本文所述的双极MeOx开关是非常重要的。
与纯电子流传输相比较，存在化学反应(例如，系统随着时间而变)，该化学反应系于在离子电流被转化成电子流的任何地方(即，接触或电极)，所发生的电流流动。这是与具有电子(或空穴)的电流电流相比较的显著的区别，其中对于流过接触的电流不需要化学反应。双极MeOx开关试图移动MeOx中的氧空位来生成金属丝(filament)，由此在界面处存储氧。可以通过如下机制来提供电子导电，所述机制包括：Fowler-Nordheim、肖特基、空间电荷受限电流(SCLC)、SCLC与Poole-Frenkel(PF)一起、PF与希尔定律。离子导电包括电导率、扩散和场类型。
典型的离子电导率值相对较低并取决于来自电极的空气的氧的供应、温度以及电场(按指数规律)。
图13描绘了RSL的置位过程中的高电场的施加。该扫描电子显微图像描绘了包括SiO2生长层的n+Si左侧电极(EL)、HfO2的RSL和TiN右侧电极(ER)。可以施加高电场来将氧移动到MeOx(HfO2)的RSL中。此处，在示例性实施方案中，高电场存在于HfO2的区域中，其为3-5nm宽。使用5nm的值，由此电场为5V/5nm＝10MV/cm。
图14A至图14D描绘了RSL的置位过程中导电丝的形成中的不同阶段。描绘了单个MeOx膜的正常发生的击穿。例如，左侧电极(EL)被设置为0V以作为接地电极，中间区域表示RSL(例如HfO2)，右侧区域表示在5V的被驱动的右侧电极(EL)。5V是对于在没有电流限制器(电阻器)的情况下的近似值。这些图示出具有两个或更多个这样的RSL的RSME的行为。注意，在RSME中，右侧电极会接收耦合电压并且不被直接地驱动。
在置位过程或形成过程中，RSL最初是不导电的。空心圆圈或白色圆圈表示氧离子，而实心圆圈或黑色圆圈表示金属。高电场耦合至带负电荷的氧离子，从HfO2中提取出氧离子并将它们吸引到ER。在图14A的状态之后，出现图14B的状态，其中，一些氧离子已经被提取并存储在ER处(如ER处的空心圆圈所表示的)，并且从其中提取氧的HfO2区域变成金属性的(如实心圆圈所表示的)。该过程继续，使得在图14B的状态之后达到图14C的状态，其中另外的氧离子已经被提取并存储在中间电极处，并且从其中提取氧离子的HfO2的另外区域变成金属性的。最终，在图14C的状态之后，达到图14D的状态，其中另外的氧离子已经被提取并存储在ER处，并且从其中提取氧离子的HfO2的足够部分变成金属性的，形成通过RSL的导电丝或路径，以作为电极与电极之间的短路。
因此，存在从关断状态到导通状态的转变，其中，在关断状态中，RSL处于类似于开路(不导电的)的相对高的电阻状态，在导通状态中，RSL处于类似于短路(导电的)或闭合电路的相对低的电阻状态。
图14E、图14F和图14G分别是描述图14A、图14B和图14D的置位过程阶段的能量曲线图。y轴表示能量而x轴表示RSME中的距离。峰值表达由HfO2中的氧施加的、对电子传输的势垒。峰值跟随导带Ec，其范围为从Ec1到Ec2。导带在图14E至图14G中保持该固定范围。EEL是EL的能量，EER是ER的能量。此外，描绘了线性带弯曲的理想情况。
在过程开始时，电场(E)处于10MV/cm(5V/5nm)的起始能级，假定在EL和ER上施加5V，并且EL与ER相隔5nm。相对小量的电流流动，如通过细虚线箭头所表示的(图14E)。随着过程继续，氧被从RSL中提取并被作为生长丝的一部分的金属区域取代。金属区域基本上变成Si电极的延伸部分，使得EL与ER之间的有效距离减小(例如，从5nm减小到4nm)，并且E场相应地增加到12MV/cm(5V/4nm)。归因于较高的电场，较大量的电流流动，如通过较粗的虚线箭头所表示的(图14F)。随后，另外的氧被从HfO2中提取使得丝生长并且EL与ER之间的距离减小(例如，从4nm减小到1nm)，并且由于电场与距离之间的指数关系，所以E场增加到50MV/cm(5V/1nm)。归因于更高的电场，更大量的电流作为冲击电流流动，如通过更加粗的虚线箭头所表示的(图14G)。
注意，图14E至图14G中，第一能量峰值与最终能量峰值的高度大致相同，而存在较少的峰值表明对电子传输的势垒较低。所提出的RSME因此可以在形成过程和置位过程中通过IL层的电流限制效应来有利地避免冲击电流。
图15A至图15C描绘了在RSL的复位过程中的移除导电丝中的不同阶段。
图15D、图15E和图15F分别是描述图15A、图15B和图15C的复位过程阶段的能量曲线图。左侧区域表示接地电极(EL)，中间区域表示RSL(例如HfO2)，以及右侧区域表示驱动电极(ER)。所描绘的电压和电子是针对不存在IL的电流限制效应情况的近似值。这些图表明RSL的预期行为。注意，RSME包括至少两个串联的RSL，并且在RSME中，右侧电极会接收耦合电压并且不直接被驱动，因此有效地减小了电流。
复位过程基本上是图14A至图14D的置位过程的反转。在复位过程(图15A和图15D)开始时，E场为50MV/cm，相对小的数目的氧离子被返回到靠近ER的HfO2部分，中断由丝形成的短路。在ER和EL上施加例如-5V的电压，其使用了与置位过程相反的极性。因此，在复位期间，可以开始于例如-5V。E场所施加的有效距离为例如1nm，导致50MV/cm的E场。随后，在1.3nm的距离上施加-7V的电压，导致53MV/cm的E场(图15B和图15E)。随后，在1.6nm的距离上施加-9V的电压，导致56MV/cm的E场(图15C和图15F)。该过程在RSME中完全不同，这因此可以在复位过程中有利地避免冲击电流。
对于双极MeOx开关，提供其中从RSL移走离子的离子运动，使得RSL变得更加具有金属性。这是一种自放大效应，因为一旦移走一个离子，会加速其他离子的移走，这是因为电场增加了并且运动对电场的依赖是按指数规律的。因此如果移走一个离子，则电场被增加并且离子移动的迁移率按指数规律增加。因此所述器件具有较快的雪崩效应。这解释了置位和形成的相关性。
除了离子运动，同时，电子可以通过跳过能量峰来在RSL中移动。最初，仅小量的电子流动。但是一旦电场增加，则更多电子可以流动越过能量峰并且对于它们更易于流动。最后，具有大量的电子冲击地流向IL。然而，该电子流动是非期望的，因为电子对依赖各个离子的运动的开关机制没有贡献。为了移动离子，需要建立足够的电场。相关联的电子流动是非期望的，因为如果具有与RSL串联的导引元件例如二极管，该二极管需要能够承受不仅来自小的离子电流的电流而且还要承受来自较大的电子流的电流。
此外，在复位期间，氧移动返回到电阻开关元件，并因此IL与E1或E2的有效距离再次增加。电场增强，使得大量电子流动。
RSME结构使得建立了足以稍微移动离子的、没有太多的电子流动的电场。RSME基本上提供了不能传导非常多的电子的不良导体。此外，IL提供了阻止电子和反射电子的势垒。连同电容耦合效应，可以因此移动离子而不使得太多的电子流流动。
RSME可以是总体上对称的，具有位于RSL1与RSL2之间的IL，因此可以将开关机制聚焦到位于RSL之间的IL处。IL允许电场建立在所述器件的中心，使得离子将在RSL中移动，但是离子不穿过中间区域中的IL。IL是导体并能够存储氧离子。IL可以是金属的，但IL不是金属的也是可以的。IL可以非常薄，并应当能够反射和/或保持电子使得它们位于IL处。IL的电容量可以通过改变IL的厚度来调节。这会对缩小的器件尤其重要。
目的是提供一种具有如图12所描绘的能量曲线图的RSME、其包括其中电子被反射但尽管如此存在有建立的电场的电位阶跃(potentialstep)。可以使用对称的结构，其中RSL1和RSL2具有相同的厚度，或者还可以是RSL1和RSL2具有不同的厚度。一个RSL可能比其他的RSL稍微厚一点，使得能够建立场并不引起开关。这将导致如图12中示出的、基于RSL1和RSL2的厚度的带隙曲线图位移。如果RSL的厚度是相同的，则它们的场将具有相同的行为，并且它们会以相同的电场进行开关。在另一方面，通过引入非对称，可以只对一个RSL进行调整，在非对称的情况中，另一个RSL成为阻挡层而不进行开关。
关于冲击电流，这种情况发生，因为在IL与E1或E2之间的距离非常短使得没有机会与体积相互作用。在电导体中，电子在电场中被加速并在平均自由行程上行进直到通过电子-电子、电子-声子、电子-杂质或电子-界面机制被散射为止。对于典型导体(例如硅或铜)，典型的散射平均自由行程为约40nm。在小型存储器件中，电流为冲击式的，因为典型尺寸非常小，使得电子过冲并被散射到电极的内部深处，不将能量传递给开关区域。
图16A描绘了图6A的RSME的置位过程。在步骤1600中，开始存储单元的置位过程。在实际中，可以通过向合适的位线和字线施加合适的电压来同时执行在存储器件中的多个存储单元的置位过程或复位过程。在步骤1602中，在第一电极和第二电极上施加置位电压。电压经由与电阻开关存储单元串联的导引元件施加在电阻开关存储单元的第一电极和第二电极上。
例如，置位电压可以具有期望的波形，如固定的振幅脉冲或脉冲串、斜坡或阶梯。因此，电压可以是时变电压信号，例如，随时间增加其量值增加。例如，对于固定的振幅脉冲，振幅可以处于或高于例如为V置位(图4A)的电平。对于斜坡或阶梯，置位电压可以开始于低于V置位的电平并增加至V置位或更高。在一种方法中，摸索地施加置位电压持续指定的时间段，而不确定实际上是否达到置位状态。在该情况下，置位电压具有如下持续时间和/或量值，其基于存储器件的现有的统计学分析足以针对接近100％的所有存储单元达到置位状态。
在另一种方法中，在施加置位电压的同时，监测存储单元的状态，并且当监测表明已经达到置位状态时移除置位电压。移除电压可以意味着允许第一电极和第二电极浮置。该方法在例如于2010年4月8日公布的名称为″Set And Reset Detection Circuits For Reversible ResistanceSwitching Memory Material，″的US 2010/0085794和于2008年6月24日公布的名称为″Memory device for protecting memory cells duringprogramming″的US 7,391,638中被进一步描述，两者均通过引用并入本文。
在步骤1604中，电压被耦合至中间层(IL)，并且IL散射从RSL进入IL的电子。在步骤1606中，在RSL中形成一个或更多个丝。同样参见图14A至图14D。丝的形成在不同的RSL中可以以不同的速率进行并以不同的时间完成。例如，参照图4B，在置位电压达到V置位B时类型“B”的RSL将首先达到置位状态，随后在置位电压达到V置位A时类型“A”的RSL达到置位状态。置位电压足以在每个RSL中形成丝来提供RSL中的导电路径，由此提供贯穿RSME和存储单元的导电路径。作为结果，在每个RSL中和在RSME中实现低电阻状态。RSME的低电阻状态可以被指派为第一二进制数据状态，例如，0或1。在步骤1608中，移除置位电压，并且将包括RSME的存储单元放电。注意，步骤1602至步骤1606至少部分地同时地发生。
可选地，可能的是，仅RSL中的一个RSL完成置位过程，或者并非RSME中的所有RSL完成置位过程。
图16B描绘了图6A的RSME的复位过程。在步骤1620中，存储单元的复位过程开始。在步骤1622中，在第一电极和第二电极上施加复位电压(V复位，见图4A)。电压经由与电阻开关存储单元串联的导引元件施加在电阻开关存储单元的第一电极和第二电极上。置位电压可以具有期望的波形，例如固定的振幅脉冲或斜坡。因此，电压可以是时变电压信号，例如，随时间增加其量值增加。如上所述，在一种方法中，摸索地施加置位电压，而不确定是否实际上达到置位状态。在该情况下，复位电压具有如下持续时间和/或量值，其足以针对接近100％的所有存储单元实现复位状态。
在另一种方法中，在施加复位电压的同时，监测存储单元的状态，并且在监测表明已经达到复位状态时移除复位电压。在以上提到的US2010/0085794和US 7,391,638中进一步描述了该方法。
在步骤1624中，电压被耦合至中间层，并且IL散射从RSL进入IL的电子。在步骤1626中，在RSL中去除或破坏一个或更多个丝。同样参见图15A至图15C。丝的去除在不同RSL中可以以不同的速率进行并以不同的时间完成。例如，参照图4B，当复位电压达到V复位B时类型“B”的RSL首先达到复位状态，并且随后当复位电压达到V复位A时类型“A”的RSL达到复位状态。复位电压足以去除在每个RSL中的丝，以去除RSL中的导电路径，由此去除贯穿RSME和存储单元的导电路径。作为结果，在每个RSL中和在RSME中实现高电阻状态。RSME的高电阻状态可以被指派为与低电阻数据状态相反的第二二进制数据状态，例如，1或0。在步骤1628中，移除复位电压，并且将包括RSME的存储单元放电。注意，步骤1622至步骤1626至少部分地同时地发生。
可选地，可能的是，仅RSL中的一个RSL完成复位过程，或者并非RSME中的所有RSL完成复位过程。
上述方法可以包括在电阻开关存储单元的第一电极和第二电极上施加电压来在存储单元中设置第一数据状态，其中电压被电容性地耦合到串联地电连接在第一电极与第二电极之间的导电中间层，并且电压引起在以下层中的至少一个中进行电阻状态转换：(a)串联地电连接在第一电极与导电中间层之间的第一电阻开关层，以及(b)串联地电连接在第二电极与导电中间层之间的第二电阻开关层，并去除电压，以使得电阻开关存储单元放电。电阻开关层可以是可逆的或不可逆的。
上述方法还可以包括通过以下步骤来改变电阻开关存储单元中的电阻状态：(a)增加施加在电阻开关存储单元上的时变电压的量值，直到电阻开关存储单元的第一电阻开关层和第二电阻开关层中之一的电阻状态被转换为止，以及(b)随后，进一步增加施加在电阻开关存储单元上的时变电压的量值，直到电阻开关存储单元的第一电阻开关层和第二电阻开关层中的另一个的电阻状态被转换为止。电阻状态的转换可以是可逆的或不可逆的。
上述方法还可以包括在第一控制线和第二控制线上施加电压，其中第一控制线被连接到电阻开关存储单元的一端，第二控制线被连接到与电阻开关存储单元串联的导引元件，并且电压被施加在电阻开关存储单元的第一电阻开关层和第二电阻开关层上，以及施加在位于第一电阻开关层与第二电阻开关层之间的导电中间层上，并去除电压以使得电阻开关存储单元放电。电阻开关层可以是可逆的或不可逆的。
因此，可以看出，在一个实施方案中，电阻开关存储单元包括：第一电极和第二电极；串联地电连接在第一电极与第二电极之间的导电中间层；串联地电连接在第一电极与导电中间层之间的第一电阻开关层；以及串联地电连接在第二电极与导电中间层之间的第二电阻开关层，第一电阻开关层和第二电阻开关层均具有双极开关特性或者均具有单极开关特性。
在另一个实施方案中，电阻开关存储单元包括：二极管导引元件；以及与二极管导引元件串联的电阻开关存储元件，该电阻开关存储元件包括：第一电极和第二电极；串联地电连接在第一电极与第二电极之间的导电或半导电中间层；串联地电连接在第一电极与导电或半导电中间层之间的第一电阻开关层；以及串联地电连接在第二电极与导电或半导电中间层之间的第二电阻开关层。
在另一个实施方案中，存储器件包括：包括多个电阻开关存储单元的存储阵列，每个电阻开关存储单元包括与电阻开关存储元件串联的导引元件，每个电阻开关存储元件包括电连接在第一电阻开关层与第二电阻开关层之间的中间层；多个字线和位线，每个电阻开关存储单元的一端与多个位线中的相应位线连通而另一端与多个字线中的相应字线连通；以及与所述多个字线和位线连通的控制电路，该控制电路经由相应的位线和字线向至少一个电阻开关存储单元施加电压，以使得所述至少一个电阻开关存储单元的电阻开关存储元件从一个电阻状态转换到另一个电阻状态。
在另一个实施方案中，电阻开关存储单元包括：第一电极和第二电极；串联地电连接在第一电极与第二电极之间的导电或半导电中间层；串联地电连接在第一电极与导电或半导电中间层之间的第一电阻开关层；以及串联地电连接在第二电极与导电或半导电中间层之间的第二电阻开关层，第一电极、第二电极、导电或半导电中间层、第一电阻开关层和第二电阻开关层中的至少一个至少部分地与第一电极、第二电极、导电或半导电中间层、第一电阻开关层以及第二电阻开关层中的至少另一个侧向布置。
在另一个实施方案中，电阻开关存储单元包括：第一电极和第二电极；串联地电连接在第一电极与第二电极之间的导电或半导电中间层；串联地电连接在第一电极与导电或半导电中间层之间的第一电阻开关层；以及串联地电连接在第二电极与导电或半导电中间层之间的第二电阻开关层，该导电或半导电中间层、第一电阻开关层以及第二电阻开关层至少为L形和U形之一。
在另一个实施方案中，存储器件包括：包括多个电阻开关存储单元的存储阵列，每个电阻开关存储单元包括与电阻开关存储元件串联的导引元件，每个电阻开关存储元件包括电连接在第一电阻开关层与第二电阻开关层之间的中间层以及第一电极和第二电极，对于每个电阻开关存储单元：第一电极、第二电极、导电或半导电中间层、第一电阻开关层以及第二电阻开关层中的至少一个至少部分地与第一电极、第二电极、导电或半导电中间层、第一电阻开关层以及第二电阻开关层中的至少另一个侧向布置；多个字线和位线，每个电阻开关存储单元的一端与多个位线中的相应位线连通而另一端与多个字线中的相应字线连通；以及与所述多个字线和位线连通的控制电路，该控制电路经由相应的位线和字线向至少一个电阻开关存储单元施加电压，以使得所述至少一个电阻开关存储单元的电阻开关存储元件从一个电阻状态转换到另一个电阻状态。
在另一个实施方案中，用于改变电阻开关存储单元中的电阻状态的方法包括：在电阻开关存储单元的第一电极和第二电极上施加电压来设置存储单元的第一数据状态，电压被电容性地耦合到串联地电连接在第一电极与第二电极之间的导电或半导电中间层，电压使得以下层中至少之一的电阻状态被转换：(a)串联地电连接在第一电极与导电或半导电中间层之间的第一电阻开关层，和(b)串联地电连接在第二电极与导电或半导电中间层之间的第二电阻开关层；以及去除电压以使电阻开关存储单元放电。
在另一个实施方案中，用于改变电阻开关存储单元中的电阻状态的方法包括：增加施加在电阻开关存储单元上的时变电压的量值，直到电阻开关存储单元的第一电阻开关层和第二电阻开关层中之一的电阻状态被转换为止；以及随后进一步增加施加在电阻开关存储单元上的时变电压的量值，直到电阻开关存储单元的第一电阻开关层和第二电阻开关层中的另一个的电阻状态被转换为止。
在另一个实施方案中，用于改变电阻开关存储单元中的电阻状态的方法包括：在第一控制线和第二控制线上施加电压，第一控制线被连接到电阻开关存储单元的一端，第二控制线被连接到与电阻开关存储单元串联的导引元件，将电压施加在电阻开关存储单元的第一电阻开关层和第二电阻开关层上，以及施加在导电性地位于第一电阻开关层与第二电阻开关层之间的导电或半导电中间层上；以及去除电压以使电阻开关存储单元放电。
在另一个实施方案中，电阻开关存储单元包括：导引元件；以及与导引元件串联的电阻开关存储元件，该电阻开关存储元件包括：第一电极和第二电极；串联在第一电极与第二电极之间的导电或半导电中间层；串联在第一电极与导电或半导电中间层之间的第一电阻开关层；以及串联在第二电极与导电或半导电中间层之间的第二电阻开关层。
在另一个实施方案中，电阻开关存储元件包括：第一电极和第二电极；串联在第一电极和第二电极之间的导电或半导电中间层；串联在第一电极与导电或半导电中间层之间的第一电阻开关层，该第一电阻开关层包括MeOx；串联在第二电极与导电或半导电中间层之间的第二电阻开关层，该第二电阻开关层包括MeOx；以及位于导电或半导电中间层与第一电极之间的盖层，该盖层选自TiOx、Al2O3、ZrOx、LaOx、YOx，从第一电阻开关层的角度来看该盖层用作氧的源或吸气剂。
在另一个实施方案中，存储器件包括：包括多个存储单元的存储阵列，每个存储单元包括与电阻开关存储元件串联的导引元件，每个电阻开关存储元件包括位于第一电阻开关层与第二电阻开关层之间的中间层；多个字线和位线，每个存储单元的一端与所述多个位线中的相应位线连通而另一端与所述多个字线中的相应字线连通；以及与所述多个字线和位线连通的控制电路，该控制电路经由相应的位线和字线对至少一个存储单元施加电压，以使得所述至少一个存储单元的电阻开关存储元件从一个电阻状态转换到另一个电阻状态。
在另一个实施方案中，电阻开关存储单元包括：第一电极和第二电极；串联地电连接在第一电极与第二电极之间的导电中间层；串联地连接在第一电极和导电中间层之间的电阻开关层；串联地电连接在第二电极与导电中间层之间的击穿层，该击穿层在处于导电状态时保持至少约1-10MΩ的电阻。
在另一个实施方案中，电阻开关存储单元包括：导引元件；与导引元件串联的电阻开关存储元件，该电阻开关存储元件包括：第一电极和第二电极；串联地电连接在第一电极与第二电极之间的导电中间层；串联地电连接在第一电极与导电中间层之间的电阻开关层；以及串联地电连接在第二电极与导电中间层之间的击穿层，该击穿层在处于导电状态时保持至少约1-10MΩ的电阻。
在另一个实施方案中，电阻开关存储单元包括：导引元件；以及与导引元件串联的电阻开关存储元件。该电阻开关存储元件包括：第一电极和第二电极；串联地电连接在第一电极与第二电极之间的导电或半导电中间层；串联地电连接在第一电极与导电或半导电中间层之间的电阻开关层；以及串联地电连接在第二电极与导电或半导电中间层之间的击穿层，该击穿层在处于导电状态时保持至少约1-10MΩ的电阻。
在另一个实施方案中，存储器件包括：包括多个存储单元的存储阵列，每个存储单元包括与电阻开关存储元件串联的导引元件。每个电阻开关存储元件包括：第一电极和第二电极；串联地电连接在第一电极与第二电极之间的导电或半导电中间层；串联地电连接在第一电极与导电或半导电中间层之间的电阻开关层；以及串联地电连接在第二电极与导电或半导电中间层之间的击穿层，该击穿层在处于导电状态时保持至少约1-10MΩ的电阻。该存储器件还包括：多个字线和位线，每个存储单元的一端与所述多个位线中的相应位线连通而另一端与所述多个字线中的相应字线连通；以及与所述多个位线和字线连通的控制电路，该控制电路经由相应的位线和字线向至少一个存储单元施加电压，以使得所述至少一个存储单元的电阻开关存储元件从一个电阻状态转换到另一个电阻状态。
为了示出和描述的目的，已经呈现了以上对本发明的详细描述。其并不旨在穷举或将本发明限于所公开的精确形式。鉴于以上教导，很多修改和变体是可能的。选择描述的实施例是为了最好地解释本发明的原理及其实践应用，以使得本领域的普通技术人员能够在各种实施例中并通过适合于想到的具体使用的各种修改，来最好地利用本发明。旨在由所附权利要求来限定本发明的范围。
权利要求书(按照条约第19条的修改)
1.一种电阻开关存储单元，包括：
电阻开关存储元件，所述电阻开关存储元件包括：
第一电极(E1)和第二电极(E2)；
串联在所述第一电极与所述第二电极之间的导电或半导电中间层(IL)；所述导电或半导电中间层包括n+Si、SiGe、ZrOx和纳米颗粒中至少之一；
串联在所述第一电极与所述导电或半导电中间层之间的第一电阻开关层(RSL1)；以及
串联在所述第二电极与所述导电或半导电中间层之间的第二电阻开关层(RSL2)。
2.根据权利要求1所述的电阻开关存储单元，还包括：
与所述电阻开关存储元件串联的导引元件(SE)，所述导引元件包括二极管。
3.根据权利要求1或2所述的电阻开关存储单元，其中：
所述导电或半导电中间层选自n+Si、SiGe和ZrOx。
4.根据权利要求1至3中任一项所述的电阻开关存储单元，其中：
所述导电或半导电中间层包括纳米颗粒。
5.根据权利要求1至4中任一项所述的电阻开关存储单元，其中：
所述第一电极和所述第二电极中至少之一选自W、WSix、WN、TiN、TiSix、SiGe TiAlN、NiSi、Ni、Co、CoSi、n+Si和p+Si。
6.根据权利要求1至5中任一项所述的电阻开关存储单元，其中：
所述第一电极和所述第二电极中至少之一选自n+Si、n+SiC和p+SiC。
7.根据权利要求1至6中任一项所述的电阻开关存储单元，其中：
所述第一电极包括TiN；
所述导电或半导电中间层包括n+Si；以及
所述第二电极包括TiN。
8.根据权利要求1至7中任一项所述的电阻开关存储单元，其中：
所述第二电极包括在TiN层上的Ti层；
所述第二电阻开关层包括MeOx；以及
在所述Ti层上形成有TiOx层，并且所述TiOx层与所述第二电阻开关层接触。
9.根据权利要求1至7中任一项所述的电阻开关存储单元，其中：
所述第二电极包括n+Si；以及
在所述第二电极上生长有SiOx层。
10.一种电阻开关存储元件，包括：
第一电极(E1)和第二电极(E2)，所述第一电极包括n+Si；
串联在所述第一电极与所述第二电极之间的导电或半导电中间层(IL)，所述导电或半导电中间层包括TiN；
串联在所述第一电极与所述导电或半导电中间层之间的第一电阻开关层(RSL1)，所述第一电阻开关层包括MeOx；
串联在所述第二电极与所述导电或半导电中间层之间的第二电阻开关层(RSL2)，所述第二电阻开关层包括MeOx；以及
所述电阻开关存储元件还包括位于所述导电或半导电中间层与所述第一电极之间的盖层(Cap1、Cap2)，所述盖层与所述导电或半导电中间层相邻，所述盖层包括TiOx，从所述第一电阻开关层的角度来看，所述盖层用作氧的源或吸气剂。
11.根据权利要求11所述的电阻开关存储元件，还包括：
位于所述导电或半导电中间层与所述第二电极之间的另外的盖层(Cap1、Cap2)，所述另外的盖层选自TiOx、Ti、Al2O3、ZrOx、LaOx、YOx，所述另外的盖层相邻于所述导电或半导电中间层和所述第二电极中至少之一。
12.一种电阻开关存储元件，包括：
第一电极(E1)和第二电极(E2)，所述第一电极包括TiN；
串联在所述第一电极与所述第二电极之间的导电或半导电中间层(IL)，所述导电或半导电中间层包括n+Si；
串联在所述第一电极与所述导电或半导电中间层之间的第一电阻开关层(RSL1)，所述第一电阻开关层包括MeOx；
串联在所述第二电极与所述导电或半导电中间层之间的第二电阻开关层(RSL2)，所述第二电阻开关层包括MeOx；以及
位于所述导电或半导电中间层与所述第一电极之间的并且与所述第一电极相邻的盖层(Cap1、Cap2)，所述盖层包括TiOx，从所述第一电阻开关层的角度来看，所述盖层用作氧的源或吸气剂。
13.根据权利要求12所述的电阻开关存储单元，还包括：
与所述中间层相邻的另外的导电或半导电中间层(IL2)，所述另外的导电或半导电中间层(IL2)包括TiN。
14.根据权利要求13所述的电阻开关存储元件，还包括：
与所述中间层相邻的另外的盖层，所述另外的盖层选自TiOx、Al2O3、ZrOx、LaOx、YOx。
15.根据权利要求12至14中任一项所述的电阻开关存储元件，其中：
所述电阻开关存储元件具有镜像构型。

Claims (32)

1.一种电阻开关存储单元，包括：
电阻开关存储元件，所述电阻开关存储元件包括：
第一电极(E1)和第二电极(E2)；
串联在所述第一电极与所述第二电极之间的导电或半导电中间层(IL)；
串联在所述第一电极与所述导电或半导电中间层之间的第一电阻开关层(RSL1)；以及
串联在所述第二电极与所述导电或半导电中间层之间的第二电阻开关层(RSL2)。
2.根据权利要求1所述的电阻开关存储单元，还包括：
与所述电阻开关存储元件串联的导引元件(SE)，所述导引元件包括二极管。
3.根据权利要求1或2所述的电阻开关存储单元，其中：
所述导电或半导电中间层是不可氧化的。
4.根据权利要求3所述的电阻开关存储单元，其中：
所述导电或半导电中间层包括碳。
5.根据权利要求1、2和4中任一项所述的电阻开关存储单元，其中：
所述导电或半导电中间层是可氧化的。
6.根据权利要求1至5中任一项所述的电阻开关存储单元，其中：
所述导电或半导电中间层选自TiN、Al、Zr、La、Y、Ti、TiAlN、TixNy和TiAl合金。
7.根据权利要求1至6中任一项所述的电阻开关存储单元，其中：
所述导电或半导电中间层选自n+Si、SiGe和ZrOx。
8.根据权利要求1至7中任一项所述的电阻开关存储单元，其中：
所述导电或半导电中间层包括p+SiC。
9.根据权利要求1至8中任一项所述的电阻开关存储单元，其中：
所述导电或半导电中间层包括纳米颗粒。
10.根据权利要求1至9中任一项所述的电阻开关存储单元，其中：
所述第一电阻开关层和所述第二电阻开关层中至少之一选自HfOx和HfSiON。
11.根据权利要求1至10中任一项所述的电阻开关存储单元，其中：
所述第一电阻开关层和所述第二电阻开关层中至少之一包括具有0.01-5％的掺杂剂浓度的重掺杂金属氧化物层。
12.根据权利要求11所述的电阻开关存储单元，其中：
所述金属氧化物层选自HfOx和HfSiON；并且所述掺杂剂为Ti、Al或Zr。
13.根据权利要求1至12中任一项所述的电阻开关存储单元，其中：
所述第一电极和所述第二电极中至少之一选自W、WSix、WN、TiN、TiSix、SiGe TiAlN、NiSi、Ni、Co、CoSi、n+Si和p+Si。
14.根据权利要求1至13中任一项所述的电阻开关存储单元，其中：
所述第一电极和所述第二电极中至少之一选自n+n+SiC和p+SiC。
15.根据权利要求1至14中任一项所述的电阻开关存储单元，其中：
所述第一电极包括n+Si；
所述导电或半导电中间层包括TiN；以及
所述第二电极包括n+Si。
16.根据权利要求1至14中任一项所述的电阻开关存储单元，其中：
所述第一电极包括TiN；
所述导电或半导电中间层包括n+Si；以及
所述第二电极包括TiN。
17.根据权利要求1至16中任一项所述的电阻开关存储单元，其中：
所述第二电极包括在TiN层上的Ti层；
所述第二电阻开关层包括MeOx；以及
在所述Ti层上形成有TiOx层，并且所述TiOx层与所述第二电阻开关层接触。
18.根据权利要求1至16中任一项所述的电阻开关存储单元，其中：
所述第二电极包括n+Si；以及
在所述第二电极上生长有SiOx层。
19.一种电阻开关存储元件，包括：
第一电极(E1)和第二电极(E2)；
串联在所述第一电极与所述第二电极之间的导电或半导电中间层(IL)；
串联在所述第一电极与所述导电或半导电中间层之间的第一电阻开关层(RSL1)，所述第一电阻开关层包括MeOx；
串联在所述第二电极与所述导电或半导电中间层之间的第二电阻开关层(RSL2)，所述第二电阻开关层包括MeOx；以及
位于所述导电或半导电中间层与所述第一电极之间的盖层(Cap1、Cap2)，所述盖层选自TiOx、Al2O3、ZrOx、LaOx、YOx，从所述第一电阻开关层的角度来看，所述盖层用作氧的源或吸气剂。
20.根据权利要求19所述的电阻开关存储元件，其中：
所述盖层与所述导电或半导电中间层相邻。
21.根据权利要求20所述的电阻开关存储元件，还包括：
位于所述导电或半导电中间层与所述第二电极之间的另外的盖层(Cap1、Cap2)，所述另外的盖层选自TiOx、Ti、Al2O3、ZrOx、LaOx、YOx，所述另外的盖层相邻于所述导电或半导电中间层和所述第二电极中至少之一。
22.根据权利要求20或21所述的电阻开关存储单元，其中：
所述盖层包括TiOx；以及
所述导电或半导电中间层包括TiN。
23.根据权利要求22所述的电阻开关存储单元，其中：
所述第一电极包括n+Si。
24.根据权利要求19至23中任一项所述的电阻开关存储元件，其中：
所述盖层与所述第一电极相邻。
25.根据权利要求24所述的电阻开关存储单元，其中：
所述盖层包括TiOx；以及
所述第一电极包括TiN。
26.根据权利要求25所述的电阻开关存储单元，其中：
所述导电或半导电中间层包括n+Si。
27.根据权利要求26所述的电阻开关存储单元，还包括：
与所述中间层相邻的另外的导电或半导电中间层(IL2)，所述另外的导电或半导电中间层(IL2)包括TiN。
28.根据权利要求27所述的电阻开关存储元件，还包括：
与所述中间层相邻的另外的盖层，所述另外的盖层选自TiOx、Al2O3、ZrOx、LaOx、YOx。
29.根据权利要求19至28中任一项所述的电阻开关存储元件，其中：
所述电阻开关存储元件具有镜像构型。
30.根据权利要求19至28所述的电阻开关存储元件，其中：
所述电阻开关存储元件具有反向的镜像构型。
31.根据权利要求19至28所述的电阻开关存储元件，其中：
所述电阻开关存储元件具有非对称的正立构型。
32.根据权利要求19至28所述的电阻开关存储元件，其中：
所述电阻开关存储元件具有非对称的反向构型。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106856221A (zh) * 2015-12-09 2017-06-16 爱思开海力士有限公司 开关器件及包括其作为选择器件的电阻式随机存取存储器
CN110036479A (zh) * 2016-12-27 2019-07-19 英特尔公司 存储单元的选择器和储存材料的掺杂

Families Citing this family (168)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5439147B2 (ja) * 2009-12-04 2014-03-12 株式会社東芝 抵抗変化メモリ
US8946046B1 (en) 2012-05-02 2015-02-03 Crossbar, Inc. Guided path for forming a conductive filament in RRAM
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
US8274812B2 (en) 2010-06-14 2012-09-25 Crossbar, Inc. Write and erase scheme for resistive memory device
US9437297B2 (en) 2010-06-14 2016-09-06 Crossbar, Inc. Write and erase scheme for resistive memory device
US8395927B2 (en) 2010-06-18 2013-03-12 Sandisk 3D Llc Memory cell with resistance-switching layers including breakdown layer
US8724369B2 (en) 2010-06-18 2014-05-13 Sandisk 3D Llc Composition of memory cell with resistance-switching layers
US8520425B2 (en) * 2010-06-18 2013-08-27 Sandisk 3D Llc Resistive random access memory with low current operation
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
US9224496B2 (en) 2010-08-11 2015-12-29 Shine C. Chung Circuit and system of aggregated area anti-fuse in CMOS processes
US9251893B2 (en) 2010-08-20 2016-02-02 Shine C. Chung Multiple-bit programmable resistive memory using diode as program selector
US9070437B2 (en) 2010-08-20 2015-06-30 Shine C. Chung Circuit and system of using junction diode as program selector for one-time programmable devices with heat sink
US9824768B2 (en) 2015-03-22 2017-11-21 Attopsemi Technology Co., Ltd Integrated OTP memory for providing MTP memory
US9496033B2 (en) 2010-08-20 2016-11-15 Attopsemi Technology Co., Ltd Method and system of programmable resistive devices with read capability using a low supply voltage
US8482972B2 (en) 2010-08-20 2013-07-09 Shine C. Chung Memory devices using a plurality of diodes as program selectors with at least one being a polysilicon diode
US9818478B2 (en) 2012-12-07 2017-11-14 Attopsemi Technology Co., Ltd Programmable resistive device and memory using diode as selector
US9711237B2 (en) 2010-08-20 2017-07-18 Attopsemi Technology Co., Ltd. Method and structure for reliable electrical fuse programming
US10229746B2 (en) 2010-08-20 2019-03-12 Attopsemi Technology Co., Ltd OTP memory with high data security
US10916317B2 (en) 2010-08-20 2021-02-09 Attopsemi Technology Co., Ltd Programmable resistance memory on thin film transistor technology
US10923204B2 (en) 2010-08-20 2021-02-16 Attopsemi Technology Co., Ltd Fully testible OTP memory
US10249379B2 (en) 2010-08-20 2019-04-02 Attopsemi Technology Co., Ltd One-time programmable devices having program selector for electrical fuses with extended area
US9460807B2 (en) 2010-08-20 2016-10-04 Shine C. Chung One-time programmable memory devices using FinFET technology
US9236141B2 (en) 2010-08-20 2016-01-12 Shine C. Chung Circuit and system of using junction diode of MOS as program selector for programmable resistive devices
US9076513B2 (en) 2010-11-03 2015-07-07 Shine C. Chung Low-pin-count non-volatile memory interface with soft programming capability
US8988965B2 (en) 2010-11-03 2015-03-24 Shine C. Chung Low-pin-count non-volatile memory interface
US9019791B2 (en) 2010-11-03 2015-04-28 Shine C. Chung Low-pin-count non-volatile memory interface for 3D IC
US8502185B2 (en) * 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
JP5148025B2 (ja) * 2010-11-19 2013-02-20 パナソニック株式会社 不揮発性半導体記憶素子の製造方法
US9496265B2 (en) 2010-12-08 2016-11-15 Attopsemi Technology Co., Ltd Circuit and system of a high density anti-fuse
US8557654B2 (en) * 2010-12-13 2013-10-15 Sandisk 3D Llc Punch-through diode
CN102142517B (zh) * 2010-12-17 2017-02-08 华中科技大学 一种低热导率的多层相变材料
US8848423B2 (en) 2011-02-14 2014-09-30 Shine C. Chung Circuit and system of using FinFET for building programmable resistive devices
US10192615B2 (en) 2011-02-14 2019-01-29 Attopsemi Technology Co., Ltd One-time programmable devices having a semiconductor fin structure with a divided active region
US10586832B2 (en) 2011-02-14 2020-03-10 Attopsemi Technology Co., Ltd One-time programmable devices using gate-all-around structures
US8699259B2 (en) 2011-03-02 2014-04-15 Sandisk 3D Llc Non-volatile storage system using opposite polarity programming signals for MIM memory cell
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US9166163B2 (en) 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US9058865B1 (en) 2011-06-30 2015-06-16 Crossbar, Inc. Multi-level cell operation in silver/amorphous silicon RRAM
US8659929B2 (en) 2011-06-30 2014-02-25 Crossbar, Inc. Amorphous silicon RRAM with non-linear device and operation
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
US8570786B2 (en) * 2011-07-07 2013-10-29 Kabushiki Kaisha Toshiba Memory device and fabricating method thereof
US8681530B2 (en) 2011-07-29 2014-03-25 Intermolecular, Inc. Nonvolatile memory device having a current limiting element
US10056907B1 (en) 2011-07-29 2018-08-21 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US9729155B2 (en) 2011-07-29 2017-08-08 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US8866121B2 (en) 2011-07-29 2014-10-21 Sandisk 3D Llc Current-limiting layer and a current-reducing layer in a memory device
US8659001B2 (en) 2011-09-01 2014-02-25 Sandisk 3D Llc Defect gradient to boost nonvolatile memory performance
JP2013069933A (ja) * 2011-09-22 2013-04-18 Toshiba Corp 不揮発性半導体記憶装置
US9324849B2 (en) 2011-11-15 2016-04-26 Shine C. Chung Structures and techniques for using semiconductor body to construct SCR, DIAC, or TRIAC
US9136261B2 (en) 2011-11-15 2015-09-15 Shine C. Chung Structures and techniques for using mesh-structure diodes for electro-static discharge (ESD) protection
US8637413B2 (en) 2011-12-02 2014-01-28 Sandisk 3D Llc Nonvolatile resistive memory element with a passivated switching layer
US8853099B2 (en) * 2011-12-16 2014-10-07 Intermolecular, Inc. Nonvolatile resistive memory element with a metal nitride containing switching layer
KR101928414B1 (ko) * 2011-12-29 2019-02-27 에스케이하이닉스 주식회사 가변 저항 메모리 장치
US9269425B2 (en) 2011-12-30 2016-02-23 Sandisk 3D Llc Low forming voltage non-volatile storage device
US8698119B2 (en) 2012-01-19 2014-04-15 Sandisk 3D Llc Nonvolatile memory device using a tunnel oxide as a current limiter element
WO2013116273A1 (en) * 2012-01-30 2013-08-08 Applied Nanotech Holdings, Inc. Graphene-graphene oxide resistive random access memory
US8686386B2 (en) 2012-02-17 2014-04-01 Sandisk 3D Llc Nonvolatile memory device using a varistor as a current limiter element
US20140056056A1 (en) * 2012-02-17 2014-02-27 Panasonic Corporation Method for reading data from nonvolatile memory element, and nonvolatile memory device
JP5606478B2 (ja) * 2012-03-22 2014-10-15 株式会社東芝 半導体記憶装置
US8971088B1 (en) 2012-03-22 2015-03-03 Crossbar, Inc. Multi-level cell operation using zinc oxide switching material in non-volatile memory device
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
CN102623638B (zh) * 2012-04-19 2014-07-02 北京大学 一种阻变存储器及其制备方法
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
JP5909155B2 (ja) * 2012-06-19 2016-04-26 ルネサスエレクトロニクス株式会社 抵抗変化型メモリ及び抵抗変化素子のフォーミング方法
US9082972B2 (en) 2012-07-24 2015-07-14 Hewlett-Packard Development Company, L.P. Bipolar resistive switch heat mitigation
TWI511142B (zh) * 2012-07-30 2015-12-01 Macronix Int Co Ltd 記憶裝置的操作方法與記憶體陣列及其操作方法
CN103578532B (zh) * 2012-08-01 2016-08-10 旺宏电子股份有限公司 存储装置的操作方法与存储器阵列及其操作方法
US8824188B2 (en) * 2012-08-06 2014-09-02 Macronix International Co., Ltd. Operating method for memory device and memory array and operating method for the same
US10096653B2 (en) 2012-08-14 2018-10-09 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
US8817522B2 (en) * 2012-08-21 2014-08-26 Micron Technology, Inc. Unipolar memory devices
US9224945B2 (en) 2012-08-30 2015-12-29 Micron Technology, Inc. Resistive memory devices
JP5987613B2 (ja) * 2012-09-28 2016-09-07 ソニー株式会社 記憶素子、記憶装置、磁気ヘッド
US9183897B2 (en) 2012-09-30 2015-11-10 Shine C. Chung Circuits and methods of a self-timed high speed SRAM
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
EP2922225B1 (en) 2012-11-13 2020-01-01 LG Electronics Inc. Method and apparatus for transmitting data, and method and apparatus for receiving data
TWI608483B (zh) * 2012-12-07 2017-12-11 上峰科技股份有限公司 可程式編輯電阻元件記憶體、可程式編輯電阻記憶體操作方法及電子系統
US9059391B2 (en) * 2012-12-10 2015-06-16 Winbond Electronics Corp. Self-rectifying RRAM cell structure and 3D crossbar array architecture thereof
CN103050623B (zh) * 2012-12-25 2015-01-28 华中科技大学 一种具备多阻态特性的二阶忆阻器及其调制方法
US8921821B2 (en) * 2013-01-10 2014-12-30 Micron Technology, Inc. Memory cells
US20140241031A1 (en) 2013-02-28 2014-08-28 Sandisk 3D Llc Dielectric-based memory cells having multi-level one-time programmable and bi-level rewriteable operating modes and methods of forming the same
TWI493549B (zh) * 2013-03-05 2015-07-21 Nat Univ Tsing Hua 電阻式隨機存取記憶體
US9118007B2 (en) * 2013-03-14 2015-08-25 Crossbar, Inc. RRAM with dual mode operation
US9153624B2 (en) 2013-03-14 2015-10-06 Crossbar, Inc. Scaling of filament based RRAM
US9093635B2 (en) * 2013-03-14 2015-07-28 Crossbar, Inc. Controlling on-state current for two-terminal memory
WO2014148872A1 (ko) * 2013-03-21 2014-09-25 한양대학교 산학협력단 양방향 스위칭 특성을 갖는 2-단자 스위칭 소자 및 이를 포함하는 저항성 메모리 소자 크로스-포인트 어레이, 및 이들의 제조방법
US9099645B2 (en) * 2013-03-22 2015-08-04 Kabushiki Kaisha Toshiba Resistance random access memory device
US9018068B2 (en) 2013-04-24 2015-04-28 Intermolecular, Inc. Nonvolatile resistive memory element with a silicon-based switching layer
KR102029908B1 (ko) * 2013-05-20 2019-10-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
US9620205B2 (en) 2013-07-10 2017-04-11 Intermolecular, Inc. All around electrode for novel 3D RRAM applications
JP2015018591A (ja) 2013-07-12 2015-01-29 株式会社東芝 不揮発性半導体記憶装置
US9336870B1 (en) 2013-08-16 2016-05-10 Sandia Corporation Methods for resistive switching of memristors
US9412446B1 (en) 2013-08-16 2016-08-09 Sandia Corporation Multilevel resistive information storage and retrieval
US9792980B2 (en) 2013-10-31 2017-10-17 Hewlett Packard Enterprise Development Lp Three dimensional resistive memory architectures
US20150129826A1 (en) * 2013-11-13 2015-05-14 Intermolecular Inc. Flexible Non-Volatile Memory
US9196361B2 (en) 2013-11-21 2015-11-24 Macronix International Co., Ltd. Memory structure and operation method therefor
US9911495B2 (en) 2014-01-31 2018-03-06 Hewlett Packard Enterprise Development Lp Memory cell having resistive and capacitive storage elements
KR102157360B1 (ko) * 2014-02-03 2020-09-17 삼성전자 주식회사 메모리 소자 및 메모리 셀 어레이
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
US9425237B2 (en) * 2014-03-11 2016-08-23 Crossbar, Inc. Selector device for two-terminal memory
CN105006518B (zh) * 2014-04-18 2018-06-26 华邦电子股份有限公司 电阻式随机存取存储器及其制造方法
US9768234B2 (en) 2014-05-20 2017-09-19 Crossbar, Inc. Resistive memory architecture and devices
WO2015183291A1 (en) * 2014-05-30 2015-12-03 Hewlett-Packard Development Company, L.P. Memory controllers
US9412473B2 (en) 2014-06-16 2016-08-09 Shine C. Chung System and method of a novel redundancy scheme for OTP
US9633724B2 (en) 2014-07-07 2017-04-25 Crossbar, Inc. Sensing a non-volatile memory device utilizing selector device holding characteristics
US10211397B1 (en) 2014-07-07 2019-02-19 Crossbar, Inc. Threshold voltage tuning for a volatile selection device
KR20160006028A (ko) * 2014-07-08 2016-01-18 삼성전자주식회사 저항 변화 메모리 장치
US9685483B2 (en) 2014-07-09 2017-06-20 Crossbar, Inc. Selector-based non-volatile cell fabrication utilizing IC-foundry compatible process
US10115819B2 (en) 2015-05-29 2018-10-30 Crossbar, Inc. Recessed high voltage metal oxide semiconductor transistor for RRAM cell
US9698201B2 (en) 2014-07-09 2017-07-04 Crossbar, Inc. High density selector-based non volatile memory cell and fabrication
US9460788B2 (en) 2014-07-09 2016-10-04 Crossbar, Inc. Non-volatile memory cell utilizing volatile switching two terminal device and a MOS transistor
US9508439B2 (en) 2014-07-11 2016-11-29 Qualcomm Incorporated Non-volatile multiple time programmable memory device
US9934849B2 (en) 2014-07-25 2018-04-03 Hewlett Packard Enterprise Development Lp Asymmetrically selecting memory elements
KR20160027708A (ko) 2014-09-02 2016-03-10 에스케이하이닉스 주식회사 전자 장치
KR102264162B1 (ko) 2014-10-29 2021-06-11 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US9246087B1 (en) * 2014-11-24 2016-01-26 Intermolecular, Inc. Electron barrier height controlled interfaces of resistive switching layers in resistive random access memory cells
US20160181517A1 (en) * 2014-12-23 2016-06-23 Silicon Storage Technology, Inc. Geometrically Enhanced Resistive Random Access Memory (RRAM) Cell And Method Of Forming Same
US9735357B2 (en) 2015-02-03 2017-08-15 Crossbar, Inc. Resistive memory cell with intrinsic current control
US10026896B2 (en) 2015-02-13 2018-07-17 Hewlett Packard Enterprise Development Lp Multilayered memristors
WO2016163978A1 (en) * 2015-04-06 2016-10-13 Hewlett Packard Enterprise Development Lp Electrically conducting oxygen diffusion barriers for memristors and selectors
KR20160131180A (ko) * 2015-05-06 2016-11-16 에스케이하이닉스 주식회사 전자 장치 및 그 동작방법
US10840442B2 (en) 2015-05-22 2020-11-17 Crossbar, Inc. Non-stoichiometric resistive switching memory device and fabrication methods
US9824753B2 (en) * 2015-10-21 2017-11-21 Technische Universiteit Delft Computing device for “big data” applications using memristors
WO2017138951A1 (en) * 2016-02-12 2017-08-17 Hewlett Packard Enterprise Development Lp Memory devices with volatile and non-volatile behavior
WO2017171820A1 (en) * 2016-03-31 2017-10-05 Intel Corporation Multilayer selector device with low leakage current
US10084015B2 (en) * 2016-04-28 2018-09-25 Sandisk Technologies Llc Resistive memory element employing electron density modulation and structural relaxation
WO2018009182A1 (en) * 2016-07-06 2018-01-11 Intel Corporation Resistive ram with electroforming functionality
US9805770B1 (en) 2016-07-22 2017-10-31 Hewlett Packard Enterprise Development Lp Memristor access transistor controlled non-volatile memory programming methods
US20190181337A1 (en) * 2016-09-25 2019-06-13 Intel Corporation Barriers for metal filament memory devices
WO2018057021A1 (en) * 2016-09-25 2018-03-29 Intel Corporation Metal filament memory cells
WO2018063093A1 (en) * 2016-09-29 2018-04-05 Nanyang Technological University Memory device, method of forming the same, method for controlling the same and memory array
US10096362B1 (en) 2017-03-24 2018-10-09 Crossbar, Inc. Switching block configuration bit comprising a non-volatile memory cell
US10163982B2 (en) * 2017-03-30 2018-12-25 Intel Corporation Multi-deck memory device with inverted deck
US10535413B2 (en) 2017-04-14 2020-01-14 Attopsemi Technology Co., Ltd Low power read operation for programmable resistive memories
US10726914B2 (en) 2017-04-14 2020-07-28 Attopsemi Technology Co. Ltd Programmable resistive memories with low power read operation and novel sensing scheme
US11615859B2 (en) 2017-04-14 2023-03-28 Attopsemi Technology Co., Ltd One-time programmable memories with ultra-low power read operation and novel sensing scheme
US11062786B2 (en) 2017-04-14 2021-07-13 Attopsemi Technology Co., Ltd One-time programmable memories with low power read operation and novel sensing scheme
US10038092B1 (en) 2017-05-24 2018-07-31 Sandisk Technologies Llc Three-level ferroelectric memory cell using band alignment engineering
US10832753B2 (en) * 2017-07-31 2020-11-10 General Electric Company Components including structures having decoupled load paths
JP2019057544A (ja) 2017-09-19 2019-04-11 東芝メモリ株式会社 記憶素子
WO2019066826A1 (en) * 2017-09-27 2019-04-04 Intel Corporation ASYMMETRIC SELECTOR ELEMENT OF LOW VOLTAGE BIPOLAR MEMORY DEVICES
US10770160B2 (en) 2017-11-30 2020-09-08 Attopsemi Technology Co., Ltd Programmable resistive memory formed by bit slices from a standard cell library
US10297312B1 (en) 2017-12-06 2019-05-21 Sandisk Technologies Llc Resistive memory cell programmed by metal alloy formation and method of operating thereof
US10460444B2 (en) * 2018-03-16 2019-10-29 Macronix International Co., Ltd. Memory device and operation method thereof
CN110289029B (zh) * 2018-03-19 2021-06-15 旺宏电子股份有限公司 存储器装置及其操作方法
US10396126B1 (en) 2018-07-24 2019-08-27 International Business Machines Corporation Resistive memory device with electrical gate control
US10971684B2 (en) 2018-10-30 2021-04-06 Taiwan Semiconductor Manufacturing Co., Ltd. Intercalated metal/dielectric structure for nonvolatile memory devices
KR102184039B1 (ko) * 2018-12-18 2020-11-27 성균관대학교산학협력단 멤리스터 소자 및 이를 포함하는 비휘발성 메모리 장치
KR102099235B1 (ko) * 2018-12-19 2020-04-09 성균관대학교산학협력단 멤리스터 소자 및 이를 포함하는 비휘발성 메모리 장치
JP7097310B2 (ja) * 2019-01-25 2022-07-07 株式会社日立製作所 温度制御装置および細胞培養装置
US10916698B2 (en) 2019-01-29 2021-02-09 Toshiba Memory Corporation Semiconductor storage device including hexagonal insulating layer
US20200378513A1 (en) * 2019-05-31 2020-12-03 Robert Kowalski Heated Faucet Cover
CN112086556B (zh) * 2019-06-13 2024-03-15 联华电子股份有限公司 存储器单元及其形成方法
CN112447258B (zh) * 2019-09-05 2024-05-28 上海交通大学 闪存器件本征击穿时间的测量方法及系统
FR3104812A1 (fr) 2019-12-16 2021-06-18 Commissariat A L'energie Atomique Et Aux Energies Alternatives Cellule elementaire comportant une memoire resistive et procede d’initialisation associe
US11362267B2 (en) * 2019-12-19 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device having resistance switching element surrounding top electrode and integrated circuit device including the same
US11042432B1 (en) 2019-12-20 2021-06-22 Western Digital Technologies, Inc. Data storage device with dynamic stripe length manager
US11177225B2 (en) 2020-02-04 2021-11-16 International Business Machines Corporation Semiconductor device including physical unclonable function
CN111337811B (zh) * 2020-03-23 2021-03-30 电子科技大学 一种忆阻器测试电路
US11362276B2 (en) 2020-03-27 2022-06-14 Macronix International Co., Ltd. High thermal stability SiOx doped GeSbTe materials suitable for embedded PCM application
US11049559B1 (en) 2020-06-11 2021-06-29 Sandisk Technologies Llc Subthreshold voltage forming of selectors in a crosspoint memory array
US11637238B2 (en) 2021-02-08 2023-04-25 International Business Machines Corporation Resistive random-access memory cell and manufacturing method thereof
KR102497052B1 (ko) * 2021-02-08 2023-02-09 포항공과대학교 산학협력단 할라이드 페로브스카이트를 포함하는 저항 스위칭 메모리 소자 및 그 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030156452A1 (en) * 2002-02-20 2003-08-21 Gilton Terry L. Multiple data state memory cell
US20080191261A1 (en) * 2006-11-21 2008-08-14 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods of fabricating the same
CN101416252A (zh) * 2006-03-31 2009-04-22 桑迪士克3D公司 包含电阻切换氧化物或氮化物及抗熔丝的非易失性可重写存储器单元
US20090140232A1 (en) * 2007-11-30 2009-06-04 Klaus-Dieter Ufert Resistive Memory Element

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5789764A (en) * 1995-04-14 1998-08-04 Actel Corporation Antifuse with improved antifuse material
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US6034882A (en) 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6420215B1 (en) 2000-04-28 2002-07-16 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
US6809401B2 (en) 2000-10-27 2004-10-26 Matsushita Electric Industrial Co., Ltd. Memory, writing apparatus, reading apparatus, writing method, and reading method
US6574145B2 (en) 2001-03-21 2003-06-03 Matrix Semiconductor, Inc. Memory device and method for sensing while programming a non-volatile memory cell
US6525953B1 (en) 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
US6917532B2 (en) * 2002-06-21 2005-07-12 Hewlett-Packard Development Company, L.P. Memory storage device with segmented column line array
US6952043B2 (en) 2002-06-27 2005-10-04 Matrix Semiconductor, Inc. Electrically isolated pillars in active devices
US7081377B2 (en) 2002-06-27 2006-07-25 Sandisk 3D Llc Three-dimensional memory
US6867996B2 (en) * 2002-08-29 2005-03-15 Micron Technology, Inc. Single-polarity programmable resistance-variable memory element
US6940744B2 (en) 2002-10-31 2005-09-06 Unity Semiconductor Corporation Adaptive programming technique for a re-writable conductive memory device
JP2006511965A (ja) 2002-12-19 2006-04-06 マトリックス セミコンダクター インコーポレイテッド 高密度不揮発性メモリを製作するための改良された方法
US7176064B2 (en) 2003-12-03 2007-02-13 Sandisk 3D Llc Memory cell comprising a semiconductor junction diode crystallized adjacent to a silicide
KR100546322B1 (ko) 2003-03-27 2006-01-26 삼성전자주식회사 비휘발성 메모리와 휘발성 메모리로 선택적으로 동작할 수있는 상 변화 메모리 장치 및 상 변화 메모리 장치의 동작방법
US20060006472A1 (en) 2003-06-03 2006-01-12 Hai Jiang Phase change memory with extra-small resistors
US6785120B1 (en) 2003-07-03 2004-08-31 Micron Technology, Inc. Methods of forming hafnium-containing materials, methods of forming hafnium oxide, and capacitor constructions comprising hafnium oxide
KR100532462B1 (ko) 2003-08-22 2005-12-01 삼성전자주식회사 상 변화 메모리 장치의 기입 전류 량을 제어하는프로그래밍 방법 및 프로그래밍 방법을 구현하는 기입드라이버 회로
US6951780B1 (en) 2003-12-18 2005-10-04 Matrix Semiconductor, Inc. Selective oxidation of silicon in diode, TFT, and monolithic three dimensional memory arrays
KR100520228B1 (ko) 2004-02-04 2005-10-11 삼성전자주식회사 상변화 메모리 장치 및 그에 따른 데이터 라이팅 방법
US7405465B2 (en) 2004-09-29 2008-07-29 Sandisk 3D Llc Deposited semiconductor structure to minimize n-type dopant diffusion and method of making
JP4475098B2 (ja) 2004-11-02 2010-06-09 ソニー株式会社 記憶素子及びその駆動方法
US20060245235A1 (en) 2005-05-02 2006-11-02 Advanced Micro Devices, Inc. Design and operation of a resistance switching memory cell with diode
US20060250836A1 (en) 2005-05-09 2006-11-09 Matrix Semiconductor, Inc. Rewriteable memory cell comprising a diode and a resistance-switching material
US20070132049A1 (en) 2005-12-12 2007-06-14 Stipe Barry C Unipolar resistance random access memory (RRAM) device and vertically stacked architecture
KR100723419B1 (ko) 2006-02-17 2007-05-30 삼성전자주식회사 불휘발성 메모리소자 및 그 동작방법
US7808810B2 (en) * 2006-03-31 2010-10-05 Sandisk 3D Llc Multilevel nonvolatile memory cell comprising a resistivity-switching oxide or nitride and an antifuse
US20080011996A1 (en) 2006-07-11 2008-01-17 Johannes Georg Bednorz Multi-layer device with switchable resistance
US7522448B2 (en) 2006-07-31 2009-04-21 Sandisk 3D Llc Controlled pulse operations in non-volatile memory
US7391638B2 (en) 2006-10-24 2008-06-24 Sandisk 3D Llc Memory device for protecting memory cells during programming
US20080102278A1 (en) 2006-10-27 2008-05-01 Franz Kreupl Carbon filament memory and method for fabrication
US7989790B2 (en) * 2007-01-18 2011-08-02 Macronix International Co., Ltd. Resistance random access memory
KR100819560B1 (ko) * 2007-03-26 2008-04-08 삼성전자주식회사 상전이 메모리소자 및 그 제조방법
US7586773B2 (en) 2007-03-27 2009-09-08 Sandisk 3D Llc Large array of upward pointing p-i-n diodes having large and uniform current
KR100852206B1 (ko) 2007-04-04 2008-08-13 삼성전자주식회사 저항 메모리 소자 및 그 제조 방법.
KR100890641B1 (ko) 2007-05-01 2009-03-27 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
KR101350979B1 (ko) 2007-05-11 2014-01-14 삼성전자주식회사 저항성 메모리 소자 및 그 제조 방법
US8233308B2 (en) 2007-06-29 2012-07-31 Sandisk 3D Llc Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same
TWI402980B (zh) 2007-07-20 2013-07-21 Macronix Int Co Ltd 具有緩衝層之電阻式記憶結構
WO2009015297A1 (en) 2007-07-25 2009-01-29 Intermolecular, Inc. Multistate nonvolatile memory elements
JP2009164580A (ja) 2007-11-07 2009-07-23 Interuniv Micro Electronica Centrum Vzw 抵抗スイッチングＮｉＯ層を含むメモリ素子の製造方法、およびそのデバイス
US7764534B2 (en) 2007-12-28 2010-07-27 Sandisk 3D Llc Two terminal nonvolatile memory using gate controlled diode elements
US8143092B2 (en) 2008-03-10 2012-03-27 Pragati Kumar Methods for forming resistive switching memory elements by heating deposited layers
US8343813B2 (en) 2009-04-10 2013-01-01 Intermolecular, Inc. Resistive-switching memory elements having improved switching characteristics
KR20090126530A (ko) 2008-06-04 2009-12-09 삼성전자주식회사 저항성 메모리 소자
CN101978496B (zh) 2008-07-11 2012-11-07 松下电器产业株式会社 非易失性存储元件和其制造方法、以及使用该非易失性存储元件的非易失性半导体装置
US8362454B2 (en) 2008-08-12 2013-01-29 Industrial Technology Research Institute Resistive random access memory having metal oxide layer with oxygen vacancies and method for fabricating the same
US8345465B2 (en) 2008-09-30 2013-01-01 Panasonic Corporation Driving method of variable resistance element, initialization method of variable resistance element, and nonvolatile storage device
US7969771B2 (en) * 2008-09-30 2011-06-28 Seagate Technology Llc Semiconductor device with thermally coupled phase change layers
US7920407B2 (en) 2008-10-06 2011-04-05 Sandisk 3D, Llc Set and reset detection circuits for reversible resistance switching memory material
DE102008050762A1 (de) 2008-10-08 2010-05-12 Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik Schaltbauelement oder Speicherbauelement hoher Speicherdichte auf Basis Hf- oder Zr-haltiger Dielektrika
KR20100082604A (ko) 2009-01-09 2010-07-19 삼성전자주식회사 가변저항 메모리 장치 및 그의 형성 방법
JP4977158B2 (ja) 2009-03-23 2012-07-18 株式会社東芝 情報記録再生装置
KR20120006502A (ko) 2009-04-10 2012-01-18 인터몰레큘러 인코퍼레이티드 개선된 변화 특징들을 갖는 저항-변화 메모리
WO2010136056A1 (en) 2009-05-29 2010-12-02 Rheinisch-Wetfälische Technische Hochschule Aachen Resistive storage cell, crossbar array circuit, resistive random access memory device and read-out-method
KR101096203B1 (ko) 2010-04-08 2011-12-22 주식회사 하이닉스반도체 반도체 장치 및 그 제조방법
US8395927B2 (en) 2010-06-18 2013-03-12 Sandisk 3D Llc Memory cell with resistance-switching layers including breakdown layer
US8815720B2 (en) 2011-04-12 2014-08-26 Varian Semiconductor Equipment Associates, Inc. Method of etching a workpiece

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030156452A1 (en) * 2002-02-20 2003-08-21 Gilton Terry L. Multiple data state memory cell
CN101416252A (zh) * 2006-03-31 2009-04-22 桑迪士克3D公司 包含电阻切换氧化物或氮化物及抗熔丝的非易失性可重写存储器单元
US20080191261A1 (en) * 2006-11-21 2008-08-14 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods of fabricating the same
US20090140232A1 (en) * 2007-11-30 2009-06-04 Klaus-Dieter Ufert Resistive Memory Element

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106856221A (zh) * 2015-12-09 2017-06-16 爱思开海力士有限公司 开关器件及包括其作为选择器件的电阻式随机存取存储器
CN110036479A (zh) * 2016-12-27 2019-07-19 英特尔公司 存储单元的选择器和储存材料的掺杂
CN110036479B (zh) * 2016-12-27 2024-01-02 英特尔公司 存储单元的选择器和储存材料的掺杂

Also Published As

Publication number Publication date
US8395927B2 (en) 2013-03-12
EP2583322B1 (en) 2017-04-05
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EP2583324B1 (en) 2017-04-05
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US20110310655A1 (en) 2011-12-22
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CN102986048A (zh) 2013-03-20
WO2011159584A1 (en) 2011-12-22
US20110310654A1 (en) 2011-12-22
CN102986048B (zh) 2015-04-01
WO2011159582A4 (en) 2012-08-23
WO2011159581A3 (en) 2012-04-19
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US8737111B2 (en) 2014-05-27
US8520424B2 (en) 2013-08-27
WO2011159583A4 (en) 2012-08-02
EP2583323A2 (en) 2013-04-24
US8395926B2 (en) 2013-03-12

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